JP2010507914A - 半導体装置及び接続リード線を有する半導体装置の設計方法 - Google Patents

Abstract

半導体装置（１）は、半導体領域（２）と接触する接続リード線（２１）を備えている。上記接続リード線（２１）の単位長さ当たりの導電率Ｓは、第１値ＳＷから第２値Ｓ０まで変化する。上記半導体領域（２）は、上記接続リード線（２１）に電気的導電可能に接続される。
【選択図】図２Ａ

Description

本発明は、接続リード線を有する半導体装置、接続リード線を有する半導体装置を備えたトランジスタ、接続リード線を有する半導体装置を備えたダイオード、接続リード線を有する半導体装置の設計方法及びコンピュータプログラム製品に関する。

半導体装置の平面図において、半導体装置の半導体領域には、長方形の接続リード線が頻繁に接触している。この目的のため、金属製の長方形を有するストリップ導体を設け、このストリップ導体は、絶縁層内の開口部を介して半導体領域と直接接触するという特徴を有し、半導体領域とオーム接続又はショットキー接続を行う。

日本国、京都に於ける「１９９８年パワー半導体装置及びＩＣに関する国際シンポジウムの議事録」の３２９−３３２頁のＭ．ダーウィッシュ他による文献「横型パワーＭＯＳＦＥＴのスケーリング問題」の図３には電界効果トランジスタの２つのレイアウトが示され、ソース接続リード線及びドレイン接続リード線は長方形構造を有している。１つのタイプでは、ソース接続リード線とドレイン接続リード線とが、トランジスタの同一の側で接続している。他のタイプでは、ソース接続リード線とドレイン接続リード線とが、トランジスタの対向する両側に接触している。

文献ＷＯ２００５／０６２９９８Ａ２は、半田付け可能なメタライズシステムを有する半導体装置に関する。

本発明の課題は、接続リード線から半導体領域に対して電流を均一に流すことが可能な接続リード線を有する半導体装置、トランジスタ、ダイオード、接続リード線を有する半導体装置を設計する方法、及びコンピュータプログラム製品を開示することである。

この課題は、請求項１、１１、１３、及び２１の構成、並びに、請求項１４の方法によって解決することができる。改良と実施例は、従属請求項の構成である。

本発明によれば、半導体装置は、接続リード線を有する。接続リード線は、単位長さ当たりの導電率が接続リード線の長さに沿って第１値から第２値に変化するように形成されている。接続リード線は、半導体装置の半導体領域と電気的接触を行うように設けられている。

電流は、このような接続リード線を介して、例えば半導体領域に流れることができる。接続リード線は断面領域を有し、この断面領域を介して接続リード線内を電流が流れる。この断面領域では、接続リード線の単位長さ当たりの導電率は、第１値を有している。半導体領域は接続リード線と電気的に接触しているので、電流の第１部分は接続リード線を介して流れ続け、この電流の第２部分は、導電性接触によって半導体領域に流れる。電流が供給される接続リードの断面領域の位置が接続リード線の先端部の方向により遠く移動するほど、この接続リード線の断面領域を介して流れる電流はより少なくなる。接続リード線の単位長さ当たりの抵抗に起因して、この電流の流れが接続リード線に沿った電圧降下を発生させる。

接続リード線に電流が供給される断面領域の近傍において、接続リード線の単位長さ当たりの導電率は大きいことが好ましく、その結果、そこでの電圧降下が小さく保たれる。

接続リード線に沿った電圧と、この接続リード線から半導体領域に流れる電流の電流密度とは、この接続リード線の長さに沿った接続リード線の単位長さ当たりの導電率の位置依存性に従って設定するのが好ましい。この単位長さ当たりの導電率は、単位長さ当たりのコンダクタンスとして表される。

単位長さ当たりの導電率は、接続リード線の長さに沿って第１値から第２値に減少するのが好ましい。ここで、単位長さ当たりの導電率は、電流が接続リード線に流れ込む断面領域において、第１値であることが好ましい。

１つの態様では、この半導体装置は、半導体領域が接続リード線によって電気的接触を行うことに特徴がある。１つの態様では、半導体領域は絶縁層によって被覆可能であり、この絶縁層はコンタクトホールとしての開口を有しており、このコンタクトホールにおいて接続リードは半導体領域と直接接触している。半導体領域の表面における不純物濃度が高い場合には、接続リード線と半導体領域との間の接触はオーミック特性を示し、不純物濃度が低い場合には、その接触はショットキー特性を示す。

接続リード線を半導体領域に接続するため、１つの大きなコンタクトホールを設けてもよい。また、接続リード線を半導体領域に接続するため、多数の小さなコンタクトホールを設けてもよい。

この接続リード線は、電流が接続リード線に流れ込む断面領域とこの接続リード線の先端部との間の長さＷに特徴を有する。

１つの態様では、単位長さ当たりの接続リード線の導電率は、この接続リード線の長さに沿って第１値から第２値に略直線的に変化する。この接続リード線の単位長さ当たりの導電率は、この接続リード線の長さに沿って第１値から第２値に略直線的に減少することが好ましい。例えば、接続リード線から半導体領域に対して単位長さ当たりに流れる電流が一定値を有する場合、電圧のプロファイルが接続リード線の長さに沿って略直線的になるようにすることが有利である。

１つの態様では、接続リード線は幅を有している。この接続リード線の幅は、接続リード線に電流が供給される領域の近傍で第１値を有し、この接続リード線の先端部において第２値を有している。この幅は第１値から第２値に変化する。半導体装置の平面図において、接続リード線は、長さＷと、この長さＷに沿って変化する可変幅とを有している。単位長さ当たりの導電率は、接続リード線の幅、厚さ及び比誘電率の積である。

この幅は第１値から第２値に減少するのが好ましい。単位長さ当たりの導電率は接続リード線の幅に比例するため、この接続リード線の厚さと比誘電率が一定であれば、導電率もまた第１値から第２値に減少する。

この幅は、接続リード線の長さに沿って第１値から第２値に直線的に変化することができる。この幅は、第１値から第２値に直線的に減少するのが好ましい。接続リード線から半導体領域に対して単位長さ当たりに流れる電流が一定値を有する場合、接続リード線の電流密度が一定であり、接続リード線の長さに沿った電圧のプロファイルが略直線であることが有利である。また、この幅は、１つ又は幾つかの不連続なステップで第１値から第２値に減少させてもよい。

１つの態様では、この接続リード線の第２値として、最小かつ特定のストリップ導体の幅の値を有する。このような最小かつ特定のストリップ導体の幅は、設計ルールに従って特定できる。

１つの態様では、接続リード線は、１つ以上のコンタクトホールによって半導体領域に接続された導電層を有する。この導電層は、またストリップ導体層又は金属層と呼ぶことができる。

他の態様では、接続リード線は、第１の数（Ｎ）の導電層を有している。これらの導電層は、上下に形成された垂直ビアによって電気的に導電可能な方法で相互に接続されている。半導体領域に対して最も接近して構成された導電層は、１つ以上のビアによって電気的導電方法で半導体領域に接続されている。接続リード線の導電率を導電層の並列回路によって増加させることが効果的であり、その結果、接続リード線の両端間の電圧降下を小さく保つことができる。第１の数（Ｎ）は、少なくとも２であることが好ましい。

導電層は、材料として多結晶シリコンを含むことができる。この多結晶シリコンは、ドーピングされていてもよい。また、この導電層は、シリサイドを含ませることができる。この導電層は金属によって形成することが好ましい。この金属は、チタン、タンタリウム、モリブデン、タングステン又はプラチナのような遷移金属を含む。この金属は、アルミニウムであってもよい。また、導電層は、アルミニウムに加えて、銅及び／又はシリコンを含んでいてもよい。この金属は、銅であることが好ましい。

第１の数（Ｎ）の導電層が１よりも大きい場合には、異なる導電層に同一の材料を含ませることができる。これらの異なる導電層は、異なる材料によって形成することが好ましい。多結晶シリコンとシリサイドは、半導体領域並びにこの半導体領域に対して距離を有する金属の近傍に形成することが好ましい。

１つの態様では、第１の数（Ｎ）の導電層は、各層に沿って第１値から第２値に減少する同一の幅を有している。この態様の１つの改良では、第１の数（Ｎ個）の導電層の幅は、同一の第１値から同一の第２値に直線的に減少する。

１つの態様では、第１導電層は、第２導電層の幅とは異なる幅を有している。接続リード線の導電率は、異なる導電層の導電率の合計から得られる。接続リード線の単位長さ当たりの導電率は、幾つかの導電層で、例えそれらの幅が異なっていても、直線的に減少させることができる。このようにして、設計上より高い柔軟性が可能になる。

１つの態様では、半導体領域に最も接近して配置された導電層は、接続リード線の先端部において第２値を有し、この値はゼロではない。少なくとも半導体領域に対して最大の距離を有して配置された導電層は、接続リード線の先端部において、ゼロに等しい第２値を有することができる。

他の態様では、第１の数（Ｎ個）の導電層のうちの一方の導電層の幅は、接続リード線の長さに沿った第１部分において減少させることができ、第１の数（Ｎ個）の導電層のうちの他方の導電層の幅は一定とすることができる。

他の態様では、接続リード線の長さに沿った第１断面において、第１の数（Ｎ個）の導電層のうちの一方の導電層の幅は減少し、他方の導電層の幅は一定である。接続リード線の他の部分において、一方の導電層の幅は一定とすることができ、この第１の数の他方の導電層の幅は減少する。接続リード線の部分において何れの導電層の幅を減少させ、何れの他の導電層の幅をこの長さ部分において一定にするかを選択することによって、接続リード線の単位長さ当たりの導電率に大きな柔軟性を有利に持たせることができる。

１つの改良では、第１の数（Ｎ個）のうちの一方の導電層の幅は、接続リード線の長さに沿った座標によって決まる第１関数を示すことができる。一方、第１の数（Ｎ個）のうちの他方の導電層の幅は、接続リード線の長さに沿った座標によって決まる第２関数を示すことができる。ここで、第１関数は、第２関数と異なっていてもよい。

１つの改良では、半導体装置は逆並列接続リード線を有し、この逆並列接続リード線では、電流が接続リード線に於ける方向と逆方向に流れる。逆並列接続リード線は、他の半導体領域と接触するために設けられる。他の半導体領域と半導体領域とは、略並列に配置することができる。逆並列接続リード線は、接続リード線に対して略並列に配置することができる。逆並列接続リード線は、長さＷを有することを特徴とする。逆並列接続リード線の単位長さ当たりの導電率は、第１値から第２値に増加することが可能であり、第１値は逆並列接続リード線の先端部において現れ、第２値は逆並列接続リード線にこれを介して電流が供給される断面領域の近傍において現れる。

１つの態様では、逆並列接続リード線は第１値から第２値に増加する幅を有しており、接続リード線は第１値から第２値に減少する幅を有している。好適な態様では、接続リード線の幅と逆並列接続リード線の幅との合計は、略一定である。

１つの態様では、逆並列接続リード線から接続リード線までの間に一定の間隔を設けることができる。接続リード線の幅が直線的に減少し、逆並列接続リード線の幅が直線的に増加する場合、接続リード線、逆並列接続リード線及び２本の接続リード線の間の間隔を有する形状は長方形とすることが可能である。

１つの態様では、第１の数（Ｎ個）の導電層のうちの一方は第１の厚さを有することができ、第１の数（Ｎ個）の導電層のうちの他方は別の厚さを有することができる。第１の厚さと別の厚さは、同一の値にすることができる。

また、別の厚さは第１の厚さよりも大きい値にすることもできる。別の厚さを有する他方の導電層における逆並列接続リード線から接続リード線までの距離は、第１の厚さを有する第１導電層における逆並列接続リード線から接続リード線までの距離よりも大きくすることができる。

提案した原理による１つの態様では、トランジスタは、半導体領域、他の半導体領域、接続リード線及び逆並列接続リード線を備えている。このトランジスタは、バイポーラトランジスタとして実現することができる。このトランジスタは、電界効果トランジスタとしても実現することができ、半導体領域はソース領域として実現することができ、他の半導体領域はドレイン領域として実現することができる。このトランジスタは、ゲート絶縁膜とゲート電極とを備えることができる。

１つの態様では、トランジスタは、第１複数個（Ｎ１個）の接続リード線と、第２複数個（Ｎ２個）の逆並列接続リード線とを備えている。ここで、このトランジスタは、第３の数（Ｎ３個）の半導体領域と、第４の数（Ｎ４個）の他の半導体領域とを備えている。第３の数（Ｎ３個）は少なくとも１である。同様に、第４の数（Ｎ４個）は少なくとも１である。第１複数個（Ｎ１個）は、第３の数（Ｎ３個）と同じ値にすることができる。同様に、第２の複数個（Ｎ２個）は、第４の数（Ｎ４個）と同じ値にすることができる。複数の半導体領域は、接続リード線によって電気的に導電可能な方法で接続される。複数の他の半導体領域は、逆並列接続リード線によって接続される。接続リード線と逆並列接続リード線は、それぞれ第１の数（Ｎ個）の導電層を備えている。第１の数（Ｎ個）は、少なくとも２であることが好ましい。

１つの態様では、接続リード線の幾つかの導電層と、逆並列接続リード線の幾つかの導電層とは、互いに平行な主方向を有することを特徴とする。接続リード線の主方向は、接続リード線の長さ方向に対して平行であり、接続リード線の幅方向に対して直交するものであると理解する。これらの接続リード線及び逆並列接続リード線は、櫛型構造として実現することができる。このトランジスタは、マルチフィンガートランジスタと呼ぶことができる。

他の態様では、第１の数（Ｎ個）の導電層は、第２の数（Ｍ個）の下部導電層と、Ｎ−Ｍ個の上部導電層とを備えている。導電層の第１の数（Ｎ個）は、少なくとも２であることが好ましい。第２の数（Ｍ個）は、少なくとも１であり、最大値がＮ−１であることが好ましい。Ｎ−Ｍは、少なくとも１であり、最大値がＮ−１であることが好ましい。接続リード線及び逆並列接続リード線のＮ−Ｍ個の上部導電層の主方向は、相互に平行である。同様に、接続リード線及び逆並列接続リード線の第２の数（Ｍ個）の下部導電層の主方向は、相互に平行である。半導体装置の平面図において、Ｎ−Ｍ個の上部導電層の接続リード線の主方向は、第２の数（Ｍ個）の下部導電層の接続リード線の主方向に対して直交している。接続リード線の上部導電層の単位長さ当たりの導電率は、第１値から第２値に変化することができる。同様に、逆並列接続リード線の上部導電層の単位長さ当たりの導電率は、第１値から第２値に変化することができる。接続リード線の上部導電層の幅は、第１値から第２値に直線的に変化することができる。従って、逆並列接続リード線の上部導電層の幅は、第１値から第２値に直線的に変化することができる。接続リード線の上部導電層の導電率は、第１値から第２値に直線的に変化することが好ましい。従って、逆並列接続リード線の上部導電層の単位長さ当たりの導電率は、第１値から第２値に直線的に変化することができる。

１つの態様では、接続リード線及び逆並列接続リード線の下部層は一定の幅を示し、従ってこれらの長さ方向に沿って導電率は一定である。接続リード線及び逆並列接続リード線の下部導電層は、少なくとも幾つかの断面において、くさび状のプロファイルの幅を有する。その結果、単位長さ当たりの導電率は、接続リード線又は逆並列接続リード線の断面を介して流れる電流に適用することができる。

接続リード線及び逆並列接続リード線の上部導電層は、櫛型構造として実現することができる。接続リード線の上部導電層は、櫛型構造の第１複数個（Ｎ１個）のフィンガーを備えている。従って、逆並列接続リード線の上部導電層は、櫛型構造の第２複数個（Ｎ２個）のフィンガーを備えている。第１、第２複数個（Ｎ１、Ｎ２個）の合計は、少なくとも３であることが好ましい。第１、第２複数個（Ｎ１、Ｎ２個）は、最大値１だけ異なる。この実施態様によれば、接続リード線の第１複数個（Ｎ１個）と、半導体領域の第３の数（Ｎ３個）とは異なる値を有することができる。同様に、第２複数個Ｎ２の逆並列接続リード線は、第４の数（Ｎ４個）の他の半導体領域の値とは異なる値を有することができる。このようにして、接続リード線を半導体領域及び他の半導体領域と接触させる設計において、大きな柔軟性を有利に達成することができる。非常に低いオン抵抗トランジスタを有利に達成することができる。

提案した原理による１つの態様では、ダイオードは、接続リード線と半導体領域とを有することができる。

本発明によれば、半導体装置を設計する方法は、次のステップを有する。接続リード線に対して電気的に接触される半導体領域を特定する。接続リード線が長さＷを有し、その単位長さ当たりの導電率が第１値から第２値に減少するように、この接続リード線の幅を決める。

このようにして、接続リード線から単位長さ当りの半導体領域に対して流れる電流とこの接続リード線に沿った電圧降下を調整できるのは、この方法の利点である。

１つの態様では、接続リード線の単位長さ当たりの導電率は、第１値から第２値に略直線的な方法で変化することができる。接続リード線は、１を超える第１の数（Ｎ個）の導電層によって構成することができ、これらの導電層は垂直ビアによって相互に接続されている。

この設計方法を使用して、製造用マスクを実現するパラメータを生成することができる。データは、光学的パターン発生器又は電子ビームプロッターに供給することができる。又は、半導体装置の製造において、この方法を使用して１つ以上の感光層を直接照射するためのデータを生成することができる。

この設計方法は、コンピュータプログラム製品によって実施することができる。このコンピュータプログラム製品には、処理ステップを記憶することができる。

提案した原理による接続リード線の実施形態を示す図。 提案した原理によるトランジスタの実施形態を示す平面図。 提案した原理によるトランジスタの実施形態を示す断面図。 提案した原理による接続リード線の単位長さ当たりの導電率のプロファイルの例を座標の関数として示す図。 提案した原理による接続リード線の単位長さ当たりの電流値のプロファイルの例を座標の関数として示す図。 提案した原理による接続リード線及び逆並列接続リード線の実施形態を示す図。 提案した原理による接続リード線及び逆並列接続リード線の実施形態を示す図。 提案した原理による接続リード線及び逆並列接続リード線の実施形態を示す図。 提案した原理による単位長さ当たりの導電率のプロファイルの例を座標の関数として示す図。 提案した原理による単位長さ当たりの接続リード線の幅のプロファイルの例を座標の関数として示す図。 提案した原理による単位長さ当たりの接続リード線の幅のプロファイルの例を座標の関数として示す図。 提案した原理による単位長さ当たりの導電率のプロファイルの例を座標の関数として示す図。 提案した原理による単位長さ当たりの接続リード線の幅のプロファイルの例を座標の関数として示す図。 提案した原理による単位長さ当たりの接続リード線の幅のプロファイルの例を座標の関数として示す図。 接続リード線を有するトランジスタのモデルを示す図。 接続リード線を有するトランジスタのモデルを示す図。 接続リード線を有するトランジスタのモデルを示す図。 提案した原理による接続リード線を有する他のトランジスタの実施形態を示す平面図。 提案した原理による接続リード線を有する他のトランジスタの実施形態を示す平面図。 提案した原理による接続リード線を有するダイオードの実施形態を示す平面図。 提案した原理による接続リード線を有するダイオードの実施形態を示す断面図。 提案した原理による接続リード線を有するトランジスタの他の実施形態を示す断面図。 提案した原理による接続リード線を有するトランジスタの他の実施形態を示す平面図。 提案した原理による接続リード線を有するトランジスタの他の実施形態を示す平面図。 提案した原理による接続リード線を有するトランジスタの他の実施形態を示す平面図。

以下に、図を参照し、幾つかの実施形態を用いて、本発明をより詳しく説明する。同一の機能又は効果を有する領域及び構造には同一の参照符号を付する。その機能と対応する領域又は構造は、下記の各図において反復して説明しない。

図１は、半導体装置１の平面における提案した原理による接続リード線の実施形態を示す。半導体装置１は、接続リード線２１、供給線２０、半導体領域２及び接触領域３を備えている。半導体領域２は、幅Ｂｄを有する長方形として構成される。接続リード線２１は、略三角形として構成される。接続リード線２１の長さはＷである。供給線２０は、接続リード線２１の三角形の一辺２２に接続されている。この辺２２のｘ座標は、ｘ＝Ｗである。この辺２２の反対側の接続リード線２１の三角形の頂点は平坦化され、そのｘ座標はｘ＝０である。この平坦化され又は台形の形状は、組み立て過程で規定された金属ストリップの最小幅に起因する。これらのストリップは、設計規則を用いて特定される。接続リード線２１は、接触領域３において半導体領域２と電気的に接触する。マスク合わせを行ったときにアンダーエッチング又はオフセッティングである場合でも、接続リード線２１が信頼性を持って接触領域３を覆われるように、接触領域３は接続リード線２１よりも小さくされる。接触領域３は、基本的に長方形として形成される。接触領域３は、ビアとして構成することができる。座標ｘ＝Ｗにおいて、接続リード線２１の幅は第１値ＢＷであり、接続リード線２１の単位長さ当たりの導電率は第１値ＳＷである。座標ｘ＝０において、接続リード線２１の幅は第２値Ｂ０であり、接続リード線２１の導電率は第２値Ｓ０である。座標ｘ＝０から座標ｘ＝Ｗまで接続リード線２１の幅Ｂ（ｘ）が直線的に増加するため、接続リード線２１の単位長さ当たりの導電率Ｓ（ｘ）はｘ＝０とｘ＝Ｗとの間で直線的に増加する。

供給線２０を介して流れる電流Ｉは、接続リード線２１の辺２２を通過し、接続リード線２１によって接触領域３を介して半導体領域２に供給される。座標ｘ＜ｗにおいて、接続リード線２１の断面を介して流れる電流は、従って電流Ｉよりも小さい値を有する。

接続リード線２１は、接続リード線２１の幅Ｂ（ｘ）とその結果として得られる単位長さ当たりの異なる導電率Ｓ（ｘ）とによって、電流が接続リード線２１を介して流れる位置において高い導電率ＳＷを有するように設定されることが有利である。このようにして、座標ｘ＝Ｗにおける電圧降下は、低く保持される。接続リード線２１が終端する位置、即ち、ｘ＝０において、接続リード線２１を流れる電流はゼロである。

接触領域３に於ける電流の分布は、接続リード線２１の位置に依存して決まる幅Ｂ（ｘ）によって設定できることが有利である。

他の実施形態では、接触領域３は、正方形の構造を有し接続リード線２１と半導体領域２との間に平行に接続された幾つかの個々の領域を有する。この接触領域３の個々の領域は、平面が長方形又は円形の構造を有していてもよい。この他の実施形態によれば、３次元の図面において、接触領域３の個々の領域は、直角平行六面体又は円筒構造をとることができる。

図２Ａ及び図２Ｂは、提案した原理による接続リード線を有するトランジスタの実施形態を示す。図２Ａは、平面を示す。トランジスタ３３は、ソース供給線として構成される供給線２０と、ドレイン供給線として構成される他の供給線７０とを備えている。このソースは供給とも呼ぶことができ、このドレインはシンク（ｓｉｎｋ）とも呼ぶことができる。３本の接続リード線２１、２１’、２１’’は、供給線２０に接続される。これにより、第１複数個（Ｎ１＝３個）のフィンガーが、ソース供給線２０に接続される。各フィンガーは、接続リード線２１、２１’、２１’’のうちの１つを備えている。各接続リード線２１、２１’、２１’’は、３つの接触領域３、３’、３’’のうちの１つと接触する。これらの接触領域３、３’、３’’は、図２Ａに不図示の半導体領域２に繋がっている。接続リード線２１、２１’の幅Ｂ（ｘ）は、供給線２０近傍の第１値ＢＷから第２値Ｂ０に減少する。半導体装置１において接触領域３、３’からの電流はｙ方向と−ｙ方向の両方に流れ、また接触領域３’’からの電流は−ｙ方向のみに流れるため、接続リード線２１、２１’の幅は接続リード線２１’’の幅の約２倍である。

これに対応して、幾つかの他の接触領域５３、５３’、５３’’に繋がる逆並列接続リード線７１、７１’、７１’’は、追加供給線７０に接続される。これら逆並列接続リード線７１、７１’は、幅ＢＰ（ｘ）を有している。このようにして、第２複数個（Ｎ２＝３個）のフィンガーが、ドレイン供給線７０に接続される。各フィンガーは、逆並列接続リード線７１、７１’、７１’’のうちの１つを備えている。これらの接触領域５３、５３’、５３’’は、図２Ａに不図示の幾つかの追加半導体領域５２と接触するために用いられる。接続リード線２１、２１’、２１’’及び逆並列接続リード線７１、７１’、７１’’は、このように櫛型構造として構成される。

供給線２０に供給された電流Ｉは、３本の接続リード線２１、２１’、２１’’に分配され、そこから３つの接触領域３、３’、３’’を介して３つの半導体領域２に供給される。この電流Ｉは、半導体領域２から半導体装置１の基板３２を介して他の半導体領域５２に流れ、そこから３つの他の接触領域５３、５３’、５３’’を介して３つの逆並列接続リード線７１、７１’、７１’’に流れ、これにより他の供給線７０に流れる。電流Ｉの大きさは、図２Ａに不図示かつ図２Ｂに図示のゲート電極３０上のゲート−ソース電圧ＶＧＳと、供給線２０と他の供給線７０との間のドレイン−ソース電圧ＶＤＳとに依存する。さらに、この電流Ｉは、供給線２０の抵抗、他の供給線７０の抵抗、接続リード線２１、２１’、２１’’の抵抗値、及び逆並列接続リード線５３、５３’、５３’’の抵抗値に依存する。

接続リード線２１、２１’、２１’’の幅Ｂ（ｘ）は、各接続リード線２１、２１’、２１’’を介して流れる電流が最大電流値を有する各位置において大きな値となるように構成されるのが有利である。接触領域３、３’、３’’と他の接触領域５３、５３’、５３’’とは逆並列に接続されている為、接続リード線２１、２１’の幅Ｂ（ｘ）は座標ｘ＝Ｗにおいて大きな値ＢＷを有するように構成され、逆並列接続リード線７１、７１’の幅ＢＰ（ｘ）は座標ｘ＝Ｗにおいて小さな値ＢＰＷ有するように構成されるのが有利である。座標ｘ＝０に於ける接続リード線２１、２１’の幅Ｂ（ｘ）は小さな値Ｂ０を有するように構成され、座標ｘ＝０に於ける逆並列接続リード線７１、７１’の幅ＢＰ（ｘ）は大きな値ＢＰ０を有するように構成されるのが有利である。従って、座標ｘの値に於ける接続リード線２１、２１’の幅Ｂ（ｘ）と逆並列接続リード線の７１、７１’の他の幅ＢＰ（ｘ）との合計は、略一定である。接続リード線の幅Ｂ（ｘ）を決めることにより、接続リード線の抵抗値全体を小さく保持するように、これらの接続リード線の導電率を設定することが有利である。１つの実施形態では、トランジスタの３３の領域は、長方形として構成することができる。この長方形は、接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’とを備えている。

図２Ｂは、図２Ａにおいてその上面が示されたトランジスタ３３の断面を示す。図２Ａにおいて符号ＡＡによって示すトランジスタ３３の位置が図示されている。図２Ｂにおいて、半導体装置１の構造の規則的に繰り返される部分の断面が示されており、この部分はグリッド幅Ｐ、又はピッチを有している。トランジスタ３３は、金属−酸化物半導体電界効果トランジスタとして構成され、ＭＯＳＦＥＴと略記される。半導体装置１は、半導体領域２’と他の半導体領域５２’とを有する。半導体領域２’はソース−拡散領域として用いられ、他の半導体領域５２’はドレイン−拡散領域として設けられている。半導体装置１は、ゲート絶縁層３１とゲート電極３０とを有しており、これらのゲート絶縁層３１とゲート電極３０は、半導体領域２’と他の半導体領域５２’との間の基板３２上に設けられる。半導体領域２’は、接触領域３’を介して接続リード線２１’に接続されている。これに対応して、他の半導体領域５２’は、他の接触領域５３’を介して逆並列接続リード線７１’に接続されている。接触領域３’はビアを有し、このビアには導電材料が充填されている。接触領域３’の導電材料は、接続リード線２１’の導電材料と同じである。

接続リード線２１’と逆並列接続リード線７１’とは、相互間に間隔ＳＤを有することを特徴とする。この間隔ＳＤは、ストリップ導体の所定の最小間隔に対応する。接触領域３、３’、３’’と他の接触領域５３、５３’、５３’’とは平行に配置されることが有利であり、これによって半導体領域２、２’、２’’又は５２’は長方形状で平行に配置される。ｘを大きくすることによる逆並列接続リード線７１’の幅ＢＰ（ｘ）の増加は、接続リード線２１’の幅Ｂ（ｘ）の減少と等価である。接触領域３、５３のピッチＰ、１つの接続リード線の隣接する逆並列接続リード線に対する間隔ＳＤ、接続リード線２１、２１’の幅Ｂ（ｘ）、逆並列接続リード線７１、７１’の幅ＢＰ（ｘ）の間の関係は、下記の数式によって与えられる。

接続リード線２１’は、第１及び第２導電層Ｍ１、Ｍ２を有している。第１導電層Ｍ１は、垂直接続位置又はビア２３を介して、第２導電層Ｍ２に接続されている。同様に、逆並列接続リード線７１’は、第１及び第２導電層Ｍ１、Ｍ２を有している。逆並列接続リード線７１’の第１導電層Ｍ１は、他の垂直ビア７３を介して逆並列接続リード線７１’の第２導電層Ｍ２に接続される。第１導電層Ｍ１は、第１の厚さＤ１を有する。一方、第２導電層Ｍ２は、第２の厚さＤ２を有する。第１の厚さＤ１は、第２の厚さＤ２と同じ値にすることができる。

ゲート−ソース電圧ＶＧＳは、ゲート電極３０に供給される。

１つの他の実施形態では、接続リード線２１’と逆並列接続リード線７１’は、１つの導電層Ｍ１だけを有している。別の他の実施形態では、接続リード線２１’と逆並列接続リード線７１’は、３つ以上の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を有している。

１つの他の実施形態では、接触領域３’、５３’は、接続リード線２１’、７１’の第１導電層Ｍ１とは異なる導電材料によって構成される。

１つの図示しない実施形態では、第１の厚さＤ１の値は、第２の厚さＤ２の値と異なるようにしてもよい。第２の厚さＤ２の値は、第１の厚さＤ１の値より大きいことが好ましい。この実施形態によれば、第２導電層Ｍ２の間隔ＳＤ’は、第１導電層Ｍ１の間隔ＳＤよりも大きい値にすることができる。

図３Ａは、約３００μｍのチャネル幅Ｗを有するｎチャネルＭＯＳＦＥＴの接続リード線２１の座標ｘの関数としての単位長さ当たりの導電率Ｓ（ｘ）を示す。接続リード線２１と逆並列接続リード線７１とは４つの導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えており、これらの導電層は、メタライズ層Ｍ１、Ｍ２、Ｍ３、Ｍ４とも呼ばれる。座標ｘ＝０において、逆並列接続リード線７１が開始され、位置ｘ＝３００μｍにおいて、逆並列接続リード線７１が終了する。逆に、接続リード線２１は座標ｘ＝０において終了し、接続リード線２１は座標ｘ＝３００μｍにおいて開始される。図３Ａは、接続リード線２１の導電率Ｓ（ｘ）の所定の値Ｓ２１と逆並列接続リード線７１の導電率Ｓ（ｘ）の所定の値Ｓ７１の両方の値を示すと共に、接続リード線２１の導電値Ｓ２１Ｒ及び逆並列接続リード線７１の導電値Ｓ７１Ｒを示し、これらの値は実際の設計において達成される。接続リード線２１の導電率Ｓ（ｘ）は、座標ｘ＝０においてほぼゼロである値Ｓ０から座標ｘ＝３００μｍに於ける値ＳＷまで直線的に増加する。一方、逆並列接続リード線７１の導電率Ｓ（ｘ）は、座標ｘ＝０に於ける値から位置ｘ＝３００μｍにおいてほぼゼロである値まで直線的に減少する。本実施形態では、接続リード線２１と逆並列接続リード線７１の導電率の最大値は、略等しい。設計を参照してシミュレーションを行った値Ｓ２１ＲとＳ７１Ｒは僅かしか乖離していない、即ち、位置ｘ＝０とｘ＝３００μｍにおいて所定の値Ｓ２１とＳ７１から僅かしか乖離していないが、これは、設計規則が接続リード線、特に金属ストリップが所定の最小幅Ｂｍｉｎ未満の幅Ｂ（ｘ）を有することを許可していないからである。

図３Ｂは、電流分布Ｉ’、即ち、接続リード線２１又はチャネルの座標ｘに沿って約１０００μｍの幅Ｗを有するトランジスタ３３のチャネルの単位長さ当たりの電流を示す。５．５５μｍのピッチＰ、８８００Ｏｈｍ／μｍの抵抗Ｒｏｎ及び０．１Ｖのドレイン−ソース電圧ＶＤＳであるｎチャネルＭＯＳＦＥＴが示される。トランジスタ３３は、４つのメタライズ層Ｍ１−Ｍ４を有する。図３Ｂの直線ＩＴＯは、提案した原理による接続リード線２１及び逆並列接続リード線７１を有するトランジスタ３３のチャネルに於けるｚ座標の関数としての電流分布Ｉ’を示す。図３Ｂの放物線ＩＴＮは、長方形の接続リード線を有するトランジスタのチャネルのｘ座標での電流分布Ｉ’の依存性を示し、これらの長方形の接続リード線は一定の幅と単位長さ当たりの一定の導電率を有し、最適化されない。

シミュレーションの結果は、提案した原理による接続リード線２１を備えることで、より均一な電流分布Ｉ’が達成できることを有利に示している。更に、図３Ｂに示すように、提案した原理によるトランジスタ３３の合計電流Ｉは同一の電圧に於ける非最適化トランジスタよりも高く、その結果、提案した原理によるトランジスタ３３は長方の接続リード線を有するトランジスタと比較してより低い合計抵抗を有している。電流Ｉは、座標ｘ上で集積によって電流分布Ｉ１から与えることができる。

図４Ａ−図４Ｃは、提案した原理による接続リード線２１と逆並列接続リード線７１の例示実施例の平面図を示す。図４Ａは、メタライズ層Ｍ１を有する接続リード線２１を示す。ストリップ導体に所定の値Ｂｍｉｎの最小幅が与えられているため、接続リード線２１と逆並列接続リード線７１は三角形から乖離している。このようにして、接続リード線２１は、半導体装置技術プロセスの範囲においてこの接続リード線２１が非常に小さい値を有することのできる領域において実現可能であることが保障されている。図４Ａは、接続リード線２１がｘの増加に伴って値Ｂ０から値ＢＷに幅の領域を横切って直線的に増加することを示す。一方、逆並列接続リード線７１が値ＢＰＱから値ＢＰＷに直線的に減少することを示すが、この値ＢＰＷはストリップ導体の最小幅Ｂｉｎの値である。

図４Ｂは、メタライズ層とも呼ばれる２つの導電層Ｍ１、Ｍ２を有する接続リード線２１と逆並列接続リード線７１のレイアウトの他の例を示す。これら２つのメタライズ層Ｍ１、Ｍ２が接続リード線２１に属する領域もしくは逆並列接続リード線７１に属する領域において、これらの２つのメタライズ層Ｍ１、Ｍ２は、コンタクト２３、７３又はビアによって相互に接続される。ｘ＝０において、接続リード線２１は、所定のストリップ導体の最小幅Ｂｍｉｎを有する２つのメタライズ層Ｍ１、Ｍ２を備えている。一方、ｘ＝Ｗにおいて、逆並列接続リード線７１の２つのメタライズ層Ｍ１、Ｍ２は、所定のストリップ導体の最小値Ｂｍｉｎを示す。図４Ｂの例では、ｘがｘ＝０からｘ＝Ｗ／３に増加するのに従って、逆並列接続リード線の７１の第１メタライズ層Ｍ１の幅ＢＰ（ｘ）は減少し、接続リード線２１の第１メタライズ層Ｍ１の幅Ｂ（ｘ）は増加する。略ｘ＝Ｗ／３からｘ＝Ｗ＊２／３の領域では、接続リード線２１の第１メタライズ層Ｍ１の幅Ｂ（ｘ）がｘ＝Ｗ＊２／３から増加し最大値ＢＷに増加する前は、接続リード線２１と逆並列接続リード線７１の第１メタライズ層Ｍ１の幅Ｂ（ｘ）、ＢＰ（ｘ）は略一定である。一方、第２メタライズ層Ｍ２の幅Ｂ’（ｘ）、ＢＰ’（ｘ）はｘ＝０からｘ＝Ｗ／３に至るまで略一定であり、第２メタライズ層Ｍ２の接続リード線２１の幅Ｂ’（ｘ）はｘ＝Ｗ／３からｘ＝Ｗ＊２／３に至る領域において増加する。一方、逆並列接続リード線７１の第２メタライズ層Ｍ２の幅ＢＰ’（ｘ）はｘ＝Ｗ＊２／３からｘ＝Ｗに至る領域において減少する。接続リード線２１と逆並列接続リード線７１との双方の第２メタライズ層Ｍ２の幅Ｂ’（ｘ）、ＢＰ’（ｘ）は略一定である。

図４Ｃは、２つのメタライズ層Ｍ１、Ｍ２を有する接続リード線２１と逆並列接続リード線７１の他の実施形態を示す。接続リード線２１に属する第２メタライズ層Ｍ２の幅Ｂ’（ｘ）は、ｘ＝０から略ｘ＝Ｗ／３に至る領域においてゼロである。接続リード線２１に属する第２メタライズ層Ｍ２の幅Ｂ’（ｘ）は、ｘ＝Ｗ／３からｘ＝Ｗ＊２／３に至るまで増加し、ｘ＝Ｗでは最大値ＢＷのままである。従って、逆並列接続リード線７１に属する第２メタライズ層Ｍ２の幅ＢＰ’（ｘ）は、ｘ＝０からｘ＝Ｗ／３に至る領域では一定であり、下記の領域では減少し、ｘ＝Ｗ＊２／３以降ではゼロになる。第１メタライズ層Ｍ１は、ｘ＝０とｘ＝Ｗ／３との間の領域又はｘ＝Ｗ＊２／３からｘ＝Ｗに至る領域においてその幅Ｂ（ｘ）を変化させ、ｘ＝Ｗ／３とｘ＝Ｗ＊２／３との間の中間領域において略一定である。第２メタライズ層Ｍ２は所定の最小値Ｂｍｉｎよりも小さい幅を有することはできないため、第２メタライズ層Ｍ２の始点部又は傾斜部は第１メタライズ層Ｍ１の湾曲したプロファイルによって補償されている。

図４Ｃによる実施形態の１つの利点は、２本の接続リード線２１、７１の１つの全体に対して又はその一部のセクションに対して使用されているメタライズ層に対して最小間隔の設計規則を適用しないことであり、これによってメタライズ抵抗が更に削減される。

図５Ａ−５Ｆは、図４Ａ−４Ｃに示された実施形態及びその他の実施形態における接続リード線２１と逆並列接続リード線７１の導電率Ｓ（ｘ）と幅Ｂ（ｘ）のプロファイルを示す。

図５Ａは、座標ｘの関数として、接続リード線２１の単位長さ当たりの導電率Ｓ（ｘ）を示す。線ＳＮＯは、長方形接続リード線の導電率を与える。導電率ＳＯＰの理想的なプロファイルは、原点と、座標ｘ＝３００μｍに於ける１４５ ｌ／Ｏｈｍとを通る直線によって記述することができる。シミュレーションのため２つのメタライズ層Ｍ１、Ｍ２を有する接続リード線２１を仮定した。値ＳＡＢは、図４Ａと図４Ｂによる接続リード線２１の導電率Ｓ（ｘ）を与える。値ＳＣは、図４Ｃによる接続リード線２１の導電率Ｓ（ｘ）の値を与える。

図５Ｂは、図４Ｂに示すように、接続リード線２１の第１メタライズ層Ｍ１の幅Ｂ（ｘ）と接続リード線２１の第２メタライズ層Ｍ２の幅Ｂ’（ｘ）とを与える。

図５Ｃは、図４Ｃに示すように、接続リード線２１の第１メタライズ層Ｍ１の幅Ｂ（ｘ）と接続リード線２１の第２メタライズ層Ｍ２の幅Ｂ’（ｘ）とを与える。

図５Ｄは、４つのメタライズ層を有するトランジスタ３３の座標ｘの関数として、単位長さ当たりの導電率Ｓ（ｘ）を示す。第１、第２及び第３メタライズ層Ｍ１、Ｍ２、Ｍ３は、同一の導電率を有すると共に、設計規則による最小間隔ＳＤ’’’と基本的に等しい値を有する。第４メタライズ層Ｍ４は、７倍高い導電率を有するが、これはまた設計規則による最小間隔ＳＤよりも大きな値である。図４Ａは、第１メタライズ層Ｍ１を示す。図５Ｄにその結果を示すシミュレーションでは、４つのメタライズ層Ｍ１−Ｍ４は、図４Ａに示す第１メタライズ層Ｍ１と略同じ形状を有するものと仮定した。異なるメタライズ層Ｍ１〜Ｍ４が同一の形状有していることから、このようなトランジスタ３３は容易に設計することができるために有利である。Ｓ＝２８０ １／Ｏｈｍでの水平線は、長方形の接続リード線の導電率ＳＮＯに対応する。接続リード線２１の導電率Ｓ（ｘ）の最適線ＳＯＰは、原点と、座標ｘ＝３００μｍのＳＷ＝５６０ ｌ／Ｏｈｍとを通る直線によって与えられる。４つのメタライズ層Ｍ１−Ｍ４に対して図４Ａと４Ｂによる接続リード線２１によって達成することができる導電率ＳＡＢは、中間領域においてのみ導電率Ｓ（ｘ）の最適線ＳＯＰ上に存在する。一方、４つのメタライズ層Ｍ１−Ｍ４を備えることで図４Ｃと同様に構成されるトランジスタ３３の導電率ＳＣは、ｘ＝０とｘ＝３００μｍにおいて非常に小さな領域から離れた最適線ＳＯＰ上に存在するのが有利である。

図５Ｅは、座標ｘの関数として、接続リード線２１の４つのメタライズ層Ｍ１−Ｍ４の幅Ｂ（ｘ）を図４Ｂと同様の方法で示す。

図５Ｆは、位置ｘの関数として、接続リード線２１の４つのメタライズ層Ｍ１〜Ｍ４の幅を図４Ｃと同様の方法で示す。第１メタライズ層Ｍ１の幅Ｂ（ｘ）、第２メタライズ層Ｍ２の幅Ｂ１（ｘ）、第３メタライズ層Ｍ３の幅Ｂ’’（ｘ）及び第４メタライズ層Ｍ４の幅Ｂ’’’（ｘ）の寸法をこのようにすることで、図５Ｄに示される単位長さ当たりの導電率ＳＯＰの理想的なプロファイルを設定できることが有利である。

２本の接続リード線２１、７１のうちの１つの全体に又はその一部のセクションに使用されているメタライズ層に対して最小間隔の設計規則を適用しないことが、図５Ｆによる実施形態の１つの利点であり、これによってメタライズ抵抗が更に低減される。

図６Ａ−図６Ｃは、複数の異なるトランジスタのモデルを示す。図６Ａは、長方形の接続リード線と長方形の逆並列接続リード線を有するトランジスタの簡略化した等価回路図を示す。逆並列接続リード線が長方形の形状を有しているため、抵抗ＲＤ１、ＲＤ２、ＲＤｉ及びＲＤＮは一定である。同様に、接続リード線は長方形の形状を有しているため、抵抗ＲＳＩ、ＲＳ２、ＲＳｉ及びＲＳＮは略同一の寸法である。

図６Ｂと図６Ｃは、提案した原理による接続リード線２１と逆並列接続リード線７１を有するトランジスタ３３の等価回路図を示す。図６Ｂでは、ドレイン供給線７０に接続された逆並列接続リード線７１は、Ｎ個の抵抗Ｒ_Ｄ１１、Ｒ_Ｄ１２、Ｒ_Ｄ１ｉ、Ｒ_Ｄ１Ｎ（ここで、Ｎ＝４個の抵抗）の並列回路によってモデル化され、その後３個の抵抗Ｒ_Ｄ２２、Ｒ_Ｄ２ｉ、Ｒ_Ｄ２Ｎからなる並列回路が接続され、そして２個の抵抗Ｒ_Ｄ３ｉ、Ｒ_Ｄ３Ｎからなる並列回路が接続される。トランジスタ３３のシミュレーションは、Ｎ個のサブトランジスタＲ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔｉ、Ｒ_ＴＮから生成された並列回路によって行われ、これらのサブトランジスタの各々には電流Ｉ／Ｎが流れる。これにより、第１抵抗Ｒ_Ｄ１１を介して流れ、第１サブトランジスタＲ_Ｔ１を介してソース供給線２０の第１接続リード線２１に流れる電流が値Ｉ：Ｎを有する。更に、第２並列回路の第２抵抗Ｒ_Ｄ２２を介して流れる電流は、第２サブトランジスタＲ_Ｔ２を介して接続リード線２１に流れる。図６Ｃは、逆並列接続リード線７１の第１並列回路の抵抗Ｒ_Ｄ１１、Ｒ_Ｄ１２、Ｒ_Ｄ１ｉ、Ｒ_Ｄ１Ｎが一の端子において相互に接続され、ドレイン供給線７０と結合され、図６Ｂと異なり他の端子では相互に接続されないが、その代わりにこれらと関連するサブトランジスタＲ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔｉ、Ｒ_ＴＮと個別に接続されていることを示す。これが可能になるのは、第１並列回路のＮ個の各抵抗Ｒ_Ｄ１１、Ｒ_Ｄ１２、Ｒ_Ｄ１ｉ、Ｒ_Ｄ１Ｎの第２端子の電位が同一であり、また各抵抗Ｒ_Ｄ１１、Ｒ_Ｄ１２、Ｒ_Ｄ１ｉ、Ｒ_Ｄ１Ｎを介して流れる電流が略同一の値Ｉ／Ｎを有しているからである。これにより、電流Ｉ／Ｎの各部分は逆並列接続リード線７１内の第１複数個の抵抗と接続リード線２１内の第２の複数個の抵抗を介して流れる。ここで、異なる電流経路を形成する第１複数個と第２複数個の合計は一定である。従って、図６Ｃによる等価回路図は、ｘが増加するにつれて導電率Ｓ（ｘ）が直線的に増加することにより、トランジスタ３３のチャネル領域内でより容易に電流の均一な分布が行われることを示すと共に、接続リード線２１又は逆並列接続リード線７１の寸法が有利に設定されていることを示す。

好適な接続リード線の設計は下記のように行うことができる。幅Ｗを有するトランジスタ３３のシミュレーションは、Ｎ個のサブトランジスタを有する並列回路によって行うことができ、各サブトランジスタは幅Ｗ’＝Ｗ／Ｎを有している。図６Ａは、現実的なトランジスタストリップの等価回路図を示す。水平方向に配置されたトランジスタはソース側のメタライズ抵抗とドレイン側の金属接続を表し、一方、垂直方向に配置された抵抗ＲＴはトランジスタのオン抵抗表している。

Ｎ個のサブトランジスタＲ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔｉ、Ｒ_ＴＮ上で電流が均一に分布していない場合、即ち、Ｉ２等に等しくないＩ１については、トランジスタストリップの部分は完全には使用されず、その結果、オン抵抗が増加する。従って、均一な電流分布が好適な接続リード線２１によって達成されるべきである。

これはサブトランジスタＲ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔｉ、Ｒ_ＴＮの各々に沿った電圧降下Ｖ１、Ｖ２、Ｖｉ、ＶＮが等しい場合、即ち、Ｖ１＝Ｖ２＝Ｖｉ＝ＶＮの場合である。これは、Ｒ_Ｓ、ｉ＝Ｒ_{Ｄ、ｉ＋１}を横切る電圧降下が等しいことを意味する：

抵抗Ｒ_Ｄｉを流れる電流は等しい。

抵抗Ｒ_Ｓｉを流れる電流は等しい。

数式（１）、（２）、（３）を組み合わせると、下式が得られる。

数式（４）から、ソース側の抵抗とドレイン側の抵抗との間の関係を導き出せる。

トランジスタストリップを完全に横切って均一に電流が分布する好適なレイアウトは、数式（５）を満足しなければならない。ドレイン側及びソース側の金属抵抗の取得可能な導電率σ_Ｍは、ピッチＰと、メタライズのための設計規則とによって与えられる。

ここで、図２Ｂで定義したように、Ｗはトランジスタストリップの幅、Ｐはピッチ、及びＳＤは間隔である。幾つかのバックエンドメタライズ層Ｍ１−Ｍ４が取得可能である場合、各メタライズ層の導電率は数式（６）に従って計算され、この導電率が加えられる。

この取得可能な導電率は、数式５の初期条件である。

この取得可能な導電率は、各々が以下の値を有するＮ個の並列抵抗に分割される。

図６Ａに於ける抵抗Ｒ_Ｄ、ｉ、Ｒ_ｓ、ｉは、数式（５）を満足するように、図６Ｂに示す如く抵抗値Ｒ_Ｍを有するｉ個及び（Ｎ−ｉ）個の抵抗の並列回路として得ることができる。

図６Ｂに示す各抵抗は同一の電流Ｉ／Ｎを流すため、図６Ｃによる等価回路図が生成されるように、並列回路を分割することが可能である。この回路の抵抗を計算することができる。各回路の電流経路のメタライズ抵抗は、Ｒ_Ｍ＊Ｎに等しい。Ｎ個の並列電流経路が存在するため、メタライズ抵抗は、数式（６）と数式（８）の組み合わせによって与えられる。

数式（９）は、シート抵抗Ｒ_ｓｑ、幅Ｗ、及びピッチＰとメタライズ間隔ＳＤによって与えられる長さを有する線の抵抗値の式を表す。

上記間隔ＳＤは、シート抵抗に含ませることができる。

従って、数式（９）は下記のように簡略化される。

幾つかのメタライズ層Ｍ１−Ｍ４が使用される場合、合計の金属抵抗値は次の数式によって得られる。

ここで、Ｎ_Ｍはメタライズ層Ｍ１−Ｍ４の第１の数であり、Ｒ_ＳＱＭｉは数式１０によって計算されたものである。

幅Ｗに対するトランジスタ抵抗は、オン抵抗Ｒ_ｏｎＯｈｍ／μｍと等しい。

数式（１１）及び数式（１３）から、以下の関係を導き出すことができる。

メタライズ抵抗とトランジスタ抵抗との同一の関係を維持する場合、ピッチＰを２倍にすることにより、√２倍大きいストリップ幅を生成する。

下記において、接続リード線を配置するためのメタライズ抵抗を計算する場合、幅Ｗに対する垂直方向を考慮する。従って、例えば、図７Ａ、９Ｂ、９Ｃに示すように、接続リード線２４を接触領域３’の長辺に対して直交させることができる。金属抵抗とトランジスタ抵抗を計算するための数式は、ストリップを計算するための数式と同一である。メタライズの選択されたピッチＰ_Ｍとドレイン−基板の幅Ｐに対して、トランジスタ抵抗は次の数式によって与えられる。

メタライズ抵抗値は数式（９）と類似しているが、メタライズピッチＰ_Ｍは上記ピッチとして使用するべきである。

ここで、シート抵抗Ｒｓｑ’は、メタライズに対する間隔の規則を維持するために用いられる。

トランジスタ抵抗値は次の数式によって与えられる。

数式（１４）は、ここでは不変のままである。

回路の設計法において、オン抵抗の値が特定され、第１トランジスタ３３が第２トランジスタ３３’と比較してより小さい最小表面領域に対する要求を有しているか否かが上記の数式によって判定される。第１トランジスタ３３は、接触領域３と他の接触領域５３とを有し、これらの領域は接続リード線２１と逆並列接続リード線７１に対して並行に配置される。第２トランジスタ３３’は、接触領域３と他の接触領域５３とを有しており、これらの接触領域は接続リード線２１と逆並列接続リード線７１に対して垂直に配置される。下部表面領域に対する要求を有するトランジスタは、回路内に配置される。

他の実施形態では、接続リード線２１は、第１の数（Ｎ個）の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えている。この第１の数（Ｎ）は、数式（１２）においてＮ_Ｍとして記述されている。その結果、１つの方法は下記のステップを備えている。第１トランジスタ３３の表面領域の第１値は、オン抵抗が第１値を有し、接触領域３に対して平行にＭ個の導電層が配置され、接触領域３に対して垂直にＮ−Ｍ個の導電層が配置されるように決められる。少なくとも他の１つのトランジスタ３３’の表面領域の他の値は、オン抵抗が第１値を有し、接触領域３に対してＭＭ個の導電層が平行に配置され、Ｎ−ＭＭ個の導電層が垂直に配置されるように決められる。この数ＭＭは、ここでは数Ｍと等しくない。表面領域がより小さい値を有するトランジスタは、第１の及び１以上の他のトランジスタ３３、３３’、３３’’を有する集合から選択される。

このようにして、１つの実施形態では、第１の数（Ｎ個）の導電層に対して別個に実現することができるこれらのトランジスタ３３、３３’、３３’’の表面領域を決定することができる。導電層の数（Ｎ個）に対して、トランジスタ３３、３３’、３３’’の数（Ｎ＋１個）は異なっている。従って、上記の方法では、表面領域の値は、Ｍがゼロとなり、ＭＭが１乃至Ｎとなるように定められる。

１つの他の実施形態では、回路を設計する方法において、トランジスタの表面領域の値が特定され、第１トランジスタ３３が第２トランジスタ３３’よりも小さいオン抵抗値を有するか否かが上記の数式によって判定される。第１トランジスタ３３は、接続リード線２１と逆並列接続リード線７１に対して並行に配置された接触領域３と他の接触領域５３を備えている。第２トランジスタ３３’は、接続リード線２１と逆並列接続リード線７１に対して垂直に配置された接触領域３と他の接触領域５３を備えている。低いオン抵抗を有するトランジスタは、回路内に配置される。

１つの他の実施形態では、接続リード線２１は、第１の数（Ｎ個）の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えている。ここで、１つの方法は、下記のステップを備えている。第１トランジスタ３３のオン抵抗の第１値は、表面領域が第１値を有し、接触領域３に対して平行にＭ個の導電層が配置され、接触領域３に対して垂直にＮ−Ｍ個の導電層が配置されるように決定される。少なくとも他の１つのトランジスタ３３’の表面領域のオン抵抗の他の値は、表面領域が第１値を有し、接触領域３に対して並行にＭＭ個の導電層が配置され、接触領域３に対して垂直にＮ−ＭＭ個の導電層が配置されるように決定される。ここで、数ＭＭは、数Ｍと等しくない。より小さなオン抵抗値を有するトランジスタは、第１の及び１つ以上の他のトランジスタ３３、３３’、３３’’を有する集合から構成される。

ここで、１つの実施形態では、オン抵抗の値は、第１の数（Ｎ個）の導電層内で実現することができる識別可能なトランジスタ３３、３３’から決定することができる。導電層の第１の数（Ｎ個）に対して、トランジスタ３３、３３’、３３’’の数（Ｎ＋１個）は異なっている。従って、オン抵抗の値は、数Ｍがゼロであり、数ＭＭが１乃至Ｎの値をとるように、上記の方法によって定義することができる。

異なった方法では、別の検討済みのトランジスタに関し、接触領域３に対して垂直に配置された導電層のピッチＰ_Ｍは、各トランジスタ３３、３３’、３３’’のオン抵抗又は表面領域を最小にするように、定義することができる。接触領域３に対して平行に配置された導電層は、ピッチＰを有している。

表面領域又はオン抵抗を決定するために、図６Ａ−図６Ｃの説明で述べた数式を使用して計算を行う。

最適化の１つの結果では、例えば、４つの導電層Ｍ１−Ｍ４のうちの２つの導電層Ｍ１、Ｍ２が接触領域３に対して平行に配置され、これら４つの導電層のうちの他の２つの導電層Ｍ３、Ｍ４が接触領域３に対して垂直に配置される。接触領域３により近接して配置された導電層Ｍ１、Ｍ２を接触領域３に対して平行に配向し、他の導電層Ｍ３、Ｍ４を接触領域３に対して垂直に配向するのが好ましい。

図７Ａ及び図７Ｂは、提案した原理によるトランジスタの実施形態の上面を示す。図２Ａと同様に、２つの電界効果トランジスタ３３’は、平行な接触領域３、３’、３’’と、他の平行な接触領域５３、５３’、５３’’とを備えている。図２Ａと対比して、接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’は接触領域３、３’、３’’と他の接触領域５３、５３’、５３’’に対して略平行に配置されず、これに代えて、これらの接触領域３、３’、３’’と他の接触領域５３、５３’、５３’’に対して９０°の角度を形成している。これらの接触領域３、３’、３’’は、図７Ａに不図示の半導体領域２に接触するために用いられる。同様に、他の接触領域５３、５３’、５３’’は、図７Ａに不図示の他の半導体領域５２に接触するために用いられる。接続リード線２１、２１’、２１’’は、接触領域３、３’、３’’の長方形の長辺と他の接触領域５３、５３’、５３’’の長方形の長辺に対して垂直な主方向２４を有している。同様に、逆並列接続リード線５１、５１’、５１’’は、接触領域３、３’、３’’の長方形の長辺と他の接触領域５３、５３’、５３’’の長方形の長辺に対して垂直な他の主方向７４を有している。主方向２４と他の主方向７４は互いに平行である。接触領域３’の中心と他の接触領域５３’’の中心との間の間隔は、ピッチＰである。図７Ａは、座標ｘの増加に伴って直線的に増加する幅Ｂ（ｘ）を有する接続リード線２１、２１’と、座標ｘの増加に伴って直線的に減少する幅ＢＰ（ｘ）を有する逆並列接続リード線７１、７１’との実施形態を示す。ストリップ導体の間隔ＳＤは、接続リード線２１’と逆並列接続リード線７１との間に示されている。同様に、メタライズのピッチＰ_Ｍは、次の数式で計算することによって決定することができる。

ここで、Ｐ_Ｍはメタライズのピッチ、ＳＤは間隔、Ｂ（ｘ）は接続リード線２１、２１’の幅、ＢＰ（ｘ）は逆並列接続リード線７１、７１’の幅である。図７Ａによる構造では、ピッチＰ_Ｍは、接続リード線２１の中心とその近傍の逆並列接続リード線７１の中心との間の間隔である。

図７Ｂは、提案した原理による接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’を有するトランジスタ３３’の他の実施形態を示す。接続リード線２１、２１’、２１’’の幅Ｂ（ｘ）と逆並列接続リード線７１、７１’、７１’’の幅ＢＰ（ｘ）の変化は、図７Ｂに従って不連続のステップにおいて実現する。

従って、接続リード線２１の導電率Ｓ（ｘ）は、接続リード線２１の断面を介して高い電流の流れる領域ではより低く設定され、低い電流の流れるより幅の広い領域ではより高く設定されることを保障することが有利である。

このような設計により、均一な電流分布とより低いオン抵抗Ｒｏｎを有利に達成することができる。

トランジスタ３３’の局部的な加熱を回避して部品の寿命を延ばすことが、上記均一な電流分布の利点である。

１つの他の実施形態では、図７Ａ又は図７Ｂの接続リード線２１、２１’、２１’’は、第１の数（Ｎ個）の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を有している。これらの導電層は、上下に配置され、相互に及び接触領域３、３’、３’’に対して導電可能にビア２３、７３によって電気的に接続されている。従って、逆並列接続リード線７１、７１’、７１’’は、第１の数（Ｎ個）の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えている。

他の実施形態では、接続リード線は、図２Ａに例示された接続リード線と同様に、図７Ａ又は図７Ｂにおける接触領域３、３’、３’’と接続リード線２１、２１’、２１’’との間に配置され、接触領域３、３’、３’’を図７Ａ又は７Ｂに示す接続リード線２１、２１’、２１’’に対して電気的導電可能な方法で接続する。従って、逆並列接続リード線は、図２Ａに例示された逆並列接続リード線と同様に、図７Ａ及び図７Ｂによる他の接触領域５３、５３’、５３’’と逆並列接続リード線７１、７１’、７１’’との間に配置される。図２Ａの接続リード線と図７Ａ又は図７Ｂの接続リード線とは、各々１つ以上の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えることができる。従って、トランジスタは、半導体領域２、２’、２’’に対して平行に配向された接続リード線と、半導体領域２’、２’’、２’’’に対して垂直に配向された接続リード線とを備えている。このような実施形態を、図９Ａ−図９Ｄにおいてより詳細に説明する。

図８Ａ及び図８Ｂは、提案した原理によるダイオードの実施形態を断面図と平面図によって示す。

図８Ａは、ダイオード３４の断面を示す。半導体装置１は、その上に埋め込み層３７が配置されたキャリア３８を有する。半導体領域２がその内部に配置された基板３２が、上記の埋め込み層３７上に形成されている。ダイオード３４は接続リード線２１を有する。この接続リード線２１は、接触領域３において、アノードとして構成される半導体領域２と接触している。ダイオード３４は、更に逆並列接続リード線７１を有する。この逆並列接続リード線７１は、他の接触領域５３において、カソードとして設けられている他の半導体領域５２と接触している。この他の半導体領域５２は、埋め込み層３７に導電可能に接続されている。キャリア３８は、端子３５及び領域３６によって接触する。ダイオード電流は接続リード線２１から半導体領域２を介して基板３２に流れ、そこから埋め込み層３７と他の半導体領域５２を介して逆並列接続リード線７１に流れる。

図８Ｂは、ダイオード３４の上面を示す。ダイオード３４は、接続リード線２１に遷移する供給線２０と、逆並列接続リード線７１に遷移する他の供給線７０とを備えている。これらの接続リード線２１、７１の寸法を決めることにより、ダイオード３４の均一な電流分布と低い直列抵抗を有利に達成することができる。

図９Ａは、提案した原理によるトランジスタを有する半導体装置の実施形態の断面を示す。図９Ａに示す実施形態は、図２Ｂに示すトランジスタの改良例である。この半導体装置１は基板３２を有し、この基板３２内には半導体領域２’と他の半導体領域５２’とが拡散されている。従って、トランジスタ３３’’は、半導体領域２’と他の半導体領域５２’とを備えている。更に、トランジスタ３３’’は、ゲート絶縁層３１とゲート電極３０とを備えている。ゲート電極３０はゲート絶縁層３１上に配置され、このゲート絶縁層３１は基板３２上に配置されている。トランジスタ３３’’は、第１の数（Ｎ個）の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４を備えている。トランジスタ３３’’は、第２の数（Ｍ個）の導電層Ｍ１、Ｍ２を備える接続リード線２１’を有し、これらの導電層Ｍ１、Ｍ２は下部導電層とも呼ばれる。接続リード線２１’の第２の数（Ｍ個）の導電層Ｍ１、Ｍ２は、相互に平行に、且つ、半導体領域２’に対して平行に配置される。接続リード線２１’の第１導電層Ｍ１は、接触領域３’を介して半導体領域２’に接続されている。接続リード線２１’の第２導電層Ｍ２は、ビア２３によって接続リード線２１’の第１導電層Ｍ１に導電可能に接続されている。第１と第２導電層Ｍ１、Ｍ２の間の点は、第２の数（Ｍ）が２よりも大きいことを示している。第２の数（Ｍ）は、１であってもよい。

従って、逆並列接続リード線７１’は、相互に平行に、且つ、他の半導体領域５２’に対して平行に配置された第２の数（Ｍ）の導電層Ｍ１、Ｍ２を備えている。逆並列接続リード線７１’の第１導電層Ｍ１は、他の半導体領域５３’を介して他の半導体領域５２’に接続されている。従って、逆並列接続リード線７１’の第２導電層Ｍ２は、他のビア７３によって逆並列接続リード線７１’の第１導電層Ｍ１に電気的導電可能に接続される。

更に、トランジスタ３３’’は、Ｎ−Ｍ個の導電層Ｍ３、Ｍ４を備えており、これらの導電層は上部導電層とも呼ばれる。図９Ａの断面の例には、接続リード線２１’’’が示されている。接続リード線２１’’’の第３導電層Ｍ３は、ビア２３’によって接続リード線２１’の第２導電層Ｍ２に接続されている。更に、接続リード線２１’’’の第４導電層Ｍ４は、ビア２３’によって接続リード線２１’’’の第３導電層Ｍ３に電気的導電可能に接続されている。図９Ａに示す実施形態において、第１の数（Ｎ）は４であり、第２の数（Ｍ）は２であり、その結果、Ｎ−Ｍも２である。第３及び第４導電層Ｍ３、Ｍ４の間の点は、Ｎ−Ｍが２よりも大きいことを示している。Ｎ−Ｍは、１であってもよい。第１導電層Ｍ１は、第１の厚さＤ１を有する。第２、第３、第４導電層Ｍ２、Ｍ３、Ｍ４は、第２、第３、第４の厚さＤ２、Ｄ３、Ｄ４を有する。これら４つの厚さは同一の値であってもよい。

１つの他の実施形態では、第４の厚さＤ４は、第１、第２及び第３の厚さＤ１、Ｄ２、Ｄ３よりも大きくすることができる。これにより、最上部の導電層Ｍ４の厚さＤ４は、下部の導電層Ｍ１、Ｍ２、Ｍ３の厚さＤ１、Ｄ２、Ｄ３よりも大きくすることが有利である。

図９Ｂは、図９Ａに示される下部導電層の１つである第１導電層Ｍ１の上面において、提案した原理によるトランジスタを有する半導体装置の実施形態を示す。図９Ａは、図９Ｂに示す線ＣＣ’に沿ったトランジスタ３３’’の断面を示す。図９Ｂによれば、トランジスタは、第３の数（Ｎ３個）の半導体領域２、２’、２’’と、第４の数（Ｎ４個）の他の半導体領域５２、５２’、５２’’とを備えている。図９Ｂによれば、第３、第４の数（Ｎ３、Ｎ４）は、それぞれ３である。更に、トランジスタ３３’’は、第３の数（Ｎ３個）の接触領域３、３’、３’’と、第４の数（Ｎ４個）の他の接触領域５３、５３’、５３’’とを備えている。更に、トランジスタ３３’’は、第１導電層Ｍ１の第３の数（Ｎ個）の接続リード線２１、２１’、２１’’と、第１導電層Ｍ１の第４の数（Ｎ４個）の逆並列接続リード線７１、７１’、７１’’とを備えている。半導体領域２、２’、２’’、他の半導体領域５２、５２’、５２’’、接続リード線２１、２１’、２１’’、逆並列接続リード線７１、７１’、７１’’、接触領域３、３’、３’’及び他の接触領域５３、５３’、５３’’は、各々長方形として構成される。接続リード線２１、２１’は幅Ｂを有し、逆並列接続リード線７１、７１’は幅ＢＰを有している。接続リード線２１’と逆並列接続リード線７１との間には、間隔ＳＤが形成されている。長方形の各長辺は、相互に平行に配置される。既に図９Ａで示したように、接続リード線２１’は、接触領域３’によって半導体領域２’に電気的導電可能に接続されている。同様に、逆並列接続リード線７１’は、他の接触領域５３’によって他の半導体領域５２’に接続されている。トランジスタの３３’’の１つの領域は、長方形として構成することができ、接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’とを備えている。

第２導電層Ｍ２の接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’は、その平面図において、第１導電層Ｍ１の接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’と同様に構成される。

図９Ｃは、図９Ａに示される上部導電層の１つである第３導電層Ｍ３の上面において、提案した原理によるトランジスタを有する半導体装置の実施形態を示す。図９Ｃにおいて、既に図９Ｂに示された第２導電層Ｍ２が示されている。第３導電層Ｍ３は、櫛型構造を有している。接続リード線２１’’’、２１’’’’の導電層Ｍ３は、櫛型構造の第１複数個（Ｎ１個）のフィンガーを備えている。従って、逆並列接続リード線７１’’’、７１’’’’の第３導電層Ｍ３は、第２複数個（Ｎ２個）のフィンガーを備えている。図９Ｃによれば、第１、第２複数個（Ｎ１、Ｎ２個）は、各々２である。接続リード線２１’’’の第３導電層Ｍ３の主方向２４は、接続リード線２１’’’’の第３導電層Ｍ３の主方向に対して平行である。従って、逆並列接続リード線７１’’’の第３導電層Ｍ３の他の主方向７４は、逆並列接続リード線７１’’’’の第３導電層Ｍ３の主方向に対して平行である。主方向２４は、他の主方向７４に対して略並行である。主方向２４、７４は、半導体領域２、２’、２’’及び他の半導体領域５２、５２’、５２’’の長方形の長辺に対して略垂直である。従って、主方向２４、７４は、接続リード線２１、２１’、２１’’と逆並列接続リード線７１、７１’、７１’’の第１及び第２導電層Ｍ１、Ｍ２の長方形の長辺に対して略垂直である。

接続リード線２１、２１’、２１’’の第３導電層Ｍ３は、座標ｘの関数として直線的に変化する幅Ｂ’’（ｘ）を有している。従って、逆並列接続リード線７１’’’、７１’’’’の第３導電層Ｍ３の幅Ｂ’’（ｘ）は、座標ｘと共に直線的に変化する。ここで、接続リード線２１’’’の幅Ｂ’’（ｘ）と逆並列接続リード線７１’’’の幅ＢＰ’’（ｘ）は、下記の関係を有している。

ここで、Ｐ_Ｍは第３導電層Ｍ３のピッチ、ＳＤ’’は第３導電層Ｍ３の間隔である。ビア２３’は、接続リード線２１、２１’、２１’’の第２導電層Ｍ２を接続リード線２１’’’、２１’’’’の第３導電層Ｍ３に接続する。同様に、他のビア７３’は、逆並列接続リード線の７１、７１’、７１’’の第２導電層Ｍ２を逆並列接続リード線７１’’’、７１’’’の第３導電層Ｍ３に接続する。

従って、電流Ｉは、供給線２０から接続リード線２１’’’、２１’’’’の第３及び第４導電層Ｍ３、Ｍ４を介して接続リード線２１、２１’、２１’’の第１及び第２導電層Ｍ１、Ｍ２に流れ、これらの層から半導体領域２、２’、２’’に流れる。電流Ｉは、これらの半導体領域２、２’、２’’から基板３２とゲート絶縁層３１との間の界面領域に於けるチャネルを介して他の半導体領域５２、５２’、５２’’に流れる。電流Ｉは、これらの他の半導体領域５２、５２’、５２’’から逆並列接続リード線７１、７１’、７１’’の第１及び第２導電層Ｍ１、Ｍ２を介して逆並列接続リード線７１’’’、７１’’’’の第３及び４導電層Ｍ３、Ｍ４に流れ、これらから他の供給線７０に流れる。

接続リード線２１’’’、２１’’’’の幅を狭くすることによって、又は逆並列接続リード線７１’’’、７１’’’’の幅を狭くすることによって、接続リード線又は逆並列接続リード線の電流密度を略一定にすることが有利である。これにより、トランジスタ３３’’が可能な最小のオン抵抗を有利に実現することができる。

第３の数（Ｎ３個）は、第１の複数（Ｎ１個）と等しくすることができる。図９Ｃに示すように、第３の数（Ｎ３個）は、第１の複数（Ｎ１個）と等しくない。第４の数（Ｎ４個）は、第２の複数（Ｎ２個）と等しくすることもできるし、等しくなくすることもできる。

１つの実施形態では、図９Ｃに示す平面図において、第４導電層Ｍ４は、第３導電層Ｍ３と同様に構成することができる。不図示の代替の実施形態において、第４導電層Ｍ４は、接続リード線２１’’’と逆並列接続リード線７１’’’との間に、第３導電層Ｍ３の間隔ＳＤ’’よりも大きい間隔ＳＤ’’’を有することができる。従って、第４導電層Ｍ４は、高い歩留まりを有するように第４の厚さＤ４を大きい値で構成することができる。

図９Ｄは、提案した原理によるトランジスタを有する半導体装置の他の実施形態を示す。図９Ｄに示す実施形態は、図９Ｃに示すトランジスタ３３’’の改良例を示す。接続リード線２１’’’、２１’’’’の第３導電層Ｍ３は、図９Ｃに示すように略構成される。図９Ｃに対して、図９Ｄの平面図では、接続リード線２１、２１’、２１’’の第２導電層Ｍ２は、逆並列接続リード線７１’’’、７１’’’’の第３層Ｍ３の下部に配置された領域における幅Ｂ’よりも、接続リード線２１’’’、２１’’’’の第３層Ｍ３の下部に配置される領域における幅Ｂ’が大きい。従って、接続リード線２１、２１’、２１’’の第２導電層Ｍ２は、もはや長方形構造を有さず、これに代わってくさび形状を有するように実現されている。逆並列接続リード線７１、７１’、７１’’の第２導電層Ｍ２も、くさび形状を有するように構成されることができる。

従って、第２導電層Ｍ２では、接続リード線２１、２１’、２１’’’の幅Ｂ’は、非常に高い電流の流れる位置において有利に増加する。従って、更にオン抵抗を減少させることができる。

１ 半導体装置
２、２’、２’’ 半導体領域
３、３’、３’’ 接触領域
２０ 供給線
２１、２１’、２１’’、２１’’’、２１’’’’ 接続リード線
２２ 辺
２３、２３’ ビア
２４ 主方向
３０ ゲート電極
３１ ゲート絶縁層
３２ 基板
３３、３３’、３３’’ トランジスタ
３４ ダイオード
３５ 端子
３６ 領域
３７ 埋め込み領域
３８ キャリア
５２、５２’、５２’’ 他の半導体領域
５３、５３’５３’’ 他の接触領域
７０ 他の供給線
７１、７１’、７１’’、７１’’’、７１’’’’ 逆並列接続リード線
７３ 他のビア
７４ 他の主方向
Ｉ 電流
Ｉ’ 電流分布
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 導電層
Ｒ 抵抗
ＶＤ ドレイン電圧
ＶＤＳ ドレイン−ソース電圧
ＶＧＳ ゲート−ソース電圧
ＶＳ ソース電圧

Claims (21)

1. 半導体領域（２）と、この半導体領域（２）と接触し、単位長さ当たりの導電率Ｓが第１値ＳＷから第２値Ｓ０に略直線的に変化する接続リード線（２１）とを備えた半導体装置であって、
   前記接続リード線（２１）は、ビア（２３）によって相互に接続される１を超える第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を備えたことを特徴とする半導体装置。
2. 前記半導体領域（２）は、前記接続リード線（２１）に電気的導電可能に接続されていることを特徴とする請求項１記載の半導体装置。
3. 前記接続リード線（２１）は、第１値ＢＷから第２値Ｂ０に変化する幅Ｂを有することを特徴とする請求項１または請求項２記載の半導体装置。
4. 前記第２値Ｂ０は、所定のストリップ導体の最小幅Ｂｍｉｎに対応することを特徴とする請求項３記載の半導体装置。
5. 第１導電層（Ｍ１）は、第２導電層（Ｍ２）の幅Ｂ’とは異なる幅Ｂを有することを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体装置。
6. 前記導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）のうちの少なくとも１つの導電層が有する第２値Ｂ０がゼロであることを特徴とする請求項１乃至請求項５のいずれか１項記載の半導体装置。
7. 第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）のうちの１つの幅Ｂは、接続リード線（２１）の長さに沿った位置ｘに依存する第１関数を有し、第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）の他の幅Ｂ’は、接続リード線（２１）の長さに沿った位置ｘに依存する第２関数を有し、前記第１関数は前記第２関数と異なることを特徴とする請求項１乃至請求項６のいずれか１項記載の半導体装置。
8. 一の導電層（Ｍ１）は第１の厚さ（Ｄ１）を有し、他の導電層（Ｍ４）は第１の厚さ（Ｄ１）よりも大きい他の厚さ（Ｄ４）を有することを特徴とする請求項１乃至請求項７のいずれか１項記載の半導体装置。
9. 他の半導体領域（５２）と、この他の半導体領域（５２）と接触し、接続リード線（２１）に対して略平行に配置された逆並列接続リード線（７１）とを更に備え、
   前記逆並列接続リード線（７１）の単位長さ当たりの導電率Ｓは第１値ＳＰＷから第２値ＳＰＯに増加し、上記接続リード線（２１）の単位長さ当たりの導電率Ｓは第１値ＳＷから第２値Ｓ０に減少することを特徴とする請求項１乃至請求項８のいずれか１項記載の半導体装置。
10. 逆並列接続リード線（７１）は第１値ＢＰＷから第２値ＢＰＯに増加する幅ＢＰを有し、接続リード線（２１）は第１値ＢＷから第２値Ｂ０に減少する幅Ｂを有し、接続リード線（２１）の幅Ｂと逆並列接続リード線の（７１）の幅ＢＰとの合計が略一定であることを特徴とする請求項９記載の半導体装置。
11. 請求項９又は請求項１０記載の半導体装置（１）を備えたトランジスタ（３３）であって、
    接続リード線（２１）と電気的に接触した半導体領域（２）と、
    逆並列接続リード線（７１）と電気的に接触した他の半導体領域（５２）とを備えたことを特徴とするトランジスタ。
12. 前記トランジスタ（３３）は電界効果トランジスタとして構成され、前記半導体領域（２）はソース領域として構成され、前記他の半導体領域（５２）はドレイン領域として構成され、
    前記トランジスタ（３３）は、
    各々が接続リード線（２１、２１’、２１’’）を具備する第１複数個（Ｎ１）のフィンガに接続された供給線（２０）と、
    各々が逆並列接続リード線（７１、７１’、７１’’）を具備する第２複数個（Ｎ２）のフィンガに接続された他の供給線（７０）と、
    前記半導体装置（１）に形成されたゲート絶縁層（３１）と、
    前記ゲート絶縁層（３１）上に形成されたゲート電極（３０）とを備えたことを特徴とする請求項１１記載のトランジスタ。
13. 請求項１乃至請求項１２記載の半導体装置（１）を備えたダイオードであって、
    前記接続リード線（２１）と電気的に接触する半導体領域（２）を備えたことを特徴とするダイオード。
14. 接続リード線を有する半導体装置を設計する方法であって、
    前記接続リード線（２１）が長さＷを有し、前記接続リード線（２１）の単位長さ当たりの導電率Ｓが第１値ＳＷから第２値Ｓ０に直線的に変化し、前記接続リード線（２１）は垂直ビア（２３）によって相互に接続される１を超える第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有するように、前記半導体装置（１）内の半導体領域（２）と接触する前記接続リード線（２１）の寸法を決めることを特徴とする半導体装置の設計方法。
15. 前記接続リード線（２１）は、第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有し、
    前記半導体装置の設計方法は、
    Ｍ個の導電層が平行に配置され、Ｎ−Ｍ個の導電層が垂直に配置された接触領域（３）を有する第１トランジスタ（３３）のオン抵抗値に対してこの第１トランジスタ（３３）の最小表面領域を計算するステップと、
    前記Ｍと等しくないＭＭ個の導電層が平行に配置され、Ｈ−ＭＭ個の導電層が垂直に配置された接触領域（３）を有する少なくとも１つの他のトランジスタ（３３’）のオン抵抗値に対してこの少なくとも１つの他のトランジスタ（３３’）の最小表面領域を計算するステップと、
    前記第１及び他のトランジスタ（３３、３３’）を含む集合から最も小さな最小表面領域を有するトランジスタを選択するステップとを含むことを特徴とする請求項１４記載の半導体装置の設計方法。
16. 前記Ｍがゼロであり、前記ＭＭが１乃至Ｎの値をとるように、Ｎ＋１個のトランジスタ（３３、３３’）の最小表面領域が決められることを特徴とする請求項１５記載の半導体装置の設計方法。
17. 各トランジスタ（３３、３３’）の表面領域が極小となるように、前記接触領域（３）に対して垂直に配置された前記導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）のピッチＰ_Ｍが決められることを特徴とする請求項１５又は請求項１６記載の半導体装置の設計方法。
18. 前記接続リード線（２１）は第１の数（Ｎ個）の導電層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有し、
    前記半導体装置の設計方法は、
    表面領域の第１値と、Ｍ個の導電層が平行に配置され、Ｎ−Ｍ個の導電層が垂直に配置された接触領域（３）とを有する第１トランジスタ（３３）のオン抵抗値の第１値を計算するステップと、
    表面領域の第１値と、前記Ｍと等しくないＭＭ個の導電層が平行に配置され、Ｎ−ＭＭ個の導電層が垂直に配置された接触領域（３）とを有する少なくとも１つの他のトランジスタ（３３’）のオン抵抗値の他の値を計算するステップと、
    第１及び少なくとも１つの他のトランジスタ（３３、３３’）を含む集合から最も小さいオン抵抗値を有するトランジスタを選択するステップとを含むことを特徴とする請求項１４記載の半導体装置の設計方法。
19. 前記Ｍがゼロであり、前記ＭＭが１乃至Ｎの値をとるように、Ｎ＋１個のトランジスタ（３３、３３’）のオン抵抗値が決められることを特徴とする請求項１８記載の半導体装置の設計方法。
20. 各トランジスタ（３３、３３’、３３’’）のオン抵抗が極小となるように、前記接触領域（３）に対して垂直に配置された前記導電層（Ｍ３、Ｍ４）のピッチＰ_Ｍ又は前記接触領域（３）に対して平行に配置された前記導電層（Ｍ１、Ｍ２）のピッチＰが決められることを特徴とする請求項１８又は請求項１９記載の半導体装置の設計方法。
21. 請求項１４乃至請求項２０のいずれか１項記載の半導体装置の設計方法を実行するコンピュータを制御するためのコンピュータプログラムを有するコンピュータプログラム製品。

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