KR100769139B1 - 파워 모스에프이티 - Google Patents

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Abstract

본 발명은, 소스(SOURCE)가 서로 연결된 구조를 갖는 파워 모스에프이티(MOS-FET)에 있어서, 하나의 소스가 2개의 채널에 전자를 공급하고, 소스와 채널이 접하는 면이 최대화 되도록 다양하게 변형시켜 작은 면적에서 큰 전류가 흐르도록 하며, 전기장이 게이트 에지(edge)에 몰리지 않도록 하는 것을 특징으로 하는 파워 모스에프이티에 관한 것이다.
소스간 연결 패턴, 파워 모스에프이티(MOS-FET), 전류 성능(current capability)

Description

파워 모스에프이티{POWER METAL OXIDE SILICON FIELD EFFECT TRANSISTOR}
도 1a는 종래 파워 모스에프이티(MOS-FET)의 구조를 도시한 평면도.
도 1b는 도 1a의 A-A'선에 따른 단면을 도시한 단면도.
도 2a는 본 발명의 제 1 실시예에 따른 파워 모스에프이티의 평면도.
도 2b는 도 2a의 B-B'선에 따른 파워 모스에프이티의 단면도.
도 3은 본 발명의 제 2 실시예에 따른 파워 모스에프이티의 평면도.
도 4는 도 3의 요부를 확대 도시한 확대도.
도 5는 본 발명의 제 3 실시예에 따른 파워 모스에프이티의 평면도.
도 6은 도 5의 요부를 확대 도시한 확대도.
도 7a는 도 3에 도시된 파워 모스에프이티에서 소스라인의 굴곡 부분을 나타낸 도면.
도 7b는 도 6에 도시된 파워 모스에프이티에서 소스라인의 굴곡 부분을 나타낸 도면.
도 8a와 도 8b를 본 발명의 제 4 실시예에 따른 파워 모스에프이티의 구조를 도시한 평면도.
<도면의 주요부분에 대한 부호 설명>
11,21,31,41,51: 게이트1 12,22,32,42,52: 게이트2
13,23,33,43,53: 바디1 14,24,34,44,54: 바디2
15,25,35,45,55: 소스간 연결 패턴 16: P형 바디
46,56: 챔퍼
본 발명은 파워 모스에프이티(MOS-FET)에 관한 것으로, 더욱 상세하게는 하나의 소스가 2개의 채널에 전자를 제공하고, 소스와 게이트간의 접하는 면적을 다양하게 변형시켜 전류 성능을 최대화한 파워 모스에프이티(MOS-FET)에 관한 것이다.
일반적으로, 파워 모스에프이티(MOSFET)는 산화 절연층으로 보통은 이산화규소 절연층을 가진 전계 효과 트랜지스터(FET)의 하나로서, 게이트(GATE)는 반도체 내에 있는 유출원 전도 채널과, 산화절연층에 의해 분리되어 있고, 입력 전하량을 충전시키거나 제거할 펄스 정도의 게이트 입력 전압을 필요로 하며, 양극성 트랜지스터보다 적은 전력으로 작동하는 반도체 소자이다.
파워 모스에프이티(MOS-FET)는 반도체 기판에 형성된 소스, 드레인, 바디 영역과, 이 소스, 드레인, 바디 영역이 형성된 반도체 기판상에 게이트 산화막과 게이트를 포함하는 구조를 가진다.
이와 같은 파워 모스에프이티(MOS-FET)의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되며, 이러한 연결을 이루는 부분이 컨택이다.
이러한 파워 모스에프이티(MOS-FET)는 기판인 웨이퍼 상에 n+-층과 n--층이 설치되어 있고, 저면과 최상면에 번갈아 형성된 p-확산영역과 n+-영역이 형성되어 있다.
상기 기판상에서, 게이트 전극은 한 쌍의 n+-영역 사이의 상기 p영역을 가로지른 위치에 절연층을 통해서 형성되어 있고, 유리코팅으로 피복된 소스 전극은 절연영역을 제외하고 상기 p 영역과 n+ 영역을 접속하도록 최상면상에 형성되어 있다.
한편, 기판의 저면에 드레인 전극이 형성되어 있기 때문에, 소스 영역과 드레인 영역 사이의 채널은 종 방향으로 형성되고, 게이트에 의해 제어되도록 설계되어 있다.
또한, 이와 같은 파워 모스에프이티(MOS-FET)는 외부와 게이트 전극 및 소스 전극을 접속하기 위해, 각 전극은 기판상에 형성된 게이트 패드 및 소스 패드를 통해서 인출될 수 있다.
이와 같은 모스에프이티(MOS-FET)를 간략히 설명하면, 게이트(GATE)에 전압을 인가하고 반도체 기판인 바디(BODY)를 GND에 연결하면, 절연체를 기준으로 보았을 때, 위/아래가 커패시터(CAPACITOR)의 형태를 이룬다. 이런 상태에서 게이트에 (+)전압을 인가하면, 게이트에는 (+)전하가 형성되고, 맞은편의 P형 기판에는 절연체 바로 아래에만 (-)전하가 형성된다.
이때, 절연체를 기준으로 서로 마주보고 있는 (+)전하와 (-)전하는 같은 양이어야 하고, 때문에 충분한 전압이 가해지면 두 개의 N+(소스, 드레인) 사이에 (-)전하로 이루어진 길이 생기게 되는데, 이를 통상적으로 채널이라고 한다.
이러한 상태에서 드레인에 전압을 인가하면 이 채널을 따라서 전류가 흐르게 된다. 하지만, 게이트의 전압이 끊기게 되면, 채널이 사라져서 전류가 흐르지 않게 된다. 결국 일정한 전압이 드레인에 계속 가해지고 있어도 게이트의 전압을 조절하며 드레인에서의 전류를 조절할 수 있게 된다.
이와 같은 종래의 파워 모스에프이티(MOS-FET)는 도 1a와 도 1b에 도시된 바와 같이, 바디(1)가 게이트(2)에 의해 둘러싸여 고립되어 있기 때문에 전위(potential)가 변동하는 것을 막기 위해서는 모든 바디(1) 단자를 반도체 기판 표면으로 뽑아내야 한다. 이러한 구조에선 전체 면적에서 바디(1) 단자가 차지하는 면적이 넓어져 높은 전류구동이 필요한 소자의 경우 그 면적 크기가 매우 커진다.
또한, 하나의 소스(3)가 하나의 게이트(2)에만 전자를 제공하는 구조로 구비되어 있으므로, 소스(3)와 게이트(2)가 접하는 부분이 작아 전류구동의 효율이 저하되는 문제점이 있다.
이와 같은 종래에 파워 모스에프이티(MOS-FET)의 문제점을 해결하기 위한 본 발명은 단위 영역(각각의 칩(CHIP))에 대해 작은 면적을 차지하면서도 게이트(GATE)와 소스간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시킨 파워 모스에프이티(MOS-FET)의 구조를 제공하는데 목적을 두고 있다.
본 발명의 다른 목적은 게이트와 소스간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시키는 과정에서 생길 수 있는 소스와 바디간에 순방향 바이어스가 발생되는 것을 방지하는 파워 모스에프이티의 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트와 소스간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시키는 과정에서 게이트 구조가 급격히 변하지 않도록 함으로써, 충돌 이온화(impact ionization)의 발생을 방지하는 파워 모스에프이티의 구조를 제공하는데 목적을 두고 있다.
이러한 목적 달성을 위한 본 발명은 소스간 연결 패턴을 통해 게이트(GATE)에 전류를 공급하는 파워 모스에프이티(MOS-FET)에서, 상기 소스간 연결 패턴은 다수의 게이트에 접하는 소정의 패턴 경로를 이루어 상기 다수의 게이트에 대한 접 면적을 경유하여 연장 형성되어 전류를 공급하는 것을 특징으로 하는 파워 모스에프이티에 관한 것이다.
본 발명에서 상기 소스간 연결 패턴은 상기 다수의 게이트에 접하는 접 면적을 지그재그로 경유하여 연장되는 지그재그 패턴(meandering pattern)으로 형성됨을 특징으로 한다.
본 발명에서 상기 소스간 연결 패턴은 상기 다수의 바디를 연결하는 직선 경로 상에서 직각으로 연장 형성되되, 상기 게이트 각각의 방향으로 다수 연장하는 재그 패턴(jagged pattern)으로 형성됨을 특징으로 한다.
본 발명에서 상기 소스간 연결 패턴은 경로의 연장 절곡되는 양측 단에 외곽 모서리가 하나 이상으로 형성되고, 상기 바디를 둘러싸는 소스의 외측 경계까지 지그재그로 경유하여 연장됨을 특징으로 한다.
본 발명에서 상기 소스간 연결 패턴의 경로가 상기 다수의 게이트의 접 면적을 경유하여 연장 형성될 경우, 연장 형성되는 패턴의 모서리는 각각 급격한 각도 변경을 방지하도록 챔퍼가 형성됨을 특징으로 한다.
본 발명에서 상기 지그재그로 연장 형성되는 소스간 연결 패턴은 삼각파 형상, 구형파 형상 및 사인파 형상 중 어느 하나인 것을 특징으로 한다.
본 발명인 파워 모스에프이티(MOS-FET)를 실시예에 따라 구체적으로 설명하기에 앞서 본 발명의 설명에 참고가 되는 도면으로, 도 2a는 본 발명의 제 1 실시예에 따른 파워 모스에프이티의 평면도이고, 도 2b는 도 2a의 B-B'선에 따른 파워 모스에프이티의 단면도이며, 도 3을 본 발명의 제 2 실시예에 따른 파워 모스에프이티의 상면도로, 도 4를 도 3의 요부를 확대 도시한 평면도로, 도 5를 본 발명의 제 3 실시예에 따른 파워 모스에프이티의 상면도로, 도 6을 도 5의 요부를 확대 도시한 확대도로, 도 7a는 도 3에 도시된 파워 모스에프이티에서 소스라인의 굴곡 부분을 나타낸 도면으로, 도 7b는 도 6에 도시된 파워 모스에프이티에서 소스라인의 굴곡 부분을 나타낸 도면으로, 도 8a와 도 8b를 본 발명의 제 4 실시예에 따른 파워 모스에프이티의 구조를 도시한 상면도로 제시한다.
이와 같이 제시한 첨부 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.
[ 제 1 실시예 ]
먼저, 본 발명의 제 1 실시예에 따른 파워 모스에프이티는 도 2a에 도시된 바와 같이 종래의 구조와 달리 n+도펀트에 의해 형성된 소스 사이의 연결 패턴(15)이 각각의 게이트에 의해 고립되지 않도록 일측 방향으로 바디1(13)과 바디2(14)를 서로 연결하고, B-B`선에 따른 절단면을 나타낸 도 2b에 도시된 바와 같이 n+영역 아래와 드리프트 영역 위에서 p형 바디(16)가 터널과 같은 형태로 서로 연결되어 있다.
이와 같이 소스 사이의 연결 패턴(15)에 의해 바디1(13)과 바디2(14)에 연결된 n+영역과 게이트(11,12)가 만나는 면은 소스 사이의 연결 패턴(15)의 양측면으로 크게 늘어나게 되므로, 전류는 바로 이 양측면을 통해 흐르므로 파워 모스에프이티의 단위면적당 전류 성능(current capability)을 더욱 높여주는 것을 알 수 있다.
[ 제 2 실시예 ]
본 발명의 제 2 실시예에 따른 파워 모스에프이티(MOS-FET)는 바디1(23)과 바디2(24)가 소스간 연결 패턴(25)을 통해 서로 연결되도록 하여 작은 면적으로 큰 전류가 흐르도록 하는 구조로 형성함에 있어서, 소스간 연결 패턴(25)이 2개의 게이트, 즉 게이트1(21)과 게이트2(22)에 전자를 제공하여 고 전류 성능에 기여하도록 하되, 소스간 연결 패턴(25)이 게이트1(21)과 게이트2(22)의 점유 면적을 경유하여 연장할 수 있다. 즉, 도 3에 도시된 바와 같이, 바디1(23)과 바디2(24) 간의 연결을 직선 대신, 지그재그 패턴(MEANDERING PATTERN)으로 구비하여 칩에서 차지하는 면적은 작게 하되, 게이트1(21)과 게이트2(22)와의 접촉면을 넓혀서 전류가 흐르는 채널 폭을 효율적으로 향상시킨다.
이때, 소스간 연결 패턴(25)은 그 경로의 절곡되는 양측 단에는 외곽 모서리가 하나 형성되어 삼각파 형상이 될 수도 있고, 두 개 이상 형성되어 구형파 형상으로 될 수도 있고, 모서리 없이 만곡된 사인파 형상으로 될 수도 있으며, 지그재그 즉, 경로 변경되는 반복 횟수는 한번 또는 두 번 이상일 수 있는데, 그 적용은 모스에프이티(MOS-FET)의 특성과 기판의 면적 및 웨이퍼에 형성되는 모스에프이티(MOS-FET)의 개수에 따라 선택적으로 변경 적용시킬 수 있다.
본 발명에서는 실시예로서 소스간 연결 패턴(25)을 구형파 형상으로 적용하여 설명한다.
[ 제 3 실시예 ]
다음으로, 파워 모스에프이티(MOS-FET)는 제 2 실시예와 같이, 소스간 연결 패턴을 지그재그로 하여, 길이를 제한 없이 길게 할 수 없는 한계가 존재하게 된다. 그 이유는 도 4에 도시된 바와 같이 바디1(23)과 바디2(24)간의 연결 중간 부분에 위치한 소스간 연결 드레인 영역에서 충돌 이온화가 발생하면 정공(HOLE)이 실리콘 표면에 있는 바디 단자까지 흘러가야 할 경로가 길어지게 되기 때문이다.
참고로, 충돌 이온화는 소스간 연결 드레인 영역 전체에 걸쳐 발생할 수 있고, 바디 단자 근처에서 발생할 수도 있으나, 이때 문제가 되는 것은 바디의 전압이 올라가서, 소스와 바디 간에 순방향 바이어스가 걸릴 가능성을 제공한다는 것이다.
그러므로, 소스간 연결 패턴의 길이는 전술한 바와 같은 스냅 백(SNAP BACK) 현상이 생기지 않는 범위 내에서 길어져야 하며, 이러한 지그재그 패턴에서 발생될 수 있음을 감안하여야 한다.
따라서, 도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 파워 모스에프이티(MOS-FET)는 소스간 연결 패턴(35)이 바디1(33)과 바디2(34)를 연결하는 직선 경로 상에 직각 연장 형성되되, 게이트1(31)과 게이트2(32) 각각의 방향으로 동일한 위치에서 연장 형성되는 재그 패턴(jagged pattern)으로 이루어진다.
이와 같이 재그 패턴(jagged pattern)으로 이루어지면, 충돌 이온화가 발생한 곳과 바디 단자까지의 거리가 짧아져서 스냅 백 현상의 발생 확률이 낮아지므로, 결과적으로 전술한 지그재그 패턴에 비해 소스와 바디(BODY) 간에 순방향 바이어스가 걸릴 가능성이 낮아지게 된다.
이때, 소스간 연결 패턴(35)이 바디1(33)과 바디2(34)를 연결하는 직선 경로 상에 수직 연장 형성되되, 게이트1(31)과 게이트2(32) 각각의 방향으로 동일한 위치에서 연장 형성될 수도 있으며, 상호 어긋나게 형성될 수도 있다.
또한, 그 연장 형성되는 개수는 하나일 수도 있고, 두 개 이상일 수도 있는데, 이러한 설계 변경은 전술한 실시예들과 마찬가지로, 모스에프이티(MOS-FET)의 특성과 기판의 면적 및 웨이퍼에 형성되는 모스에프이티(MOS-FET)의 개수에 따라 선택적으로 변경 적용시킬 수 있다.
[ 제 4 실시예 ]
끝으로, 전술한 바와 같은 본 발명에 따른 파워 모스에프이티(MOS-FET)는 소스간 연결 패턴에서 드리프트 영역은 전기장이 크게 걸리기 때문에, 충돌 이온화가 쉽게 발생할 수 있다. 그러므로, 전기장이 집중되는 영역이 발생한다면, 이에 대한 개선이 필요하게 된다.
이와 같은 전기장은 도 7a와 도 7b에 각각 C와 D로 동그라미 표시한 바와 같이 구조가 갑자기 변하는 곳에서 주로 집중되기 때문에, 본 발명의 제 4 실시예에 따른 파워 모스에프이티(MOS-FET)는 도 8a에 도시된 바와 같이 지그재그 패턴(MEANDERING PATTERN)에서는 게이트1(41)과 게이트2(42)가 소스간 연결 패턴(45)과 만나는 곳에 직각 모서리가 형성되지 않도록 한다.
또한, 본 발명의 제 4 실시예에 따른 파워 모스에프이티(MOS-FET)는 도 8b에 도시된 바와 같이 재그 패턴(jagged pattern)에서도 마찬가지로 게이트1(51)과 게이트2(52)가 소스간 연결 패턴(55)과 만나는 곳에 직각 모서리가 형성되지 않도록 구비된다.
즉, 게이트1(41,51)과 게이트2(42,52)의 구조가 급격히 변하지 않도록, 소스간 연결 패턴(45,55)이 직선 경로를 이탈하여 게이트1(41,51)과 게이트2(42,52)의 점유 면적을 경유하여 형성될 경우, 형성되는 모서리 부분에 대해 급격한 각도 변경을 방지하도록 챔퍼(46,56)를 형성함으로써, 전기장이 집중되는 것을 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
이와 같이 되는 본 발명은 단위 영역(각각의 칩(CHIP))에 대해 작은 면적을 차지하면서도 다수의 게이트와 소스 간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시킴으로써, 전류의 흐름 효율을 향상시키는 효과를 얻을 수 있다.
또한, 본 발명은 게이트와 바디간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시키는 과정에서 생길 수 있는 소스와 바디 간에 순방향 바이어스가 발생하는 것을 방지하는 효과를 얻을 수 있다.
또한, 본 발명은 게이트와 소스간의 접촉면을 넓혀 전류가 흐르는 폭을 증대시키는 과정에서 게이트 구조가 급격히 변하지 않도록 함으로써, 충돌 이온화을 방지하는 효과를 얻을 수 있다.

Claims (12)

  1. 소스간 연결 패턴을 통해 게이트(GATE)에 전류를 공급하는 파워 모스에프이티(MOS-FET)에서,
    상기 소스간 연결 패턴은 다수의 게이트에 접하는 소정의 패턴 경로를 이루어 상기 다수의 게이트에 대한 접 면적을 경유하여 연장 형성되어 전류를 공급하는 것을 특징으로 하는 파워 모스에프이티.
  2. 제 1 항에 있어서,
    상기 소스간 연결 패턴은 상기 다수의 게이트에 접하는 접 면적을 지그재그로 경유하여 연장되는 지그재그 패턴(meandering pattern)으로 형성됨을 특징으로 하는 파워 모스에프이티.
  3. 제 1 항에 있어서,
    상기 소스간 연결 패턴은 상기 다수의 바디를 연결하는 직선 경로 상에서 직각으로 연장 형성되되, 상기 게이트 각각의 방향으로 다수 연장하는 재그 패턴(jagged pattern)으로 형성됨을 특징으로 하는 파워 모스에프이티.
  4. 제 2 항에 있어서,
    상기 소스간 연결 패턴은 경로의 연장 절곡되는 양측 단에 외곽 모서리가 하 나 이상으로 형성되고, 상기 바디를 둘러싸는 소스의 외측 경계까지 지그재그로 경유하여 연장됨을 특징으로 하는 파워 모스에프이티.
  5. 제 2 항에 있어서,
    상기 지그재그로 연장 형성되는 소스간 연결 패턴은 삼각파 형상임을 특징으로 하는 파워 모스에프이티.
  6. 제 2항에 있어서,
    상기 지그재그로 연장 형성되는 소스간 연결 패턴은 구형파 형상임을 특징으로 하는 파워 모스에프이티.
  7. 제 2항에 있어서,
    상기 지그재그로 연장 형성되는 소스간 연결 패턴은 사인파 형상임을 특징으로 하는 파워 모스에프이티.
  8. 제 3 항에 있어서,
    상기 소스간 연결 패턴은 상기 다수의 바디를 연결하는 직선 경로 상에서 상기 바디를 둘러싸는 소스의 외측 경계 길이까지 직각으로 연장하여 다수 형성됨을 특징으로 하는 파워 모스에프이티.
  9. 제 3 항에 있어서,
    상기 소스간 연결 패턴은 상기 다수의 바디를 연결하는 직선 경로 상에서 상기 게이트 각각의 방향으로 동일한 직선 경로의 위치에서 직각으로 연장 형성됨을 특징으로 하는 파워 모스에프이티.
  10. 제 3 항에 있어서,
    상기 소스간 연결 패턴은 상기 다수의 바디를 연결하는 직선 경로 상에서 상기 게이트 각각의 방향으로 상호 어긋나게 형성됨을 특징으로 하는 파워 모스에프이티.
  11. 제 1 항에 있어서,
    상기 소스간 연결 패턴의 경로가 상기 다수의 게이트의 접 면적을 경유하여 연장 형성될 경우, 연장 형성되는 패턴의 모서리는 각각 급격한 각도 변경을 방지하도록 챔퍼가 형성됨을 특징으로 하는 파워 모스에프이티.
  12. 제 11 항에 있어서,
    상기 챔퍼는 45도 각도로 경사지게 형성되어 이루어짐을 특징으로 하는 파워 모스에프이티.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148555B (zh) * 2017-06-27 2021-08-31 深圳尚阳通科技有限公司 超结器件及其制造方法
CN113066866B (zh) * 2021-03-15 2022-07-26 无锡新洁能股份有限公司 碳化硅mosfet器件及其工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121051A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 電力用半導体素子
JPH09260648A (ja) * 1996-03-19 1997-10-03 Toshiba Corp 半導体装置及びその製造方法
KR20000032754A (ko) * 1998-11-17 2000-06-15 정선종 트렌치 게이트 전력소자의 제조방법
KR20030096074A (ko) * 2002-06-14 2003-12-24 산요덴키가부시키가이샤 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398242B2 (ja) 1994-11-30 2003-04-21 日本インター株式会社 絶縁ゲート型バイポーラトランジスタ
JP3329707B2 (ja) 1997-09-30 2002-09-30 株式会社東芝 半導体装置
JP3679954B2 (ja) 1999-09-24 2005-08-03 株式会社東芝 半導体装置
JP2001352063A (ja) 2000-06-09 2001-12-21 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP3524850B2 (ja) 2000-08-03 2004-05-10 三洋電機株式会社 絶縁ゲート型電界効果半導体装置
JP2005209731A (ja) 2004-01-20 2005-08-04 Seiko Instruments Inc トレンチゲート型ｍｏｓトランジスタとその作成法
JP2007059636A (ja) * 2005-08-25 2007-03-08 Renesas Technology Corp Ｄｍｏｓｆｅｔおよびプレーナ型ｍｏｓｆｅｔ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121051A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 電力用半導体素子
JPH09260648A (ja) * 1996-03-19 1997-10-03 Toshiba Corp 半導体装置及びその製造方法
KR20000032754A (ko) * 1998-11-17 2000-06-15 정선종 트렌치 게이트 전력소자의 제조방법
KR20030096074A (ko) * 2002-06-14 2003-12-24 산요덴키가부시키가이샤 반도체 장치

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