JP3398242B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Description
【０００１】
【産業上の利用分野】本発明はゲート電極の形状を改良
し、チャネル幅（Ｗ）を広くし得る絶縁ゲート型バイポ
ーラトランジスタ（以下、ＩＧＢＴと略記する。）に関
する。
し、チャネル幅（Ｗ）を広くし得る絶縁ゲート型バイポ
ーラトランジスタ（以下、ＩＧＢＴと略記する。）に関
する。
【０００２】
【従来の技術】図４にＩＧＢＴの従来の構造の一例を示
す。この構造のＩＧＢＴで、コレクタＣ−エミッタＥ間
に正のバイアスを与え、ゲートＧ−エミッタＥ間に正の
オン信号を与えると、ＩＧＢＴはオンモードとなる。こ
の時のＩＧＢＴの順方向電圧降下成分は、図中に示すよ
うにＶD,ＶEPi,ＶJFET,Ｖchの４つの成分に分けられ、
その順方向電圧降下成分の合計は、次の（１）式によっ
て表わされる。 ＶCE（ｓａｔ）＝ＶD＋ＶEPi＋ＶJFET＋Ｖch・・・・・・・・・（１）
す。この構造のＩＧＢＴで、コレクタＣ−エミッタＥ間
に正のバイアスを与え、ゲートＧ−エミッタＥ間に正の
オン信号を与えると、ＩＧＢＴはオンモードとなる。こ
の時のＩＧＢＴの順方向電圧降下成分は、図中に示すよ
うにＶD,ＶEPi,ＶJFET,Ｖchの４つの成分に分けられ、
その順方向電圧降下成分の合計は、次の（１）式によっ
て表わされる。 ＶCE（ｓａｔ）＝ＶD＋ＶEPi＋ＶJFET＋Ｖch・・・・・・・・・（１）
【０００３】ところで、ＩＧＢＴの特性を左右する重要
な要因の一つに、図中に示した寸法ａ（ゲート電極の
幅）と寸法ｓ（隣接するゲート電極間の距離）がある。
前者の寸法ａは、通常のポリシリコンにより形成された
ゲート電極５の幅に相当するものであるが、順方向電圧
降下成分ＶJFETと特に関係がある。すなわち、ＩＧＢＴ
はオンモードにおいて、Ｐ型自己分離領域１と、Ｎ↑−
エピタキシャル層２との間のＰＮ接合部３に沿って、斜
線で示した空乏層４がある厚みをもって形成される。オ
ン電流（ＩCE）の大半は、この両側の空乏層４に挟まれ
た狭い通路（チャネル）を通過しなければならないが、
この時、かかる部分に存在する抵抗成分ＲJFETのため
に、順方向電圧降下成分ＶJFETが生じている。
な要因の一つに、図中に示した寸法ａ（ゲート電極の
幅）と寸法ｓ（隣接するゲート電極間の距離）がある。
前者の寸法ａは、通常のポリシリコンにより形成された
ゲート電極５の幅に相当するものであるが、順方向電圧
降下成分ＶJFETと特に関係がある。すなわち、ＩＧＢＴ
はオンモードにおいて、Ｐ型自己分離領域１と、Ｎ↑−
エピタキシャル層２との間のＰＮ接合部３に沿って、斜
線で示した空乏層４がある厚みをもって形成される。オ
ン電流（ＩCE）の大半は、この両側の空乏層４に挟まれ
た狭い通路（チャネル）を通過しなければならないが、
この時、かかる部分に存在する抵抗成分ＲJFETのため
に、順方向電圧降下成分ＶJFETが生じている。
【０００４】なお、順電圧降下成分中ＶEPi,Ｖchは、寸
法ａ，ｓとは別の要因によるところが大きいため、ここ
では触れない。また、他の一つの寸法ｓについては、寸
法ａ以外の残りの領域の幅であるが、これは実際の製作
者の有する加工精度や加工技術によって決定される寸法
であり、一般的には小さければ小さい程性能が向上する
と考えられる寸法である。今、寸法ａに対する順方向電
圧降下成分の合計ＶCE（ｓａｔ）の値を図５にプロット
して見た。これは本発明者等が試作した６００Ｖ系のＩ
ＧＢＴに関するものであり、寸法ｓは、ｓ＝２０μｍに
固定し、ｔｆ＝約０．２μｓ,Ｊ＝１００Ａ／ｃｍ↑２,
Ｘjp1＝約５μｍとした。
法ａ，ｓとは別の要因によるところが大きいため、ここ
では触れない。また、他の一つの寸法ｓについては、寸
法ａ以外の残りの領域の幅であるが、これは実際の製作
者の有する加工精度や加工技術によって決定される寸法
であり、一般的には小さければ小さい程性能が向上する
と考えられる寸法である。今、寸法ａに対する順方向電
圧降下成分の合計ＶCE（ｓａｔ）の値を図５にプロット
して見た。これは本発明者等が試作した６００Ｖ系のＩ
ＧＢＴに関するものであり、寸法ｓは、ｓ＝２０μｍに
固定し、ｔｆ＝約０．２μｓ,Ｊ＝１００Ａ／ｃｍ↑２,
Ｘjp1＝約５μｍとした。
【０００５】上記の結果、ＶCE（ｓａｔ）寸法ａに対し
て極小点（３０μｍ付近）を有するようになることが分
かった。その理由は以下の通りである。寸法ａ≧３０
μｍの範囲では、寸法ａが大きいために単位面積あたり
のポリシリコンゲートとエミッタとの対向長で規定され
るチャネル幅が減少すること。寸法ａ＜３０μｍの範
囲では、前述のＲJFETが急速に大きくなること。なお、
図６及び図７は、前記ＲJFETがＶCE（ｓａｔ）に与える
影響を試算するために本発明者等が行なった簡単なシミ
ュレーション結果である。
て極小点（３０μｍ付近）を有するようになることが分
かった。その理由は以下の通りである。寸法ａ≧３０
μｍの範囲では、寸法ａが大きいために単位面積あたり
のポリシリコンゲートとエミッタとの対向長で規定され
るチャネル幅が減少すること。寸法ａ＜３０μｍの範
囲では、前述のＲJFETが急速に大きくなること。なお、
図６及び図７は、前記ＲJFETがＶCE（ｓａｔ）に与える
影響を試算するために本発明者等が行なった簡単なシミ
ュレーション結果である。
【０００６】上記のＲJFET効果を緩和させる対策とし
て、空乏層４が形成される深さ付近から表面までの領域
に、例えばリン（Ｐ）イオンを軽く（約１０↑１２ドー
ズ）打ち込んで、この領域のＮｄを約一桁程度（Ｎｄ約
１０↑１５個／ｃｍ↑３）、空乏層４の広がり幅を抑え
るという方法も知られている。この効果を示したのが図
６の曲線である。なお、曲線は、Ｎｄ＝１．２×１
０↑１４個／ｃｍ↑３の場合である。上記の方法は、や
やもすると、デバイスの耐圧低下を招いたり順方向のス
ムーズな立ち上がり特性を損ねたりしかねない。また、
ゲートＧ−コレクタＣ間の容量増大や閾値電圧の変化等
に影響を与えたりする。
て、空乏層４が形成される深さ付近から表面までの領域
に、例えばリン（Ｐ）イオンを軽く（約１０↑１２ドー
ズ）打ち込んで、この領域のＮｄを約一桁程度（Ｎｄ約
１０↑１５個／ｃｍ↑３）、空乏層４の広がり幅を抑え
るという方法も知られている。この効果を示したのが図
６の曲線である。なお、曲線は、Ｎｄ＝１．２×１
０↑１４個／ｃｍ↑３の場合である。上記の方法は、や
やもすると、デバイスの耐圧低下を招いたり順方向のス
ムーズな立ち上がり特性を損ねたりしかねない。また、
ゲートＧ−コレクタＣ間の容量増大や閾値電圧の変化等
に影響を与えたりする。
【０００７】
【発明が解決しようとする課題】上記のように従来で
は、チャネル幅（Ｗ）を広げるためにはゲート電極幅で
ある寸法ａを狭くしたいが、この寸法ａを狭くするとＲ
JFET効果が急激に増大するため、自ずとそれには限界が
ある。以上により結果的に、単位面積あたりのチャネル
幅（Ｗ）が制限されてしまうという制約条件の下でのト
レード・オフを見出すことに帰着し、デバイス性能の更
なる向上のために他の有効な解決策が必要であった。
は、チャネル幅（Ｗ）を広げるためにはゲート電極幅で
ある寸法ａを狭くしたいが、この寸法ａを狭くするとＲ
JFET効果が急激に増大するため、自ずとそれには限界が
ある。以上により結果的に、単位面積あたりのチャネル
幅（Ｗ）が制限されてしまうという制約条件の下でのト
レード・オフを見出すことに帰着し、デバイス性能の更
なる向上のために他の有効な解決策が必要であった。
【０００８】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、ゲート電極幅である寸法ａ及び
隣接するゲート電極間の距離である寸法ｓを狭くするこ
となく、従来のままでかつ比較的容易な方法でチャネル
幅（Ｗ）を広げることができるＩＧＢＴを提供すること
を目的とするものである。
ためになされたもので、ゲート電極幅である寸法ａ及び
隣接するゲート電極間の距離である寸法ｓを狭くするこ
となく、従来のままでかつ比較的容易な方法でチャネル
幅（Ｗ）を広げることができるＩＧＢＴを提供すること
を目的とするものである。
【０００９】
【問題点を解決するための手段】本発明の第1のＩＧＢ
Ｔは、第１導電型の半導体基板１０と、該半導体基板１
０上に形成された第２導電型の半導体層１１と、該半導
体層１１の表面に形成された第１導電型のベース層１２
と、該ベース層１２の表面であって、その端部に自己整
合された状態でチャネル領域が残るように形成された第
２導電型のソース層１４と、該チャネル領域１３上にゲ
ート絶縁膜１５を介して形成されたゲート電極１６と、
を有し、該ゲート電極１６は、半導体チップの平面上に
長辺と短辺を有する短冊形の縞状セルの間にそれぞれ配
置された絶縁ゲート型バイポーラトランジスタにおい
て、前記短冊状の縞状セルの長手方向に対向する前記ゲ
ート電極１６の長手方向の一方の辺の凹に対して、対向
する他方の辺は凸に、一方の辺の凸に対して他方の辺は
凹になるように互いに相補形となし、前記ゲート電極の
幅が一定となるようにしたことを特徴とするものであ
る。本発明の第２のＩＧＢＴは、短冊状の縞状セルの長
手方向に対向する前記ゲート電極１６の長手方向の両辺
を一定の幅を有して曲線状に蛇行させたことを特徴とす
るものである。
Ｔは、第１導電型の半導体基板１０と、該半導体基板１
０上に形成された第２導電型の半導体層１１と、該半導
体層１１の表面に形成された第１導電型のベース層１２
と、該ベース層１２の表面であって、その端部に自己整
合された状態でチャネル領域が残るように形成された第
２導電型のソース層１４と、該チャネル領域１３上にゲ
ート絶縁膜１５を介して形成されたゲート電極１６と、
を有し、該ゲート電極１６は、半導体チップの平面上に
長辺と短辺を有する短冊形の縞状セルの間にそれぞれ配
置された絶縁ゲート型バイポーラトランジスタにおい
て、前記短冊状の縞状セルの長手方向に対向する前記ゲ
ート電極１６の長手方向の一方の辺の凹に対して、対向
する他方の辺は凸に、一方の辺の凸に対して他方の辺は
凹になるように互いに相補形となし、前記ゲート電極の
幅が一定となるようにしたことを特徴とするものであ
る。本発明の第２のＩＧＢＴは、短冊状の縞状セルの長
手方向に対向する前記ゲート電極１６の長手方向の両辺
を一定の幅を有して曲線状に蛇行させたことを特徴とす
るものである。
【００１０】
【作用】本発明のＩＧＢＴは、短冊状の縞状セルの長手
方向に対向するゲート電極の長手方向の平面形状を互い
に相補形となるように凹凸形状としたので、寸法ａ及び
隣接するゲート電極間の距離である寸法ｓを狭くするこ
となく、従来のままでかつ比較的容易な方法でチャネル
幅（Ｗ）を広げることができる。
方向に対向するゲート電極の長手方向の平面形状を互い
に相補形となるように凹凸形状としたので、寸法ａ及び
隣接するゲート電極間の距離である寸法ｓを狭くするこ
となく、従来のままでかつ比較的容易な方法でチャネル
幅（Ｗ）を広げることができる。
【００１１】次に、本発明の実施例を述べる前に、以下
の説明を分かり易くするために従来のＩＧＢＴのセル構
造について示し、若干の説明を加える。図８は、従来構
造のＩＧＢＴの半導体チップの平面配置図の一例を示し
ている。また、図９は、図８におけるコーナ部Ａ部の拡
大図である。今、ゲートパッド１６１近傍の右側上部コ
ーナＡ部に着目すると、図９の拡大図のようになり、ポ
リシリコンゲート１６２は、ゲートアルミ線１６３から
の信号を、図のように配置された平面構造でもってそれ
ぞれのセル１６４に確実に伝わるように設計されてい
る。同図のような場合、セル１６４の形状は、ＩＧＢＴ
には最も標準的な縞状セルが用いられている。なお、符
号１６５は、ポリシリコンゲート１６２とゲートアルミ
線１６３とを接続するためのコンタクト穴である。
の説明を分かり易くするために従来のＩＧＢＴのセル構
造について示し、若干の説明を加える。図８は、従来構
造のＩＧＢＴの半導体チップの平面配置図の一例を示し
ている。また、図９は、図８におけるコーナ部Ａ部の拡
大図である。今、ゲートパッド１６１近傍の右側上部コ
ーナＡ部に着目すると、図９の拡大図のようになり、ポ
リシリコンゲート１６２は、ゲートアルミ線１６３から
の信号を、図のように配置された平面構造でもってそれ
ぞれのセル１６４に確実に伝わるように設計されてい
る。同図のような場合、セル１６４の形状は、ＩＧＢＴ
には最も標準的な縞状セルが用いられている。なお、符
号１６５は、ポリシリコンゲート１６２とゲートアルミ
線１６３とを接続するためのコンタクト穴である。
【００１２】他のセル形状の一例としては、図１０に示
すようなＭＯＳ ＦＥＴ等で良く見られる分離型セル１
６６を配置する場合もある。この場合、縦方向のみでは
なく、横方向にもポリシリコンゲート・エミッタ間の対
向部があるため、単位面積あたりのチャネル幅（Ｗ）が
かせげるという利点があるが、ＩＧＢＴに特有な他の重
要特性の一つであるラッチアップ耐量（ＩＧＢＴが高電
流モードでサイリスタ動作を開始する時の電流密度）等
に弱いという理由から最近ではあまり用いられることの
ないセル形状ではある。
すようなＭＯＳ ＦＥＴ等で良く見られる分離型セル１
６６を配置する場合もある。この場合、縦方向のみでは
なく、横方向にもポリシリコンゲート・エミッタ間の対
向部があるため、単位面積あたりのチャネル幅（Ｗ）が
かせげるという利点があるが、ＩＧＢＴに特有な他の重
要特性の一つであるラッチアップ耐量（ＩＧＢＴが高電
流モードでサイリスタ動作を開始する時の電流密度）等
に弱いという理由から最近ではあまり用いられることの
ないセル形状ではある。
【００１３】いずれにせよ、半導体チップ全体での全チ
ャネル幅（Ｗ）は、各ユニットセルのチャネル幅（Ｗ
ｕ）の総合計として求まり、この全チャネル幅（Ｗ）が
単位面積あたりどのくらいになるかで、前述の図５中に
示したＶCE（ｓａｔ）等の特性が決定され、同じ寸法ｓ
が採用されるのであれば、より大きい単位面積あたりの
全チャネル幅（Ｗ）をかせぎたい訳であるが、このよう
な縞状セルでは、全チャネル幅（Ｗ）が寸法ａの大きさ
によって一義的に決まってしまうことは明らかである。
また、仮に全チャネル幅（Ｗ）をかせぐために、寸法ａ
を狭めに設定したとしても、前述のようなＲJFET効果の
問題があって、何等かの工夫、すなわち、寸法ａをその
ままにして単位面積あたりの全チャネル幅（Ｗ）をかせ
ぐためのセル配置形状が必要あることが分かる。そこ
で、以上の技術的課題の下に本発明の実施例を詳細に説
明する。
ャネル幅（Ｗ）は、各ユニットセルのチャネル幅（Ｗ
ｕ）の総合計として求まり、この全チャネル幅（Ｗ）が
単位面積あたりどのくらいになるかで、前述の図５中に
示したＶCE（ｓａｔ）等の特性が決定され、同じ寸法ｓ
が採用されるのであれば、より大きい単位面積あたりの
全チャネル幅（Ｗ）をかせぎたい訳であるが、このよう
な縞状セルでは、全チャネル幅（Ｗ）が寸法ａの大きさ
によって一義的に決まってしまうことは明らかである。
また、仮に全チャネル幅（Ｗ）をかせぐために、寸法ａ
を狭めに設定したとしても、前述のようなＲJFET効果の
問題があって、何等かの工夫、すなわち、寸法ａをその
ままにして単位面積あたりの全チャネル幅（Ｗ）をかせ
ぐためのセル配置形状が必要あることが分かる。そこ
で、以上の技術的課題の下に本発明の実施例を詳細に説
明する。
【００１４】図１は、本発明の一実施例を示すセルの一
部を示す配置図である。また、図２では（Ａ）に本発明
のセル配置を示し、これと比較するために（Ｂ）に従来
のセル配置を示した。これらの比較例においては、両者
とも寸法ａと寸法ｓは共通で、ａ＝３０μｍ，ｓ＝１２
μｍが用いられ、本発明の場合、ポリシリコンの一部に
横方向深さ６μｍの凹みを設ける。これは、図２（Ａ）
の斜線部分に相当し、くり抜き率５０％である。
部を示す配置図である。また、図２では（Ａ）に本発明
のセル配置を示し、これと比較するために（Ｂ）に従来
のセル配置を示した。これらの比較例においては、両者
とも寸法ａと寸法ｓは共通で、ａ＝３０μｍ，ｓ＝１２
μｍが用いられ、本発明の場合、ポリシリコンの一部に
横方向深さ６μｍの凹みを設ける。これは、図２（Ａ）
の斜線部分に相当し、くり抜き率５０％である。
【００１５】そこで、今、この両者のポリシリコンエミ
ッタ対向長を図２（Ａ），（Ｂ）を用いて比較（従来の
短冊状ポリシリコンとの面積比）して見ると次のように
なる。なお、α１からα２までの１サイクル分（ＬＳ１
／ＬＳ２）での比較である。 本発明・・・・ＬＳ１＝２４＋（６×２）＝３６μｍ・・・・（２） 従来例・・・・ＬＳ２＝２４μｍ・・・・・・・・・・・・・（３） となり、上記（２），（３）からＬＳ１／ＬＳ２＝１．
５倍となることが分かる。
ッタ対向長を図２（Ａ），（Ｂ）を用いて比較（従来の
短冊状ポリシリコンとの面積比）して見ると次のように
なる。なお、α１からα２までの１サイクル分（ＬＳ１
／ＬＳ２）での比較である。 本発明・・・・ＬＳ１＝２４＋（６×２）＝３６μｍ・・・・（２） 従来例・・・・ＬＳ２＝２４μｍ・・・・・・・・・・・・・（３） となり、上記（２），（３）からＬＳ１／ＬＳ２＝１．
５倍となることが分かる。
【００１６】一方、セルピッチを比較すれば次のように
なる。 本発明・・・・ＣＰ１＝４８μｍ・・・・・・・・・・・・・（４） 従来例・・・・ＣＰ２＝４２μｍ・・・・・・・・・・・・・（５） また、チャネル幅（Ｗｕ）では、本発明のチャネル幅Ｗ
ｕ１、従来例のチャネル幅Ｗｕ２として、その比（Ｗｕ
１／Ｗｕ２）をとると、上記（２）ないし（５）の用い
れば次のようになる。 Ｗｕ１／Ｗｕ２＝（ＬＳ１／ＬＳ２）×（ＣＰ２／ＣＰ
１）＝（３６／２４）×（４２／４８）＝約１．３１倍
・・・・・・・・・・・・・・（６）
なる。 本発明・・・・ＣＰ１＝４８μｍ・・・・・・・・・・・・・（４） 従来例・・・・ＣＰ２＝４２μｍ・・・・・・・・・・・・・（５） また、チャネル幅（Ｗｕ）では、本発明のチャネル幅Ｗ
ｕ１、従来例のチャネル幅Ｗｕ２として、その比（Ｗｕ
１／Ｗｕ２）をとると、上記（２）ないし（５）の用い
れば次のようになる。 Ｗｕ１／Ｗｕ２＝（ＬＳ１／ＬＳ２）×（ＣＰ２／ＣＰ
１）＝（３６／２４）×（４２／４８）＝約１．３１倍
・・・・・・・・・・・・・・（６）
【００１７】上記（６）の結果、単純に考えれば、同一
寸法ａ，ｓを用いた時、単位面積あたりの全チャネル幅
（Ｗ）が約３０％向上することが分かる。これと同等の
効果を寸法ａの短縮によって得るためには、ａ’＝３０
／１．３１＝約２３μｍとなり、この時のＲJFETの増大
分は、ＲJFET（２３μｍ）＝１．７，ＲJFET（３０μ
ｍ）約１．３であるから、ＲJFET（２３μｍ）／ＲJFET
（３０μｍ）＝約１．３倍にもなり、この増大分がな
く、しかも全チャネル幅（Ｗ）が３０％も向上すること
は本発明のもたらす明らか利点である。
寸法ａ，ｓを用いた時、単位面積あたりの全チャネル幅
（Ｗ）が約３０％向上することが分かる。これと同等の
効果を寸法ａの短縮によって得るためには、ａ’＝３０
／１．３１＝約２３μｍとなり、この時のＲJFETの増大
分は、ＲJFET（２３μｍ）＝１．７，ＲJFET（３０μ
ｍ）約１．３であるから、ＲJFET（２３μｍ）／ＲJFET
（３０μｍ）＝約１．３倍にもなり、この増大分がな
く、しかも全チャネル幅（Ｗ）が３０％も向上すること
は本発明のもたらす明らか利点である。
【００１８】因みに、同一寸法ａ，ｓでくり抜き率のみ
を５０％から３３％に変えた時についても試算すると、
ＬＳ１＝４８μｍ，ＬＳ２＝３６μｍで、かつ、ＣＰ１
＝４８μｍ，ＣＰ２＝４２μｍであるから、Ｗｕ１／Ｗ
ｕ２＝（４８／３６）×（４２／４８）＝約１．１７倍
となり、これでもかなり効果が大きいことが分かる。
を５０％から３３％に変えた時についても試算すると、
ＬＳ１＝４８μｍ，ＬＳ２＝３６μｍで、かつ、ＣＰ１
＝４８μｍ，ＣＰ２＝４２μｍであるから、Ｗｕ１／Ｗ
ｕ２＝（４８／３６）×（４２／４８）＝約１．１７倍
となり、これでもかなり効果が大きいことが分かる。
【００１９】次に、本発明の他の実施例について図３を
参照して説明する。この実施例では、短冊状の縞状セル
の長手方向に対向するゲート電極１６の長手方向の対向
する両辺を一定の幅を有して曲線状あるいは折れ線状に
蛇行させたことを特徴とするものである。本発明によれ
ば、従来と同様の寸法ａ，ｓ及び従来と同様の製造工程
を用いて、単位面積あたりの全チャネル幅（Ｗ）をかせ
ぐことができるため、上記の実施例と同様に、寸法ａ，
ｂを狭くすることなく、比較的容易な全チャネル幅
（Ｗ）を広げることができる。
参照して説明する。この実施例では、短冊状の縞状セル
の長手方向に対向するゲート電極１６の長手方向の対向
する両辺を一定の幅を有して曲線状あるいは折れ線状に
蛇行させたことを特徴とするものである。本発明によれ
ば、従来と同様の寸法ａ，ｓ及び従来と同様の製造工程
を用いて、単位面積あたりの全チャネル幅（Ｗ）をかせ
ぐことができるため、上記の実施例と同様に、寸法ａ，
ｂを狭くすることなく、比較的容易な全チャネル幅
（Ｗ）を広げることができる。
【００２０】以上のように本発明によれば、短冊状の縞
状セルの長手方向に対向するゲート電極の長手方向の平
面形状を互いに相補形となるように凹凸形状とし、ある
いはゲート電極の長手方向の両辺を一定の幅を有して曲
線状に蛇行させたので、寸法ａは一定で、かつ、隣接す
るゲート電極間の距離である寸法ｓを狭くすることな
く、従来のままで、しかもＲJFETを増大させることなく
比較的容易な方法で全チャネル幅（Ｗ）を広げることが
できるなどの優れた効果がある。
状セルの長手方向に対向するゲート電極の長手方向の平
面形状を互いに相補形となるように凹凸形状とし、ある
いはゲート電極の長手方向の両辺を一定の幅を有して曲
線状に蛇行させたので、寸法ａは一定で、かつ、隣接す
るゲート電極間の距離である寸法ｓを狭くすることな
く、従来のままで、しかもＲJFETを増大させることなく
比較的容易な方法で全チャネル幅（Ｗ）を広げることが
できるなどの優れた効果がある。
【図１】本発明の一実施例を示すＩＧＢＴのセル配置図
である。
である。
【図２】本発明のＩＧＢＴのセル配置と従来のＩＧＢＴ
配置とを比較するための図であって、同図（Ａ）は本発
明のセルの配置、同図（Ｂ）は従来のセルの配置を示し
ている。
配置とを比較するための図であって、同図（Ａ）は本発
明のセルの配置、同図（Ｂ）は従来のセルの配置を示し
ている。
【図３】本発明の他の実施例を示すＩＧＢＴのセル配置
図である。
図である。
【図４】順方向電圧降下成分を説明するためのＩＧＢＴ
の構造図である。
の構造図である。
【図５】試作したＩＧＢＴの寸法ａに対するＶCE（ｓａ
ｔ）の値を示すグラフである。
ｔ）の値を示すグラフである。
【図６】空乏層の幅（Ｗｄｅｐ）と（ＶCE（ｓａｔ）−
ＶD）との関係を示すグラフである。
ＶD）との関係を示すグラフである。
【図７】ＲJFETと寸法ａとの関係を示すグラフである。
【図８】従来のＩＧＢＴチップの平面配置図である。
【図９】図８のコーナ部の拡大図である。
【図１０】従来の分離型セルの平面配置図である。
１０ 第１導電型の半導体基板
１１ 第２導電型の半導体層
１２ 第１導電型のベース層
１３ チャネル領域
１４ 第２導電型のソース層
１５ ゲート絶縁膜
１６ ゲート電極
ａ ゲート電極の幅
ｂ 隣接するゲート電極間の距離
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−290077（ＪＰ，Ａ)
特開 昭63−23365（ＪＰ，Ａ)
特開 昭61−161766（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (2)
- 【請求項１】第１導電型の半導体基板１０と、 該半導体基板１０上に形成された第２導電型の半導体層
１１と、 該半導体層１１の表面に形成された第１導電型のベース
層１２と、 該ベース層１２の表面であって、その端部に自己整合さ
れた状態でチャネル領域が残るように形成された第２導
電型のソース層１４と、 該チャネル領域１３上にゲート絶縁膜１５を介して形成
されたゲート電極１６と、を有し、 該ゲート電極１６は、半導体チップの平面上に長辺と短
辺を有する短冊形の縞状セルの間にそれぞれ配置された
絶縁ゲート型バイポーラトランジスタにおいて、前記短
冊状の縞状セルの長手方向に対向する前記ゲート電極１
６の長手方向の一方の辺の凹に対して、対向する他方の
辺は凸に、一方の辺の凸に対して他方の辺は凹になるよ
うに互いに相補形となし、前記ゲート電極の幅が一定と
なるようにしたことを特徴とする絶縁ゲート型バイポー
ラトランジスタ。 - 【請求項２】前記短冊状の縞状セルの長手方向に対向す
る前記ゲート電極１６の長手方向の両辺を一定の幅を有
して曲線状に蛇行させたことを特徴とする請求項１に記
載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32176394A JP3398242B2 (ja) | 1994-11-30 | 1994-11-30 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32176394A JP3398242B2 (ja) | 1994-11-30 | 1994-11-30 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162637A JPH08162637A (ja) | 1996-06-21 |
| JP3398242B2 true JP3398242B2 (ja) | 2003-04-21 |
Family
ID=18136175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32176394A Expired - Fee Related JP3398242B2 (ja) | 1994-11-30 | 1994-11-30 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398242B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769139B1 (ko) | 2006-10-16 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 파워 모스에프이티 |
-
1994
- 1994-11-30 JP JP32176394A patent/JP3398242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162637A (ja) | 1996-06-21 |
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