JPH09121051A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
- Publication number
- JPH09121051A JPH09121051A JP32145595A JP32145595A JPH09121051A JP H09121051 A JPH09121051 A JP H09121051A JP 32145595 A JP32145595 A JP 32145595A JP 32145595 A JP32145595 A JP 32145595A JP H09121051 A JPH09121051 A JP H09121051A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- conductivity type
- main surface
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】トレンチ構造の電圧駆動型素子で、第１ドリフ
ト領域上に選択的にｐ領域を形成し、ゲート絶縁膜直下
の第１ドリフト領域に蓄積する正孔を引き抜き、耐圧を
長時間維持する。 【解決手段】Ｕ字形のゲート溝１３（トレンチ）の側壁
と底面にはゲート絶縁膜３が被覆され、その表面を覆
い、ゲート溝１３を埋めるゲート電極２が形成され、ゲ
ート溝１３に挟まれた第１ドリフト領域５上にｎ+ ソー
ス領域４とｐ領域２２とが形成され、このｐ領域２２が
ｎ+ ソース領域４とゲート絶縁膜３とに接するように形
成され、ソース電極８がｎ+ ソース領域上およびｐ領域
２２上に形成され、このソース電極８でｎ+ ソース領域
４とｐ領域２２は電気的に短絡される。
ト領域上に選択的にｐ領域を形成し、ゲート絶縁膜直下
の第１ドリフト領域に蓄積する正孔を引き抜き、耐圧を
長時間維持する。 【解決手段】Ｕ字形のゲート溝１３（トレンチ）の側壁
と底面にはゲート絶縁膜３が被覆され、その表面を覆
い、ゲート溝１３を埋めるゲート電極２が形成され、ゲ
ート溝１３に挟まれた第１ドリフト領域５上にｎ+ ソー
ス領域４とｐ領域２２とが形成され、このｐ領域２２が
ｎ+ ソース領域４とゲート絶縁膜３とに接するように形
成され、ソース電極８がｎ+ ソース領域上およびｐ領域
２２上に形成され、このソース電極８でｎ+ ソース領域
４とｐ領域２２は電気的に短絡される。
Description
【０００１】
【発明の属する技術分野】この発明は、低オン抵抗で、
トレンチゲート構造を有する縦型の電力用半導体素子に
関する。
トレンチゲート構造を有する縦型の電力用半導体素子に
関する。
【０００２】
【従来の技術】電力用半導体素子は、現在半導体材料と
してシリコンが最も多く使用され、また用途に応じて様
々な構造が適用されている。その一つに、Tsengyau Syo
u et al IEEE TRANSACTIONS ON ERECTRON DEVICES.VOL.
41,NO.5,MAY (1994) pp.800 〜808 や特開平２−１５６
７７号公報で開示されている構造があり、その構造につ
いて以下に説明する。
してシリコンが最も多く使用され、また用途に応じて様
々な構造が適用されている。その一つに、Tsengyau Syo
u et al IEEE TRANSACTIONS ON ERECTRON DEVICES.VOL.
41,NO.5,MAY (1994) pp.800 〜808 や特開平２−１５６
７７号公報で開示されている構造があり、その構造につ
いて以下に説明する。
【０００３】図７は従来素子の断面構造図を示す。ｎ形
の半導体基板１の一方の主面（第１主面）の表面層にゲ
ート溝１３が形成され、このゲート溝１３の表面上にゲ
ート絶縁膜３を介してゲート電極２が形成される。この
ゲート溝１３に囲まれた半導体基板１の表面層にｎ+ ソ
ース領域４が形成される。半導体基板１でゲート溝１３
に囲まれた領域は第１ドリフト領域５となり、その下の
領域は第２ドリフト領域６となる。半導体基板１の他方
の主面（第２主面）の表面層にｎ+ ドレイン領域７が形
成され、ｎ+ ドレイン領域７上にドレイン電極１０が形
成される。第１ドリフト領域５の幅Ｗが極めて狭いた
め、ｎ+ ソース電極８は各セル（単位素子）に設けられ
ず、セルを構成していない半導体基板１上に設ける。そ
の場合、同図の右側にあるように、半導体基板１のｎ層
から電気的に分離するために、ｐ領域２１を形成しその
表面層にｎ+ ソース領域４を形成し、その表面にソース
電極８を形成する。
の半導体基板１の一方の主面（第１主面）の表面層にゲ
ート溝１３が形成され、このゲート溝１３の表面上にゲ
ート絶縁膜３を介してゲート電極２が形成される。この
ゲート溝１３に囲まれた半導体基板１の表面層にｎ+ ソ
ース領域４が形成される。半導体基板１でゲート溝１３
に囲まれた領域は第１ドリフト領域５となり、その下の
領域は第２ドリフト領域６となる。半導体基板１の他方
の主面（第２主面）の表面層にｎ+ ドレイン領域７が形
成され、ｎ+ ドレイン領域７上にドレイン電極１０が形
成される。第１ドリフト領域５の幅Ｗが極めて狭いた
め、ｎ+ ソース電極８は各セル（単位素子）に設けられ
ず、セルを構成していない半導体基板１上に設ける。そ
の場合、同図の右側にあるように、半導体基板１のｎ層
から電気的に分離するために、ｐ領域２１を形成しその
表面層にｎ+ ソース領域４を形成し、その表面にソース
電極８を形成する。
【０００４】つぎにこの素子の動作を説明する。ゲート
電極２に負のゲート電圧を印加すると、第１ドリフト領
域５に空乏層１１が拡がり、その空乏層端１２が接する
と、つまり空乏層１１が閉じた段階でｎ+ ソース領域４
からｎ+ ドレイン領域７へ流れる電子電流路が絶れる。
従って、ソース電極８に負、ドレイン電極１０に正の電
圧を印加すると、空乏層１１が閉じるまではドレイン電
流が流れ、空乏層１１が閉じた段階でドレイン電流は遮
断する。
電極２に負のゲート電圧を印加すると、第１ドリフト領
域５に空乏層１１が拡がり、その空乏層端１２が接する
と、つまり空乏層１１が閉じた段階でｎ+ ソース領域４
からｎ+ ドレイン領域７へ流れる電子電流路が絶れる。
従って、ソース電極８に負、ドレイン電極１０に正の電
圧を印加すると、空乏層１１が閉じるまではドレイン電
流が流れ、空乏層１１が閉じた段階でドレイン電流は遮
断する。
【０００５】
【発明が解決しようとする課題】前記の構造において
は、ソース電極８下のｐ領域２１から少数キャリアであ
る正孔が瞬時にｎ形の第一ドリフト領域５に第２ドリフ
ト領域６を介して注入され、蓄積されるので、ゲート電
圧を印加した直後から空乏層端１２は、静的状態つまり
反転層が正孔によって形成された状態と、同一の伸びと
なり、そのためゲート電圧を印加した直後に空乏層端１
２を、静的状態より一時的に拡げて、静的耐圧より高い
耐圧を保持させるということはできない。
は、ソース電極８下のｐ領域２１から少数キャリアであ
る正孔が瞬時にｎ形の第一ドリフト領域５に第２ドリフ
ト領域６を介して注入され、蓄積されるので、ゲート電
圧を印加した直後から空乏層端１２は、静的状態つまり
反転層が正孔によって形成された状態と、同一の伸びと
なり、そのためゲート電圧を印加した直後に空乏層端１
２を、静的状態より一時的に拡げて、静的耐圧より高い
耐圧を保持させるということはできない。
【０００６】この発明の目的は、前記課題を解決するた
めに、蓄積された正孔をソース電極またはゲート電極に
引き抜くことで、耐圧を保持する時間を増大させること
ができる電力用半導体素子を提供することにある。
めに、蓄積された正孔をソース電極またはゲート電極に
引き抜くことで、耐圧を保持する時間を増大させること
ができる電力用半導体素子を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、第一導電形半導体基板の第一主面の表面層に選択的
に溝が形成され、該溝で囲まれた第一主面上にソース電
極が形成され、該溝の表面上に絶縁膜を介してゲート電
極が形成され、第二主面上にドレイン電極が形成される
トレンチ構造のＭＯＳＦＥＴを構成するもので、前記ソ
ース電極直下に選択的に形成され、且つソース電極およ
び前記絶縁膜の少なくともそれぞれ一か所で接続される
第二導電形領域を有する構成とする。
に、第一導電形半導体基板の第一主面の表面層に選択的
に溝が形成され、該溝で囲まれた第一主面上にソース電
極が形成され、該溝の表面上に絶縁膜を介してゲート電
極が形成され、第二主面上にドレイン電極が形成される
トレンチ構造のＭＯＳＦＥＴを構成するもので、前記ソ
ース電極直下に選択的に形成され、且つソース電極およ
び前記絶縁膜の少なくともそれぞれ一か所で接続される
第二導電形領域を有する構成とする。
【０００８】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、第一導電形半導体基板の第一主面の表面層に選択的
に第二導電形領域が形成され、第二導電形領域上に第一
金属電極が形成され、該第一金属電極とゲート電極の間
にゲート電極側をカソードとするダイオードが接続され
る構成とする。
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、第一導電形半導体基板の第一主面の表面層に選択的
に第二導電形領域が形成され、第二導電形領域上に第一
金属電極が形成され、該第一金属電極とゲート電極の間
にゲート電極側をカソードとするダイオードが接続され
る構成とする。
【０００９】第二導電形領域の表面層に高濃度の第一導
電形領域を形成し、該第一導電形領域上に第二金属電極
を形成し、ゲート電極と第二金属電極とを導体で接続す
るとよい。第一導電形半導体基板の第一主面の表面層に
選択的に溝が形成され、該溝で囲まれた第一主面上にソ
ース電極が形成され、該溝の表面上に絶縁膜を介してゲ
ート電極が形成され、第二主面上にドレイン電極が形成
されるトレンチ構造のＭＯＳＦＥＴを構成するもので、
第一導電形半導体基板の第一主面の表面層に選択的に第
二導電形の第一領域が形成され、第二導電形領域上に第
一金属電極が形成され、ゲート電極の一部の表面層に第
二導電形の第二領域が選択的に形成され、第二領域上に
第三金属電極が形成され、第一金属電極と第二金属電極
とが導体で接続される構成とする。
電形領域を形成し、該第一導電形領域上に第二金属電極
を形成し、ゲート電極と第二金属電極とを導体で接続す
るとよい。第一導電形半導体基板の第一主面の表面層に
選択的に溝が形成され、該溝で囲まれた第一主面上にソ
ース電極が形成され、該溝の表面上に絶縁膜を介してゲ
ート電極が形成され、第二主面上にドレイン電極が形成
されるトレンチ構造のＭＯＳＦＥＴを構成するもので、
第一導電形半導体基板の第一主面の表面層に選択的に第
二導電形の第一領域が形成され、第二導電形領域上に第
一金属電極が形成され、ゲート電極の一部の表面層に第
二導電形の第二領域が選択的に形成され、第二領域上に
第三金属電極が形成され、第一金属電極と第二金属電極
とが導体で接続される構成とする。
【００１０】溝で囲まれた第一主面の表面層に高濃度の
第一導電形のソース領域と第二導電形領域とが選択的に
形成され、第二主面の表面層に高濃度の第一導電形のド
レイン領域が形成され、ソース領域上にソース電極が形
成され、ドレイン領域上にドレイン電極が形成されると
よい。前記の構成における動作原理をつぎに説明する。
絶縁膜直下の半導体中の空乏層の拡がりは２種類の条件
で異なる。一つは熱平衡状態で、絶縁膜と半導体の界面
に少数キャリアである正孔が蓄積し、反転層（ｉｎｖｅ
ｒｓｉｏｎ）が形成される静的な状態と、もう一つは深
層空乏層（ｄｅｅｐ−ｄｅｐｌｅｔｉｏｎ：少数キャリ
アである正孔による反転層が形成されない状態での空乏
層のことをいう）とよばれる現象で、急激にゲートに電
圧を印加したとき、正孔の蓄積がそれに応答できず空乏
層が反転層より一時的に拡がる過渡的な状態がある。し
かし正孔の熱的発生やｐ領域からの注入があると、通常
極めて短時間で空乏層は反転層の幅になる。
第一導電形のソース領域と第二導電形領域とが選択的に
形成され、第二主面の表面層に高濃度の第一導電形のド
レイン領域が形成され、ソース領域上にソース電極が形
成され、ドレイン領域上にドレイン電極が形成されると
よい。前記の構成における動作原理をつぎに説明する。
絶縁膜直下の半導体中の空乏層の拡がりは２種類の条件
で異なる。一つは熱平衡状態で、絶縁膜と半導体の界面
に少数キャリアである正孔が蓄積し、反転層（ｉｎｖｅ
ｒｓｉｏｎ）が形成される静的な状態と、もう一つは深
層空乏層（ｄｅｅｐ−ｄｅｐｌｅｔｉｏｎ：少数キャリ
アである正孔による反転層が形成されない状態での空乏
層のことをいう）とよばれる現象で、急激にゲートに電
圧を印加したとき、正孔の蓄積がそれに応答できず空乏
層が反転層より一時的に拡がる過渡的な状態がある。し
かし正孔の熱的発生やｐ領域からの注入があると、通常
極めて短時間で空乏層は反転層の幅になる。
【００１１】図６は空乏層の拡がりを計算した図であ
る。ここではゲート絶縁膜は酸化膜（ＳｉＯ2 ）とし、
厚さは０．１μｍである。この図から深層空乏層（ｄｅ
ｅｐ−ｄｅｐｌｅｔｉｏｎ）の空乏層端１２の拡がり
は、正孔が蓄積した状態の空乏層端１２の拡がり（図で
ｉｎｖｅｒｓｉｏｎ ｌｉｍｉｔ：限界反転層）より、
数倍以上になることが分かる。このことから、この発明
の構造のように、第１ドリフト領域５上に選択的にｐ領
域を形成し、このｐ領域をソース電極で短絡し、しかも
ゲート絶縁膜とｐ領域を接続することで、ｐ領域直下の
シリコンに蓄積される正孔をソース電極から抜き取るこ
とで、従来構造と比べ、耐圧を長時間保持できる。また
同図でＷは深層空乏層（ｄｅｅｐ ｄｅｐｌｅｔｉｏ
ｎ）の幅、Ｗmは限界反転層（ｉｎｖｅｒｓｉｏｎ ｌ
ｉｍｉｔ）の幅を示し、所謂空乏層の伸びを示す。
る。ここではゲート絶縁膜は酸化膜（ＳｉＯ2 ）とし、
厚さは０．１μｍである。この図から深層空乏層（ｄｅ
ｅｐ−ｄｅｐｌｅｔｉｏｎ）の空乏層端１２の拡がり
は、正孔が蓄積した状態の空乏層端１２の拡がり（図で
ｉｎｖｅｒｓｉｏｎ ｌｉｍｉｔ：限界反転層）より、
数倍以上になることが分かる。このことから、この発明
の構造のように、第１ドリフト領域５上に選択的にｐ領
域を形成し、このｐ領域をソース電極で短絡し、しかも
ゲート絶縁膜とｐ領域を接続することで、ｐ領域直下の
シリコンに蓄積される正孔をソース電極から抜き取るこ
とで、従来構造と比べ、耐圧を長時間保持できる。また
同図でＷは深層空乏層（ｄｅｅｐ ｄｅｐｌｅｔｉｏ
ｎ）の幅、Ｗmは限界反転層（ｉｎｖｅｒｓｉｏｎ ｌ
ｉｍｉｔ）の幅を示し、所謂空乏層の伸びを示す。
【００１２】
【発明の実施の形態】図１はこの発明の第１実施例の素
子の要部構造図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＡ−Ａ線切断部の断面図、同図（ｃ）は同
図（ａ）のＢ−Ｂ線切断部の断面図を示す。同図（ａ）
において、Ｕ字形のゲート溝１３（トレンチ）の側壁と
底面にはゲート絶縁膜３が被覆され、その表面を覆い、
ゲート溝１３を埋めるゲート電極２が形成される。ゲー
ト溝１３に挟まれた図示されていない第１ドリフト領域
５上に、ｎ+ ソース領域４とｐ領域２２とが形成され、
このｐ領域２２がｎ+ ソース領域４とゲート絶縁膜３と
に接するように形成される。ソース電極８がｎ+ ソース
領域上およびｐ領域２２上に形成され、このソース電極
８でｎ+ ソース領域４とｐ領域２２は電気的に短絡され
る。この短絡箇所は一か所以上あればよい。またｐ領域
２２がゲート絶縁膜３に接する箇所も少なくとも一か所
以上あればよい。
子の要部構造図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＡ−Ａ線切断部の断面図、同図（ｃ）は同
図（ａ）のＢ−Ｂ線切断部の断面図を示す。同図（ａ）
において、Ｕ字形のゲート溝１３（トレンチ）の側壁と
底面にはゲート絶縁膜３が被覆され、その表面を覆い、
ゲート溝１３を埋めるゲート電極２が形成される。ゲー
ト溝１３に挟まれた図示されていない第１ドリフト領域
５上に、ｎ+ ソース領域４とｐ領域２２とが形成され、
このｐ領域２２がｎ+ ソース領域４とゲート絶縁膜３と
に接するように形成される。ソース電極８がｎ+ ソース
領域上およびｐ領域２２上に形成され、このソース電極
８でｎ+ ソース領域４とｐ領域２２は電気的に短絡され
る。この短絡箇所は一か所以上あればよい。またｐ領域
２２がゲート絶縁膜３に接する箇所も少なくとも一か所
以上あればよい。
【００１３】同図（ｂ）において、ｎ+ ドレイン領域７
上に、第２ドリフト領域６、第１ドリフト領域５が積層
され、第１ドリフト領域５上にｐ領域２２と図示されて
いないｎ+ ソース領域４とが形成され、ｐ領域２２上と
ｎ+ ソース領域４上にソース電極８が形成される。また
ゲート溝１３の表面にゲート絶縁膜３が形成され、ゲー
ト絶縁膜３上にゲート溝１３を埋めるようにゲート電極
２が形成され、ゲート絶縁膜３とｐ領域２２とは接続さ
れる。ｎ+ ドレイン領域７表面にドレイン電極１０が形
成される。
上に、第２ドリフト領域６、第１ドリフト領域５が積層
され、第１ドリフト領域５上にｐ領域２２と図示されて
いないｎ+ ソース領域４とが形成され、ｐ領域２２上と
ｎ+ ソース領域４上にソース電極８が形成される。また
ゲート溝１３の表面にゲート絶縁膜３が形成され、ゲー
ト絶縁膜３上にゲート溝１３を埋めるようにゲート電極
２が形成され、ゲート絶縁膜３とｐ領域２２とは接続さ
れる。ｎ+ ドレイン領域７表面にドレイン電極１０が形
成される。
【００１４】この実施例の構造において、ゲート電極２
を逆バイアスし、ドレイン電極１０をソース電極８に対
して正電圧を印加すると、ゲート逆バイアスで第１ドリ
フト領域５は空乏層で閉じられ、そのためドレイン電圧
で第２ドリフト領域６に空乏層が拡がり、耐圧が維持さ
れる。このとき、ゲート絶縁膜３に蓄積された正孔はｐ
領域２２を通りソース電極３に引き抜かれるため、正孔
の蓄積はなく、そのため、第１ドリフト領域５の空乏層
の縮小が生じず、耐圧を長時間維持できる。
を逆バイアスし、ドレイン電極１０をソース電極８に対
して正電圧を印加すると、ゲート逆バイアスで第１ドリ
フト領域５は空乏層で閉じられ、そのためドレイン電圧
で第２ドリフト領域６に空乏層が拡がり、耐圧が維持さ
れる。このとき、ゲート絶縁膜３に蓄積された正孔はｐ
領域２２を通りソース電極３に引き抜かれるため、正孔
の蓄積はなく、そのため、第１ドリフト領域５の空乏層
の縮小が生じず、耐圧を長時間維持できる。
【００１５】同図（ｃ）は同図（ｂ）のｐ領域２２がｎ
+ ソース領域４に代わる以外は同一構造であり、また符
号も同一である。図２は図１（ｂ）の拡大図である。ゲ
ート絶縁膜３直下の第１ドリフト領域５に蓄積される正
孔をｐ領域２２を介してソース電極８から抜き取ること
で、第１ドリフト領域５の幅Ｗを両側からの空乏層端１
２の伸びＬが凌駕できるようにし、従来より広い幅Ｗの
第１ドリフト領域５でも耐圧を長時間維持できるように
する。
+ ソース領域４に代わる以外は同一構造であり、また符
号も同一である。図２は図１（ｂ）の拡大図である。ゲ
ート絶縁膜３直下の第１ドリフト領域５に蓄積される正
孔をｐ領域２２を介してソース電極８から抜き取ること
で、第１ドリフト領域５の幅Ｗを両側からの空乏層端１
２の伸びＬが凌駕できるようにし、従来より広い幅Ｗの
第１ドリフト領域５でも耐圧を長時間維持できるように
する。
【００１６】図３はこの発明の第２実施例の要部断面斜
視図を示す。図１との違いはｐ領域２２上にソース電極
８とは独立した第１金属電極２５側を形成し、ゲート電
極２と第１金属電極２５とをダイオード２８を介して接
続した点である。ダイオード２８の向きはゲート電極２
側をカソード、第１金属電極２５をアノードとする。ゲ
ート電極２を逆バイアスするとｐ領域２２に蓄積した正
孔はダイオード２８を介してゲート電極２側から供給さ
れる電子と再結合して速やかに消滅する（このｐ領域２
２は正孔の吸い込み口となり、通常ダイバータと称す
る）。正孔が除去されることで、第１ドリフト領域５の
空乏層の縮小が生じず、耐圧を長時間維持できる。また
このときゲート電極２に流れ込む電流は正孔の拡散電流
のため極めて小さく、それによる損失も軽微である。こ
のダイオード２８はゲート電極２を順バイアスするとき
にはゲート・ソース間が短絡するのを防止し、ｐ領域２
２からｎ+ ソース領域４への正孔の注入を阻止する働き
をする。またダイオード２８としてはツェナーダイオー
ドやショットキーダイオードなどがよい。
視図を示す。図１との違いはｐ領域２２上にソース電極
８とは独立した第１金属電極２５側を形成し、ゲート電
極２と第１金属電極２５とをダイオード２８を介して接
続した点である。ダイオード２８の向きはゲート電極２
側をカソード、第１金属電極２５をアノードとする。ゲ
ート電極２を逆バイアスするとｐ領域２２に蓄積した正
孔はダイオード２８を介してゲート電極２側から供給さ
れる電子と再結合して速やかに消滅する（このｐ領域２
２は正孔の吸い込み口となり、通常ダイバータと称す
る）。正孔が除去されることで、第１ドリフト領域５の
空乏層の縮小が生じず、耐圧を長時間維持できる。また
このときゲート電極２に流れ込む電流は正孔の拡散電流
のため極めて小さく、それによる損失も軽微である。こ
のダイオード２８はゲート電極２を順バイアスするとき
にはゲート・ソース間が短絡するのを防止し、ｐ領域２
２からｎ+ ソース領域４への正孔の注入を阻止する働き
をする。またダイオード２８としてはツェナーダイオー
ドやショットキーダイオードなどがよい。
【００１７】図４はこの発明の第３実施例の要部断面斜
視図を示す。図３のダイオード２８を半導体チップ内に
集積する。図３との違いはｐ領域２２の表面層にｎ+ 領
域２４を形成し、ｎ+ 領域２４上に第２金属電極２６を
形成し、ゲート電極２と第２金属電極２６とを接続した
点である。この接続は銅線やアルミ線等の導線で行う
か、層間絶縁膜を形成し、その上に金属膜を配線して行
ってもよい。動作は第２実施例と同様であり、また図３
で示した外付けのダイオード２８を削除できるため素子
の小型化を図ることができる。
視図を示す。図３のダイオード２８を半導体チップ内に
集積する。図３との違いはｐ領域２２の表面層にｎ+ 領
域２４を形成し、ｎ+ 領域２４上に第２金属電極２６を
形成し、ゲート電極２と第２金属電極２６とを接続した
点である。この接続は銅線やアルミ線等の導線で行う
か、層間絶縁膜を形成し、その上に金属膜を配線して行
ってもよい。動作は第２実施例と同様であり、また図３
で示した外付けのダイオード２８を削除できるため素子
の小型化を図ることができる。
【００１８】図５はこの発明の第４実施例の要部断面図
を示す。前記のダイオード２８をゲート電極２の表面層
に形成している。ｎ形不純物をドーピングされたポリシ
リコンからなるゲート電極２をフィールド酸化膜２９上
にも形成し、このフィールド酸化膜２９上に形成された
ゲート電極２の表面層にｐ領域２３を形成し、ｐ領域２
３上に第３金属電極２７を形成し、第１金属電極２５と
第３金属電極２７とを接続する。フィールド酸化膜２９
直下にはｐ領域２２を形成しない。ｐ領域２２は選択的
に設けてもよい。ゲート電極２を逆バイアスすると、ｐ
領域２２に蓄積した正孔はゲート電極２─ｐ領域２３─
第３金属電極２７─第１金属電極２５のルートで注入さ
れる電子と再結合して速やかに消滅して、第３実施例と
同様に耐圧を長時間維持する。効果は第３実施例と同じ
である。
を示す。前記のダイオード２８をゲート電極２の表面層
に形成している。ｎ形不純物をドーピングされたポリシ
リコンからなるゲート電極２をフィールド酸化膜２９上
にも形成し、このフィールド酸化膜２９上に形成された
ゲート電極２の表面層にｐ領域２３を形成し、ｐ領域２
３上に第３金属電極２７を形成し、第１金属電極２５と
第３金属電極２７とを接続する。フィールド酸化膜２９
直下にはｐ領域２２を形成しない。ｐ領域２２は選択的
に設けてもよい。ゲート電極２を逆バイアスすると、ｐ
領域２２に蓄積した正孔はゲート電極２─ｐ領域２３─
第３金属電極２７─第１金属電極２５のルートで注入さ
れる電子と再結合して速やかに消滅して、第３実施例と
同様に耐圧を長時間維持する。効果は第３実施例と同じ
である。
【００１９】尚、ダイオードは通常のｐｎダイオードで
もよいが、ツェナーダイオードやショットキーダイオー
ドなどでもよい。また、ダイオードを半導体チップに集
積する場合、チップ上に絶縁膜を被覆しその上にダイオ
ードを形成して勿論よい。
もよいが、ツェナーダイオードやショットキーダイオー
ドなどでもよい。また、ダイオードを半導体チップに集
積する場合、チップ上に絶縁膜を被覆しその上にダイオ
ードを形成して勿論よい。
【００２０】
【発明の効果】この発明によれば、トレンチ構造の電圧
駆動型素子で、第１ドリフト領域上に選択的にｐ領域を
形成し、ｐ領域とゲート絶縁膜とを接続させ、ソース電
極でｐ領域を短絡するか、ｐ領域に独自の電極を設け、
ダイオードを介してゲート電極と接続することで、ゲー
ト絶縁膜直下の第１ドリフト領域に蓄積する正孔を引き
抜き、耐圧を長時間維持することができる電力用半導体
素子を得る。
駆動型素子で、第１ドリフト領域上に選択的にｐ領域を
形成し、ｐ領域とゲート絶縁膜とを接続させ、ソース電
極でｐ領域を短絡するか、ｐ領域に独自の電極を設け、
ダイオードを介してゲート電極と接続することで、ゲー
ト絶縁膜直下の第１ドリフト領域に蓄積する正孔を引き
抜き、耐圧を長時間維持することができる電力用半導体
素子を得る。
【図１】この発明の一実施例の素子の要部構造図で、
（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ線切断部
の断面図、（ｃ）は（ａ）のＢ−Ｂ線切断部の断面図
（ａ）は平面図、（ｂ）は同図（ａ）のＡ−Ａ線切断部
の断面図、（ｃ）は（ａ）のＢ−Ｂ線切断部の断面図
【図２】図１（ｂ）の拡大図
【図３】この発明の第２実施例の要部断面斜視図
【図４】この発明の第３実施例の要部断面斜視図
【図５】この発明の第４実施例の要部断面図
【図６】空乏層の拡がりを計算した図
【図７】従来素子の断面構造図
１ 半導体基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ｎ+ ソース領域 ５ 第１ドリフト領域 ６ 第２ドリフト領域 ７ ｎ+ ドレイン領域 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １１ 空乏層 １２ 空乏層端 １３ ゲート溝 ２１ ｐ領域 ２２ ｐ領域 ２３ ｐ領域 ２４ ｎ+ 領域 ２５ 第１金属電極 ２６ 第２金属電極 ２７ 第３金属電極 ２８ ダイオード ２９ フィールド酸化膜 Ｌ 空乏層端の伸び Ｗ 第１ドリフト領域の幅
Claims (5)
- 【請求項１】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、前記ソース電極直下に選択的に形成され、且つソー
ス電極および前記絶縁膜の少なくともそれぞれ一か所に
接続される第二導電形領域を有することを特徴とする電
力用半導体素子。 - 【請求項２】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、第一導電形半導体基板の第一主面の表面層に選択的
に第二導電形領域が形成され、第二導電形領域上に第一
金属電極が形成され、該第一金属電極とゲート電極の間
にゲート電極側をカソードとするダイオードが接続され
ることを特徴とする電力用半導体素子。 - 【請求項３】第二導電形領域の表面層に高濃度の第一導
電形領域を形成し、該第一導電形領域上に第二金属電極
を形成し、ゲート電極と第二金属電極とが導体で接続さ
れることを特徴とする請求項２記載の電力用半導体素
子。 - 【請求項４】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、第一導電形半導体基板の第一主面の表面層に選択的
に第二導電形の第一領域が形成され、第二導電形領域上
に第一金属電極が形成され、ゲート電極の一部の表面層
に第二導電形の第二領域が選択的に形成され、第二領域
上に第三金属電極が形成され、第一金属電極と第二金属
電極とが導体で接続されることを特徴とする電力用半導
体素子。 - 【請求項５】溝で囲まれた第一主面の表面層に高濃度の
第一導電形のソース領域と第二導電形領域とが選択的に
形成され、第二主面の表面層と高濃度の第一導電形のド
レイン領域が形成され、ソース領域上にソース電極が形
成され、ドレイン領域上にドレイン電極が形成されるこ
とを特徴とする請求項１、２又は４記載の電力用半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32145595A JPH09121051A (ja) | 1995-08-21 | 1995-12-11 | 電力用半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150695 | 1995-08-21 | ||
| JP7-211506 | 1995-08-21 | ||
| JP32145595A JPH09121051A (ja) | 1995-08-21 | 1995-12-11 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121051A true JPH09121051A (ja) | 1997-05-06 |
Family
ID=26518690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32145595A Pending JPH09121051A (ja) | 1995-08-21 | 1995-12-11 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09121051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036069A (ja) * | 1999-07-21 | 2001-02-09 | Toyota Central Res & Dev Lab Inc | ダイオード |
| KR100491989B1 (ko) * | 2001-06-11 | 2005-05-30 | 가부시끼가이샤 도시바 | 리서프층을 갖춘 전력용 반도체장치 및 그 제조방법 |
| KR100769139B1 (ko) * | 2006-10-16 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 파워 모스에프이티 |
-
1995
- 1995-12-11 JP JP32145595A patent/JPH09121051A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036069A (ja) * | 1999-07-21 | 2001-02-09 | Toyota Central Res & Dev Lab Inc | ダイオード |
| KR100491989B1 (ko) * | 2001-06-11 | 2005-05-30 | 가부시끼가이샤 도시바 | 리서프층을 갖춘 전력용 반도체장치 및 그 제조방법 |
| KR100769139B1 (ko) * | 2006-10-16 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 파워 모스에프이티 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10825906B2 (en) | Semiconductor device with transistor cells and enhancement cells with delayed control signals | |
| US7456484B2 (en) | Semiconductor device having IGBT and diode | |
| US6717230B2 (en) | Lateral device with improved conductivity and blocking control | |
| JP3382172B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| US6362505B1 (en) | MOS field-effect transistor with auxiliary electrode | |
| US7230283B2 (en) | Semiconductor device having a metal conductor in ohmic contact with the gate region on the bottom of each groove | |
| US5621234A (en) | Vertical semiconductor device with breakdown voltage improvement region | |
| JP5392959B2 (ja) | 半導体デバイスおよび半導体デバイスを形成する方法 | |
| US20020053717A1 (en) | Semiconductor apparatus | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| KR100758343B1 (ko) | 탄화 규소 반도체 장치 | |
| JP2009033036A (ja) | 半導体装置及びこれを用いた電気回路装置 | |
| JP4940535B2 (ja) | 半導体装置 | |
| JP2006245477A (ja) | 半導体装置 | |
| US6809354B2 (en) | Semiconductor device | |
| JPH10321879A (ja) | 炭化けい素ダイオード | |
| JP3325424B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2001358338A (ja) | トレンチゲート型半導体装置 | |
| JP2005209811A (ja) | 半導体装置 | |
| US20070075367A1 (en) | SOI semiconductor component with increased dielectric strength | |
| EP1858085A2 (en) | Semiconductor device | |
| JP7158317B2 (ja) | 半導体装置 | |
| JPH09121051A (ja) | 電力用半導体素子 | |
| JP2022141423A (ja) | 半導体装置 | |
| JP3293603B2 (ja) | 電力用半導体装置 |