JP2007173731A

JP2007173731A - 半導体装置

Info

Publication number: JP2007173731A
Application number: JP2005372668A
Authority: JP
Inventors: Tomokiyo Kameda; 朋潔亀田; Yasuhisa Ishikawa; 泰久石川; Atsushi Watanabe; 敦渡邊
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2005-12-26
Filing date: 2005-12-26
Publication date: 2007-07-05

Abstract

【課題】多数のＭＯＳトランジスタが密に並んでいる構成のＭＯＳパワートランジスタにおいて、動作効率の改善を図ることを目的とする。
【解決手段】ＭＯＳトランジスタ集合部５１とゲート用アルミ配線パターン５４とを有する。ゲート用アルミ配線パターン５４は、ＭＯＳトランジスタ集合部５１を囲む枠部５５と、この枠部５５をＹ１−Ｙ２方向に横切る複数のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）とを有する。ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）は、ゲートＧの上面を覆う絶縁層７３の上面に、ゲートＧに沿って延在しており、一端は第１のＸ方向延在パターン部５６とつながっており、他端は第２のＸ方向延在パターン部５７とつながっている。
【選択図】図１

Description

本発明は半導体装置に係り、特にＭＯＳトランジスタが密に多数並んだＭＯＳトランジスタ集合部よりなっているＭＯＳパワートランジスタに関する。

集積回路化されたＭＯＳパワートランジスタは、多数のＭＯＳトランジスタが密に並んでおり、個々のＭＯＳトランジスタのソースが共通に接続してあり、且つ、個々のＭＯＳトランジスタのドレインが共通に接続してあり、個々のＭＯＳトランジスタのゲートが共通に接続してある構成である。

特にＤＣ−ＤＣコンバータＩＣおいては動作のスイッチング周波数が高くなってきており、ＤＣ−ＤＣコンバータＩＣに形成されるＭＯＳパワートランジスタは高い動作効率がもとめられている。

図９はＭＯＳパワートランジスタ１を示す。ＩＣ上に形成されたＭＯＳパワートランジスタ１は、ドレインインピーダンスＤＩｐと、ソースインピーダンスＳＩｐと、ゲートインピーダンスＧＩｐとを有する。ゲートインピーダンスＧＩｐとはゲート配線及びゲート自体を含んだもののインピーダンスをいう。ＭＯＳパワートランジスタの動作効率を高めるには、ゲートインピーダンスＧＩｐを下げることが有効である。

図１０はＩＣ上の従来のＭＯＳパワートランジスタ１０を概略的に示す平面図である。図１１は図１０のＭＯＳパワートランジスタ１０のうち円１００で囲んだ部分を拡大して示す断面図である。図示の便宜上、ソース共通接続用アルミ配線層２５及びドレイン共通接続用アルミ配線層２７は一点鎖線で示してある。

ＭＯＳトランジスタ集合部１１は多数のＭＯＳトランジスタ１２−１〜１２−４（１２−ｎ）がＸ１−Ｘ２方向に密に並んでいる構成である。各ＭＯＳトランジスタ１２−１〜１２−４はソースＳとゲートＧとドレインＤとよりなる。ソースＳ、ゲートＧ、ドレインＤは共にＹ１−Ｙ２方向に長い帯形状である。

１５はゲート共通接続用アルミ配線パターンであり、ＭＯＳトランジスタ集合部１１を囲む枠形状であり、Ｘ１−Ｘ２方向に延在する第１のＸ方向延在辺１６と、第２のＸ方向延在辺１７と、Ｙ１−Ｙ２方向に延在する第１のＹ方向延在辺１８と、第２のＹ方向延在辺１９とを有する。２０はドライブ段（図示せず）とゲートを接続する配線部である。

ゲートＧは、その一端がコンタクトホール２１によって第１のＸ方向延在辺１６と電気的に接続してあり、他端がコンタクトホール２２によって第１のＸ方向延在辺１７と電気的に接続してある。

２００−１、２００−２、２００−３はソース用アルミ配線であり、コンタクトホール（図示せず）によって各ソースＳに接続され、更にスルーホール（図示せず）により上層配線層２５に接続してある。３００−１、３００−２はドレイン用アルミ配線であり、コンタクトホール（図示せず）によって各ドレインＤに接続され、更にスルーホール（図示せず）により上層配線層２７に接続してある。

このＭＯＳパワートランジスタ１０は、回路的に示すと、図１２に示すように、複数のＭＯＳトランジスタ１２−１〜１２−４（１２−ｎ）が並列に接続されており、且つ、各ＭＯＳトランジスタ１２−１〜１２−４（１２−ｎ）のソースＳ、ゲートＧ、ドレインＤが夫々共通に接続されている構成である。

ＭＯＳパワートランジスタ１０は、ドレイン用パッド２８に負荷が接続され、ソース用パッド２６に電源又はＧＮＤが接続され、ゲート用パッド２０に入力信号が供給されて、全部のＭＯＳトランジスタ１２−１〜１２−４（１２−ｎ）がオンとされるように動作する。
特開平８−２０４１８３号公報

ゲート共通接続用アルミ配線パターン１５は、ゲートインピーダンスを出来るだけ小さくするようにするために、幅Ｗ１が約２０μｍと広くしてある。

しかし、幅Ｗ１を約２０μｍと広くしても、ゲートインピーダンスを下げるのには限度があり、ゲートインピーダンスを十分に下げることが困難であった。このため、ＭＯＳパワートランジスタ１０の動作効率を十分に高めることが困難であった。

また、ゲート共通接続用アルミ配線パターン１５がＭＯＳトランジスタ集合部１１を囲む枠形状であり、且つ、幅Ｗ１が約２０μｍと広いため、ＭＯＳパワートランジスタ１０はＭＯＳトランジスタ集合部１１の周囲に広い面積を必要とし、面積効率がよくないという問題があった。

そこで、本発明は、図９中、ゲートインピーダンスＧＩｐを下げるようにして、上記課題を解決した半導体装置を提供することを目的とする。

本発明は、共に帯形状であるドレイン（Ｄ）とゲート（Ｇ）とソース（Ｓ）とが繰り返して並んで配置してあるトランジスタ集合部（５１）と、ゲート用配線パターン（５４）とを有し、該ゲート用配線パターンは、トランジスタ集合部の周囲に沿っており、各ゲートの一端が接続してある第１のパターン部（５６）と、各ゲートの他端が接続してある第２のパターン部（５７）とを有する形状である構成の半導体装置において、
前記ゲート用配線パターンは、前記ゲートに沿って延在して、両端が、前記ゲート用配線パターンの前記第１、第２のパターン部（５６，５７）とつながっているゲート配線部（６０−１〜６０−４）を有する構成としたことを特徴とする。

尚、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。

本発明によれば、ゲート上面延在配線部が形成してあることによってゲートインピーダンスを従来に比較して低下させることが出来、これによって、従来に比較して動作効率の高い半導体装置を実現することが出来る。

次に本発明の実施の形態について説明する。

図１はＩＣ上の本発明の実施例１になるＭＯＳパワートランジスタ５０を概略的に示す平面図である。図２は図１のＭＯＳパワートランジスタ１０のうち円２００で囲んだ部分を拡大して示す断面図である。ＭＯＳパワートランジスタ５０は、図１０及び図１１に示すＭＯＳパワートランジスタ５０とは、ゲート用配線パターンがゲート上面延在配線部を有する点が相違している。図１では、図示の便宜上、ソース用アルミ配線層２５及びドレイン用アルミ配線層２７は一点鎖線で示してある。

図３はＭＯＳパワートランジスタ５０の平面図、図４はＭＯＳパワートランジスタ５０の拡大断面図である。図５は図１のＭＯＳパワートランジスタ５０の等価回路である。Ｘ１−Ｘ２は長手方向であって、多数のＭＯＳトランジスタが並んでいる方向、Ｙ１−Ｙ２は幅方向、Ｚ１−Ｚ２は厚さ方向である。

図４に示すように、ＭＯＳパワートランジスタ５０は、Ｎチャネル型であり、Ｎ型基板７０上に形成してあり、四角形状のＭＯＳトランジスタ集合部５１を有する。ＭＯＳトランジスタ集合部５１は多数のＭＯＳトランジスタ５１−１〜５１−ｎがＸ１からＸ２の方向に密に並んでいる構成である。各ＭＯＳトランジスタ５１−１〜５１−ｎはドレインＤとゲートＧとソースＳとよりなる。ソースＳ、ゲートＧ、ドレインＤは、共にＹ１−Ｙ２方向に長い帯形状であり、Ｘ１−Ｘ２方向に、繰り返して並んでいる。また、各ＭＯＳトランジスタ５１−１〜５１−ｎは、電気回路上では、図５に示すように互いに並列に接続してある。

図４に示すように、基板７０の上面にはＭＯＳトランジスタ集合部５１が形成される領域にＰウエル７１が形成してある。Ｐウエル７１の表面に、拡散によってＹ１−Ｙ２方向に細長いＮ^＋領域が一定の間隔で形成されて、ソースＳ及びドレインＤが形成してある。また、Ｐウエル７１の上面には、ソースＳとドレインＤとの間に、ゲートＧがポリシリコンによって形成してある。ソースＳ、ドレインＤ、ゲートＧの上面は絶縁膜７３でもって覆われている。ソースＳ上には絶縁膜７３を突き破ってコンタクトホール７４が形成してあり、ドレインＤ上には絶縁膜７３を突き破ってコンタクトホール７５が形成してある。

５４はゲート用アルミ配線パターンであり、ＭＯＳトランジスタ集合部５１を囲む枠部５５と、この枠部５５をＹ１−Ｙ２方向に横切る複数のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）とを有する。

枠部５５は、Ｘ１−Ｘ２方向に延在する第１のＸ方向延在パターン部５６及び第２のＸ方向延在パターン部５７と、Ｙ１−Ｙ２方向に延在する第１のＹ方向延在パターン部５８及び第２のＹ方向延在パターン部５９とを有する。第１、第２のＸ方向延在パターン部５６、５７が対向しており、第１、第２のＹ方向延在パターン部５８、５９が対向している。

ゲートＧは、そのＹ１端がコンタクトホール８０によって第１のＸ方向延在パターン部５６と電気的に接続してあり、Ｙ２端がコンタクトホール８１によって第２のＸ方向延在辺５７と電気的に接続してある。

ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）は、ゲートＧの上面を覆う絶縁層７３の上面に、ゲートＧに沿って延在しており、一端は第１のＸ方向延在パターン部５６とつながっており、他端は第２のＸ方向延在パターン部５７とつながっている。

図１中、２００−１、２００−２、２００−３はソース用アルミ配線であり、コンタクトホール７４（図４参照）によって各ソースＳに接続され、更にスルーホール（図示せず）により上層配線層２５に接続してある。３００−１、３００−２はドレイン用アルミ配線であり、コンタクトホール７５（図４参照）によって各ドレインＤに接続され、更にスルーホール（図示せず）により上層配線層２７に接続してある。

上記構成のＭＯＳパワートランジスタ５０は、ドレイン用パッド２８に負荷が接続され、ソース用パッド２６に電源又はＧＮＤが接続され、ゲート用パッド２０に入力信号が供給されて、全部のＭＯＳトランジスタ５１−１〜５１−４（５１−ｎ）がオンとされるように動作する。

ここで、ゲート用配線パターン５４が、枠部５５と、この枠部５５をＹ１−Ｙ２方向に横切る複数のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）とよりなる構成であるため、各ゲートＧの部分では、ゲートＧとアルミニウム製のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）とが並列に接続された状態となる。アルミニウムの電気抵抗は約６０ｍΩ／□でありゲートＧの材質であるポリシリコンの電気抵抗４０Ω／□の約１／１０００と小さい。よって、各ゲートＧの両端の間の電気抵抗がゲートＧだけの場合の電気抵抗に比較して大幅に低下し、ゲートインピーダンスＧＩｐは、ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）に相当する分、従来に比較して相当に低くなる。よって、ＭＯＳパワートランジスタ５０は、動作効率が十分に高くなり、スイッチング周波数が高いＤＣ−ＤＣコンバータＩＣに適するものとなる。

なお、図１に示すようにゲート上面延在配線部６０−１〜６０−４（６０−ｎ）は実効ゲート領域７６の上を通っているけれども、ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）の電位はゲートＧのうちゲートとして機能する領域である実効ゲート領域７６の全体に亘って同電位であるため、チャネルの変動効果に問題は生じない。

ここで、ゲートＧはゲート長Ｌが通常より長くて例えば６μｍであり、よって、ゲートＧ上にこれに沿うゲート上面延在配線部６０−１〜６０−４（６０−ｎ）を形成することが可能となっている。各ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）の幅Ｗ２は例えば３．５μｍである。

なお、ゲートＧのゲート長Ｌが通常より長くなっている理由は、ＭＯＳパワートランジスタの動作電圧を例えば１８Ｖ或いは３６Ｖと通常より高く設定してＭＯＳパワートランジスタを設計した場合に、ソースＳ及びドレインＤの拡散の深さを通常より深くすることが必要となり、これに伴ってソースＳとドレインＤとの間隔を通常よりも数倍広くすることが必要となった結果によるものである。

また、ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）を設けたことに伴って、第１、第２のＸ方向延在パターン部５６、５７の幅Ｗ３及び第１、第２のＹ方向延在パターン部５８、５９の幅Ｗ４が、従来に比較して１／２或いは１／３と狭くてもよくなり、ＭＯＳパワートランジスタ５０は従来に比較して面積効率が高い。

なお、複数のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）は、枠部５５と、同じ工程で形成され、ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）を形成するための特別の工程は不要であり、ＭＯＳパワートランジスタ５０は従来の工程を踏襲して製造される。

図６、図７、図８は本発明の実施例２になるＭＯＳパワートランジスタ５０Ａを示す。図７は図６のＭＯＳパワートランジスタ５０Ａのうち円３００で囲んだ部分を拡大して示す。ＭＯＳパワートランジスタ５０Ａは、図１乃至図４に示すＭＯＳパワートランジスタ５０とは、上記ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）が途中の複数の個所でコンタクトホール９０によって絶縁膜７３を突き破ってゲートＧと電気的に接続してある構成が相違する。

よって、ゲートＧは、その両端を夫々コンタクトホール８０、８１によって第１、第２のＸ方向延在パターン部５６、５７と電気的に接続してあることに加えて、途中の複数の個所でコンタクトホール９０によってゲート上面延在配線部６０−１〜６０−４（６０−ｎ）と電気的に接続してある。

これによって、各ゲートＧの部分では、ゲートＧとアルミニウム製のゲート上面延在配線部６０−１〜６０−４（６０−ｎ）とが略一体化して、ゲートＧの電気抵抗が略無視できる状態となり、ゲートインピーダンスＧＩｐは、前記の図１乃至図４に示すＭＯＳパワートランジスタ５０のゲートインピーダンスよりも低くなる。

よって、ＭＯＳパワートランジスタ５０Ａは、動作効率が更に十分に高くなり、スイッチング周波数が高いＤＣ−ＤＣコンバータＩＣに更に適するものとなる。

場合によっては、ゲート用配線パターン５４Ａの枠部５５のうち第２のＹ方向延在パターン部５９を省略することも可能となる。この場合には、ＭＯＳパワートランジスタ５０Ａは面積効率が更に高くなる。

なお、特許請求の範囲に記載の「ゲート配線部」は、ゲート上面延在配線部６０−１〜６０−４（６０−ｎ）に対応し、特許請求の範囲に記載の「第１のパターン部」は、第１のＸ方向延在パターン部５６に対応し、特許請求の範囲に記載の「第２のパターン部」は、第２のＸ方向延在パターン部５７に対応する。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本発明の実施例１になるＭＯＳパワートランジスタを概略的に示す平面図である。図１中、円２００で囲んだ部分を拡大して示す断面図である。本発明の実施例１になるＭＯＳパワートランジスタを示す平面図である。図３のＭＯＳパワートランジスタの断面図である。図１及び図４のＭＯＳパワートランジスタの等価回路を示す図である。本発明の実施例２になるＭＯＳパワートランジスタを概略的に示す平面図である。図６中、円３００で囲んだ部分を拡大して示す断面図である。本発明の実施例２になるＭＯＳパワートランジスタの断面図である。本発明を概略的に説明する図である。従来の１例のＭＯＳパワートランジスタを概略的に示す平面図である。図１０中、円１００で囲んだ部分を拡大して示す断面図である。図１０及び図１１のＭＯＳパワートランジスタの等価回路を示す図である。

符号の説明

５０、５０ＡＭＯＳパワートランジスタ
５１ＭＯＳトランジスタ集合部
５１−１〜５１−ｎＭＯＳトランジスタ
５４、５４Ａゲート用アルミ配線パターン
５５枠部
５６第１のＸ方向延在パターン部
５７第２のＸ方向延在パターン部
５８第１のＹ方向延在パターン部
５９第２のＹ方向延在パターン部
６０−１〜６０−４（６０−ｎ）ゲート上面延在配線部
８０，８１、９０コンタクトホール

Claims

共に帯形状であるドレインとゲートとソースとが繰り返して並んで配置してあるトランジスタ集合部と、ゲート用配線パターンとを有し、該ゲート用配線パターンは、トランジスタ集合部の周囲に沿っており、各ゲートの一端が接続してある第１のパターン部と、各ゲートの他端が接続してある第２のパターン部とを有する形状である構成の半導体装置において、
前記ゲート用配線パターンは、前記ゲートに沿って延在して、両端が、前記ゲート用配線パターンの前記第１、第２のパターン部とつながっているゲート配線部を有する構成としたことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記ゲート配線部は、前記各ゲートの上面側を該ゲートに沿って延在している構成としたことを特徴とする半導体装置。
請求項２に記載の半導体装置において、
前記ゲート配線部は、その途中の部分で、その下側の前記ゲートと、複数の個所で電気的に接続してある構成としたことを特徴とする半導体装置。
請求項１乃至請求項３のうち何れか一項に記載の半導体装置において、
前記ゲート配線部は、前記ゲート用配線パターンの前記第１、第２のパターン部を形成する工程と同じ工程で形成したものであることを特徴とする半導体装置。