KR20050079542A - 정전기 방전 보호 소자 및 그 회로 - Google Patents

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Abstract

본 발명은 정전기 방전(electro static discharge; ESD) 보호 소자 및 그 회로에 관한 것으로, 반도체 기판상에 형성된 제 1 내지 제 3 웰과, 상기 제 1 웰상의 소정 영역에 형성된 웰 픽업 영역, 소오스 영역, 이중 확산 드레인 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 1 소자와, 상기 제 2 웰상의 소정 영역에 형성된 소오스 영역, 이중 확산 드레인 영역, 제 1 활성 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 2 소자와, 상기 제 3 웰상에 형성된 제 2 활성 영역을 포함하되, 상기 제 1 소자의 게이트, 소오스 영역 및 웰 픽업 영역은 접지 패드에 연결되고, 상기 제 1 소자의 드레인, 상기 제 2 소자의 소오스 및 게이트는 전원 패드에 연결되며, 상기 제 2 소자의 드레인, 상기 제 1 활성 영역 및 제 2 활성 영역은 입출력 패드에 연결됨으로써 각각의 입출력 셀에서 발생할 수 있는 6가지 모드의 ESD 스트레스에 대해 단일 ESD 보호 소자로 대응할 수 있어 ESD 보호에 필요한 레이아웃 면적을 줄일 수 있는 ESD 소자 및 그 회로가 제시된다.

Description

정전기 방전 보호 소자 및 그 회로{Device for protecting an electro static discharge and circuit for same}
본 발명은 정전기 방전(electro static discharge: 이하, " ESD"라 함) 보호 소자 및 그 회로에 관한 것으로, 특히 각각의 입출력 셀(또는 입력 셀, 출력 셀)에서 발생할 수 있는 여러가지 모드의 ESD 스트레스 전체에 대해 하나의 ESD 소자가 대응할 수 있어 레이아웃 면적을 줄일 수 있는 ESD 보호 소자 및 그 회로를 제공하는데 있다.
ESD 보호 소자를 각각 입출력 셀(또는 입력 셀, 출력 셀)에 적용하여 ESD 보호 회로를 구성하는 일반적인 방법을 도 1(a) 및 도 1(b)에 도시하였다.
도 1(a)는 일반적인 입출력 셀(또는 입력 셀 및 출력 셀)을 위한 ESD 보호 회로의 구성을 나타낸 것이고, 도 1(b)는 다수의 입출력 셀, 입력 셀 및 출력 셀의 구성을 나타낸 것이다. 각각의 입출력 셀(또는 입력 셀 및 출력 셀)을 구성하는 전극은 전원 패드(11), 접지 패드(12), 입출력 패드(13)로 이루어진다. 그리고, 전원 패드(11)와 접지 패드(12) 사이에 제 1 PMOS 트랜지스터(P11)와 제 1 NMOS 트랜지스터(N11)로 구성된 입력 패드(14)가 접속되는데, 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)의 게이트는 입출력 패드(13)에 접속된다. 또한, 전원 패드(11)와 접지 패드(12) 사이에 제 2 PMOS 트랜지스터(P12)와 제 2 NMOS 트랜지스터(N12)로 구성된 출력 패드(15)가 접속되는데, 제 2 PMOS 트랜지스터(P12)와 제 2 NMOS 트랜지스터(N12)의 드레인은 입출력 패드(13)에 접속된다. 이러한 구성에서 ESD 스트레스 전류(Stress Current)는 3개의 전극중 2개의 전극 사이에 무작위로 흐를 수 있다. 따라서, 개별 입출력 셀의 모든 전극 조합에 대해 발생할 수 있는 ESD 스트레스 타입(Stress Type)은 다음과 같이 6가지 모드(Mode)로 분류할 수 있다.
(1) 접지 패드 : 포지티브, 전원 패드 : 플로팅, 입출력 패드 : 접지
(2) 접지 패드 : 접지, 전원 패드 : 플로팅, 입출력 패드 : 포지티브
(3) 접지 패드 : 플로팅, 전원 패드 : 접지, 입출력 패드 : 포지티브
(4) 접지 패드 : 플로팅, 전원 패드 : 포지티브, 입출력 패드 : 접지
(5) 접지 패드 : 포지티브, 전원 패드 : 접지, 입출력 패드 : 플로팅
(6) 접지 패드 : 접지, 전원 대프 : 포지티브, 입출력 패드 : 플로팅
이외에도 추가적으로 입출력 셀과 입출력 셀 사이에 ESD 스트레스(Stress)가 부가되는 핀투핀 모드(Pin-to-Pin Mode) ESD 스트레스(Stress)가 있다. 따라서 이상적인 ESD 보호 회로는 위에서 나열한 6가지의 ESD 스트레스 모드와 핀투핀 모드(Pin-to-Pin Mode) ESD 스트레스에 대해 모두 보호할 수 있어야 한다. 현재까지 이루어진 가장 일반적인 ESD 보호 회로의 구성은 도 1(a)에 도시된 바와 같이 각각의 전극 조합에 대해 3개의 개별적인 ESD 보호 소자를 설치하는 방식이다. 즉, 전원 패드(11)와 입출력 패드(13) 사이에 이들의 ESD를 보호하기 위한 제 1 ESD 보호 소자(16)가 접속되고, 접지 패드(12)와 입출력 패드(13) 사이에 이들의 ESD를 보호하기 위한 제 2 ESD 보호 소자(17)가 접속되며, 전원 패드(11)와 접지 패드(12) 사이에 이들의 ESD를 보호하기 위한 제 3 ESD 보호 소자(18)가 접속되도록 한다.
이와 같은 방식은 입출력 셀 전체에 대해 비교적 안정적인 ESD 보호를 구현할 수 있는 장점이 있지만, 1개의 입출력 셀에 대하여 각각 2개의 ESD 보호 소자를 따로 설치해야 한다. 또한, 전원 패드와 접지 패드 사이에 추가로 ESD 보호 소자, 예를들어 파워 클램프(Power Clamp)를 설치해야 하기 때문에 레이아웃 면적을 많이 소모하는 문제점이 있다. 뿐만 아니라 전원 패드와 접지 패드 사이에 설치하는 파워 클램프(Power Clamp)의 배치가 적절하지 않을 경우에는 두 패드 사이에 가해지는 ESD 스트레스가 코어 회로(Core Circuit)로 유입되어 코어 회로에 문제를 유발시킬 수 있는 위험성이 있다.
따라서 기존의 ESD 보호 구조가 가지고 있는 문제점을 개선하기 위해 개발할 필요가 있는 ESD 보호 소자 및 ESD 보호 구조가 갖추어야 할 조건을 구체적으로 나열하면 다음과 같다.
(1) 각각의 입출력 셀에서 발생 가능한 6가지 ESD 스트레스 모드에 대하여 1개의 단일 ESD 보호 소자가 보호할 수 있어야 한다. 특히 파워 클램프를 따로 배치하지 않아도 전원 패드와 접지 패드 사이의 ESD 보호를 단일 ESD 보호 소자 내에서 자체적으로 해결할 수 있어야 한다.
(2) 6가지 ESD 스트레스 모드 각각에 대응하는 ESD 보호 소자의 전류 면제 레벨(Current Immunity Level)이 충분히 높아야 한다.
(3) 6가지 ESD 스트레스 모드 각각에 대해 입출력 셀의 출력 버퍼와 입력 버퍼를 효율적으로 보호할 수 있어야 한다. 이를 위해서 ESD 보호 소자의 트리거링 전압(Triggering Voltage)은 해당 ESD 스트레스 모드에서 각각 출력 버퍼의 PMOS 트랜지스터 및 NMOS 트랜지스터의 BJT 트리거링 전압(Triggering Voltage)과 유사해야 하며, 또한 ESD 스트레스 전압을 게이트 산화막 파괴 전압(Breakdown Voltage) 이하로 줄일 수 있어야 한다.
(4) 추가적으로 입출력 셀과 입출력 셀 사이에 ESD 스트레스가 부가되는 핀투핀 모드(Pin-to-Pin Mode) ESD 스트레스에 대해서도 코어 회로(Core Circuit), 출력 버퍼, 입력 버퍼를 효율적으로 보호할 수 있어야 한다.
따라서, 본 발명의 목적은 각각의 입출력 셀(또는 입력 셀, 출력 셀)에서 발생할 수 있는 여러가지 모드의 ESD 스트레스 전체에 대해 하나가 대응할 수 있어 레이아웃 면적을 줄일 수 있는 ESD 보호 소자 및 그 회로를 제공하는데 있다.
본 발명의 다른 목적은 ESD 스트레스 모드 각각에 대해 입출력 셀의 출력 버퍼와 입력 버퍼를 효율적으로 보호할 수 있는 ESD 보호 소자 및 그 회로를 제공하는데 있다.
본 발명의 또다른 목적은 핀투핀 모드 ESD 스트레스에 대해서도 코어 회로, 출력 버퍼, 입력 버퍼를 효율적으로 보호할 수 있는 ESD 보호 소자 및 그 회로를 제공하는데 있다.
본 발명에 따른 ESD 보호 소자는 반도체 기판상에 형성된 제 1 내지 제 3 웰과, 상기 제 1 웰상의 소정 영역에 형성된 웰 픽업 영역, 소오스 영역, 이중 확산 드레인 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 1 소자와, 상기 제 2 웰상의 소정 영역에 형성된 소오스 영역, 이중 확산 드레인 영역, 제 1 활성 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 2 소자와, 상기 제 3 웰상에 형성된 제 2 활성 영역을 포함하되, 상기 제 1 소자의 게이트, 소오스 영역 및 웰 픽업 영역은 접지 패드에 연결되고, 상기 제 1 소자의 드레인, 상기 제 2 소자의 소오스 및 게이트는 전원 패드에 연결되며, 상기 제 2 소자의 드레인, 상기 제 1 활성 영역 및 제 2 활성 영역은 입출력 패드에 연결된다.
상기 제 1 소자는 상기 반도체 기판상의 소정 영역에 형성된 다수의 소자 분리막과, 상기 제 1 웰이 형성된 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 소자 분리막과 소자 분리막 사이의 상기 제 1 웰상에 형성된 웰 픽업 영역과, 상기 소자 분리막과 상기 게이트 사이의 상기 제 1 웰상에 형성된 소오스 활성 영역과, 상기 게이트와 상기 소자 분리막 사이의 상기 제 1 웰 및 상기 제 2 웰상에 중첩되어 형성된 드레인 표류 영역과, 상기 드레인 표류 영역내의 소정 영역에 형성된 드레인 활성 영역을 포함한다.
상기 제 2 소자는 상기 반도체 기판상의 소정 영역에 형성된 다수의 소자 분리막과, 상기 제 2 웰이 형성된 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 소자 분리막과 상기 게이트 사이의 상기 제 2 웰상에 형성된 소오스 활성 영역과, 상기 게이트와 상기 소자 분리막 사이의 상기 제 2 웰에 형성된 드레인 표류 영역과, 상기 드레인 표류 영역 내의 소정 영역에 형성된 드레인 활성 영역과, 상기 드레인 표류 영역 내의 소정 영역에 형성된 제 1 활성 영역을 포함한다.
한편, 본 발명의 일 실시 예에 따른 ESD 회로는 전원 패드와 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 입력 버퍼와, 상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함한다.
본 발명의 다른 실시 예에 따른 ESD 회로는 상기 전원 패드와 상기 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 출력 버퍼와, 상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함한다.
본 발명의 또다른 실시 예에 따른 ESD 회로는 전원 패드와 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 입력 버퍼와, 상기 전원 패드와 상기 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 출력 버퍼와, 상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2(a)는 본 발명에 따른 입출력 셀(또는 입력 셀 및 출력 셀)을 위한 ESD 보호 회로의 구성을 나타낸 것이고, 도 2(b)는 다수의 입출력 셀, 입력 셀 및 출력 셀에 대한 ESD 보호 회로의 구성을 나타낸 것이다.
도 2(a)를 참조하면, 전원 패드(21)와 접지 패드(22) 사이에 제 1 PMOS 트랜지스터(P21)와 제 1 NMOS 트랜지스터(N21)로 구성된 입력 패드(24)가 접속되는데, 제 1 PMOS 트랜지스터(P21)와 제 1 NMOS 트랜지스터(N21)는 게이트가 입출력 패드(23)에 접속된다. 그리고, 전원 패드(21)와 접지 패드(22) 사이에 제 2 PMOS 트랜지스터(P22)와 제 2 NMOS 트랜지스터(N22)로 구성된 출력 패드(25)가 접속되는데, 제 2 PMOS 트랜지스터(P22)와 제 2 NMOS 트랜지스터(N22)는 드레인이 입출력 패드(23)에 접속된다. 그리고, 전원 패드(21), 접지 패드(22) 및 입출력 패드(23)의 접속점에 이들 세 패드 사이의 ESD를 보호하기 위한 ESD 보호 소자(26)가 접속된다.
상기한 바와 같이 구성되는 본 발명에 따른 ESD 보호 소자는 각각의 입출력 셀(또는 입력 셀, 출력 셀)에서 발생할 수 있는 6가지 모드의 ESD 스트레스 전체에 대하여 1개의 단일 ESD 보호 소자가 대응하는 방식이다. 이와 같은 방식을 채택하면, 1개의 입출력 셀에 대해 각각 1개의 ESD 보호 소자만 설치하면 되고, 전원 패드와 접지 패드 사이에 추가로 파워 클램프를 설치할 필요가 없기 때문에 기존의 방식에 비해 레이아웃 면적을 줄일 수 있다. 또한, 결과적으로 전원 패드와 접지 패드 사이의 파워 클램프는 각각의 입출력 셀에 균일하게 배치되기 때문에 두 패드 사이에 가해지는 ESD 스트레스가 파워 클램프의 배치상의 문제점으로 인해 코어 회로에 유입되어 문제를 일으킬 수 있는 위험성을 원천적으로 차단할 수 있다.
고전압에서 동작하는 트랜지스터의 기본적인 구조를 도 3(a) 및 도 3(b)에 도시하였다. 고전압에서 동작하는 반도체 소자가 갖추어야 할 기본적인 특성중의 하나는 접합 파괴 전압(Junction Breakdown Voltage)이 동작 전압보다 높아야 한다는 조건이다. 이와 같은 특성을 만족시키기 위해서는 이중으로 불순물을 확산시킨 드레인(Drain)을 채용한 트랜지스터, 소위 이중 확산 드레인(Double Diffused Drain; 이하 "DDD"라 함) 트랜지스터를 사용한다. 도 3(a) 및 도 3(b)는 고전압에서 동작하는 DDDNMOS 트랜지스터 및 DDDPMOS 트랜지스터의 단면도이다.
도 3(a)를 참조하면, P형 반도체 기판(201)상의 소정 영역에 다수의 소자 분리막(202)이 형성되고, 반도체 기판(201)에 불순물 이온 주입 공정에 의해 웰(203)이 형성된다. 그리고, 반도체 기판(201) 상부의 소정 영역에 게이트(204)가 형성된다. 소자 분리막(202) 사이의 소정 영역에 P형 불순물 이온 주입 공정에 의해 웰 픽업 영역(205)이 형성되고, 소자 분리막(202)과 게이트(204) 사이의 반도체 기판(201)상에 N형 불순물 이온 주입 공정에 의해 소오스 활성 영역(Source Active Area)(206)이 형성된다. 또한, 게이트(204)와 소자 분리막(202) 사이의 반도체 기판(201) 상에 저농도 N형 불순물 이온 주입에 의해 드레인 표류 영역(Drain Drift Area)(207)이 형성되고, 고농도 N형 불순물 이온 주입에 의해 드레인 활성 영역(Drain Active Area)(208)이 드레인 표류 영역(207)내에 형성된다.
도 3(b)를 참조하면, P형 반도체 기판(301)상의 소정 영역에 다수의 소자 분리막(302)이 형성되고, 반도체 기판(301)에 불순물 이온 주입 공정에 의해 웰(303)이 형성된다. 그리고, 반도체 기판(301) 상부의 소정 영역에 게이트(304)가 형성된다. 소자 분리막(302) 사이의 소정 영역에 N형 불순물 이온 주입 공정에 의해 웰 픽업 영역(305)이 형성되고, 소자 분리막(302)과 게이트(304) 사이의 반도체 기판(301)상에 P형 불순물 이온 주입 공정에 의해 소오스 활성 영역(306)이 형성된다. 또한, 게이트(304)와 소자 분리막(302) 사이의 반도체 기판(301) 상에 저농도 P형 불순물 이온 주입에 의해 드레인 표류 영역(307)이 형성되고, 고농도 P형 불순물 이온 주입에 의해 드레인 활성 영역(308)가 드레인 표류 영역(307)내에 형성된다.
상기에서 DDD 트랜지스터 구조를 형성하기 위해서는 드레인을 형성하기 위한 이온 주입 공정을 이중으로 실시하되, 드레인 활성 영역(208 및 308)은 충분히 높은 농도, 예를들어 1015∼1016㎝-3로 불순물을 주입하여 형성하고, 드레인 표류 영역(207 및 307)은 상대적으로 낮은 농도, 예를들어 1013㎝-3로 불순물을 주입하여 형성한다. 대부분의 경우 소오스 활성 영역(206 및 306)은 드레인 활성 영역(208 및 308)과 동시에 이온 주입 공정을 실시하기 때문에 소오스 활성 영역(206 및 306)의 불순물 농도는 드레인 활성 영역(208 및 308)의 불순물 농도와 동일하다. 채널(Channel)을 형성하는 웰(203 및 303)은 드레인 표류 영역(207 및 307)보다 낮은 농도, 예를들어 1012㎝-3로 불순물을 주입하여 형성한다. 접합 파괴 전압(Junction Breakdown Voltage)은 전기적으로 서로 반대되는 극성을 갖고 만나는 두 영역의 불순물 농도에 의해 결정된다. 따라서, DDDNMOS 트랜지스터의 접합 파괴 전압은 드레인 표류 영역(207)과 웰(203)에 주입되는 불순물 농도에 의해 결정되고, DDDPMOS 트랜지스터의 접합 파괴 전압은 드레인 표류 영역(307)과 웰(303)에 주입되는 불순물 농도에 의해 결정된다. 일반적으로 전기적으로 서로 반대되는 극성을 갖고 만나는 두 영역의 불순물 농도가 낮을수록 접합 파괴 전압은 높아지는 경향이 있다. 따라서, DDD 구조를 채용하면 웰(203 및 303)과 접촉하는 드레인 표류 영역(207 및 307)의 불순물 농도를 충분히 낮출 수 있기 때문에 원하는 만큼 높은 접합 파괴 전압을 구현할 수 있다.
이러한 DDDMOS 트랜지스터를 응용하여 각각의 입출력 셀(또는 입력 셀 및 출력 셀)에서 발생할 수 있는 6가지 모드의 ESD 스트레스 전체에 대해 대응할 수 있는 단일 ESD 보호 소자, 즉 고전압에서 동작하는 멀티 모드(Multi-Mode) ESD 소자를 도 4에 도시하였다.
도 4를 참조하면, 반도체 기판(401)상의 소정 영역에 소자 분리막(402)을 형성하여 NMOS 트랜지스터와 PMOS 트랜지스터 영역, 그리고 이들 각 영역에 형성될 소정의 구조 영역을 확정한다. P형 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역에 제 1 웰(403)을 형성하고, N형 불순물 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역에 제 2 웰(404)을 형성한다. 그리고, P형 불순물 이온 주입 공정을 실시하여 추가적인 제 3 웰(405)을 형성한다. 여기서, 제 1 웰(403)과 제 3 웰(405)는 동일 공정으로 형성할 수 있으며, 제 2 웰(404)은 NMOS 트랜지스터 영역에 일부 중첩되도록 형성한다. NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역의 반도체 기판(401) 상부의 소정 영역에 게이트(406 및 407)를 각각 형성한다. P형 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역의 소자 분리막(402) 사이에 웰 픽업 영역(408)을 형성한다. N형 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역의 소자 분리막(402)과 게이트(406) 사이에 소오스 활성 영역(409)을 형성한다. N형 저농도 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역의 게이트(406)와 소자 분리막(402) 사이에 드레인 표류 영역(410)을 형성하고, N형 고농도 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역의 드레인 표류 영역(410)내에 드레인 활성 영역(411)을 형성한다. 여기서, NMOS 트랜지스터 영역에 일부 중첩되도록 PMOS 트랜지스터 영역의 제 2 웰(404)이 형성되기 때문에 드레인 표류 영역(410)은 제 1 웰(403) 및 제 2 웰(404)에 걸쳐 형성한다.
P형 불순물 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역의 소자 분리막(402)과 게이트(407) 사이에 소오스 활성 영역(412)을 형성한다. P형 저농도 불순물 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역의 게이트(407)와 소자 분리막(402) 사이에 드레인 표류 영역(413)을 형성하고, P형 고농도 불순물 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역의 드레인 표류 영역(413) 내에 드레인 활성 영역(414)을 형성한다. 또한, N형 고농도 불순물 이온 주입 공정을 실시하여 PMOS 트랜지스터 영역의 드레인 표류 영역(413) 내에 드레인 활성 영역(414)과 중첩되지 않도록 제 1 활성 영역(415)을 형성한다.
그리고, 제 3 웰(405) 내에 N형 저농도 불순물 이온 주입 공정을 실시하여 표류 영역(416)을 형성하고, N형 고농도 불순물 이온 주입 공정을 실시하여 표류 영역(416)내에 제 2 활성 영역(417)을 형성한다.
상기와 같이 구성된 본 발명에 따른 멀티 모드 ESD 보호 소자는 DDDNMOS 트랜지스터의 게이트(406), 소오스 활성 영역(409) 및 웰 픽업 영역(408)을 접지 패드(Vss)와 연결한다. 그리고, DDDNMOS 트랜지스터의 드레인 활성 영역(411), DDDPMOS 트랜지스터의 소오스 활성 영역(412) 및 게이트(407)는 전원 패드(Vdd)에 연결한다. 또한, DDDPMOS 트랜지스터의 드레인 활성 영역(414), 제 1 활성 영역(415) 및 제 2 활성 영역(417)은 입출력 패드(I/O)에 연결한다.
상기와 같이 구성된 고전압에서 동작하는 멀티 모드 ESD 보호 소자는 각각의 입출력 셀에 대해 발생할 수 있는 6가지 모드의 ESD 스트레스에 대한 보호를 동시에 구현할 수 있다. 특히, DDD 트랜지스터를 응용하여 형성함으로써 높은 접합 파괴 전압을 구현할 수 있기 때문에 고전압에서 동작되는 입출력 셀의 ESD 보호 소자로 적용할 수 있다. 각각의 6가지의 ESD 스트레스 모드에 대하여 본 발명에서 제안한 소자가 동작하는 원리를 도 5(a) 내지 도 5(f)를 이용하여 설명하면 다음과 같다.
도 5(a)를 참조하면, ESD 스트레스의 극성(Polarity)이 접지 패드(Vss)는 포지티브, 전원 패드(Vdd)는 플로팅(Floating), 입출력 패드(I/O)는 접지일 경우에는 접지 패드(Vss)과 입출력 패드(I/O) 사이, 즉 제 1 웰(401)과 제 2 활성 영역(417) 사이의 정바이어스 다이오드(Forward Biased Diode)가 동작하여 ESD 스트레스에 대응한다. 일반적으로 접지 패드(Vss)가 입출력 패드(I/O)에 비해 높은 전압을 유지하는 것은 모두 비정상적인 동작 상태, 즉 노이즈 신호(Noise Signal)이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 제 1 웰(401)과 제 2 활성 영역(417) 사이의 정바이어스 다이오드(Forward Biased Diode)의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에 접지 패드(Vss)가 입출력 패드(I/O)에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
도 5(b)를 참조하면, ESD 스트레스의 극성이 접지 패드(Vss)는 접지, 전원 패드(Vdd)는 플로팅, 입출력 패드(I/O)는 포지티브인 경우 입출력 패드(I/O)와 접지 패드(Vss) 사이에 측면(Lateral) NPN BJT와 수직(Vertical) PNP BJT가 상호 결합한 SCR이 동작하여 ESD 스트레스에 대응한다. 이때 수직(Lateral) NPN BJT의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)은 드레인 표류 영역(410) 및 제 1 웰(403)의 측면 파괴 전압(Lateral Breakdown Voltage)에 의해 결정된다. 또한, 수직(Vertical) PNP BJT의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)은 드레인 표류 영역(413) 및 제 2 웰(404)의 수직 파괴 전압(Vertical Breakdown Voltage)에 의해 결정된다. 그런데, 일반적으로 표류 영역의 이온 주입 공정과 웰의 이온 주입 공정을 적절히 조절하면 드레인 표류 영역(410) 및 제 1 웰(403)의 측면 파괴 전압(Lateral Breakdown Voltage)이 드레인 표류 영역(413) 및 제 2 웰(404)의 수직 파괴 전압(Vertical Breakdown Voltage)에 비해 작게 만들 수 있다. 한편, 드레인 표류 영역(410) 및 제 1 웰(403)의 측면 파괴 전압(Lateral Breakdown Voltage)은 NMOS 트랜지스터 출력 드라이버(Output Driver)의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)과 동일하다. 따라서, ESD 스트레스의 극성이 접지 패드(Vss)는 접지 상태, 전원 패드(Vdd)는 플로팅, 입출력 패드(I/O)는 포지티브 전압인 경우에 동작하는 ESD 보호 소자의 트리거링 전압(Triggering Voltage)은 가장 취약한 NMOS 트랜지스터 출력 드라이버(Output Driver)의 BJT 트리거링 전압(Triggering Voltage)과 유사하게 만들 수 있기 때문에 NMOS 트랜지스터 출력 드라이버를 효과적으로 보호할 수 있다.
도 5(c)를 참조하면, ESD 스트레스의 극성(Polarity)이 접지 패드(Vss)는 플로팅, 전원 패드(Vdd)는 접지, 입출력 패드(I/O)는 포지티브인 경우 입출력 패드(I/O)와 전원 패드(Vdd) 사이, 즉 드레인 활성 영역(414)과 제 2 웰(404) 사이에 정바이어스 다이오드(Forward Biased Diode)가 동작하여 ESD 스트레스에 대응한다. 일반적으로 입출력 패드(I/O)가 전원 패드(Vdd)에 비해 높은 전압을 유지하는 것은 모두 비정상적인 동작 상태, 즉 노이즈 신호(Noise Signal)이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 정바이어스 다이오드의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에 입출력 패드(I/O)가 전원 패드(Vdd)에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
도 5(d)를 참조하면, ESD 스트레스의 극성(Polarity)이 접지 패드(Vss)는 플로팅, 전원 패드(Vdd)는 포지티브, 입출력 패드(I/O)는 접지일 경우 전원 패드(Vdd)와 입출력 패드(I/O) 사이에 측면(Lateral) PNP BJT와 수직(Vertical) NPN BJT가 상호 결합한 SCR이 동작하여 ESD 스트레스에 대응한다. 이때 수직(Lateral) PNP BJT의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)은 드레인 표류 영역(413) 및 제 2 웰(404)의 측면 파괴 전압(Lateral Breakdown Voltage)에 의해 결정된다. 또한, 수직(Vertical) NPN BJT의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)은 드레인 표류 영역(413) 및 제 2 웰(404)의 수직 파괴 전압(Vertical Breakdown Voltage)에 의해 결정된다. 그런데, 드레인 표류 영역(413) 및 제 2 웰(404)의 측면 파괴 전압(Lateral Breakdown Voltage)이 드레인 표류 영역(413) 및 제 2 웰(404)의 수직 파괴 전압(Vertical Breakdown Voltage)에 비해 작다. 한편, 드레인 표류 영역(413) 및 제 2 웰(404)의 측면 파괴 전압(Lateral Breakdown Voltage)은 PMOS 트랜지스터 출력 드라이버(Output Driver)의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)과 동일하다. 따라서, ESD 스트레스의 극성이 접지 패드(Vss)는 플로팅, 전원 패드(Vdd)는 포지티브, 입출력 패드(I/O)는 접지인 경우에 동작하는 ESD 보호 소자의 트리거링 전압(Triggering Voltage)은 동일한 극성의 ESD 스트레스하에서 가장 취약한 PMOS 트랜지스터 출력 드라이버(Output Driver)의 BJT 트리거링 전압(Triggering Voltage)과 동일하게 만들 수 있기 때문에 PMOS 트랜지스터 출력 드라이버를 효과적으로 보호할 수 있다.
도 5(e)를 참조하면, ESD 스트레스의 극성(Polarity)이 접지 패드(Vss)는 포지티브, 전원 패드(Vdd)는 접지, 입출력 패드(I/O)는 플로팅일 경우 접지 패드(Vss)와 전원 패드(Vdd) 사이, 즉 제 1 웰(401)과 드레인 활성 영역(411) 사이에 정바이어스 다이오드(Forward Biased Diode)가 동작하여 ESD 스트레스에 대응한다. 일반적으로 접지 패드(Vss)가 전원 패드(Vdd)에 비해 높은 전압을 유지하는 것은 모두 비정상적인 동작 상태, 즉 노이즈 신호(Noise Signal)이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 제 1 웰(401)과 드레인 활성 영역(411) 사이에 정바이어스 다이오드(Forward Biased Diode)의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에 접지 패드(Vss)가 전원 패드(Vdd)에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
도 5(f)를 참조하면, ESD 스트레스의 극성(Polarity)이 접지 패드(Vss)에 접지, 전원 패드(Vdd)에 포지티브, 입출력 패드(I/O)가 플로팅일 경우 전원 패드(Vdd) 접지 패드(Vss) 사이에 측면(Lateral) NPN BJT와 수직(Vertical) PNP BJT가 상호 결합한 SCR이 동작하여 ESD 스트레스에 대응한다. 이때, 측면(Lateral) NPN BJT와 수직(Vertical) PNP BJT의 애벌런치 파괴 전압(Avalanche Breakdown Voltage)은 드레인 표류 영역(410) 및 제 1 웰(403)의 측면 접합 파괴 전압(Lateral Junction Breakdown Voltage)에 의해 결정된다.
도 6(a) 내지 도 6(c)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 각각의 ESD 스트레스 모드에 대한 I-V 특성 그래프를 나타내었다.
도 6(a)를 참조하면, 접지 패드(Vss)는 포지티브, 전원 패드(Vdd)는 플로팅, 입출력 패드(I/O)는 접지인 경우, 접지 패드(Vss)는 플로팅, 전원 패드(Vdd)는 접지, 입출력 패드(I/O)는 포지티브인 경우, 그리고 접지 패드(Vss)는 포지티브, 전원 패드(Vdd)는 접지, 입출력 패드(I/O)는 플로팅인 경우에 대해서는 정방향 다이오드 특성을 나타낸다.
도 6(b)를 참조하면, 접지 패드(Vss)는 접지, 전원 패드(Vdd)는 플로팅, 입출력 패드(I/O)는 포지티브인 경우, 그리고 접지 패드(Vss)는 접지, 전원 패드(Vdd)는 포지티브, 입출력 패드(I/O)는 플로팅인 경우에 대해서는 동작 전압이 NMOS 트랜지스터와 동일한 SCR의 특성을 나타낸다.
도 6(c)를 참조하면, 접지 패드(Vss)는 플로팅, 전원 패드(Vdd)는 포지티브, 입출력 패드(I/O)는 접지인 경우에 대해서는 동작 전압이 PMOS 트랜지스터와 동일한 SCR의 특성을 나타낸다.
정바이어스 다이오드와 SCR은 모두 높은 전류 면제 레벨(Current Immunity Level)을 나타내기 때문에 본 발명에 따른 ESD 소자를 사용하면 6가지의 ESD 스트레스 모드에 대해 레이아웃 면적을 작게 소모하면서도 높은 레벨의 ESD 스트레스까지 대응할 수 있다. 특히 전원 패드(Vdd)와 접지 패드(Vss) 사이에 걸리는 ESD 스트레스도 단일 ESD 보호 소자 내에서 자체적으로 보호함을 알 수 있다. 또한, 각각의 ESD 스트레스 모드에 대응하는 ESD 보호 소자의 트리거링 전압(Triggering Voltage)은 해당 ESD 스트레스 모드에서 각각 출력 버퍼의 NMOS 트랜지스터 및 PMOS 트랜지스터의 BJT 트리거링 전압과 동일하기 때문에 출력 버퍼를 효율적으로 보호할 수 있다. 뿐만 아니라 모든 모드의 ESD 스트레스에 대해 ESD 스트레스 전압을 게이트 산화막 파괴 전압 이하로 줄일 수 있기 때문에 입력 버퍼 역시 효율적으로 보호할 수 있음을 알 수 있다.
도 7(a) 및 도 7(b)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 ESD 스트레스에 대응하는 능력을 높이기 위한 멀티 핑거(Finger) 구조를 나타낸 것이다. 입출력 패드(I/O)에 연결된 드레인 활성 영역과 접지 패드(Vss)에 연결된 웰 픽업 영역을 기준으로 하여 대칭적인 형태로 순차적으로 확대하면 2-핑거(도 7(a)), 4-핑거(도 7(b)), 6-핑거, 8-핑거와 같은 멀티 핑거 구조를 구성할 수 있다.
상기에서 설명된 본 발명의 실시 예에서는 접지 패드에 연결되는 DDDNMOS 트랜지스터의 웰 픽업 영역(408) 및 소오스 활성 영역(409)과 전원 패드에 연결되는 DDDNMOS 트랜지스터의 드레인 활성 영역(411) 및 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 소자 분리막(402)에 의해 분리되고, 입출력 패드에 연결되는 드레인 활성 영역(414)과 제 1 활성 영역(415)이 서로 접촉한 경우에 대하여 동작 원리 및 그 적용 방법을 설명하였다. 그러나, 본 발명에서 제시한 발명의 동작 원리 및 그 적용 방법은 드레인 활성 영역(414)과 제 1 활성 영역(415)의 분리 또는 접촉 여부와 소자 분리막의 존재 여부에 따라 달라지지 않는다. 따라서, 각 패드에 연결되는 드레인 활성 영역(414)과 제 1 활성 영역(415)의 구성 방법은 도 8(a) 내지 도 8(f)에서 제시하는 방식을 각각 독립적으로 적용할 수 있고, 웰 픽업 영역(408)과 소오스 활성 영역(409)의 구성 방법은 도 8(g) 내지 도 8(j)에서 제시하는 방식을 각각 독립적으로 적용할 수 있으며, DDDNMOS 트랜지스터의 드레인 활성 영역(411)과 DDDPMOS 트랜지스터의 소오스 활성 영역(412)의 구성 방법은 도 8(j) 내지 도 8(l)에서 제시하는 방식을 각각 독립적으로 적용할 수 있다.
도 8(a)는 제 2 웰(404)와 제 3 웰(405)이 소자 분리막(402)에 의해 분리되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 8(b)는 제 2 웰(404)와 제 3 웰(405)이 소자 분리막(402)에 의해 분리되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 8(c)는 제 2 웰(404)와 제 3 웰(405)이 소자 분리막(402)에 의해 분리되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 접촉된 실시 예를 나타낸 것이다.
도 8(d)는 제 2 웰(404)와 제 3 웰(405)이 접촉되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 8(e)는 제 2 웰(404)와 제 3 웰(405)이 접촉되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 8(f)는 제 2 웰(404)와 제 3 웰(405)이 접촉되고, DDDPMOS 트랜지스터의 드레인 표류 영역(413)내에 형성된 드레인 활성 영역(414)과 제 1 활성 영역(415)이 접촉된 실시 예를 나타낸 것이다.
도 8(g)는 DDDNMOS 트랜지스터의 웰 픽업 영역(408)과 소오스 활성 영역(409)이 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 8(h)는 DDDNMOS 트랜지스터의 웰 픽업 영역(408)과 소오스 활성 영역(409)이 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 8(i)는 DDDNMOS 트랜지스터의 웰 픽업 영역(408)과 소오스 활성 영역(409)이 접촉된 실시 예를 나타낸 것이다.
도 8(j)는 DDDNMOS 트랜지스터의 드레인 표류 영역(410) 및 드레인 활성 영역(411)이 DDDPMOS 트랜지스터의 소오스 활성 영역(412)과 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 8(k)는 DDDNMOS 트랜지스터의 드레인 표류 영역(410) 및 드레인 활성 영역(411)이 DDDPMOS 트랜지스터의 소오스 활성 영역(412)과 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 8(l)은 DDDNMOS 트랜지스터의 드레인 활성 영역(411)이 DDDPMOS 트랜지스터의 소오스 활성 영역(412)과 접촉된 실시 예를 나타낸 것이다.
도 8(m)은 입출력 패드(I/O)의 연결 방식으로 도 8(c)에 도시된 실시 예를 이용하고, 접지 패드(Vss)의 연결 방식으로 도 8(i)에 도시된 실시 예를 이용하며, 전원 패드(Vdd)의 연결 방식으로 도 8(l)에 도시된 실시 예를 이용하여 멀티 모드 ESD 소자를 구성한 경우를 나타낸 것이다.
또한, 상기의 실시 예에서는 DDDNMOS 트랜지스터의 소오스 영역(409)과 DDDPMOS 트랜지스터의 소오스 영역(412)이 각각 표류 영역내에 형성되지 않는 구조, 즉 단일 구조(Uni-Structure)를 예로 들어 동작 원리 및 그 적용 방법을 설명하였다. 그러나, 본 발명에서 제시한 동작 원리 및 그 적용 방법은 도 9(a) 내지 도 9(c)에 도시된 바와 같이 DDDNMOS 트랜지스터의 소오스 활성 영역(409)이 저농도 N형 표류 영역(420)내에 형성되거나, 도 9(d) 내지 도 9(f)에 도시된 바와 같이 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 저농도 P형 표류 영역(421)내에 형성되는 구조에 대해서도 동일하게 적용된다.
도 9(a)는 DDDNMOS 트랜지스터의 소오스 활성 영역(409)이 표류 영역(420)내에 형성되고, 웰 픽업 영역(408)과 표류 영역(420)내의 소오스 활성 영역(409)이 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 9(b)는 DDDNMOS 트랜지스터의 소오스 활성 영역(409)이 표류 영역(420)내에 형성되고, 웰 픽업 영역(408)과 표류 영역(420)내의 소오스 영역(409)이 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 9(c)는 DDDNMOS 트랜지스터의 소오스 활성 영역(409)이 표류 영역(420)내에 형성되고, 웰 픽업 영역(408)이 소오스 활성 영역(409)과 접촉된 실시 예를 나타낸 것이다.
도 9(d)는 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 표류 영역(421)내에 형성되고, DDDNMOS 트랜지스터의 표류 영역(410)과 DDDPMOS 트랜지스터의 표류 영역(421)이 소자 분리막(402)에 의해 분리된 실시 예를 나타낸 것이다.
도 9(e)는 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 표류 영역(421)내에 형성되고, DDDNMOS 트랜지스터의 표류 영역(410)과 DDDPMOS 트랜지스터의 표류 영역(421)이 소정 간격 이격되어 분리된 실시 예를 나타낸 것이다.
도 9(f)는 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 표류 영역(421)내에 형성되고, DDDNMOS 트랜지스터의 표류 영역(410)과 DDDPMOS 트랜지스터의 표류 영역(421)이 접촉되어 DDDNMOS 트랜지스터의 드레인 활성 영역(411)과 DDDPMOS 트랜지스터의 소오스 활성 영역(412)이 접촉된 실시 예를 나타낸 것이다.
도 9(g)는 접지 패드(Vss)의 연결 방식으로 도 9(a)에 도시된 방식을 이용하고, 전원 패드(Vdd)의 연결 방식으로 도 9(d)에 도시된 방식을 이용하여 멀티 모드 ESD 소자를 구성한 경우를 나타낸 것이다.
한편, 본 발명의 실시 예에서는 DDDMOS 트랜지스터중에서 특히 드레인 영역이 게이트 끝과 떨어져 있는 구조, 즉 확장 드레인(Extended Drain) MOS 트랜지스터 구조의 동작 원리 및 그 적용 방법을 설명하였다. 그러나, 본 발명의 실시 예로서 제시한 동작 원리 및 그 적용 방법은 DDDMOS 트랜지스터의 모든 구조에 대해서도 동일하게 적용된다. 예를들어 DDDMOS 트랜지스터 구조중에서 도 10(a)에 도시된 바와 같이 드레인 영역이 게이트 끝과 접촉된 구조 또는 도 10(b)에 도시된 바와 같이 게이트 하부에 소자 분리막을 삽입한 구조에 대해서도 동일하게 적용된다.
도 10(a)는 DDDNMOS 트랜지스터 및 DDDPMOS 트랜지스터의 드레인 활성 영역(411 및 414)이 게이트(406 및 407))의 끝과 접촉되어 형성된 멀티 모드 ESD 소자를 나타낸 것이다.
도 10(b)는 DDDNMOS 트랜지스터 및 DDDPMOS 트랜지스터의 게이트(406 및 407) 하부의 드레인 표류 영역(410 및 413)내에 소자 분리막(402)을 형성한 멀티 모드 ESD 소자를 나타낸 것이다.
상술한 바와 같이 본 발명에 따른 고전압에서 동작하는 DDDNMOS 트랜지스터 및 DDDPMOS 트랜지스터를 이용하여 멀티 모드 ESD 소자를 구성할 경우 다음과 같은 효과를 얻을 수 있다.
1) 각각의 입출력 셀에서 발생할 수 있는 6가지 모드의 ESD 스트레스에 대해 단일 ESD 보호 소자로 대응할 수 있다. 따라서, ESD 보호에 필요한 레이아웃 면적을 줄일 수 있다.
2) 전원 패드와 접지 패드에 가해지는 ESD 스트레스 역시 단일 ESD 보호 소자가 자체적으로 보호할 수 있다. 따라서, 파워 클램프(Power Clamp)의 배치가 적절하지 못할 경우 전원 패드와 접지 패드 사이에 가해지는 ESD 스트레스가 코어 회로(Core Circuit)로 유입되어 코어 회로에 문제를 유발시키는 위험성을 원천적으로 차단할 수 있다.
3) 6가지 모드의 ESD 보호에 대해 본 발명에서 제안한 고전압에서 동작하는 DDDNMOS 트랜지스터 및 DDDPMOS 트랜지스터는 정바이어스 다이오드(Forward Biased Diode)와 SCR 소자의 형태로 동작하는데, 정바이어스 다이오드와 SCR 모두 높은 전류 면제 레벨(Current Immunity Level)을 나타낸다. 따라서, 본 발명에서 제안한 소자를 이용하면 ESD 보호 소자를 배치하기 위한 레이아웃 면적을 적게 소모하면서도 높은 레벨의 ESD 스트레스까지 대응할 수 있다.
4) 본 발명에서 제안하는 ESD 보호 소자의 트리거링 전압(Triggering Voltage)은 해당 ESD 스트레스 모드에서 각각 출력 버퍼의 NMOS 트랜지스터 및 PMOS 트랜지스터의 BJT 트리거링 전압(Triggering Voltage)과 동일하기 때문에 출력 버퍼를 효율적으로 보호할 수 있다.
5) 모든 모드의 ESD 스트레스에 대하여 ESD 스트레스 전압(Stress Voltage)을 게이트 산화막 파괴 전압 이하로 줄일 수 있기 때문에 입력 버퍼 역시 효율적으로 보호할 수 있다.
6) 입출력 셀과 입출력 셀 사이에 ESD 스트레스가 가해지는 핀투핀(Pin-to-Pin) 모드 ESD 스트레스에 대해서도 코어 회로, 출력 버퍼, 입력 버퍼를 효율적으로 보호할 수 있다. 즉, 3가지 ESD 스트레스 모드에 대해 동작하는 정방향 다이오드 경로(Forward Diode Path)를 따라 ESD 스트레스 전류가 입출력 셀과 입출력 셀 사이로 원활하게 바이패스되기 때문에 코어 회로, 출력 버퍼, 입력 버퍼가 파손될 위험성이 낮아진다.
도 1(a) 및 도 1(b)는 일반적인 ESD 보호 회로의 구성도.
도 2(a) 및 도 2(b)는 본 발명에 따른 ESD 보호 회로의 구성도.
도 3(a) 및 도 3(b)는 고전압에서 동작하는 DDD MOSFET의 단면도.
도 4는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 구성도.
도 5(a) 내지 도 5(f)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 동작 원리를 설명하기 위한 도면.
도 6(a) 내지 도 6(c)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 ESD 스트레스에 따른 전류-전압 특성 곡선.
도 7(a) 및 도 7(b)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 멀티 핑거 구조도.
도 8(a) 내지 도 8(m)은 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 다른 실시 예를 설명하기 위한 도면.
도 9(a) 내지 도 9(g)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 또다른 실시 예를 설명하기 위한 도면.
도 10(a) 및 도 10(b)는 본 발명에 따른 고전압에서 동작하는 멀티 모드 ESD 소자의 또다른 실시 예를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
401 : 반도체 기판 402 : 소자 분리막
403 : 제 1 웰 404 : 제 2 웰
405 : 제 3 웰 406 및 407 : 게이트
408 : 웰 픽업 영역 409 및 412 : 소오스 활성 영역
410 및 413 : 드레인 표류 영역 411 및 414 : 드레인 활성 영역
415 : 제 1 활성 영역 416 : 표류 영역
417 : 제 2 활성 영역

Claims (32)

  1. 반도체 기판상에 형성된 제 1 내지 제 3 웰;
    상기 제 1 웰상의 소정 영역에 형성된 웰 픽업 영역, 소오스 영역, 이중 확산 드레인 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 1 소자;
    상기 제 2 웰상의 소정 영역에 형성된 소오스 영역, 이중 확산 드레인 영역, 제 1 활성 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 2 소자; 및
    상기 제 3 웰상에 형성된 제 2 활성 영역을 포함하되,
    상기 제 1 소자의 게이트, 소오스 영역 및 웰 픽업 영역은 접지 패드에 연결되고, 상기 제 1 소자의 드레인, 상기 제 2 소자의 소오스 및 게이트는 전원 패드에 연결되며, 상기 제 2 소자의 드레인, 상기 제 1 활성 영역 및 제 2 활성 영역은 입출력 패드에 연결된 정전기 방전 보호 소자.
  2. 제 1 항에 있어서, 상기 제 1 소자는 상기 반도체 기판상의 소정 영역에 형성된 다수의 소자 분리막;
    상기 제 1 웰이 형성된 상기 반도체 기판 상부의 소정 영역에 형성된 게이트;
    상기 소자 분리막과 소자 분리막 사이의 상기 제 1 웰상에 형성된 웰 픽업 영역;
    상기 소자 분리막과 상기 게이트 사이의 상기 제 1 웰상에 형성된 소오스 활성 영역;
    상기 게이트와 상기 소자 분리막 사이의 상기 제 1 웰 및 상기 제 2 웰상에 중첩되어 형성된 드레인 표류 영역; 및
    상기 드레인 표류 영역내의 소정 영역에 형성된 드레인 활성 영역을 포함하는 정전기 방전 보호 소자.
  3. 제 1 항에 있어서, 상기 제 2 소자는 상기 반도체 기판상의 소정 영역에 형성된 다수의 소자 분리막;
    상기 제 2 웰이 형성된 상기 반도체 기판 상부의 소정 영역에 형성된 게이트;
    상기 소자 분리막과 상기 게이트 사이의 상기 제 2 웰상에 형성된 소오스 활성 영역;
    상기 게이트와 상기 소자 분리막 사이의 상기 제 2 웰에 형성된 드레인 표류 영역;
    상기 드레인 표류 영역 내의 소정 영역에 형성된 드레인 활성 영역; 및
    상기 드레인 표류 영역 내의 소정 영역에 형성된 제 1 활성 영역을 포함하는 정전기 방전 보호 소자.
  4. 제 1 항에 있어서, 상기 제 2 웰과 상기 제 3 웰은 상기 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  5. 제 1 항에 있어서, 상기 제 2 웰과 상기 제 3 웰은 접촉된 정전기 방전 보호 소자.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 웰 픽업 영역과 상기 소오스 활성 영역은 상기 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 웰 픽업 영역과 상기 소오스 활성 영역은 소정 간격 이격되어 분리된 정전기 방전 보호 소자.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 웰 픽업 영역과 상기 소오스 활성 영역은 접촉된 정전기 방전 보호 소자.
  9. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 드레인 표류 영역내에 형성된 상기 드레인 활성 영역과 상기 제 1 활성 영역은 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  10. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 드레인 표류 영역내에 형성된 상기 드레인 활성 영역과 상기 제 1 활성 영역은 소정 간격 이격되어 분리된 정전기 방전 보호 소자.
  11. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 드레인 표류 영역내에 형성된 상기 드레인 활성 영역과 상기 제 1 활성 영역은 접촉된 정전기 방전 보호 소자.
  12. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 상기 제 1 소자의 상기 드레인 표류 영역과 상기 제 2 소자의 소오스 활성 영역은 상기 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  13. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 상기 제 1 소자의 상기 드레인 표류 영역과 상기 제 2 소자의 상기 소오스 활성 영역은 소정 간격 이격된 정전기 방전 보호 소자.
  14. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 상기 제 1 소자의 상기 드레인 활성 영역과 상기 제 2 소자의 상기 소오스 활성 영역은 접촉된 정전기 방전 보호 소자.
  15. 제 2 항에 있어서, 상기 소자 분리막과 상기 게이트 사이의 상기 제 1 웰내에 소오스 표류 영역이 형성되고, 상기 소오스 표류 영역내에 상기 소오스 활성 영역이 형성된 것을 더 포함하는 정전기 방전 보호 소자.
  16. 제 2 항에 있어서, 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 웰 픽업 영역과 상기 소오스 표류 영역내의 상기 소오스 활성 영역이 상기 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  17. 제 2 항에 있어서, 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 웰 픽업 영역과 상기 소오스 표류 영역내의 상기 소오스 활성 영역이 소정 간격 이격되어 분리된 정전기 방전 보호 소자.
  18. 제 2 항에 있어서, 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 웰 픽업 영역이 상기 소오스 활성 영역과 접촉된 정전기 방전 보호 소자.
  19. 제 3 항에 있어서, 상기 소자 분리막과 상기 게이트 사이의 상기 제 2 웰내에 소오스 표류 영역이 형성되고, 상기 소오스 표류 영역내에 상기 소오스 활성 영역이 형성된 것을 더 포함하는 정전기 방전 보호 소자.
  20. 제 2 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 제 1 소자의 상기 드레인 표류 영역과 상기 제 2 소자의 상기 소오스 표류 영역이 상기 소자 분리막에 의해 분리된 정전기 방전 보호 소자.
  21. 제 2 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 제 1 소자의 상기 드레인 표류 영역과 상기 제 2 소자의 상기 소오스 표류 영역이 소정 간격 이격되어 분리된 정전기 방전 보호 소자.
  22. 제 2 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 소오스 활성 영역이 상기 소오스 표류 영역내에 형성되고, 상기 제 1 소자의 상기 드레인 표류 영역과 상기 제 2 소자의 상기 소오스 표류 영역이 접촉되어 상기 제 1 소자의 드레인 활성 영역과 상기 제 2 소자의 소오스 활성 영역이 접촉된 정전기 방전 보호 소자.
  23. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 게이트는 상기 드레인 활성 영역과 소정 간격 이격된 정전기 방전 보호 소자.
  24. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 게이트는 상기 드레인 활성 영역과 접촉된 정전기 방전 보호 소자.
  25. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 소자의 상기 게이트 하부의 상기 드레인 표류 영역내에 상기 소자 분리막이 형성된 정전기 방전 보호 소자.
  26. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 게이트는 상기 드레인 활성 영역과 소정 간격 이격된 정전기 방전 보호 소자.
  27. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 게이트는 상기 드레인 활성 영역과 접촉된 정전기 방전 보호 소자.
  28. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 소자의 상기 게이트 하부의 상기 드레인 표류 영역내에 상기 소자 분리막이 형성된 정전기 방전 보호 소자.
  29. 전원 패드와 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 입력 버퍼; 및
    상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함하는 정전기 방전 보호 회로.
  30. 상기 전원 패드와 상기 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 출력 버퍼; 및
    상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함하는 정전기 방전 보호 회로.
  31. 전원 패드와 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 입력 버퍼;
    상기 전원 패드와 상기 접지 패드 사이에 접속되고, 일측 단자가 입출력 패드에 접속된 출력 버퍼; 및
    상기 전원 패드, 상기 접지 패드 및 상기 입출력 패드 사이에 접속된 정전기 방전 보호 소자를 포함하는 정전기 방전 보호 회로.
  32. 제 29 항, 제 30 항 또는 제 31 항 중 어느 한 항에 있어서, 상기 정전기 방전 보호 소자는 반도체 기판상에 형성된 제 1 내지 제 3 웰;
    상기 제 1 웰상의 소정 영역에 형성된 웰 픽업 영역, 소오스 영역, 이중 확산 드레인 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 1 소자;
    상기 제 2 웰상의 소정 영역에 형성된 소오스 영역, 이중 확산 드레인 영역, 제 1 활성 영역 및 상기 반도체 기판 상부의 소정 영역에 형성된 게이트를 포함하는 제 2 소자; 및
    상기 제 3 웰상에 형성된 제 2 활성 영역을 포함하되,
    상기 제 1 소자의 게이트, 소오스 영역 및 웰 픽업 영역은 접지 패드에 연결되고, 상기 제 1 소자의 드레인, 상기 제 2 소자의 소오스 및 게이트는 전원 패드에 연결되며, 상기 제 2 소자의 드레인, 상기 제 1 활성 영역 및 제 2 활성 영역은 입출력 패드에 연결된 정전기 방전 보호 회로.
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