JP3290792B2 - 電荷結合素子 - Google Patents
電荷結合素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数個のＭＯＳダイオ
ードに保持された電荷がゲート電極への電圧印加に応じ
て転送される電荷結合素子に関するものである。
ードに保持された電荷がゲート電極への電圧印加に応じ
て転送される電荷結合素子に関するものである。
【０００２】
【従来の技術】従来、この種の電荷結合素子（ＣＣＤ）
を用いてＣＣＤイメージ・センサ等が構成されている。
このＣＣＤイメージ・センサにおいては、センサ部であ
る感光領域で検出された信号電荷がＣＣＤによって転送
され、センサ外部に取り出される。
を用いてＣＣＤイメージ・センサ等が構成されている。
このＣＣＤイメージ・センサにおいては、センサ部であ
る感光領域で検出された信号電荷がＣＣＤによって転送
され、センサ外部に取り出される。
【０００３】図５（ａ）はこのようなＣＣＤの出力部周
辺の断面構造を示している。このＣＣＤは信号電荷がバ
ルク内を転送する埋め込みチャネル型であり、Ｐ／Ｐ+
型エピタキシャル成長Ｓｉウエハを用いて形成されてい
る。つまり、Ｐ型Ｓｉエピタキシャル層１には＋１２
［Ｖ］の電圧が与えられるＮ型ウエル２が形成されてお
り、このＮ型ウエル２には複数個のＭＯＳ（Metal oxid
e semiconductor ）ダイオードが形成されている。この
ＭＯＳダイオードは、Ｎ型ウエル２の表面に形成された
ゲート酸化膜３と、このゲート酸化膜３上に形成された
複数のゲート電極４ａ〜４ｄ等とによって構成されてい
る。ゲート電極４ｄからなるＭＯＳダイオードはアウト
プット・ゲートを構成している。このアウトプット・ゲ
ートに隣接してＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）が形成されている。このＭＯＳＦＥＴは、Ｎ+
型拡散層からなるリセット・ドレイン５およびフローテ
ィング・ディフュージョン６、並びにゲート酸化膜３上
に形成されたゲート電極７から構成されている。アウト
プット・ゲート電極４ｄから信号電荷が転送されるフロ
ーティング・ディフュージョン６は、出力ＦＥＴのゲー
ト８に接続されている。この出力ＦＥＴのドレイン９に
は＋１５［Ｖ］が与えられ、ソース１０は負荷抵抗１１
を介して接地されている。
辺の断面構造を示している。このＣＣＤは信号電荷がバ
ルク内を転送する埋め込みチャネル型であり、Ｐ／Ｐ+
型エピタキシャル成長Ｓｉウエハを用いて形成されてい
る。つまり、Ｐ型Ｓｉエピタキシャル層１には＋１２
［Ｖ］の電圧が与えられるＮ型ウエル２が形成されてお
り、このＮ型ウエル２には複数個のＭＯＳ（Metal oxid
e semiconductor ）ダイオードが形成されている。この
ＭＯＳダイオードは、Ｎ型ウエル２の表面に形成された
ゲート酸化膜３と、このゲート酸化膜３上に形成された
複数のゲート電極４ａ〜４ｄ等とによって構成されてい
る。ゲート電極４ｄからなるＭＯＳダイオードはアウト
プット・ゲートを構成している。このアウトプット・ゲ
ートに隣接してＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）が形成されている。このＭＯＳＦＥＴは、Ｎ+
型拡散層からなるリセット・ドレイン５およびフローテ
ィング・ディフュージョン６、並びにゲート酸化膜３上
に形成されたゲート電極７から構成されている。アウト
プット・ゲート電極４ｄから信号電荷が転送されるフロ
ーティング・ディフュージョン６は、出力ＦＥＴのゲー
ト８に接続されている。この出力ＦＥＴのドレイン９に
は＋１５［Ｖ］が与えられ、ソース１０は負荷抵抗１１
を介して接地されている。
【０００４】通常のＣＣＤ駆動においては、０〜１２
［Ｖ］の振幅を持つ転送クロックが用いられるが、暗電
流を１／１０〜１／１００に低減することのできるクロ
ック印加法の一方法としてＭＰＰ（マルチ・ピン・フェ
ーズ）モード駆動法がある。このＭＰＰ駆動において
は、−８〜＋６［Ｖ］（typ.) の振幅を持つ転送クロッ
クが各ゲート電極４ａ〜ｄに印加される。転送クロック
のハイレベル時にはゲート酸化膜３を介してＮ型ウエル
２にハイレベル電圧が印加され、信号電荷を蓄積するた
めのいわゆるポテンシャル井戸がＮ型ウエル２に形成さ
れる。一方、転送クロックのローレベル時にはゲート酸
化膜３を介してローレベル電圧がＮ型ウエル２に印加さ
れ、Ｎ型ウエル２の表面には正孔が集まっていわゆる表
面再結合電流が生じなくなり、暗電流が低減される。ま
た、アウトプット・ゲート電極４ｄには＋７［ＶDC］
（typ.) が与えられ、各ＭＯＳダイオードによって転送
されて来た信号電荷は、このアウトプット・ゲートを通
ってフローティング・ディフュージョン６に注入され
る。フローティング・ディフュージョン６に注入された
信号電荷はソースフォロア回路を構成する出力ＦＥＴに
よってインピーダンス変換され、センサ外部へ出力され
る。信号読み出しが終了するとリセット・ゲート電極７
に正パルスが加えられ、リセット・ゲートがオンする。
このリセット・ゲートがオンすると、フローティング・
ディフュージョン６はリセット・ドレイン電圧である＋
１２［Ｖ］にリセットされる。
［Ｖ］の振幅を持つ転送クロックが用いられるが、暗電
流を１／１０〜１／１００に低減することのできるクロ
ック印加法の一方法としてＭＰＰ（マルチ・ピン・フェ
ーズ）モード駆動法がある。このＭＰＰ駆動において
は、−８〜＋６［Ｖ］（typ.) の振幅を持つ転送クロッ
クが各ゲート電極４ａ〜ｄに印加される。転送クロック
のハイレベル時にはゲート酸化膜３を介してＮ型ウエル
２にハイレベル電圧が印加され、信号電荷を蓄積するた
めのいわゆるポテンシャル井戸がＮ型ウエル２に形成さ
れる。一方、転送クロックのローレベル時にはゲート酸
化膜３を介してローレベル電圧がＮ型ウエル２に印加さ
れ、Ｎ型ウエル２の表面には正孔が集まっていわゆる表
面再結合電流が生じなくなり、暗電流が低減される。ま
た、アウトプット・ゲート電極４ｄには＋７［ＶDC］
（typ.) が与えられ、各ＭＯＳダイオードによって転送
されて来た信号電荷は、このアウトプット・ゲートを通
ってフローティング・ディフュージョン６に注入され
る。フローティング・ディフュージョン６に注入された
信号電荷はソースフォロア回路を構成する出力ＦＥＴに
よってインピーダンス変換され、センサ外部へ出力され
る。信号読み出しが終了するとリセット・ゲート電極７
に正パルスが加えられ、リセット・ゲートがオンする。
このリセット・ゲートがオンすると、フローティング・
ディフュージョン６はリセット・ドレイン電圧である＋
１２［Ｖ］にリセットされる。
【０００５】図５（ｂ）はこのＣＣＤイメージ・センサ
の１チップ分相当の平面図であり、同図（ａ）と同一部
分には同一符号を付してその説明は省略する。
の１チップ分相当の平面図であり、同図（ａ）と同一部
分には同一符号を付してその説明は省略する。
【０００６】このような構造をしたＣＣＤにおいてはゲ
ート酸化膜３が静電破壊することがあり、信号電荷の転
送を行えないことがあった。この静電破壊による故障は
次の３通りの場合に分類して考えることができる。つま
り、 １．ＣＣＤの組み立て中にゲート酸化膜が静電破壊して
しまう場合、 ２．パッケージに組み込んだＣＣＤの取扱い中に静電破
壊する場合、 ３．ＣＣＤの動作中に静電破壊する場合 の３つに分類できる。
ート酸化膜３が静電破壊することがあり、信号電荷の転
送を行えないことがあった。この静電破壊による故障は
次の３通りの場合に分類して考えることができる。つま
り、 １．ＣＣＤの組み立て中にゲート酸化膜が静電破壊して
しまう場合、 ２．パッケージに組み込んだＣＣＤの取扱い中に静電破
壊する場合、 ３．ＣＣＤの動作中に静電破壊する場合 の３つに分類できる。
【０００７】ＣＣＤの組み立て中に生じる上記の第１の
静電破壊は、ウエハ状態から個々のチップに切断するダ
イシング・プロセスで発生しやすい。組み立て作業の中
で、特にダイシングにおいては、ゲート酸化膜が存在す
る面をダイシング・テープに張り付けたり、また、ダイ
シング作業も超高純水（高抵抗）をゲート酸化膜に高圧
で吹き付けながら行うため、ゲート酸化膜は静電破壊し
やすい状況にある。
静電破壊は、ウエハ状態から個々のチップに切断するダ
イシング・プロセスで発生しやすい。組み立て作業の中
で、特にダイシングにおいては、ゲート酸化膜が存在す
る面をダイシング・テープに張り付けたり、また、ダイ
シング作業も超高純水（高抵抗）をゲート酸化膜に高圧
で吹き付けながら行うため、ゲート酸化膜は静電破壊し
やすい状況にある。
【０００８】ＣＣＤの取扱い中に生じる上記の第２の静
電破壊は、帯電した人が素手でＣＣＤパッケージのピン
に触るなどして生じるものである。
電破壊は、帯電した人が素手でＣＣＤパッケージのピン
に触るなどして生じるものである。
【０００９】ＣＣＤの動作中に生じる上記の第３の静電
破壊は、ＣＣＤの動作中にゲート入力にサージ等が入力
してゲート酸化膜が破壊するような現象を指している。
破壊は、ＣＣＤの動作中にゲート入力にサージ等が入力
してゲート酸化膜が破壊するような現象を指している。
【００１０】ゲート酸化膜の静電破壊は、シリコン酸化
膜の耐圧が約７×１０6 ［Ｖ／ｃｍ］であることに注意
すれば明確になる。つまり、ＣＣＤのゲート酸化膜の膜
厚が１０００オングストロームであるとすると、ゲート
酸化膜間に７０［Ｖ］の電圧が加わるとゲート酸化膜は
静電破壊する。
膜の耐圧が約７×１０6 ［Ｖ／ｃｍ］であることに注意
すれば明確になる。つまり、ＣＣＤのゲート酸化膜の膜
厚が１０００オングストロームであるとすると、ゲート
酸化膜間に７０［Ｖ］の電圧が加わるとゲート酸化膜は
静電破壊する。
【００１１】具体的には、ＣＣＤにバイアスが加えられ
ていない場合には、ＣＣＤを形成するＮ型ウエル２の電
位は基本的にグランド付近であり、従って、ゲート電極
４，７に±７０［Ｖ］以上の電圧が加わるとゲート酸化
膜３は静電破壊する。また、ＣＣＤがＣＣＤとして動作
している最中には、Ｎ型ウエル２には＋１２［Ｖ］の電
圧が加えられているため、ゲート電極４，７に＋８２
［Ｖ］以上、もしくは−５８［Ｖ］より大きな負電圧が
入力されると、ゲート酸化膜３は静電破壊する。
ていない場合には、ＣＣＤを形成するＮ型ウエル２の電
位は基本的にグランド付近であり、従って、ゲート電極
４，７に±７０［Ｖ］以上の電圧が加わるとゲート酸化
膜３は静電破壊する。また、ＣＣＤがＣＣＤとして動作
している最中には、Ｎ型ウエル２には＋１２［Ｖ］の電
圧が加えられているため、ゲート電極４，７に＋８２
［Ｖ］以上、もしくは−５８［Ｖ］より大きな負電圧が
入力されると、ゲート酸化膜３は静電破壊する。
【００１２】また、ゲート酸化膜のキャパシタンスが小
さいと状況をますます悪くする。即ち、人体の静電容量
は１００［ｐＦ］程度とされているが、今、人体が１０
００［Ｖ］に帯電していたとした場合、ゲート酸化膜の
容量が１０［ｎＦ］もあれば、ゲート電極に接続されて
いるピンに人が触っても、ゲート電極に加わる電圧は１
０［Ｖ］程度にまで減衰され、ゲート酸化膜の静電破壊
は生じない。しかし、実際にはクロック・ラインで数百
ｐＦ、出力部のリセット・ゲートやアウトプット・ゲー
トは数ｐＦ以下であり、容易に破壊に至る。
さいと状況をますます悪くする。即ち、人体の静電容量
は１００［ｐＦ］程度とされているが、今、人体が１０
００［Ｖ］に帯電していたとした場合、ゲート酸化膜の
容量が１０［ｎＦ］もあれば、ゲート電極に接続されて
いるピンに人が触っても、ゲート電極に加わる電圧は１
０［Ｖ］程度にまで減衰され、ゲート酸化膜の静電破壊
は生じない。しかし、実際にはクロック・ラインで数百
ｐＦ、出力部のリセット・ゲートやアウトプット・ゲー
トは数ｐＦ以下であり、容易に破壊に至る。
【００１３】図６は、ＭＰＰ駆動が可能なＣＣＤにおけ
るゲート電極の静電破壊防止のための従来構造を示して
いる。ＭＯＳＦＥＴ１２をＣＣＤの転送ゲートとした場
合、ツエナー・ダイオード１３がこの転送ゲートを保護
している。図示していないが、ゲート電極に直列に電流
制限抵抗が接続されることもある。本構造は非常にシン
プルな構造であるが、２個のダイオードを使用して静電
破壊対策を行う例もある。ゲート電極に印加されるＭＰ
Ｐ駆動転送クロックの振幅の上限電圧（正）をＶTGH 、
下限電圧（負）をＶTGL とし、ツエナー・ダイオード１
３のカソード電圧をＶTGH とすると、このダイオード１
３のブレークダウン（降伏）電圧ＶB の下限は次式に示
される値ＶB が必要とされる。
るゲート電極の静電破壊防止のための従来構造を示して
いる。ＭＯＳＦＥＴ１２をＣＣＤの転送ゲートとした場
合、ツエナー・ダイオード１３がこの転送ゲートを保護
している。図示していないが、ゲート電極に直列に電流
制限抵抗が接続されることもある。本構造は非常にシン
プルな構造であるが、２個のダイオードを使用して静電
破壊対策を行う例もある。ゲート電極に印加されるＭＰ
Ｐ駆動転送クロックの振幅の上限電圧（正）をＶTGH 、
下限電圧（負）をＶTGL とし、ツエナー・ダイオード１
３のカソード電圧をＶTGH とすると、このダイオード１
３のブレークダウン（降伏）電圧ＶB の下限は次式に示
される値ＶB が必要とされる。
【００１４】ＶB ＞ＶTGH −ＶTGL … 例えば、転送クロックを＋６［Ｖ］（＝ＶTGH ）〜−８
［Ｖ］（＝ＶTGL ）の間で振幅させるとすると、ツエナ
ー・ダイオード１３のブレークダウン電圧ＶBの下限は
次のようになる。
［Ｖ］（＝ＶTGL ）の間で振幅させるとすると、ツエナ
ー・ダイオード１３のブレークダウン電圧ＶBの下限は
次のようになる。
【００１５】ＶB ＞６−（−８） … ∴ＶB ＞１４ 一方、ツエナーブレークダウン電圧ＶB の上限は、ゲー
ト酸化膜の耐圧を考慮して決められなければならない。
ゲート酸化膜の耐圧をＶOX、ＣＣＤの転送ゲート（ＭＯ
Ｓダイオード）が形成されるＮウエルに加えられるバイ
アスをＶN とすると、ブレークダウン電圧ＶB の上限は
次式を満足する値が必要とされる。
ト酸化膜の耐圧を考慮して決められなければならない。
ゲート酸化膜の耐圧をＶOX、ＣＣＤの転送ゲート（ＭＯ
Ｓダイオード）が形成されるＮウエルに加えられるバイ
アスをＶN とすると、ブレークダウン電圧ＶB の上限は
次式を満足する値が必要とされる。
【００１６】ＶB −ＶTGH ＜ＶOX−ＶN … 例えば、ゲート酸化膜の耐圧ＶOXを７０［Ｖ］、Ｎウエ
ルに加えられるバイアスＶN を＋１２［Ｖ］とすると、
ブレークダウン電圧ＶB の上限は次のようになる。
ルに加えられるバイアスＶN を＋１２［Ｖ］とすると、
ブレークダウン電圧ＶB の上限は次のようになる。
【００１７】ＶB −６＜７０−１２ … ∴ＶB ＜６４ この結果、ツエナーダイオードのブレークダウン電圧Ｖ
B は１４［Ｖ］以上かつ６４［Ｖ］以下に設定されてい
なくては、静電破壊防止回路はうまく働かない。この静
電破壊防止回路の動作は以下のように行われる。つま
り、図６に示すツエナーダイオード１３のカソードにＤ
Ｃ６［Ｖ］が与えられた状態で、ＦＥＴ１２のゲート電
極に６［Ｖ］よりも大きい電圧が加えられると、ツエナ
ーダイオード１３は順バイアスされるため、導通する。
従って、電荷転送用ＭＯＳダイオードを形成するゲート
酸化膜には、ゲート酸化膜を破壊するような大きな電圧
は加わらない。一方、ゲート電極に−８［Ｖ］よりも大
きい負電圧が与えられると、ツエナーダイオード１３の
カソードには＋６［ＶDC］が与えられているため、ツエ
ナーダイオード１３のバイアスは１４［Ｖ］よりも大き
い逆バイアスになる。従って、ツエナーダイオード１３
はブレークダウンし、大きな負電圧はゲート酸化膜には
加わらない。
B は１４［Ｖ］以上かつ６４［Ｖ］以下に設定されてい
なくては、静電破壊防止回路はうまく働かない。この静
電破壊防止回路の動作は以下のように行われる。つま
り、図６に示すツエナーダイオード１３のカソードにＤ
Ｃ６［Ｖ］が与えられた状態で、ＦＥＴ１２のゲート電
極に６［Ｖ］よりも大きい電圧が加えられると、ツエナ
ーダイオード１３は順バイアスされるため、導通する。
従って、電荷転送用ＭＯＳダイオードを形成するゲート
酸化膜には、ゲート酸化膜を破壊するような大きな電圧
は加わらない。一方、ゲート電極に−８［Ｖ］よりも大
きい負電圧が与えられると、ツエナーダイオード１３の
カソードには＋６［ＶDC］が与えられているため、ツエ
ナーダイオード１３のバイアスは１４［Ｖ］よりも大き
い逆バイアスになる。従って、ツエナーダイオード１３
はブレークダウンし、大きな負電圧はゲート酸化膜には
加わらない。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の静電破壊対策には、ＶTGH に相当したＤＣ電
源ラインを新たに形成する必要がある（この場合は＋６
［Ｖ］のＤＣ電源ライン）。さらに大きな問題として、
ＣＣＤイメージ・センサが回路基板に接続されていない
とき、即ち、ＶTGH が接続されていないときには、静電
破壊防止用ダイオードはフローティング状態にあり、静
電破壊防止回路が動作しないという問題がある。即ち、
従来の保護構造は、静電破壊防止回路にＤＣバイアスが
与えられて始めて静電破壊対策が成される構造であり、
組み立て中やＣＣＤが単体で置かれているときなどに
は、静電破壊の可能性が残されたままである。
うな従来の静電破壊対策には、ＶTGH に相当したＤＣ電
源ラインを新たに形成する必要がある（この場合は＋６
［Ｖ］のＤＣ電源ライン）。さらに大きな問題として、
ＣＣＤイメージ・センサが回路基板に接続されていない
とき、即ち、ＶTGH が接続されていないときには、静電
破壊防止用ダイオードはフローティング状態にあり、静
電破壊防止回路が動作しないという問題がある。即ち、
従来の保護構造は、静電破壊防止回路にＤＣバイアスが
与えられて始めて静電破壊対策が成される構造であり、
組み立て中やＣＣＤが単体で置かれているときなどに
は、静電破壊の可能性が残されたままである。
【００１９】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、第１導電型の半導体
基板に形成された第２導電型の第１の不純物領域と、こ
の第２導電型の第１の不純物領域に形成された複数個の
電荷転送用ＭＯＳダイオードとを備えた電荷結合素子に
おいて、第２導電型の第１の不純物領域に電気的に接続
されて半導体基板に形成された第２導電型の第２の不純
物領域と、各ＭＯＳダイオードのゲート電極にそれぞれ
電気的に接続されて第２導電型の第２の不純物領域に形
成された第１導電型の複数個の不純物領域とを備え、第
２導電型の第２の不純物領域と第１導電型の複数個の各
不純物領域とで形成される各保護ダイオードの降伏電圧
ＶB は、各ＭＯＳダイオードのゲート酸化膜の耐圧をＶ
OX、第２導電型の第１の不純物領域への印加電圧を
ＶN 、各ゲート電極への印加電圧の上限をＶH 下限をＶ
L とした場合に、第１導電型がＰ型、第２導電型がＮ型
のときに｜ＶN ｜＋｜ＶL ｜＜ＶB ＜ＶOX、ＶH ≦ＶN
の関係を満たし、第１導電型がＮ型、第２導電型がＰ型
のときに｜ＶN ｜＋｜ＶH ｜＜ＶB ＜ＶOX、ＶN ≦ＶL
の関係を満たすことを特徴とするものである。
を解消するためになされたもので、第１導電型の半導体
基板に形成された第２導電型の第１の不純物領域と、こ
の第２導電型の第１の不純物領域に形成された複数個の
電荷転送用ＭＯＳダイオードとを備えた電荷結合素子に
おいて、第２導電型の第１の不純物領域に電気的に接続
されて半導体基板に形成された第２導電型の第２の不純
物領域と、各ＭＯＳダイオードのゲート電極にそれぞれ
電気的に接続されて第２導電型の第２の不純物領域に形
成された第１導電型の複数個の不純物領域とを備え、第
２導電型の第２の不純物領域と第１導電型の複数個の各
不純物領域とで形成される各保護ダイオードの降伏電圧
ＶB は、各ＭＯＳダイオードのゲート酸化膜の耐圧をＶ
OX、第２導電型の第１の不純物領域への印加電圧を
ＶN 、各ゲート電極への印加電圧の上限をＶH 下限をＶ
L とした場合に、第１導電型がＰ型、第２導電型がＮ型
のときに｜ＶN ｜＋｜ＶL ｜＜ＶB ＜ＶOX、ＶH ≦ＶN
の関係を満たし、第１導電型がＮ型、第２導電型がＰ型
のときに｜ＶN ｜＋｜ＶH ｜＜ＶB ＜ＶOX、ＶN ≦ＶL
の関係を満たすことを特徴とするものである。
【００２０】また、第２導電型の第２の不純物領域は低
不純物濃度に形成され、第１導電型の複数個の各不純物
領域は高不純物濃度に形成され、各保護ダイオードの降
伏電圧ＶB は、第２導電型のこの第２の不純物領域の不
純物濃度が調整されて上記関係式を満たしていることを
特徴とするものである。
不純物濃度に形成され、第１導電型の複数個の各不純物
領域は高不純物濃度に形成され、各保護ダイオードの降
伏電圧ＶB は、第２導電型のこの第２の不純物領域の不
純物濃度が調整されて上記関係式を満たしていることを
特徴とするものである。
【００２１】また、第１導電型の複数個の各不純物領域
に近接した第２導電型の第２の不純物領域に第２導電型
の第３の不純物領域が高不純物濃度に形成され、かつ、
第１導電型の複数個の各不純物領域は高不純物濃度に形
成され、各保護ダイオードの降伏電圧ＶB は、第１導電
型の複数個の各不純物領域と第２導電型の第３の不純物
領域との距離が調整されて上記関係式を満たしているこ
とを特徴とするものである。
に近接した第２導電型の第２の不純物領域に第２導電型
の第３の不純物領域が高不純物濃度に形成され、かつ、
第１導電型の複数個の各不純物領域は高不純物濃度に形
成され、各保護ダイオードの降伏電圧ＶB は、第１導電
型の複数個の各不純物領域と第２導電型の第３の不純物
領域との距離が調整されて上記関係式を満たしているこ
とを特徴とするものである。
【００２２】また、第１導電型の複数個の各不純物領域
に一部重複した第２導電型の第２の不純物領域に第２導
電型の第３の不純物領域が高不純物濃度に形成され、か
つ、第１導電型の複数個の各不純物領域は高不純物濃度
に形成され、各保護ダイオードの降伏電圧ＶB は、第１
導電型の複数個の各不純物領域と第２導電型の第３の不
純物領域とのうちの不純物濃度の低い方の領域の不純物
濃度が調整され、上記関係式を満たしていることを特徴
とするものである。
に一部重複した第２導電型の第２の不純物領域に第２導
電型の第３の不純物領域が高不純物濃度に形成され、か
つ、第１導電型の複数個の各不純物領域は高不純物濃度
に形成され、各保護ダイオードの降伏電圧ＶB は、第１
導電型の複数個の各不純物領域と第２導電型の第３の不
純物領域とのうちの不純物濃度の低い方の領域の不純物
濃度が調整され、上記関係式を満たしていることを特徴
とするものである。
【００２３】また、島状に形成された第１導電型の複数
個の各不純物領域は、高不純物濃度に形成された第２導
電型の第３の不純物領域に囲まれて形成されていること
を特徴とするものである。
個の各不純物領域は、高不純物濃度に形成された第２導
電型の第３の不純物領域に囲まれて形成されていること
を特徴とするものである。
【００２４】
【作用】第１導電型がＰ型，第２導電型がＮ型のとき、
ＭＯＳダイオードのゲート電極に第２導電型の第１の不
純物領域への印加電圧ＶN より大きなサージ電圧が加わ
ると、保護ダイオードには順バイアスが加わり、保護ダ
イオードは導通する。また、ＭＯＳダイオードのゲート
電極に第２導電型の第１の不純物領域への印加電圧ＶN
より小さなサージ電圧が加わると、保護ダイオードには
逆バイアスが加わる。一方、第１導電型がＮ型，第２導
電型がＰ型のとき、ＭＯＳダイオードのゲート電極に第
２導電型の第１の不純物領域への印加電圧ＶN より小さ
なサージ電圧が加わると、保護ダイオードには順バイア
スが加わり、保護ダイオードは導通する。また、ＭＯＳ
ダイオードのゲート電極に第２導電型の第１の不純物領
域への印加電圧ＶN より大きなサージ電圧が加わると、
保護ダイオードには逆バイアスが加わる。さらに、２通
りの各導電型のそれぞれの場合において、逆バイアスが
保護ダイオードの降伏電圧より大きい場合には保護ダイ
オードは降伏する。従って、ゲート酸化膜には保護ダイ
オードの降伏電圧が加わる。
ＭＯＳダイオードのゲート電極に第２導電型の第１の不
純物領域への印加電圧ＶN より大きなサージ電圧が加わ
ると、保護ダイオードには順バイアスが加わり、保護ダ
イオードは導通する。また、ＭＯＳダイオードのゲート
電極に第２導電型の第１の不純物領域への印加電圧ＶN
より小さなサージ電圧が加わると、保護ダイオードには
逆バイアスが加わる。一方、第１導電型がＮ型，第２導
電型がＰ型のとき、ＭＯＳダイオードのゲート電極に第
２導電型の第１の不純物領域への印加電圧ＶN より小さ
なサージ電圧が加わると、保護ダイオードには順バイア
スが加わり、保護ダイオードは導通する。また、ＭＯＳ
ダイオードのゲート電極に第２導電型の第１の不純物領
域への印加電圧ＶN より大きなサージ電圧が加わると、
保護ダイオードには逆バイアスが加わる。さらに、２通
りの各導電型のそれぞれの場合において、逆バイアスが
保護ダイオードの降伏電圧より大きい場合には保護ダイ
オードは降伏する。従って、ゲート酸化膜には保護ダイ
オードの降伏電圧が加わる。
【００２５】ここで、この降伏電圧は、電荷転送のため
のクロック信号電圧では降伏せず、ゲート酸化膜の耐圧
よりも小さな値に予め設定されている。この降伏電圧の
設定は、第２導電型の第２の不純物領域の不純物濃度を
調整することにより、また、第１導電型の複数個の各不
純物領域と第２導電型の第２の不純物領域との距離を調
整することにより、また、これら各不純物領域を一部重
複して形成して不純物濃度の低い方の領域の不純物濃度
を調整することにより、行われる。
のクロック信号電圧では降伏せず、ゲート酸化膜の耐圧
よりも小さな値に予め設定されている。この降伏電圧の
設定は、第２導電型の第２の不純物領域の不純物濃度を
調整することにより、また、第１導電型の複数個の各不
純物領域と第２導電型の第２の不純物領域との距離を調
整することにより、また、これら各不純物領域を一部重
複して形成して不純物濃度の低い方の領域の不純物濃度
を調整することにより、行われる。
【００２６】また、島状に形成された第１導電型の複数
個の各不純物領域を囲んで第２導電型の高濃度の第３の
不純物領域を形成することにより、第１導電型の不純物
領域およびそれらの間にある第２導電型の第２の不純物
領域によって形成されるラテラル・トランジスタのエミ
ッタから放出されるキャリアのほとんどは、第２導電型
の高濃度の第３の不純物領域で再結合する。
個の各不純物領域を囲んで第２導電型の高濃度の第３の
不純物領域を形成することにより、第１導電型の不純物
領域およびそれらの間にある第２導電型の第２の不純物
領域によって形成されるラテラル・トランジスタのエミ
ッタから放出されるキャリアのほとんどは、第２導電型
の高濃度の第３の不純物領域で再結合する。
【００２７】
【実施例】図１は本発明の第１の実施例によるＣＣＤを
示しており、同図（ａ）は断面図、同図（ｂ）は平面図
を示している。
示しており、同図（ａ）は断面図、同図（ｂ）は平面図
を示している。
【００２８】Ｐ型Ｓｉエピタキシャル成長層２１（第１
導電型の半導体基板）にはＮ型ウエル２２（第２導電型
の第１の不純物領域）が形成されており、このＮ型ウエ
ル２２にはＣＣＤを構成する複数個のＭＯＳダイオード
が形成されている。これら各ＭＯＳダイオードは、エピ
タキシャル成長層２１の表面に形成されたＳｉＯ2 層を
ゲート酸化膜２３としている。このゲート酸化膜２３上
には各ＭＯＳダイオードのゲート電極２４ａ〜ｄが形成
されている。また、ゲート電極２４ｄからなるアウトプ
ット・ゲートに隣接してＭＯＳＦＥＴが形成されてい
る。このＭＯＳＦＥＴは、Ｎ+ 型拡散層からなるリセッ
トドレイン２５とＮ+ 型拡散層からなるフローティング
・ディフュージョン２６とを備え、これらの間のゲート
酸化膜２３上にはリセット・ゲート電極２７が形成され
ている。また、フローティング・ディフュージョン２６
は出力ＦＥＴ２８のゲートに接続されている。この出力
ＦＥＴ２８のドレインは電源電圧に吊り上げられてお
り、ソースは負荷抵抗２９を介して接地されている。
導電型の半導体基板）にはＮ型ウエル２２（第２導電型
の第１の不純物領域）が形成されており、このＮ型ウエ
ル２２にはＣＣＤを構成する複数個のＭＯＳダイオード
が形成されている。これら各ＭＯＳダイオードは、エピ
タキシャル成長層２１の表面に形成されたＳｉＯ2 層を
ゲート酸化膜２３としている。このゲート酸化膜２３上
には各ＭＯＳダイオードのゲート電極２４ａ〜ｄが形成
されている。また、ゲート電極２４ｄからなるアウトプ
ット・ゲートに隣接してＭＯＳＦＥＴが形成されてい
る。このＭＯＳＦＥＴは、Ｎ+ 型拡散層からなるリセッ
トドレイン２５とＮ+ 型拡散層からなるフローティング
・ディフュージョン２６とを備え、これらの間のゲート
酸化膜２３上にはリセット・ゲート電極２７が形成され
ている。また、フローティング・ディフュージョン２６
は出力ＦＥＴ２８のゲートに接続されている。この出力
ＦＥＴ２８のドレインは電源電圧に吊り上げられてお
り、ソースは負荷抵抗２９を介して接地されている。
【００２９】また、ＣＣＤを形成するＮ型ウエル２２と
は別に、このＮ型ウエル２２よりも深く、不純物濃度が
高いＮ型拡散層３０（第２導電型の第２の不純物領域）
がエピタキシャル成長層２１に形成されている。このＮ
型拡散層３０の中には、Ｎ型拡散層３０より浅く不純物
濃度が高いＮ+ 型拡散層３１が形成されており、さら
に、複数個のＰ+ 型拡散層３２ａ〜ｅ（第１導電型の複
数個の不純物領域）が形成されている。Ｎ+ 型拡散層３
１はリセット・ドレイン２５に電気的に接続されてお
り、Ｎ型拡散層３０はＮ型ウエル２２と同電位に設定さ
れている。Ｐ+ 型拡散層３２ａ〜ｄはそれぞれ各ＭＯＳ
ダイオードのゲート電極２４ａ〜ｄに電気的に接続され
ており、Ｐ+ 型拡散層３２ｅはリセット・ゲート電極２
７に電気的に接続されている。さらに、各配線の延長上
には図示しないパッドがあり、ワイヤー・ボンディング
等でＣＣＤイメージセンサのパッケージのリードにつな
がっている（図示せず）。
は別に、このＮ型ウエル２２よりも深く、不純物濃度が
高いＮ型拡散層３０（第２導電型の第２の不純物領域）
がエピタキシャル成長層２１に形成されている。このＮ
型拡散層３０の中には、Ｎ型拡散層３０より浅く不純物
濃度が高いＮ+ 型拡散層３１が形成されており、さら
に、複数個のＰ+ 型拡散層３２ａ〜ｅ（第１導電型の複
数個の不純物領域）が形成されている。Ｎ+ 型拡散層３
１はリセット・ドレイン２５に電気的に接続されてお
り、Ｎ型拡散層３０はＮ型ウエル２２と同電位に設定さ
れている。Ｐ+ 型拡散層３２ａ〜ｄはそれぞれ各ＭＯＳ
ダイオードのゲート電極２４ａ〜ｄに電気的に接続され
ており、Ｐ+ 型拡散層３２ｅはリセット・ゲート電極２
７に電気的に接続されている。さらに、各配線の延長上
には図示しないパッドがあり、ワイヤー・ボンディング
等でＣＣＤイメージセンサのパッケージのリードにつな
がっている（図示せず）。
【００３０】Ｎ型拡散層３０がＣＣＤのＮ型ウエル２２
に比較して高濃度で深く形成されている理由は、Ｐ+ 型
拡散層３２をエミッタ、Ｎ型拡散層３０をベース、Ｐ型
エピタキシャル成長層２１をコレクタとする縦型ＰＮＰ
トランジスタを働き難くするためである。
に比較して高濃度で深く形成されている理由は、Ｐ+ 型
拡散層３２をエミッタ、Ｎ型拡散層３０をベース、Ｐ型
エピタキシャル成長層２１をコレクタとする縦型ＰＮＰ
トランジスタを働き難くするためである。
【００３１】本実施例で従来と異なり、また、最も重要
な点は、Ｎ型拡散層３０にはＮ型ウエル２２が電気的に
接続されており、従って、Ｎ型拡散層３０とＮ型ウエル
２２とには同じバイアスが与えられている点である。従
って、図示するＮ型ウエル２２とＮ型拡散層３０とは離
れて配置されて配線で接続された構造になっているが、
両拡散層どうしが互いにオーバーラップして形成されて
いてもよく、なんら問題はない。
な点は、Ｎ型拡散層３０にはＮ型ウエル２２が電気的に
接続されており、従って、Ｎ型拡散層３０とＮ型ウエル
２２とには同じバイアスが与えられている点である。従
って、図示するＮ型ウエル２２とＮ型拡散層３０とは離
れて配置されて配線で接続された構造になっているが、
両拡散層どうしが互いにオーバーラップして形成されて
いてもよく、なんら問題はない。
【００３２】Ｎ型拡散層３０はＰ+ 型拡散層３２よりも
低濃度で、Ｐ+ 型拡散層３２はＮ+型拡散層３１から十
分離れているので、これらＮ型拡散層３０とＰ+ 型拡散
層３２とで形成される各Ｐ+ Ｎ接合の逆方向耐圧は、低
濃度側のＮ型拡散層３０の濃度で決められる。このＰＮ
接合のブレークダウンはいわゆるツエナーブレークダウ
ンと呼ばれるものである。
低濃度で、Ｐ+ 型拡散層３２はＮ+型拡散層３１から十
分離れているので、これらＮ型拡散層３０とＰ+ 型拡散
層３２とで形成される各Ｐ+ Ｎ接合の逆方向耐圧は、低
濃度側のＮ型拡散層３０の濃度で決められる。このＰＮ
接合のブレークダウンはいわゆるツエナーブレークダウ
ンと呼ばれるものである。
【００３３】本実施例における静電破壊保護回路はＮ型
拡散層３０内の上記Ｐ+ Ｎ接合からなるツエナーダイオ
ードによって形成されており、この静電破壊保護回路が
有効に働くためには、上記ツエナーダイオードのブレー
クダウン電圧ＶB は以下のように設定されていなくては
ならない。つまり、ゲート酸化膜２３の耐圧をＶOX、Ｍ
ＰＰ駆動転送クロックをＶTGH 〜ＶTGL 間の振幅とし、
さらにＮ型ウエル２２に接続されたＮ型拡散層３０にＶ
N なるバイアスが与えられているとすれば、ツエナーブ
レークダウン電圧ＶB は、次式の関係を満たすように形
成されればよい。ただし、ＶH ≦ＶN とする。
拡散層３０内の上記Ｐ+ Ｎ接合からなるツエナーダイオ
ードによって形成されており、この静電破壊保護回路が
有効に働くためには、上記ツエナーダイオードのブレー
クダウン電圧ＶB は以下のように設定されていなくては
ならない。つまり、ゲート酸化膜２３の耐圧をＶOX、Ｍ
ＰＰ駆動転送クロックをＶTGH 〜ＶTGL 間の振幅とし、
さらにＮ型ウエル２２に接続されたＮ型拡散層３０にＶ
N なるバイアスが与えられているとすれば、ツエナーブ
レークダウン電圧ＶB は、次式の関係を満たすように形
成されればよい。ただし、ＶH ≦ＶN とする。
【００３４】 ｜ＶN ｜＋｜ＶTGL ｜＜ＶB ＜ＶOX … 例えば、ゲート酸化膜２３の耐圧ＶOX＝７０［Ｖ］、Ｎ
型ウエル２２のバイアスＶN ＝１２［Ｖ］、転送クロッ
クの振幅の上限ＶTGH ＝６［Ｖ］、下限ＶTGL＝−８
［Ｖ］とすれば、ツエナーダイオードのブレークダウン
電圧ＶB は、２０［Ｖ］よりも大きく、７０［Ｖ］より
も小さく設計されればよい。
型ウエル２２のバイアスＶN ＝１２［Ｖ］、転送クロッ
クの振幅の上限ＶTGH ＝６［Ｖ］、下限ＶTGL＝−８
［Ｖ］とすれば、ツエナーダイオードのブレークダウン
電圧ＶB は、２０［Ｖ］よりも大きく、７０［Ｖ］より
も小さく設計されればよい。
【００３５】ＭＰＰ駆動が可能なＣＣＤにおいて、ＣＣ
Ｄとボンディングパッドとの間にある余ったチップ領域
等に高々Ｎ型拡散層３０を一個作り、このＮ型拡散層３
０をＣＣＤを形成するＮ型ウエル２２に接続し、そのＮ
型拡散層３０の中にツエナーダイオードを作ることによ
り、ゲート酸化膜２３の保護構造が実現される。つま
り、本実施例による静電破壊保護構造によれば、ＣＣＤ
の組み立て中や、パッケージに組み込んだＣＣＤの取扱
い中、およびＣＣＤの動作中に、ゲート酸化膜２３が静
電破壊しなくなる。なおかつ、ＣＣＤをＭＰＰ駆動する
ことも可能である。
Ｄとボンディングパッドとの間にある余ったチップ領域
等に高々Ｎ型拡散層３０を一個作り、このＮ型拡散層３
０をＣＣＤを形成するＮ型ウエル２２に接続し、そのＮ
型拡散層３０の中にツエナーダイオードを作ることによ
り、ゲート酸化膜２３の保護構造が実現される。つま
り、本実施例による静電破壊保護構造によれば、ＣＣＤ
の組み立て中や、パッケージに組み込んだＣＣＤの取扱
い中、およびＣＣＤの動作中に、ゲート酸化膜２３が静
電破壊しなくなる。なおかつ、ＣＣＤをＭＰＰ駆動する
ことも可能である。
【００３６】すなわち、ＣＣＤの製造プロセス自体が終
了し、配線等も行われ、図１に示す静電破壊保護回路は
各ゲート入力に接続されている状態にあるとする。ツエ
ナーダイオードのブレークダウン電圧ＶB は、上記の
式の条件を満たす例えば２５［Ｖ］であるとする。前述
したように、組み立て作業の中で、特にダイシング作業
においてはゲート酸化膜が存在する面をダイシング・テ
ープに貼り付けたり、高抵抗な超高純水をゲート酸化膜
に高速で吹き付けるため、ゲート酸化膜には電位差が加
わりやすく、また、いわゆる帯電現象を起こしやすい。
よって、ダイシング作業は静電破壊しやすい作業の一つ
であった。また、パッケージに組み込んだＣＣＤの取扱
いに関しても、帯電した人がゲート入力ピンに触った
り、帯電している物の上に不用意にＣＣＤを置いたりし
て、ゲート酸化膜を破壊してしまい、ＣＣＤの動作を不
可能にしてしまうことが多かった。
了し、配線等も行われ、図１に示す静電破壊保護回路は
各ゲート入力に接続されている状態にあるとする。ツエ
ナーダイオードのブレークダウン電圧ＶB は、上記の
式の条件を満たす例えば２５［Ｖ］であるとする。前述
したように、組み立て作業の中で、特にダイシング作業
においてはゲート酸化膜が存在する面をダイシング・テ
ープに貼り付けたり、高抵抗な超高純水をゲート酸化膜
に高速で吹き付けるため、ゲート酸化膜には電位差が加
わりやすく、また、いわゆる帯電現象を起こしやすい。
よって、ダイシング作業は静電破壊しやすい作業の一つ
であった。また、パッケージに組み込んだＣＣＤの取扱
いに関しても、帯電した人がゲート入力ピンに触った
り、帯電している物の上に不用意にＣＣＤを置いたりし
て、ゲート酸化膜を破壊してしまい、ＣＣＤの動作を不
可能にしてしまうことが多かった。
【００３７】組み立て中や、パッケージに組み込んだＣ
ＣＤの取扱い中は、まだ回路に接続されておらず、当然
Ｎ型ウエル２２やＮ型拡散層３０にはバイアスは加えら
れていないが、これらは基本的にはグランド電位にある
と考えられる。今、このような状態で転送用ゲート電極
２４ａ〜ｄやリセット・ゲート電極２７に正の電圧が加
わったとすると、Ｐ+ 型拡散層３２ａ〜ｅはＮ型拡散層
３０に対して順バイアスになるので、Ｐ+ 型拡散層３２
およびＮ型拡散層３０からなるツエナーダイオードは導
通する。Ｎ型拡散層３０とＮ型ウエル２２は接続されて
いるため、ゲート酸化膜２３には、ツエナーダイオード
のビルトイン電圧である０．６［Ｖ］以上の電圧は加わ
らず、ゲート酸化膜２３が破壊することはない。
ＣＤの取扱い中は、まだ回路に接続されておらず、当然
Ｎ型ウエル２２やＮ型拡散層３０にはバイアスは加えら
れていないが、これらは基本的にはグランド電位にある
と考えられる。今、このような状態で転送用ゲート電極
２４ａ〜ｄやリセット・ゲート電極２７に正の電圧が加
わったとすると、Ｐ+ 型拡散層３２ａ〜ｅはＮ型拡散層
３０に対して順バイアスになるので、Ｐ+ 型拡散層３２
およびＮ型拡散層３０からなるツエナーダイオードは導
通する。Ｎ型拡散層３０とＮ型ウエル２２は接続されて
いるため、ゲート酸化膜２３には、ツエナーダイオード
のビルトイン電圧である０．６［Ｖ］以上の電圧は加わ
らず、ゲート酸化膜２３が破壊することはない。
【００３８】逆に、転送用ゲート電極２４ａ〜ｄやリセ
ット・ゲート電極２７に負の電圧が加わった場合、Ｐ+
型拡散層３２はＮ型拡散層３０に対して逆バイアスにな
る。しかし、ツエナーダイオードのブレークダウン電圧
ＶB が２５［Ｖ］に設定されているとすると、２５
［Ｖ］以上の負電圧でツエナーダイオードは降伏して導
通する。よって、ゲート酸化膜２３には２５［Ｖ］以上
の電圧は加わらず、また、ゲート酸化膜２３の耐圧は７
０［Ｖ］であるので、ゲート酸化膜２３は静電破壊しな
い。
ット・ゲート電極２７に負の電圧が加わった場合、Ｐ+
型拡散層３２はＮ型拡散層３０に対して逆バイアスにな
る。しかし、ツエナーダイオードのブレークダウン電圧
ＶB が２５［Ｖ］に設定されているとすると、２５
［Ｖ］以上の負電圧でツエナーダイオードは降伏して導
通する。よって、ゲート酸化膜２３には２５［Ｖ］以上
の電圧は加わらず、また、ゲート酸化膜２３の耐圧は７
０［Ｖ］であるので、ゲート酸化膜２３は静電破壊しな
い。
【００３９】ＣＣＤを駆動回路に接続し、正常なバイア
スと転送クロックをＣＣＤに与えてＣＣＤを動作させて
いるとき、突然サージがゲート入力に入り、ＣＣＤのゲ
ート酸化膜が破壊してしまうことがあった。
スと転送クロックをＣＣＤに与えてＣＣＤを動作させて
いるとき、突然サージがゲート入力に入り、ＣＣＤのゲ
ート酸化膜が破壊してしまうことがあった。
【００４０】本実施例の場合、Ｎ型ウエル２２には＋１
２［Ｖ］が加えられており、従って、Ｎ型拡散層３０に
も＋１２［Ｖ］が加えられている。このような状態でゲ
ート電極２４ａ〜ｄ，２７に＋１２．６［Ｖ］以上のサ
ージが入ったとすると、Ｐ+拡散層３２はＮ型拡散層３
０に対して順バイアスになる。このため、ツエナーダイ
オードは導通してサージ電圧はＮ型拡散層３０に排出さ
れ、ゲート酸化膜２３には０．６［Ｖ］以上の電圧が加
わらない。よって、ゲート酸化膜２３が静電破壊するこ
とはない。逆に、ゲート電極２４ａ〜ｄ，２７にマイナ
スのサージが加わった場合、Ｐ+ 型拡散層３２はＮ型拡
散層３０に対して逆バイアスになる。しかし、ツエナー
ダイオードのツエナーブレークダウンは前述した通り２
５［Ｖ］に設定されているとすると、−１３［Ｖ］（＝
１２［Ｖ］−２５［Ｖ］）よりも大きい負電圧でツエナ
ーダイオードは降伏して導通する。よって、ゲート酸化
膜２３には２５［Ｖ］以上の電圧は加わらず、また、ゲ
ート酸化膜２３の耐圧は７０［Ｖ］あるので、このよう
な逆バイアスが加わった場合でもゲート酸化膜２３は静
電破壊しない。
２［Ｖ］が加えられており、従って、Ｎ型拡散層３０に
も＋１２［Ｖ］が加えられている。このような状態でゲ
ート電極２４ａ〜ｄ，２７に＋１２．６［Ｖ］以上のサ
ージが入ったとすると、Ｐ+拡散層３２はＮ型拡散層３
０に対して順バイアスになる。このため、ツエナーダイ
オードは導通してサージ電圧はＮ型拡散層３０に排出さ
れ、ゲート酸化膜２３には０．６［Ｖ］以上の電圧が加
わらない。よって、ゲート酸化膜２３が静電破壊するこ
とはない。逆に、ゲート電極２４ａ〜ｄ，２７にマイナ
スのサージが加わった場合、Ｐ+ 型拡散層３２はＮ型拡
散層３０に対して逆バイアスになる。しかし、ツエナー
ダイオードのツエナーブレークダウンは前述した通り２
５［Ｖ］に設定されているとすると、−１３［Ｖ］（＝
１２［Ｖ］−２５［Ｖ］）よりも大きい負電圧でツエナ
ーダイオードは降伏して導通する。よって、ゲート酸化
膜２３には２５［Ｖ］以上の電圧は加わらず、また、ゲ
ート酸化膜２３の耐圧は７０［Ｖ］あるので、このよう
な逆バイアスが加わった場合でもゲート酸化膜２３は静
電破壊しない。
【００４１】このような静電破壊保護構造を備えた本実
施例によるＣＣＤにおいても、信号電荷のＭＰＰ駆動は
妨げられることはない。
施例によるＣＣＤにおいても、信号電荷のＭＰＰ駆動は
妨げられることはない。
【００４２】つまり、Ｎ型ウエル２２には＋１２［Ｖ］
が加えられており、従って、Ｎ型拡散層３０も＋１２
［Ｖ］になっている。また、このＭＰＰ駆動において
は、クロックパルスの振幅は−８［Ｖ］〜＋６［Ｖ］(t
yp.)であり、また、ツエナーダイオードのブレークダウ
ン電圧ＶB は２５［Ｖ］である。ゲート電極２４ａ〜ｄ
にクロックパルスの下限である−８［Ｖ］が加えられた
状態では、Ｐ+ 拡散層３２とＮ型拡散層３０とで形成さ
れるツエナーダイオードには２０［Ｖ］の逆バイアスが
加わる。しかし、この逆バイアスはブレークダウン電圧
以下であるため、ツエナーダイオードは導通しない。従
って、ゲート電極２４ａ〜ｄには正常な負電圧が与えら
れる。ゲート電極２４ａ〜ｄにクロックパルスの上限で
ある＋６［Ｖ］が加えられた状態では、Ｐ+ 拡散層３２
ａ〜ｄに＋６［Ｖ］、Ｎ型拡散層３０に＋１２［Ｖ］が
加えられることになる。この状態ではツエナーダイオー
ドは６［Ｖ］の逆バイアス状態にあり、この逆バイアス
はやはりブレークダウン電圧以下であるため、ツエナー
ダイオードは導通しない。よって、ゲート電極２４ａ〜
ｄには正常な正電圧が与えられる。
が加えられており、従って、Ｎ型拡散層３０も＋１２
［Ｖ］になっている。また、このＭＰＰ駆動において
は、クロックパルスの振幅は−８［Ｖ］〜＋６［Ｖ］(t
yp.)であり、また、ツエナーダイオードのブレークダウ
ン電圧ＶB は２５［Ｖ］である。ゲート電極２４ａ〜ｄ
にクロックパルスの下限である−８［Ｖ］が加えられた
状態では、Ｐ+ 拡散層３２とＮ型拡散層３０とで形成さ
れるツエナーダイオードには２０［Ｖ］の逆バイアスが
加わる。しかし、この逆バイアスはブレークダウン電圧
以下であるため、ツエナーダイオードは導通しない。従
って、ゲート電極２４ａ〜ｄには正常な負電圧が与えら
れる。ゲート電極２４ａ〜ｄにクロックパルスの上限で
ある＋６［Ｖ］が加えられた状態では、Ｐ+ 拡散層３２
ａ〜ｄに＋６［Ｖ］、Ｎ型拡散層３０に＋１２［Ｖ］が
加えられることになる。この状態ではツエナーダイオー
ドは６［Ｖ］の逆バイアス状態にあり、この逆バイアス
はやはりブレークダウン電圧以下であるため、ツエナー
ダイオードは導通しない。よって、ゲート電極２４ａ〜
ｄには正常な正電圧が与えられる。
【００４３】このように本実施例による静電破壊保護構
造が存在していても、ＣＣＤはなんら支障なくＭＰＰ駆
動を行うことが可能である。なお、図１には示していな
いが、Ｐ+ 拡散層３２およびＮ型拡散層３０からなる保
護用ツエナーダイオードと、ボンディングパッドとの間
に抵抗成分を挿入しても良い。
造が存在していても、ＣＣＤはなんら支障なくＭＰＰ駆
動を行うことが可能である。なお、図１には示していな
いが、Ｐ+ 拡散層３２およびＮ型拡散層３０からなる保
護用ツエナーダイオードと、ボンディングパッドとの間
に抵抗成分を挿入しても良い。
【００４４】次に、本発明の第２の実施例によるＣＣＤ
について図２を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
について図２を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
【００４５】本実施例と上述した第１の実施例との相違
点は、Ｎ型拡散層３０の中にあるＮ+ 型拡散層の構造が
異なる点である。つまり、上記の第１実施例では、Ｎ+
型拡散層３１がＰ+ 型拡散層３２とほぼ同じ形状に形成
されてＰ+ 型拡散層３２に並んで配置されていたが、本
実施例では図２に示すように、Ｎ+ 型拡散層４１（第２
導電型の第３の不純物領域）が個々のＰ+ 型拡散層３２
を取り囲むように形成されている。このような構造にす
ることにより、保護用のツエナーダイオードを構成する
各Ｐ+ Ｎ接合のＮ領域がＮ+ 型拡散層４１のＮ+ 領域に
よって囲まれ、各Ｐ+ 型拡散層３２ａ〜ｅどうしはＮ+
型の高不純物濃度領域によって明確に分離される。つま
り、Ｐ+ 型拡散層３２をエミッタおよびコレクタとし、
これらの間にあるＮ型拡散層３０をベースとして前述し
たラテラルＰＮＰトランジスタが構成されるが、Ｐ+ 型
拡散層３２によって形成されるエミッタから放出される
正孔のほとんどはＮ+ 型拡散層４１で再結合する。従っ
て、ラテラルＰＮＰトランジスタはより一層働きにくく
なり、保護用のツエナーダイオードの機能はラテラル・
トランジスタによって妨害されることはない。よって、
ツエナーダイオードは確実にゲート酸化膜２３を保護す
るようになる。また、Ｎ+ 型拡散層４１を形成して各Ｐ
+ 型拡散層３２ａ〜ｅを分離することにより、静電破壊
防止用のためのこれらＰ+ 型拡散層３２ａ〜ｅを狭い面
積に詰めて形成することが可能になり、保護回路の小面
積化が可能となる。さらに、各Ｐ+ 型拡散層３２の周囲
にＮ+型拡散層４１を形成することにより、各ツエナー
・ダイオードの浮遊容量を小さくすることが出来る。こ
のため、保護用のツエナー・ダイオードによってＣＣＤ
の高速性を犠牲にすることのない静電破壊防止構造が実
現される。
点は、Ｎ型拡散層３０の中にあるＮ+ 型拡散層の構造が
異なる点である。つまり、上記の第１実施例では、Ｎ+
型拡散層３１がＰ+ 型拡散層３２とほぼ同じ形状に形成
されてＰ+ 型拡散層３２に並んで配置されていたが、本
実施例では図２に示すように、Ｎ+ 型拡散層４１（第２
導電型の第３の不純物領域）が個々のＰ+ 型拡散層３２
を取り囲むように形成されている。このような構造にす
ることにより、保護用のツエナーダイオードを構成する
各Ｐ+ Ｎ接合のＮ領域がＮ+ 型拡散層４１のＮ+ 領域に
よって囲まれ、各Ｐ+ 型拡散層３２ａ〜ｅどうしはＮ+
型の高不純物濃度領域によって明確に分離される。つま
り、Ｐ+ 型拡散層３２をエミッタおよびコレクタとし、
これらの間にあるＮ型拡散層３０をベースとして前述し
たラテラルＰＮＰトランジスタが構成されるが、Ｐ+ 型
拡散層３２によって形成されるエミッタから放出される
正孔のほとんどはＮ+ 型拡散層４１で再結合する。従っ
て、ラテラルＰＮＰトランジスタはより一層働きにくく
なり、保護用のツエナーダイオードの機能はラテラル・
トランジスタによって妨害されることはない。よって、
ツエナーダイオードは確実にゲート酸化膜２３を保護す
るようになる。また、Ｎ+ 型拡散層４１を形成して各Ｐ
+ 型拡散層３２ａ〜ｅを分離することにより、静電破壊
防止用のためのこれらＰ+ 型拡散層３２ａ〜ｅを狭い面
積に詰めて形成することが可能になり、保護回路の小面
積化が可能となる。さらに、各Ｐ+ 型拡散層３２の周囲
にＮ+型拡散層４１を形成することにより、各ツエナー
・ダイオードの浮遊容量を小さくすることが出来る。こ
のため、保護用のツエナー・ダイオードによってＣＣＤ
の高速性を犠牲にすることのない静電破壊防止構造が実
現される。
【００４６】なお、本実施例においても、ゲート酸化膜
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。
【００４７】次に、本発明の第３の実施例によるＣＣＤ
について図３を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
について図３を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
【００４８】本実施例は、各Ｐ+ 型拡散層３２を取り囲
むＮ+ 型拡散層の構造が上述した第２の実施例と相違し
ている。つまり、上記の第２実施例によるＣＣＤでは、
Ｎ＋型拡散層４１はＰ＋ 型拡散層３２の四方から等距
離離れて形成されていたが、本実施例では図３に示すよ
うに、Ｎ+ 型拡散層５１（第２導電型の第３の不純物領
域）の一部がＰ+ 型拡散層３２の一辺に非常に近接して
形成されている。Ｐ+ 型拡散層３２とＮ型拡散層３０と
で形成されるツエナーダイオードのブレークダウン電圧
ＶB は、この近接したＮ+ 型拡散層５１とＰ+ 型拡散層
３２との距離によって調整される。従って、ブレークダ
ウン電圧ＶB はＮ型拡散層３０の不純物濃度に依存しな
くなり、各拡散層５１，３２間の距離によって設定され
る。また、各Ｐ+ 型拡散層３２およびＮ+ 型拡散層５１
をイオン注入法によって形成することにより、これらの
拡散層間の距離調整は簡易かつ正確に行え、ツエナーダ
イオードの降伏電圧ＶB を所望の値に設定することが容
易にできる。よって、安定したブレークダウン電圧ＶB
を得ることが可能になる。
むＮ+ 型拡散層の構造が上述した第２の実施例と相違し
ている。つまり、上記の第２実施例によるＣＣＤでは、
Ｎ＋型拡散層４１はＰ＋ 型拡散層３２の四方から等距
離離れて形成されていたが、本実施例では図３に示すよ
うに、Ｎ+ 型拡散層５１（第２導電型の第３の不純物領
域）の一部がＰ+ 型拡散層３２の一辺に非常に近接して
形成されている。Ｐ+ 型拡散層３２とＮ型拡散層３０と
で形成されるツエナーダイオードのブレークダウン電圧
ＶB は、この近接したＮ+ 型拡散層５１とＰ+ 型拡散層
３２との距離によって調整される。従って、ブレークダ
ウン電圧ＶB はＮ型拡散層３０の不純物濃度に依存しな
くなり、各拡散層５１，３２間の距離によって設定され
る。また、各Ｐ+ 型拡散層３２およびＮ+ 型拡散層５１
をイオン注入法によって形成することにより、これらの
拡散層間の距離調整は簡易かつ正確に行え、ツエナーダ
イオードの降伏電圧ＶB を所望の値に設定することが容
易にできる。よって、安定したブレークダウン電圧ＶB
を得ることが可能になる。
【００４９】なお、本実施例においても、ゲート酸化膜
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。さらに、本実施例においても、各Ｐ+ 型拡散
層３２ａ〜ｅを囲んでＮ+ 型拡散層５１が形成されてい
るため、第２実施例と同様な効果、つまり、ラテラルト
ランジスタが機能し難くなり、また、ＣＣＤ保護構造の
小型化およびＣＣＤの高速化が図れるという効果が奏さ
れる。
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。さらに、本実施例においても、各Ｐ+ 型拡散
層３２ａ〜ｅを囲んでＮ+ 型拡散層５１が形成されてい
るため、第２実施例と同様な効果、つまり、ラテラルト
ランジスタが機能し難くなり、また、ＣＣＤ保護構造の
小型化およびＣＣＤの高速化が図れるという効果が奏さ
れる。
【００５０】次に、本発明の第４の実施例によるＣＣＤ
について図４を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
について図４を用いて説明する。なお、同図において図
１と同一または相当する部分については同符号を用いて
その説明は省略する。
【００５１】上記の第３実施例ではＮ型拡散層３０の中
のＮ+ 型拡散層５１の一部がＰ+ 型拡散層３２に非常に
近接して形成されていたが、本実施例では図４に示すよ
うに、Ｎ+ 型拡散層６１（第２導電型の第３の不純物領
域）の一部とＰ+ 型拡散層６２（第１導電型の複数個の
不純物領域）の各一部とが重複して形成されている点が
上述した第３の実施例と相違している。つまり、Ｎ型拡
散層３０の中にあるＮ+ 型拡散層６１が個々のＰ+ 型拡
散層６２ａ〜ｅを取り囲むように配置されており、か
つ、Ｎ+ 型拡散層６１と個々のＰ+ 型拡散層６２ａ〜ｅ
との両者がオーバーラップしていることである。Ｎ+ 型
拡散層６１とＰ+ 型拡散層６２とで形成されるツエナー
ダイオードのブレークダウン電圧ＶB は２５［Ｖ］付近
に設定したいが、本実施例ではこのブレークダウン電圧
ＶB がＮ+ 型拡散層６１の不純物濃度とＰ+ 型拡散層６
２の不純物濃度の内の低い方の不純物濃度の拡散層によ
って決められ、Ｎ型拡散層３０の不純物濃度に依存しな
くなっている。つまり、ツエナーダイオードのブレーク
ダウン電圧ＶB は、各拡散層６１，６２をイオン注入法
によって形成する場合には、イオン注入量を選択するこ
とによって容易に調節でき、所望値が得られる構造にな
っている。このため、上記第３実施例と同様に本実施例
でも安定したブレークダウン電圧ＶB を得ることが可能
になる。
のＮ+ 型拡散層５１の一部がＰ+ 型拡散層３２に非常に
近接して形成されていたが、本実施例では図４に示すよ
うに、Ｎ+ 型拡散層６１（第２導電型の第３の不純物領
域）の一部とＰ+ 型拡散層６２（第１導電型の複数個の
不純物領域）の各一部とが重複して形成されている点が
上述した第３の実施例と相違している。つまり、Ｎ型拡
散層３０の中にあるＮ+ 型拡散層６１が個々のＰ+ 型拡
散層６２ａ〜ｅを取り囲むように配置されており、か
つ、Ｎ+ 型拡散層６１と個々のＰ+ 型拡散層６２ａ〜ｅ
との両者がオーバーラップしていることである。Ｎ+ 型
拡散層６１とＰ+ 型拡散層６２とで形成されるツエナー
ダイオードのブレークダウン電圧ＶB は２５［Ｖ］付近
に設定したいが、本実施例ではこのブレークダウン電圧
ＶB がＮ+ 型拡散層６１の不純物濃度とＰ+ 型拡散層６
２の不純物濃度の内の低い方の不純物濃度の拡散層によ
って決められ、Ｎ型拡散層３０の不純物濃度に依存しな
くなっている。つまり、ツエナーダイオードのブレーク
ダウン電圧ＶB は、各拡散層６１，６２をイオン注入法
によって形成する場合には、イオン注入量を選択するこ
とによって容易に調節でき、所望値が得られる構造にな
っている。このため、上記第３実施例と同様に本実施例
でも安定したブレークダウン電圧ＶB を得ることが可能
になる。
【００５２】なお、本実施例においても、ゲート酸化膜
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。さらに、本実施例においても、各Ｐ+ 型拡散
層６２ａ〜ｅを囲んでＮ+ 型拡散層６１が形成されてい
るため、第２実施例と同様な効果、つまり、ラテラルト
ランジスタが機能し難くなり、また、ＣＣＤ保護構造の
小型化およびＣＣＤの高速化が図れるという効果が奏さ
れる。
２３の静電破壊が確実に防止されると共に信号電荷のＭ
ＰＰ駆動が通常どおり行え、第１実施例と同様な効果が
奏される。さらに、本実施例においても、各Ｐ+ 型拡散
層６２ａ〜ｅを囲んでＮ+ 型拡散層６１が形成されてい
るため、第２実施例と同様な効果、つまり、ラテラルト
ランジスタが機能し難くなり、また、ＣＣＤ保護構造の
小型化およびＣＣＤの高速化が図れるという効果が奏さ
れる。
【００５３】また、上記各実施例の説明においては、Ｐ
型Ｓｉエピタキシャル成長層２１に形成されたＮ型ウエ
ル２２にＭＯＳダイオードを形成し、また、Ｐ型Ｓｉエ
ピタキシャル成長層２１に形成されたＮ型拡散層３０に
保護用ツエナーダイオードを形成した場合について説明
したが、各層の導電型はこれに限定されるものではな
い。つまり、Ｎ型半導体層に形成されたＰ型ウエルにＭ
ＯＳダイオードを形成し、また、Ｎ型半導体層に形成さ
れたＰ型拡散層に保護用ツエナーダイオードを形成し
て、Ｐ型ウエルとＰ型拡散層とを電気的に接続するよう
に構成してもよい。ただし、この場合の保護用ツエナー
ダイオードの降伏電圧ＶB は、ＭＯＳダイオードのゲー
ト酸化膜を静電破壊から守るため、Ｐ型ウエルへの印加
電圧ＶN 、各ＭＯＳダイオードのゲート酸化膜の耐圧Ｖ
OX、ＭＯＳダイオードの各ゲート電極への印加電圧の上
限をＶH 下限をＶL とした場合に、｜ＶN ｜＋｜ＶH ｜
＜ＶB<VOX、ＶN ≦ＶL の関係を満たす必要がある。
型Ｓｉエピタキシャル成長層２１に形成されたＮ型ウエ
ル２２にＭＯＳダイオードを形成し、また、Ｐ型Ｓｉエ
ピタキシャル成長層２１に形成されたＮ型拡散層３０に
保護用ツエナーダイオードを形成した場合について説明
したが、各層の導電型はこれに限定されるものではな
い。つまり、Ｎ型半導体層に形成されたＰ型ウエルにＭ
ＯＳダイオードを形成し、また、Ｎ型半導体層に形成さ
れたＰ型拡散層に保護用ツエナーダイオードを形成し
て、Ｐ型ウエルとＰ型拡散層とを電気的に接続するよう
に構成してもよい。ただし、この場合の保護用ツエナー
ダイオードの降伏電圧ＶB は、ＭＯＳダイオードのゲー
ト酸化膜を静電破壊から守るため、Ｐ型ウエルへの印加
電圧ＶN 、各ＭＯＳダイオードのゲート酸化膜の耐圧Ｖ
OX、ＭＯＳダイオードの各ゲート電極への印加電圧の上
限をＶH 下限をＶL とした場合に、｜ＶN ｜＋｜ＶH ｜
＜ＶB<VOX、ＶN ≦ＶL の関係を満たす必要がある。
【００５４】このようにＣＣＤを形成する各層の導電型
を上記各実施例の説明と逆の導電型で形成した場合に
は、ＭＯＳダイオードのゲート電極にＰ型ウエルへの印
加電圧ＶN より小さなサージ電圧が加わると、保護ダイ
オードには順バイアスが加わり、保護ダイオードは導通
する。また、ＭＯＳダイオードのゲート電極に印加電圧
ＶN より大きなサージ電圧が加わると、保護ダイオード
には逆バイアスが加わる。さらに、この逆バイアスが保
護ダイオードの降伏電圧より大きい場合には保護ダイオ
ードは降伏する。従って、ゲート酸化膜には保護ダイオ
ードの降伏電圧が加わる。この結果、上記各実施例と逆
の導電型で各層を形成した場合においても、上記各実施
例と同様な効果が奏される。
を上記各実施例の説明と逆の導電型で形成した場合に
は、ＭＯＳダイオードのゲート電極にＰ型ウエルへの印
加電圧ＶN より小さなサージ電圧が加わると、保護ダイ
オードには順バイアスが加わり、保護ダイオードは導通
する。また、ＭＯＳダイオードのゲート電極に印加電圧
ＶN より大きなサージ電圧が加わると、保護ダイオード
には逆バイアスが加わる。さらに、この逆バイアスが保
護ダイオードの降伏電圧より大きい場合には保護ダイオ
ードは降伏する。従って、ゲート酸化膜には保護ダイオ
ードの降伏電圧が加わる。この結果、上記各実施例と逆
の導電型で各層を形成した場合においても、上記各実施
例と同様な効果が奏される。
【００５５】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳダイオードのゲート電極に第２導電型の第１の不純
物領域への印加電圧ＶN より大きな（または小さな）サ
ージ電圧が加わると、保護ダイオードには順バイアスが
加わり、保護ダイオードは導通する。このため、ゲート
酸化膜には保護ダイオードの順方向電圧が僅かに加わる
だけに止まり、ゲート酸化膜の静電破壊は防止される。
また、ＭＯＳダイオードのゲート電極に第２導電型の第
１の不純物領域への印加電圧ＶN より小さな（または大
きな）サージ電圧が加わると、保護ダイオードには逆バ
イアスが加わり、さらに、この逆バイアスが保護ダイオ
ードの降伏電圧より大きい場合には保護ダイオードは降
伏する。従って、ゲート酸化膜には保護ダイオードの降
伏電圧が加わる。ここで、この降伏電圧は、電荷転送の
ためのクロック信号電圧では降伏せず、ゲート酸化膜の
耐圧よりも小さな値に予め設定されている。このため、
ゲート酸化膜に加わった降伏電圧を越えるサージ電圧は
保護ダイオードが降伏することによって吸収され、ゲー
ト酸化膜の静電破壊が防止される。よって、静電保護回
路にＤＣ電源を与えていない場合においても、第２導電
型の第１および第２の不純物領域は基本的に接地電位に
あるため、ゲート酸化膜は静電破壊から有効に防止され
る。また、静電破壊対策のため、従来のように新たなＤ
Ｃ電源ラインを形成する必要もない。
ＯＳダイオードのゲート電極に第２導電型の第１の不純
物領域への印加電圧ＶN より大きな（または小さな）サ
ージ電圧が加わると、保護ダイオードには順バイアスが
加わり、保護ダイオードは導通する。このため、ゲート
酸化膜には保護ダイオードの順方向電圧が僅かに加わる
だけに止まり、ゲート酸化膜の静電破壊は防止される。
また、ＭＯＳダイオードのゲート電極に第２導電型の第
１の不純物領域への印加電圧ＶN より小さな（または大
きな）サージ電圧が加わると、保護ダイオードには逆バ
イアスが加わり、さらに、この逆バイアスが保護ダイオ
ードの降伏電圧より大きい場合には保護ダイオードは降
伏する。従って、ゲート酸化膜には保護ダイオードの降
伏電圧が加わる。ここで、この降伏電圧は、電荷転送の
ためのクロック信号電圧では降伏せず、ゲート酸化膜の
耐圧よりも小さな値に予め設定されている。このため、
ゲート酸化膜に加わった降伏電圧を越えるサージ電圧は
保護ダイオードが降伏することによって吸収され、ゲー
ト酸化膜の静電破壊が防止される。よって、静電保護回
路にＤＣ電源を与えていない場合においても、第２導電
型の第１および第２の不純物領域は基本的に接地電位に
あるため、ゲート酸化膜は静電破壊から有効に防止され
る。また、静電破壊対策のため、従来のように新たなＤ
Ｃ電源ラインを形成する必要もない。
【００５６】また、島状に形成された第１導電型の複数
個の各不純物領域を囲んで高濃度の第２導電型の第３の
不純物領域を形成することにより、第１導電型の不純物
領域およびそれらの間にある第２導電型の第２の不純物
領域によって形成されるラテラル・トランジスタのエミ
ッタから放出されるキャリアのほとんどは、第２導電型
の第３の不純物領域で再結合する。このため、ラテラル
・トランジスタの機能は弱められ、保護ダイオードの機
能はラテラル・トランジスタによって妨害されることは
ない。よって、ゲート酸化膜は保護ダイオードによって
確実に静電破壊から保護される。
個の各不純物領域を囲んで高濃度の第２導電型の第３の
不純物領域を形成することにより、第１導電型の不純物
領域およびそれらの間にある第２導電型の第２の不純物
領域によって形成されるラテラル・トランジスタのエミ
ッタから放出されるキャリアのほとんどは、第２導電型
の第３の不純物領域で再結合する。このため、ラテラル
・トランジスタの機能は弱められ、保護ダイオードの機
能はラテラル・トランジスタによって妨害されることは
ない。よって、ゲート酸化膜は保護ダイオードによって
確実に静電破壊から保護される。
【図１】本発明の第１の実施例によるＣＣＤを示す図で
ある。
ある。
【図２】本発明の第２の実施例によるＣＣＤを示す図で
ある。
ある。
【図３】本発明の第３の実施例によるＣＣＤを示す図で
ある。
ある。
【図４】本発明の第４の実施例によるＣＣＤを示す図で
ある。
ある。
【図５】従来のＣＣＤを示す図である。
【図６】従来のＣＣＤの等価保護回路図である。
２１…Ｐ型Ｓｉエピタキシャル成長層、２２…Ｎ型ウエ
ル、２３…ゲート酸化膜、２４ａ〜ｃ…転送用ゲート電
極、２４ｄ…アウトプット用ゲート電極、２５…リセッ
ト・ドレイン、２６…フローティング・ディフュージョ
ン、２７…リセット用ゲート電極、２８…出力ＦＥＴ、
２９…負荷抵抗、３０…Ｎ型拡散層、３１，４１，５
１，６１…Ｎ+ 型拡散層、３２ａ〜ｅ，６２ａ〜ｅ…Ｐ
+ 型拡散層。
ル、２３…ゲート酸化膜、２４ａ〜ｃ…転送用ゲート電
極、２４ｄ…アウトプット用ゲート電極、２５…リセッ
ト・ドレイン、２６…フローティング・ディフュージョ
ン、２７…リセット用ゲート電極、２８…出力ＦＥＴ、
２９…負荷抵抗、３０…Ｎ型拡散層、３１，４１，５
１，６１…Ｎ+ 型拡散層、３２ａ〜ｅ，６２ａ〜ｅ…Ｐ
+ 型拡散層。
フロントページの続き (56)参考文献 特開 平６−21356（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/339 H01L 27/148 H01L 29/762
Claims (5)
- 【請求項１】 第１導電型の半導体基板に形成された第
２導電型の第１の不純物領域と、この第２導電型の第１
の不純物領域に形成された複数個の電荷転送用ＭＯＳダ
イオードとを備えた電荷結合素子において、 第２導電型の前記第１の不純物領域に電気的に接続され
て前記半導体基板に形成された第２導電型の第２の不純
物領域と、前記各ＭＯＳダイオードのゲート電極にそれ
ぞれ電気的に接続されて第２導電型の前記第２の不純物
領域に形成された第１導電型の複数個の不純物領域とを
備え、 第２導電型の前記第２の不純物領域と第１導電型の複数
個の前記各不純物領域とで形成される各保護ダイオード
の降伏電圧ＶB は、前記各ＭＯＳダイオードのゲート酸
化膜の耐圧をＶOX、第２導電型の前記第１の不純物領域
への印加電圧をＶN 、前記各ゲート電極への印加電圧の
上限をＶH 下限をＶL とした場合に、第１導電型がＰ
型、第２導電型がＮ型のときに次式 ｜ＶN ｜＋｜ＶL ｜＜ＶB ＜ＶOX ＶH ≦ＶN の関係を満たし、第１導電型がＮ型、第２導電型がＰ型
のときに次式 ｜ＶN ｜＋｜ＶH ｜＜ＶB ＜ＶOX ＶN ≦ＶL の関係を満たすことを特徴とする電荷結合素子。 - 【請求項２】 第２導電型の前記第２の不純物領域は低
不純物濃度に形成され、第１導電型の複数個の前記各不
純物領域は高不純物濃度に形成され、前記各保護ダイオ
ードの降伏電圧ＶB は、第２導電型のこの第２の不純物
領域の不純物濃度が調整されて前記関係式を満たしてい
ることを特徴とする請求項１記載の電荷結合素子。 - 【請求項３】 第１導電型の複数個の前記各不純物領域
に近接した第２導電型の前記第２の不純物領域に第２導
電型の第３の不純物領域が高不純物濃度に形成され、か
つ、第１導電型の複数個の前記各不純物領域は高不純物
濃度に形成され、前記各保護ダイオードの降伏電圧ＶB
は、第１導電型の複数個の前記各不純物領域と第２導電
型の前記第３の不純物領域との距離が調整されて前記関
係式を満たしていることを特徴とする請求項１記載の電
荷結合素子。 - 【請求項４】 第１導電型の複数個の前記各不純物領域
に一部重複した第２導電型の前記第２の不純物領域に第
２導電型の第３の不純物領域が高不純物濃度に形成さ
れ、かつ、第１導電型の複数個の前記各不純物領域は高
不純物濃度に形成され、前記各保護ダイオードの降伏電
圧ＶB は、第１導電型の複数個の前記各不純物領域と第
２導電型の前記第３の不純物領域とのうちの不純物濃度
の低い方の領域の不純物濃度が調整され、前記関係式を
満たしていることを特徴とする請求項１記載の電荷結合
素子。 - 【請求項５】 島状に形成された第１導電型の複数個の
前記各不純物領域は、高不純物濃度に形成された第２導
電型の第３の不純物領域に囲まれて形成されていること
を特徴とする請求項２または請求項３または請求項４記
載の電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33854793A JP3290792B2 (ja) | 1993-12-28 | 1993-12-28 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33854793A JP3290792B2 (ja) | 1993-12-28 | 1993-12-28 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202172A JPH07202172A (ja) | 1995-08-04 |
| JP3290792B2 true JP3290792B2 (ja) | 2002-06-10 |
Family
ID=18319200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33854793A Expired - Fee Related JP3290792B2 (ja) | 1993-12-28 | 1993-12-28 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3290792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11670855B2 (en) | 2021-02-24 | 2023-06-06 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
-
1993
- 1993-12-28 JP JP33854793A patent/JP3290792B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11670855B2 (en) | 2021-02-24 | 2023-06-06 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
| US11784412B2 (en) | 2021-02-24 | 2023-10-10 | Bluehalo, Llc | System and method for a digitally beamformed phased array feed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202172A (ja) | 1995-08-04 |
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