JPH0864772A - 静電放電保護素子およびその形成方法 - Google Patents
静電放電保護素子およびその形成方法Info
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- JPH0864772A JPH0864772A JP7208566A JP20856695A JPH0864772A JP H0864772 A JPH0864772 A JP H0864772A JP 7208566 A JP7208566 A JP 7208566A JP 20856695 A JP20856695 A JP 20856695A JP H0864772 A JPH0864772 A JP H0864772A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Abstract
(57)【要約】
【課題】 集積回路を大きな電圧遷移から保護する集積
素子（ＥＳＤ保護素子）、およびかかる集積素子を製造
する方法を提供する。 【解決手段】 ＥＳＤ保護素子は、フィールド酸化物
（１４）のない活性領域（１３）内に形成される。フォ
トリソグラフィ技法を用いて、Ｐ型ドーパント領域（２
２）と、Ｎ型ドーパント領域（２７）とを半導体基板
（１１）に形成し、これらをスペーサ領域（２９）によ
って互いに離間する。アノード電極（３３）をＰ型ドー
パント領域（２２）に接触させ、カソード電極（３４）
をＮ型ドーパント領域（２７）に接触させる。ＥＳＤ保
護素子の寄生ダイオード抵抗は、スペーサ領域（２９）
の幅によって支配され、一方スペーサ領域（２９）の幅
はフォトリソグラフィ技法の解像度によって支配され
る。このようにして、本発明は、ＥＳＤ保護素子の寄生
ダイオード抵抗とクランプ電圧の双方を低下させ、集積
回路を大きな電圧遷移から保護する作用を行う方法を提
供する。
素子（ＥＳＤ保護素子）、およびかかる集積素子を製造
する方法を提供する。 【解決手段】 ＥＳＤ保護素子は、フィールド酸化物
（１４）のない活性領域（１３）内に形成される。フォ
トリソグラフィ技法を用いて、Ｐ型ドーパント領域（２
２）と、Ｎ型ドーパント領域（２７）とを半導体基板
（１１）に形成し、これらをスペーサ領域（２９）によ
って互いに離間する。アノード電極（３３）をＰ型ドー
パント領域（２２）に接触させ、カソード電極（３４）
をＮ型ドーパント領域（２７）に接触させる。ＥＳＤ保
護素子の寄生ダイオード抵抗は、スペーサ領域（２９）
の幅によって支配され、一方スペーサ領域（２９）の幅
はフォトリソグラフィ技法の解像度によって支配され
る。このようにして、本発明は、ＥＳＤ保護素子の寄生
ダイオード抵抗とクランプ電圧の双方を低下させ、集積
回路を大きな電圧遷移から保護する作用を行う方法を提
供する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に電気的保護素
子に関し、更に特定すれば、大きな電圧遷移による損傷
から、モノリシック集積回路を保護する集積素子に関す
るものである。
子に関し、更に特定すれば、大きな電圧遷移による損傷
から、モノリシック集積回路を保護する集積素子に関す
るものである。
【０００２】
【従来の技術】モノリシック集積回路は、それらの入力
または出力端子を静電放電のような大きく急激な電圧遷
移に晒すことによって、損傷を受けることはよく知られ
ている。例えば、静電荷(electrostatic charge)が人や
検査機器上に貯まることがある。静電荷を帯びた人また
は検査機器の一部が集積回路の入力または出力端子に接
触すると、貯まっていた静電荷が放電し、集積素子に大
電流を流し込む。この大電流は、ゲート酸化物のような
集積素子内の誘電体物質を破壊したり、ポリシリコンや
アルミニウム相互接続部のような導電物質を溶解し、修
復不能な損傷を集積回路に与えることになり得る。
または出力端子を静電放電のような大きく急激な電圧遷
移に晒すことによって、損傷を受けることはよく知られ
ている。例えば、静電荷(electrostatic charge)が人や
検査機器上に貯まることがある。静電荷を帯びた人また
は検査機器の一部が集積回路の入力または出力端子に接
触すると、貯まっていた静電荷が放電し、集積素子に大
電流を流し込む。この大電流は、ゲート酸化物のような
集積素子内の誘電体物質を破壊したり、ポリシリコンや
アルミニウム相互接続部のような導電物質を溶解し、修
復不能な損傷を集積回路に与えることになり得る。
【０００３】一般的に、集積回路製造者は、集積素子内
に保護素子を含ませ、入出力回路から遠ざけるように電
流を分流させることによって、大電流遷移による損傷か
ら集積素子を保護している。集積素子の入出力回路を保
護する１つの技法は、集積素子内にある寄生素子(paras
itic element)で、電流分路構造を形成することであ
る。この技法の欠点は、かかる構造のブレークダウン電
圧が、特定の集積回路の処理技法によって制限されるこ
とである。これらの回路を保護する他の技法は、保護回
路のエネルギ散逸能力を向上させることである。エネル
ギ散逸能力を向上させるには、保護回路を設計する際
に、保護回路の外形寸法を大きくする、金属相互接続部
を広くする、接点を多くそして大きくする、空間を広げ
る等を考慮に入れる。この手法の欠点は、集積素子のサ
イズが大型化し、半導体ウエハ当たりの集積回路数が減
少するために、集積回路を製造するコストが上昇するこ
とである。更に別の技法では、シリコン制御型整流器
（ＳＣＲ：silicon controlled rectifier）が、入出力
回路から電流を分路させるように機能するものがある。
この技法の欠点は、ＳＣＲがレイアウトやプロセスのば
らつきに敏感で、その結果、通常の動作中に、ラッチア
ップ(latchup)や洩れを発生する可能性が高いことであ
る。
に保護素子を含ませ、入出力回路から遠ざけるように電
流を分流させることによって、大電流遷移による損傷か
ら集積素子を保護している。集積素子の入出力回路を保
護する１つの技法は、集積素子内にある寄生素子(paras
itic element)で、電流分路構造を形成することであ
る。この技法の欠点は、かかる構造のブレークダウン電
圧が、特定の集積回路の処理技法によって制限されるこ
とである。これらの回路を保護する他の技法は、保護回
路のエネルギ散逸能力を向上させることである。エネル
ギ散逸能力を向上させるには、保護回路を設計する際
に、保護回路の外形寸法を大きくする、金属相互接続部
を広くする、接点を多くそして大きくする、空間を広げ
る等を考慮に入れる。この手法の欠点は、集積素子のサ
イズが大型化し、半導体ウエハ当たりの集積回路数が減
少するために、集積回路を製造するコストが上昇するこ
とである。更に別の技法では、シリコン制御型整流器
（ＳＣＲ：silicon controlled rectifier）が、入出力
回路から電流を分路させるように機能するものがある。
この技法の欠点は、ＳＣＲがレイアウトやプロセスのば
らつきに敏感で、その結果、通常の動作中に、ラッチア
ップ(latchup)や洩れを発生する可能性が高いことであ
る。
【０００４】
【発明が解決しようとする課題】したがって、集積回路
を大きな電圧遷移から保護する集積素子、およびかかる
集積素子を製造する方法を有することができれば有利で
あろう。また、かかる集積素子の占める面積を狭くし、
しかも集積回路の入出力構造を保護することができれ
ば、更に有利であろう。
を大きな電圧遷移から保護する集積素子、およびかかる
集積素子を製造する方法を有することができれば有利で
あろう。また、かかる集積素子の占める面積を狭くし、
しかも集積回路の入出力構造を保護することができれ
ば、更に有利であろう。
【０００５】
【課題を解決するための手段】概して言えば、本発明
は、静電放電（ＥＳＤ）保護素子および、かかる素子の
製造方法を提供するものである。本発明によれば、静電
放電保護素子は、フィールド酸化物のない半導体基板の
領域に構成される。この領域を、静電放電保護素子用活
性領域と呼ぶ。一実施例では、静電放電保護素子は、Ｐ
領域から離間されたＮ領域を含むダイオードである。Ｎ
およびＰ領域は、半導体基板にフォトレジスト層を被覆
し、フォトレジスト層に開口を形成して半導体基板の部
分を露出させ、半導体基板の露出部分の１つにＮ導電型
不純物を注入または拡散してＮ領域を形成し、半導体基
板の露出部分の他の１つにＰ導電型不純物を注入または
拡散してＰ領域を形成することによって構成される。次
に、Ｎ領域とＰ領域とを接触させる電極を形成する。
は、静電放電（ＥＳＤ）保護素子および、かかる素子の
製造方法を提供するものである。本発明によれば、静電
放電保護素子は、フィールド酸化物のない半導体基板の
領域に構成される。この領域を、静電放電保護素子用活
性領域と呼ぶ。一実施例では、静電放電保護素子は、Ｐ
領域から離間されたＮ領域を含むダイオードである。Ｎ
およびＰ領域は、半導体基板にフォトレジスト層を被覆
し、フォトレジスト層に開口を形成して半導体基板の部
分を露出させ、半導体基板の露出部分の１つにＮ導電型
不純物を注入または拡散してＮ領域を形成し、半導体基
板の露出部分の他の１つにＰ導電型不純物を注入または
拡散してＰ領域を形成することによって構成される。次
に、Ｎ領域とＰ領域とを接触させる電極を形成する。
【０００６】
【実施例】図１は、本発明の一実施例による処理におけ
る、ＥＳＤ保護素子の一部１０を示す高拡大断面図であ
る。図１に示すのは、主面１２と、フィールド酸化物１
４によって包囲された活性領域１３とを有する、Ｎ導電
型の半導体基板１１である。フィールド酸化物１４の主
面１２に隣接した部分は、突出部(bulges)即ち隆起１７
を有するものとして示されていることに注意されたい。
当業者は知っているであろうが、突出部１７は、フィー
ルド酸化物１４の形成の間に酸化工程の結果生じたもの
であり、一般的にバーズ・ヘッド(bird's head)と呼ば
れている。フィールド酸化物１４およびその結果得られ
るバーズ・ヘッド１７を形成する技法は、当業者にはよ
く知られているものである。
る、ＥＳＤ保護素子の一部１０を示す高拡大断面図であ
る。図１に示すのは、主面１２と、フィールド酸化物１
４によって包囲された活性領域１３とを有する、Ｎ導電
型の半導体基板１１である。フィールド酸化物１４の主
面１２に隣接した部分は、突出部(bulges)即ち隆起１７
を有するものとして示されていることに注意されたい。
当業者は知っているであろうが、突出部１７は、フィー
ルド酸化物１４の形成の間に酸化工程の結果生じたもの
であり、一般的にバーズ・ヘッド(bird's head)と呼ば
れている。フィールド酸化物１４およびその結果得られ
るバーズ・ヘッド１７を形成する技法は、当業者にはよ
く知られているものである。
【０００７】更に、活性領域１３は、ドーパント領域、
即ち、主面１２から半導体基板１１に垂直方向に広がる
と共に、フィールド酸化物１４の部分の下に横方向に広
がるＰ導電型のドーパント井戸１８を含む。ドーパント
領域１８は、井戸またはタブとも呼ばれており、例え
ば、硼素のようなＰ導電型のドーパント即ち不純物を、
活性領域１３に注入することによって形成することがで
きる。或いは、ドーパント領域１８は、Ｐ型不純物を活
性領域１３に拡散することによって形成することもでき
る。一例として、ドーパント領域１８は、約３ミクロン
（μｍ）ないし約５μｍの範囲の接合深さを有し、ドー
パント領域１８におけるＰ型不純物の表面濃度は、約１
ｘ１０16原子／立方センチメートル（原子／ｃｍ3）な
いし１ｘ１０19原子／ｃｍ3の範囲である。ドーパント
領域１８の形成技法は、当業者にはよく知られているも
のである。半導体基板１１およびドーパント領域１８の
導電型は、本発明の限定ではないことは理解されよう。
言い換えれば、半導体基板１１をＰ導電型とし、ドーパ
ント領域１８をＮ導電型とすることもできる。また、ド
ーパント領域１８の形成は任意であることも理解されよ
う。
即ち、主面１２から半導体基板１１に垂直方向に広がる
と共に、フィールド酸化物１４の部分の下に横方向に広
がるＰ導電型のドーパント井戸１８を含む。ドーパント
領域１８は、井戸またはタブとも呼ばれており、例え
ば、硼素のようなＰ導電型のドーパント即ち不純物を、
活性領域１３に注入することによって形成することがで
きる。或いは、ドーパント領域１８は、Ｐ型不純物を活
性領域１３に拡散することによって形成することもでき
る。一例として、ドーパント領域１８は、約３ミクロン
（μｍ）ないし約５μｍの範囲の接合深さを有し、ドー
パント領域１８におけるＰ型不純物の表面濃度は、約１
ｘ１０16原子／立方センチメートル（原子／ｃｍ3）な
いし１ｘ１０19原子／ｃｍ3の範囲である。ドーパント
領域１８の形成技法は、当業者にはよく知られているも
のである。半導体基板１１およびドーパント領域１８の
導電型は、本発明の限定ではないことは理解されよう。
言い換えれば、半導体基板１１をＰ導電型とし、ドーパ
ント領域１８をＮ導電型とすることもできる。また、ド
ーパント領域１８の形成は任意であることも理解されよ
う。
【０００８】主面１２およびフィールド酸化物１４に
は、フォトレジスト層１９が被覆される。次に、開口２
１をフォトレジスト層１９に形成し、主面１２の部分を
露出させる。主面１２およびフィールド酸化物１４にフ
ォトレジスト層１９を被覆し、フォトレジスト層１９に
開口２１を形成する技法は、当業者にはよく知られてい
るものである。
は、フォトレジスト層１９が被覆される。次に、開口２
１をフォトレジスト層１９に形成し、主面１２の部分を
露出させる。主面１２およびフィールド酸化物１４にフ
ォトレジスト層１９を被覆し、フォトレジスト層１９に
開口２１を形成する技法は、当業者にはよく知られてい
るものである。
【０００９】開口２１を通じて半導体基板１１にＰ導電
型の不純物を注入し、側壁２５を有するドーパント領域
２２を形成する。更に特定すれば、不純物はドーパント
領域１８に注入される。一例として、ドーパント領域２
２は、約０．２μｍないし約０．４μｍの範囲の接合深
さ、および約１．０ｘ１０15原子／ｃｍ3ないし約１．
０ｘ１０16 原子／ｃｍ3の範囲の表面濃度を有する。図
示しないが、当業者にはよく知られている技法を用い
て、フォトレジスト層１９を主面１２およびフィールド
酸化物１４から除去する。
型の不純物を注入し、側壁２５を有するドーパント領域
２２を形成する。更に特定すれば、不純物はドーパント
領域１８に注入される。一例として、ドーパント領域２
２は、約０．２μｍないし約０．４μｍの範囲の接合深
さ、および約１．０ｘ１０15原子／ｃｍ3ないし約１．
０ｘ１０16 原子／ｃｍ3の範囲の表面濃度を有する。図
示しないが、当業者にはよく知られている技法を用い
て、フォトレジスト層１９を主面１２およびフィールド
酸化物１４から除去する。
【００１０】次に図２を参照する。主面１２およびフィ
ールド酸化物１４に、フォトレジスト層２３を被覆す
る。図面では同一参照番号を用いて同一素子を示してい
ることは理解されよう。次に、フォトレジスト層２３に
開口２４を形成し、主面１２の部分を露出させる。開口
２４を通じて半導体基板１１にＮ導電型の不純物を注入
し、側壁２８を有するドーパント領域２７を形成する。
ここで、側壁２８はドーパント領域との金属的接合(met
allurgical junctions)を形成する。一例として、ドー
パント領域２７は、約０．１μｍないし約０．２５μｍ
の範囲の接合深さと、約１ｘ１０16原子／ｃｍ3ないし
約６ｘ１０20原子／ｃｍ3の範囲の表面濃度を有し、第
１ドーパント領域と第２ドーパント領域の隣接する側壁
２５，２８間の距離は、少なくとも１ミクロンである。
各ドーパント領域２７は２つの隣接するドーパント領域
２２の間にあり、ドーパント領域２７の少なくとも１つ
は、２つの隣接するドーパント領域２２の１つに隣接し
ていることに注意されたい。更に、領域２７および領域
２２は相互交換可能であることにも注意されたい。以上
により、各ドーパント領域２２は２つの隣接するドーパ
ント領域２７の間にあり、ドーパント領域２２の少なく
とも１つが２つの隣接するドーパント領域２７の１つに
隣接することが可能になる。言い換えれば、ドーパント
領域２７は、ドーパント領域２２と交互に配され、かつ
離間されているのである。当業者にはよく知られている
技法を用いて、フォトレジスト層２３を除去する。ドー
パント領域２２，２７を形成する方法は、本発明の限定
ではないことは理解されよう。例えば、ドーパント領域
２２，２７は、拡散技法を用いて形成することもでき
る。また、領域２２，２７の例に与えた形状、接合深
さ、および表面濃度も、本発明の限定ではないことも理
解されよう。
ールド酸化物１４に、フォトレジスト層２３を被覆す
る。図面では同一参照番号を用いて同一素子を示してい
ることは理解されよう。次に、フォトレジスト層２３に
開口２４を形成し、主面１２の部分を露出させる。開口
２４を通じて半導体基板１１にＮ導電型の不純物を注入
し、側壁２８を有するドーパント領域２７を形成する。
ここで、側壁２８はドーパント領域との金属的接合(met
allurgical junctions)を形成する。一例として、ドー
パント領域２７は、約０．１μｍないし約０．２５μｍ
の範囲の接合深さと、約１ｘ１０16原子／ｃｍ3ないし
約６ｘ１０20原子／ｃｍ3の範囲の表面濃度を有し、第
１ドーパント領域と第２ドーパント領域の隣接する側壁
２５，２８間の距離は、少なくとも１ミクロンである。
各ドーパント領域２７は２つの隣接するドーパント領域
２２の間にあり、ドーパント領域２７の少なくとも１つ
は、２つの隣接するドーパント領域２２の１つに隣接し
ていることに注意されたい。更に、領域２７および領域
２２は相互交換可能であることにも注意されたい。以上
により、各ドーパント領域２２は２つの隣接するドーパ
ント領域２７の間にあり、ドーパント領域２２の少なく
とも１つが２つの隣接するドーパント領域２７の１つに
隣接することが可能になる。言い換えれば、ドーパント
領域２７は、ドーパント領域２２と交互に配され、かつ
離間されているのである。当業者にはよく知られている
技法を用いて、フォトレジスト層２３を除去する。ドー
パント領域２２，２７を形成する方法は、本発明の限定
ではないことは理解されよう。例えば、ドーパント領域
２２，２７は、拡散技法を用いて形成することもでき
る。また、領域２２，２７の例に与えた形状、接合深
さ、および表面濃度も、本発明の限定ではないことも理
解されよう。
【００１１】図２に示す実施例では、櫛形ドーパント領
域２２，２７が複数の並列ダイオード構造を形成し、隣
接する側壁２５，２８間のスペーサ領域２９が、各ダイ
オード構造の直列抵抗を設定する。各ダイオードの直列
抵抗は、それぞれ隣接するドーパント領域２２，２７の
側壁２５，２８間の距離を短縮することによって減少
し、これら側壁２５，２８間の距離を延長することによ
って増大することは、当業者には理解されよう。本発明
によれば、活性領域１３、特にスペーサ領域２９、即ち
それぞれ隣接するドーパント領域２２，２７の側壁２
５，２８間には、フィールド酸化物が形成されない。更
に、側壁２５，２８は活性ダイオード領域として作用す
ることにより、指定されたチップ領域の活性ダイオード
領域を拡張することも理解されよう。
域２２，２７が複数の並列ダイオード構造を形成し、隣
接する側壁２５，２８間のスペーサ領域２９が、各ダイ
オード構造の直列抵抗を設定する。各ダイオードの直列
抵抗は、それぞれ隣接するドーパント領域２２，２７の
側壁２５，２８間の距離を短縮することによって減少
し、これら側壁２５，２８間の距離を延長することによ
って増大することは、当業者には理解されよう。本発明
によれば、活性領域１３、特にスペーサ領域２９、即ち
それぞれ隣接するドーパント領域２２，２７の側壁２
５，２８間には、フィールド酸化物が形成されない。更
に、側壁２５，２８は活性ダイオード領域として作用す
ることにより、指定されたチップ領域の活性ダイオード
領域を拡張することも理解されよう。
【００１２】次に図３を参照する。主面１２とフィール
ド酸化物１４を、誘電体物質層３１で被覆する。誘電体
物質層３１に適した物質には、二酸化シリコン、窒化物
等が含まれる。一例として、誘電体物質層３１は、約
５，０００オングストロームないし約７，０００オング
ストロームの範囲の厚さを有する。当業者にはよく知ら
れている技法を用いて、開口３２を誘電体物質層３１に
形成し、ドーパント領域２２，２７の表面１２の一部を
露出させる。ドーパント領域２２の表面１２を露出する
開口３２に導電性物質を充填することによって、アノー
ド電極３３を形成する。ドーパント領域２７の表面１２
を露出する開口３４に導電性物質を充填することによっ
て、カソード電極３４を形成する。言い換えれば、アノ
ード電極３３はドーパント領域２２に接触し、カソード
電極３４はドーパント領域２７に接触する。電極３３，
３４に適した物質には、アルミニウム、チタン、タング
ステン、モリブデン、タンタル、およびこれらの併用が
含まれる。ドーパント領域と接触するように電極を形成
する技法は、当業者にはよく知られているものである。
ド酸化物１４を、誘電体物質層３１で被覆する。誘電体
物質層３１に適した物質には、二酸化シリコン、窒化物
等が含まれる。一例として、誘電体物質層３１は、約
５，０００オングストロームないし約７，０００オング
ストロームの範囲の厚さを有する。当業者にはよく知ら
れている技法を用いて、開口３２を誘電体物質層３１に
形成し、ドーパント領域２２，２７の表面１２の一部を
露出させる。ドーパント領域２２の表面１２を露出する
開口３２に導電性物質を充填することによって、アノー
ド電極３３を形成する。ドーパント領域２７の表面１２
を露出する開口３４に導電性物質を充填することによっ
て、カソード電極３４を形成する。言い換えれば、アノ
ード電極３３はドーパント領域２２に接触し、カソード
電極３４はドーパント領域２７に接触する。電極３３，
３４に適した物質には、アルミニウム、チタン、タング
ステン、モリブデン、タンタル、およびこれらの併用が
含まれる。ドーパント領域と接触するように電極を形成
する技法は、当業者にはよく知られているものである。
【００１３】次に図４を参照すると、図３のＥＳＤ保護
素子の部分１０の上面図が示されている。誘電体物質層
３１の下にあるドーパント領域２２，２７の位置が、そ
れぞれ破線３７，３８で示されている。加えて、スペー
サ領域２９が矢印３９で示されている。アノード電極３
３は、ドーパント領域２２上の複数の導電性フィンガ(c
onductive fingers)、および誘電体層３１の部分として
示されている。好ましくは、アノード電極３３を、延長
線４１によって、接地電位に結合する。カソード電極３
４は、ドーパント領域２７上の複数の導電性フィンガお
よび誘電体層３１の部分として示されている。好ましく
は、カソード電極３４は、アノード電極３３の部分と交
互に噛み合わされ、カソード３４の一部は接点パッド４
２に結合される。
素子の部分１０の上面図が示されている。誘電体物質層
３１の下にあるドーパント領域２２，２７の位置が、そ
れぞれ破線３７，３８で示されている。加えて、スペー
サ領域２９が矢印３９で示されている。アノード電極３
３は、ドーパント領域２２上の複数の導電性フィンガ(c
onductive fingers)、および誘電体層３１の部分として
示されている。好ましくは、アノード電極３３を、延長
線４１によって、接地電位に結合する。カソード電極３
４は、ドーパント領域２７上の複数の導電性フィンガお
よび誘電体層３１の部分として示されている。好ましく
は、カソード電極３４は、アノード電極３３の部分と交
互に噛み合わされ、カソード３４の一部は接点パッド４
２に結合される。
【００１４】以上の説明から、ＥＳＤ保護素子およびか
かるＥＳＤ保護素子の製造方法が提供されたことが認め
られよう。本発明によって製造された静電放電保護素子
は、２，０００平方ミクロン未満の面積のドーパント領
域を有し、この場合静電放電保護素子の機械モデルＥＳ
Ｄ電圧(machine model ESD voltage)は、少なくとも５
００ボルトである。好ましくは、本発明のＥＳＤ保護素
子は、フィールド酸化物がない活性領域に形成される。
一実施例では、ＥＳＤ保護素子は、互いに離間された２
つのドーパント領域を含むダイオードであり、これら２
つのドーパント領域間のスペーサ領域にはフィールド酸
化物がない。スペーサ領域にフィールド酸化物がないた
め、２つのドーパント領域間の寄生ダイオード抵抗が低
下し、領域２７，１８の接合部に形成される空乏領域
が、逆バイアス状態の下で自由に拡張することができ
る。空乏地帯(depletion zone)がスペーサ領域を横切っ
て広がると、ダイオードのブレークダウン電圧が低下す
る。寄生抵抗の減少およびブレークダウン電圧の低下の
双方によって、保護対象の集積回路に流れ込むエネルギ
が減少する。ドーパント領域の位置はフォトリソグラフ
ィによって規定されるので、スペーサ領域の幅、即ち２
つの隣接するドーパント領域間の距離は、かかるドーパ
ント領域間のフィールド酸化物の幅ではなく、フォトリ
ソグラフィ技法の解像度によって制限される。更に、保
護素子の活性領域はドーパント領域の側壁を含むので、
保護素子の活性領域が拡大する。加えて、本発明の保護
素子においてブレークダウンが生じる接合部はドーパン
ト領域１８，２７間の接合部である。
かるＥＳＤ保護素子の製造方法が提供されたことが認め
られよう。本発明によって製造された静電放電保護素子
は、２，０００平方ミクロン未満の面積のドーパント領
域を有し、この場合静電放電保護素子の機械モデルＥＳ
Ｄ電圧(machine model ESD voltage)は、少なくとも５
００ボルトである。好ましくは、本発明のＥＳＤ保護素
子は、フィールド酸化物がない活性領域に形成される。
一実施例では、ＥＳＤ保護素子は、互いに離間された２
つのドーパント領域を含むダイオードであり、これら２
つのドーパント領域間のスペーサ領域にはフィールド酸
化物がない。スペーサ領域にフィールド酸化物がないた
め、２つのドーパント領域間の寄生ダイオード抵抗が低
下し、領域２７，１８の接合部に形成される空乏領域
が、逆バイアス状態の下で自由に拡張することができ
る。空乏地帯(depletion zone)がスペーサ領域を横切っ
て広がると、ダイオードのブレークダウン電圧が低下す
る。寄生抵抗の減少およびブレークダウン電圧の低下の
双方によって、保護対象の集積回路に流れ込むエネルギ
が減少する。ドーパント領域の位置はフォトリソグラフ
ィによって規定されるので、スペーサ領域の幅、即ち２
つの隣接するドーパント領域間の距離は、かかるドーパ
ント領域間のフィールド酸化物の幅ではなく、フォトリ
ソグラフィ技法の解像度によって制限される。更に、保
護素子の活性領域はドーパント領域の側壁を含むので、
保護素子の活性領域が拡大する。加えて、本発明の保護
素子においてブレークダウンが生じる接合部はドーパン
ト領域１８，２７間の接合部である。
【００１５】本発明の具体的な実施例について示し説明
したが、それ以外の変更や改良も当業者には思いつくで
あろう。本発明はここに示した特定形状に限定される訳
ではないことは理解されるべきであり、本発明の真の精
神および範囲に該当する本発明の変更は全て、特許請求
の範囲に含まれることを意図するものである。例えば、
本発明にしたがって、単一のダイオードを製造すること
もできる。更に、本発明のアノードおよびカソード領域
の導電性を変えることもでき、例えば、櫛形アノード電
極３３を接地以外の電圧電位に接続することもできる。
したが、それ以外の変更や改良も当業者には思いつくで
あろう。本発明はここに示した特定形状に限定される訳
ではないことは理解されるべきであり、本発明の真の精
神および範囲に該当する本発明の変更は全て、特許請求
の範囲に含まれることを意図するものである。例えば、
本発明にしたがって、単一のダイオードを製造すること
もできる。更に、本発明のアノードおよびカソード領域
の導電性を変えることもでき、例えば、櫛形アノード電
極３３を接地以外の電圧電位に接続することもできる。
【図１】本発明の一実施例による処理における、静電放
電保護素子の一部を示す高拡大断面図。
電保護素子の一部を示す高拡大断面図。
【図２】本発明の一実施例による処理における、静電放
電保護素子の一部を示す高拡大断面図。
電保護素子の一部を示す高拡大断面図。
【図３】本発明の一実施例による処理における、静電放
電保護素子の一部を示す高拡大断面図。
電保護素子の一部を示す高拡大断面図。
【図４】図３の静電放電保護素子の上面図。
１０ ＥＳＤ保護素子 １１ 半導体基板 １２ 主面 １３ 活性領域 １４ フィールド酸化物 １７ 突出部 １８，２２，２７ ドーパント領域 １９，２３ フォトレジスト層 ２１，２４，３４ 開口 ２５，２８ 側壁 ２９ スペーサ領域 ３１ 誘電体物質層 ３３ アノード電極 ３４ カソード電極 ４２ 接点パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (3)
- 【請求項１】静電放電保護素子（１０）の製造方法であ
って：第１導電型の半導体基板（１１）であって、表面
（１２）を有する前記半導体基板（１１）を用意する段
階；前記半導体基板（１１）内に前記第１導電型のドー
パント領域（２２）を形成する段階；前記半導体基板
（１１）内に第２導電型のドーパント領域（２７）を形
成する段階；および第１（３３）および第２（３４）電
極を形成し、前記第１電極（３３）を前記第１導電型の
ドーパント領域（２２）に接触させ、前記第２電極（３
４）を前記第２導電型のドーパント領域（２７）に接触
させる段階；から成ることを特徴とする方法。 - 【請求項２】静電放電保護素子（１０）の製造方法であ
って：主面（１２）を有する第１導電型の半導体基板
（１１）を用意する段階であって、前記半導体基板（１
１）の一部は前記静電放電保護素子（１０）の活性領域
（１３）として作用する前記半導体基板（１１）を用意
する段階；前記活性領域（１３）内に第１導電型のドー
パント領域（２２）を形成し、前記第１導電型のドーパ
ント領域（２２）の側面を、側壁（２５）で取り囲む段
階；前記活性領域（１３）内に第２導電型のドーパント
領域（２７）を形成し、前記第２導電型のドーパント領
域（２７）の側面を、側壁（２８）で取り囲む段階；前
記第１導電型のドーパント領域（２２）に接触する第１
電極（３３）を形成する段階；および前記第２導電型の
ドーパント領域（２７）に接触する第２電極（３４）を
形成する段階；から成ることを特徴とする方法。 - 【請求項３】静電放電保護素子（１０）であって：表面
（１２）を有する半導体基板（１１）；前記表面（１
２）から前記半導体基板（１１）内部に延在する第１ド
ーパント領域（２２）であって、少なくとも１つの側壁
（２５）によって側面が取り囲まれている前記第１ドー
パント領域（２２）；前記表面（１２）から前記半導体
基板（１１）内部に延在する第２ドーパント領域（２
７）であって、少なくとも１つの側壁（２８）によって
側面が取り囲まれている前記第２ドーパント領域（２
７）；前記第１ドーパント領域（２２）に接触する第１
電極（３３）；および前記第２ドーパント領域（２７）
に接触する第２電極（３４）；から成ることを特徴とす
る静電放電保護素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US283437 | 1988-12-12 | ||
| US08/283,437 US5597758A (en) | 1994-08-01 | 1994-08-01 | Method for forming an electrostatic discharge protection device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864772A true JPH0864772A (ja) | 1996-03-08 |
Family
ID=23086066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208566A Pending JPH0864772A (ja) | 1994-08-01 | 1995-07-25 | 静電放電保護素子およびその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5597758A (ja) |
| EP (1) | EP0697733A3 (ja) |
| JP (1) | JPH0864772A (ja) |
| KR (1) | KR960009180A (ja) |
| CN (1) | CN1122519A (ja) |
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| Publication number | Publication date |
|---|---|
| EP0697733A2 (en) | 1996-02-21 |
| EP0697733A3 (en) | 1996-11-06 |
| US5597758A (en) | 1997-01-28 |
| CN1122519A (zh) | 1996-05-15 |
| KR960009180A (ko) | 1996-03-22 |
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