KR100781487B1

KR100781487B1 - 높은 써지 내량 과 빠른 반응 속도를 갖는 과전압 보호 칩

Info

Publication number: KR100781487B1
Application number: KR1020060066868A
Authority: KR
Inventors: 문학범
Original assignee: 문학범
Priority date: 2006-07-18
Filing date: 2006-07-18
Publication date: 2007-12-03

Abstract

본 발명은 고분자 복합재료를 사용하지 않고 리소그래피 방법으로 낮은 방전전압을 유도 뿐만 아니라 낮은 정전용량을 갖도록 전극을 형성하여 빠른 과전압 반응속도를 얻고 고분자 복합재료를 배제함으로써 ESD surge (정전기 방전 써지)에 따른 쇼트를 방지하여 높은 써지 내량을 나타내는 칩 형태의 초소형 과전압 보호부품 및 제조방법에 관한 것이다.

정전용량, 리소그래피, 식각, 써지, 과전압 보호부품, 칩

Description

높은 써지 내량 과 빠른 반응 속도를 갖는 과전압 보호 칩{Over-voltage chip protector with high surge capability and fast response time}

도 1은 종래기술에 따른 과전압 보호 칩의 일례를 설명하기 위한 도면;

도 2는 본 발명의 바람직한 실시 예에 따른 과전압 보호 칩 및 그의 제조공정을 설명하기 위한 도면;

도 3은 본 발명의 바람직한 실시예에 따른 과전압 보호칩의 평면도이다.

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*도면의 주요 부분에 대한 부호의 설명

0 : 기판

1 : 방전전극

2 : 감광제(photoresist)

3 : 고분자 복합재료

4 : 보호막

5 : 외부전극

11: 방전유도전극

12: 방전 갭

13 : 방전전극 폭

14 : 방전유도전극 크기

15 : 방전유도전극 간 인접 거리

[문헌1] JP 2001-345161

본 발명은 과전압 보호 칩에 관한 것으로, 고속의 데이터 전송이 요구되는 장치 즉 USB 2.0 device, Set Top Box, Antenna, RF circuit 등과 같이 지속적인 데이터의 고집적화 및 고속화 추세에 따라 더욱 더 ESD 대책이 강조되는 기기에 적용되어 높은 써지 내량과 낮은 정전용량 설계로 인한 빠른 반응특성을 갖도록 하는 과전압 보호칩에 관한 것이다.
휴대기기의 발달과 더불어 대용량의 데이터를 빠르게 전송해야하는 요즘의 환경에서 빠른 처리속도를 위한 세트(Set)의 소형화가 필수적이며, 이 또한 부품 환경에도 영향을 미쳐 고집적화 된 반도체 , 빠른 처리 속도를 위한 고속 Switching 소자 그리고 휴대형 기기의 사용에 따른 저 전압 저 전력형의 반도체의 사용을 증가 시키는 계기가 되었다. 결과적으로 이는 과도 전압 특히, 정전기 방전 ( Electrostatic Discharge : ESD)과 같은 과도전압 (Transient Voltage) 에 민감한 회로를 구성하게 하는 원인이 되었으며 IC의 파괴, 회로의 빈번한 오 동작, 그리고 데이터의 왜곡/손실의 주요한 요인이 되고 있다. 따라서 최근의 경우 회로 설계 초기부터 이에 대한 대책이 강조되고 있다. 여기서 과도전압은 회로의 정상 전압을 초과하여 순간적으로 발생하는 아주 높은 전압을 말하며 통상 수 ns 에서 수십 ms 의 지속시간 (Duration Time)을 가진다. 이러한 과도전압에 따르는 회로 보호를 목적으로 제조하고자 하는 ESD 보호 칩 부품이 갖추어야하는 주요 특징은 매우 낮은 정전용량 (0.15 pF 이하), 매우 높은 정상상태 저항 (10¹³ Ohms 이상) 그리고 매우 낮은 누설전류 (0.01 nA @ 12Vdc) 특성을 만족해야한다.

도 1은 종래기술에 따른 과전압 보호칩의 일례를 설명하기 위한 도면으로, 이와 같은 기술은 일본 공개특허공보 특개2001-345161호 칩형 서지 압소바 및 그 제조방법에 개시 되어 있다. 이를 보면, 종래기술은 고분자 수지에 전도성 분말을 혼합한 고분자 복합재료(3)를 사용한 방식으로 기판(0)에 방전전극(1) 형성 후 방전 갭(12) 사이에 고분자 복합재료(3)를 일정량 떨어트려 낮은 방전 전압을 유도하고 그 위에 보호막(4)을 입히고 외부전극(5)을 형성하였다. 이와 같이, 종래의 기술은 낮은 방전 전압을 얻기 위해 고분자 복합재료를 이용하였다. 고분자 복합재료의 구성은 고분자 수지에 금속성 전도입자를 분산시켜 이것을 낮은 방전을 일으키는 방전유도전극으로 활용하였다.
그러나, 이러한 종래기술의 문제점은 높은 에너지의 써지(과전압)가 인가된 이후 접지되어 있는 과전압 보호부품이 전도성 입자의 전류필라멘트 형성 또는 고분자의 탄화로 인한 쇼트 발생으로 신호가 인가되지 않고 접지로 빠져 시스템의 동작을 방해하는 문제점이 있다. 또한 이러한 써지 내량을 증가시키면 정전용량 값이 증가되어 나노 초(10^-9 sec) 수준의 짧은 펄스 형태의 써지가 인가될 경우 늦은 동작속도로 인해 과전압 보호부품이 동작하지 않아 그대로 과전압이 회로로 인가되어 IC 등을 파괴하여 오동작을 일으키게 된다. 또한 높은 정전용량으로 인해 신호의 왜곡을 발생시켜 정확한 신호전달이 어렵게 된다.

삭제

상기 종래의 서로 상반되는 특성을 가진 2가지 문제점 즉, 낮은 써지 내량 과 느린 반응속도를 해결하기 위하여 본 발명은 고분자 복합재료를 사용치 않고 직접 일정한 간격으로 방전유도전극들을 형성하여 낮은 써지 내량을 해결하고 동시에 엇갈리게 방전유도전극들을 형성 및 방전전극 사이 형상을 가로를 세로에 비해 크게 하여 전체 정전용량 값을 최소화 시켜 느린 반응속도를 해결한 제조방법을 제시하여 높은 써지 내량과 낮은 정전용량 설계로 인한 빠른 반응특성을 갖는 새로운 형태의 과전압 보호 칩을 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여 본 발명에 따른 과전압 보호칩은 기판(0)과; 상기 기판(0)상에 방전 갭(12)에 의해 양측으로 분리되어 형성되는 방전전극(1)과; 상기 기판(0)에서 상기 방전전극(1)과 접속되는 외부 전극(5) 및; 상기 방전전극(1) 사이의 방전 갭(12)상에 형성되는 방전유도전극들(11)을 포함하되; 상기 방전유도전극들(11)은 구리(Cu), 은(Ag), 니켈(Ni), 티타늄(Ti), 주석(TiN), 탄탈늄(Ta), 질화탄탈륨(TaN), 탄화규소(SiC), 금 (Au) 및 백금 (Pt)로 이루어지는 군 중에서 선택된 재질로 증착공정과 리소그래피 공정 및 식각공정을 통해 일정한 간격을 가지면서 상기 기판(0)으로부터 돌출되어 형성되는 것을 특징으로 한다.
이와 같은 본 발명에 따른 과전압 보호칩은 낮은 방전 전압을 유도하기 위해 종래기술과 같이 절연체 매질에 전도성 입자가 분산된 고분자 복합재료(3, 도 1 참조)를 사용하지 않고, 방전전극(1), 방전유도전극(11) 그리고 방전 갭(12)의 구성만으로 200 V 이하의 낮은 방전 전압 유도와 더불어 IEC 61000-4-2, contact mode level 4 (30A @ 8kV)실험 규격으로 500회 이상의 ESD 펄스에 견디는 높은 써지 내량 과 동시에 0.05 pF 이하의 매우 낮은 정전용량으로 인해 빠른 써지 반응속도를 얻는 칩 형태로 이루어지는 것을 특징으로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 과전압 보호칩 및 그의 제조공정을 설명하기 위한 도면이고, 도 3은 본 발명의 바람직한 실시예에 따른 과전압 보호칩의 평면도이다. 이때, 도 2에서 각 도면(2a 내지 2h)의 왼쪽은 평면도를 오른쪽은 중앙을 절단한 단면도를 나타낸다. 그리고, 도 3은 도 2의 2f 평면도의 방전전극(1)과 방전유도전극들(11)에 대한 세부적인 치수를 명기한 것이다.
도 2 및 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 과전압 보호칩은 도 2의 2a와 같은 기판(0)위에 도 2의 2b와 같이 방전전극(1) 물질을 증착하는 제 1단계; 상기 증착된 방전전극(1) 위에 도 2의 2c와 같이 감광제(2)를 코팅하는 제 2단계; 도 2의 2d와 같이 감광제(2) 노광 후 현상하는 3단계; 도 2의 2e와 같이 감광제(2)로 보호된 부분 이외를 식각하는 제 4단계; 도 2의 2f와 같이 식각공정 이후 남아있는 감광제(2)를 아세톤으로 세척 하는 제 5단계; 도 2의 2g와 같이 방전전극(1)과 방전유도전극들(11)을 외부 환경으로부터 보호하기 위해 보호막(4)을 코팅하는 제 6단계; 도 2의 2h와 같이 외부전극(5)을 형성하는 제 7단계로 구성하여 높은 써지 내량과 낮은 정전용량 설계로 인한 빠른 반응특성을 갖는 칩 형태의 과전압 보호 부품을 제조할 수 있다.
도 2의 2a는 본 발명에 사용되는 기판(0)을 나타내고 있으며, 기판재료는 알루미나, 실리콘, 유리가 될 수 있으며 미리 칩 형태로 홈을 만들어 둔 것이나 홈을 내지 않은 것이나 상관없이 사용할 수 있다.
도 2의 2b는 증착(deposition) 공정으로 기판 위에 방전전극을 증착한 것을 나타내고 있으며 방전전극(1) 및 방전유도전극(11) 물질(재질)로는 구리(Cu), 은(Ag), 니켈(Ni), 티타늄(Ti), 주석(TiN), 탄탈늄(Ta), 질화탄탈륨(TaN), 탄화규소(SiC), 금 (Au) 및 백금 (Pt)로 이루어지는것 중 하나를 이용하는것이 바람직하며, 증착방법은 진공물리증착, 진공화학증착, 도금 또는 두 가지 증착법을 혼용해서 사용해도 무방하다.
도 2의 2c는 리소그래피 공정 중 첫 번째 단계로 감광제(2)를 코팅한 것을 나타내고 있다. 감광제(2)는 음성이나, 양성, 또는 방사 감광제 어떤 것을 사용해도 무방하다.
도 2의 2d는 리소그래피 공정 중 두 번째 단계로 감광제(2) 노광 후 현상을 완료한 상태를 나타내고 있으며, 방전유도전극들(11)은 낮은 방전 전압을 유도하도록 평면도에서 볼 때 크기가 0.1 ~ 10 인 원형, 사각형, 마름모가 바람직하며, 정전용량을 낮게 하여 반응속도가 빠르게 하기 위해서 방전전극(1) 사이 존재하는 방전유도전극들(11)의 배치가 수평방향에서 45도로 엇갈리게 존재 하도록 하는 것이 바람직하다. 그리고, 방전유도전극들 간 인접 거리(15)는 쇼트(방전유도전극들 간의 중첩)를 방지하기위해 최소한 방전유도전극들 크기(14)보다 커야 하므로 범위는 0.2 ~ 20 되도록 한다. 이때, 방전유도전극들(11)이 형성되는 방전 갭(12) 크기의 범위는, 도 3의 평면도에서 볼 때, 방전유도전극(11)이 최소한 1개 이상 배치할 수 있도록 30 ~ 500 되도록 하고, 방전전극(1)의 폭(13)은 0.1mm ~ 1mm되도록 한다.
도 2의 2e는 식각공정으로 감광제(2)에 보호된 부분을 제외한 나머지 영역은 식각되어 없어진 것을 묘사하고 있다. 식각 방법은 습식, 건식, 또는 반응건식 어떤 것을 사용해도 무방하다.
도 2의 2f는 식각공정 이후 남아있는 감광제(2)를 아세톤으로 세척 후 방전전극(1)과 낮은 방전전압을 유도하는 방전유도전극들(11)이 형성된 상태를 나타내고 있다. 이때, 감광제(2) 세척은 초음파를 이용하여 아세톤 용매에서 행하는 것이 바람직하다.
도 2의 2g는 방전전극(1)과 방전유도전극들(11)을 외부 환경으로부터 보호하고 일정한 외부전극(5)을 만들기 위해 보호막(4) 코팅을 행한 이후를 나타내고 있으며 코팅물질로는 실리콘, 유리질 또는 난연성 수지 물질이 바람직하다.
도 2의 2h는 외부전극을 형성하는 공정으로 스크린 인쇄방법과 페이스트를 도포 방법을 이용하거나 또는 리소그래피 방법과 도금방법을 혼용해도 무방하다.

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본 발명의 효과는 종래기술과 같이 고분자 복합재료(3, 도 1 참조)를 사용치 않고 직접 일정한 간격으로 기판에 증착된 마이크로스케일의 방전유도전극들(11)을 형성시켜 낮은 방전 전압을 유도하고 높은 써지 내량을 가지며 동시에 정전용량 값을 최소화시키기 위해 방전유도전극들(11)을 엇갈리게 배치하여 짧은 써지 펄스에 대해 빠른 대응으로 신뢰성 있는 칩 형태의 과전압 보호 부품 제조방법을 제시하여 향후 지속적인 데이터의 고집적화 및 고속화 추세에 따른 안정적인 ESD 대책을 마련 할 수 있다는 것이다.

Claims

기판(0)과;

상기 기판(0)상에 방전 갭(12)에 의해 양측으로 분리되어 형성되는 방전전극(1)과;

상기 기판(0)에서 상기 방전전극(1)과 접속되는 외부 전극(5) 및;

상기 방전전극(1) 사이의 방전 갭(12)상에 형성되는 방전유도전극들(11)을 포함하되;

상기 방전유도전극들(11)은 구리(Cu), 은(Ag), 니켈(Ni), 티타늄(Ti), 주석(TiN), 탄탈늄(Ta), 질화탄탈륨(TaN), 탄화규소(SiC), 금 (Au) 및 백금 (Pt)로 이루어지는 것 중 하나를 이용하여 방전전극(1)을 증착하는 증착공정과 증착된 방전전극(1)의 상부에 감광제(2)를 코팅하고 현상하는 리소그래피 공정 및 방전전극(1)로부터 방전유도전극들(11)을 형성하기 위해 방전전극(1)을 선택적으로 제거하는 식각공정을 통해 일정한 간격을 가지면서 상기 기판(0)으로부터 돌출되어 형성되는 것을 특징으로 하는 과전압 보호 칩.
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