JP3223490B2 - 半導体集積回路製造方法 - Google Patents
半導体集積回路製造方法Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図７） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図１〜図６） （１）第１の実施例（図１及び図２） （２）第２の実施例（図３） （３）第３の実施例（図４） （４）第４の実施例（図５） （５）他の実施例（図６） 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体集積回路製造方法
に関し、特にウエハ処理工程における半導体集積回路の
製造方法に適用して好適なものである。
に関し、特にウエハ処理工程における半導体集積回路の
製造方法に適用して好適なものである。
【０００３】
【従来の技術】従来、半導体デバイスを製造する場合、
各半導体デバイスに相当する集積回路１を１枚の基板２
上に複数並べて形成し、パターンの形成後、チツプ状に
ダイシングするのが一般的である。これら各集積回路１
はダイシングのための隙間（図７において破線で示す）
を挟んで個々独立に形成されている。
各半導体デバイスに相当する集積回路１を１枚の基板２
上に複数並べて形成し、パターンの形成後、チツプ状に
ダイシングするのが一般的である。これら各集積回路１
はダイシングのための隙間（図７において破線で示す）
を挟んで個々独立に形成されている。
【０００４】
【発明が解決しようとする課題】ところがこの種の基板
では一旦静電気のチヤージアツプが発生すると、基板上
に電位差ができ易く基板上に形成されている素子を静電
気破壊するおそれがあつた。特に液晶デイスプレイ（Ｌ
ＣＤ：liquid crystal display）やライセンサのように
薄膜素子が基板上に形成される透明絶縁基板は静電気の
チヤージアツプが生じ易いため問題となつている。
では一旦静電気のチヤージアツプが発生すると、基板上
に電位差ができ易く基板上に形成されている素子を静電
気破壊するおそれがあつた。特に液晶デイスプレイ（Ｌ
ＣＤ：liquid crystal display）やライセンサのように
薄膜素子が基板上に形成される透明絶縁基板は静電気の
チヤージアツプが生じ易いため問題となつている。
【０００５】本発明は以上の点を考慮してなされたもの
で、静電気破壊による歩留まりの低下や信頼性の低下の
おそれのない半導体集積回路製造方法を提案しようとす
るものである。
で、静電気破壊による歩留まりの低下や信頼性の低下の
おそれのない半導体集積回路製造方法を提案しようとす
るものである。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、透明絶縁基板からなる同一基板上
に形成される複数の半導体集積回路１１、１５のうち、
隣接する半導体集積回路１１、１５同士を導電性部材１
４Ａ〜１４Ｃ、１７を介して互いに接続し、各半導体集
積回路１１、１５の外周に、それぞれ環状の導電性配線
パターン１３Ａを、隣接する他の導電性配線パターン１
３Ａと導電性部材１４Ａ〜１４Ｃ、１７を介して１箇所
以上で接続するように形成し、各半導体集積回路１１、
１５における、外部との接続用に設けられた１又は複数
の端子のうち少なくとも１以上の端子を、隣接する導電
性配線パターン１３Ａと導電性部材１４Ａ〜１４Ｃ、１
７を介して１箇所以上で接続するようにした。
め本発明においては、透明絶縁基板からなる同一基板上
に形成される複数の半導体集積回路１１、１５のうち、
隣接する半導体集積回路１１、１５同士を導電性部材１
４Ａ〜１４Ｃ、１７を介して互いに接続し、各半導体集
積回路１１、１５の外周に、それぞれ環状の導電性配線
パターン１３Ａを、隣接する他の導電性配線パターン１
３Ａと導電性部材１４Ａ〜１４Ｃ、１７を介して１箇所
以上で接続するように形成し、各半導体集積回路１１、
１５における、外部との接続用に設けられた１又は複数
の端子のうち少なくとも１以上の端子を、隣接する導電
性配線パターン１３Ａと導電性部材１４Ａ〜１４Ｃ、１
７を介して１箇所以上で接続するようにした。
【０００７】
【作用】透明絶縁基板からなる同一基板上で、隣接する
半導体集積回路１１、１５同士、隣接する他の導電性配
線パターン１３Ａ同士、各半導体集積回路１１、１５と
隣接する他の導電性配線パターン１３Ａとのうち、少な
くとも１箇所以上をそれぞれ導電性部材１４Ａ〜１４
Ｃ、１７を介して互いに接続するようにしたことによ
り、静電気のチヤージアツプが生じ易い透明絶縁基板で
あつても、当該基板内に電位差が起き難くすることがで
きる。この結果、半導体集積回路１１、１５を構成する
素子の静電気破壊や集積回路間の特性の差異を防止する
ことができる。
半導体集積回路１１、１５同士、隣接する他の導電性配
線パターン１３Ａ同士、各半導体集積回路１１、１５と
隣接する他の導電性配線パターン１３Ａとのうち、少な
くとも１箇所以上をそれぞれ導電性部材１４Ａ〜１４
Ｃ、１７を介して互いに接続するようにしたことによ
り、静電気のチヤージアツプが生じ易い透明絶縁基板で
あつても、当該基板内に電位差が起き難くすることがで
きる。この結果、半導体集積回路１１、１５を構成する
素子の静電気破壊や集積回路間の特性の差異を防止する
ことができる。
【０００８】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【０００９】（１）第１の実施例 図１において１１はシリコン基板１２上に形成された複
数の集積回路のうちの１つを示し、それぞれ薄膜トラン
ジスタを回路素子として形成されている。各集積回路１
１の外周には導電性材料で形成されたガードリング１３
Ａが周囲を取り囲むように形成されている。
数の集積回路のうちの１つを示し、それぞれ薄膜トラン
ジスタを回路素子として形成されている。各集積回路１
１の外周には導電性材料で形成されたガードリング１３
Ａが周囲を取り囲むように形成されている。
【００１０】ガードリング１３Ａは一定線幅（例えば１
〔ｍｍ〕）に加工されたアルミニウム配線パターンでな
り、集積回路１１の外周に対して一定距離隔てて形成さ
れている（図２）。このガードリング１３Ａにより集積
回路１１の周囲は等電位差に維持される。
〔ｍｍ〕）に加工されたアルミニウム配線パターンでな
り、集積回路１１の外周に対して一定距離隔てて形成さ
れている（図２）。このガードリング１３Ａにより集積
回路１１の周囲は等電位差に維持される。
【００１１】また隣接する各ガードリング１３Ａは各辺
の中央付近に設けられたくさび状パターン１４Ａの先端
同士で接続されており、このくさび状パターン１４Ａに
よつてシリコン基板１２上の全てのガードリング１３Ａ
が互いに接続されている。これによりチヤージアツプが
生じた場合にもシリコン基板１２上に形成された集積回
路１１間で電位差が発生しないようになされている。
の中央付近に設けられたくさび状パターン１４Ａの先端
同士で接続されており、このくさび状パターン１４Ａに
よつてシリコン基板１２上の全てのガードリング１３Ａ
が互いに接続されている。これによりチヤージアツプが
生じた場合にもシリコン基板１２上に形成された集積回
路１１間で電位差が発生しないようになされている。
【００１２】またくさび状パターン１４Ａは約１００
〔Ω〕の抵抗として機能するように抵抗値が設定されて
いる。これはくさび状パターン１４Ａをヒユーズとして
用いるためでチヤージアツプしたシリコン基板１２が接
地して過電流が流れる場合にはガードリング１３Ａ間の
接続を断ち切つて静電ダメージの進行を最小限にくい止
めるようになされている。
〔Ω〕の抵抗として機能するように抵抗値が設定されて
いる。これはくさび状パターン１４Ａをヒユーズとして
用いるためでチヤージアツプしたシリコン基板１２が接
地して過電流が流れる場合にはガードリング１３Ａ間の
接続を断ち切つて静電ダメージの進行を最小限にくい止
めるようになされている。
【００１３】以上の構成において、ガードリング１３Ａ
及びくさび状パターン１４Ａの果たす機能をチヤージア
ツプが生じた場合と、チヤージアツプされたシリコン基
板１２の一端が接地し、過電流が流れた場合に分けて説
明する。まずチヤージアツプが生じてた場合、電荷はガ
ードリング１３Ａ及びくさび状パターン１４Ａを介して
基板全面に分散されるため、基板上の電位を全て同電位
にすることができる。
及びくさび状パターン１４Ａの果たす機能をチヤージア
ツプが生じた場合と、チヤージアツプされたシリコン基
板１２の一端が接地し、過電流が流れた場合に分けて説
明する。まずチヤージアツプが生じてた場合、電荷はガ
ードリング１３Ａ及びくさび状パターン１４Ａを介して
基板全面に分散されるため、基板上の電位を全て同電位
にすることができる。
【００１４】これによりシリコン基板１２上に形成され
ている集積回路１１の電位は形成されている場所によら
ず同じになり、集積回路間での特性差をなくすことがで
きる。また従来では特定の集積回路に静電破壊が生じた
であろう程度の電荷が蓄積された場合にも、シリコン基
板１２にチヤージされた電荷は基板全体に分散されて集
積回路１つ当たりに加わる電位差が低減されるため、静
電気破壊に対する耐性を向上させることができる。また
素子の劣化も防止できる。
ている集積回路１１の電位は形成されている場所によら
ず同じになり、集積回路間での特性差をなくすことがで
きる。また従来では特定の集積回路に静電破壊が生じた
であろう程度の電荷が蓄積された場合にも、シリコン基
板１２にチヤージされた電荷は基板全体に分散されて集
積回路１つ当たりに加わる電位差が低減されるため、静
電気破壊に対する耐性を向上させることができる。また
素子の劣化も防止できる。
【００１５】一方、チヤージアツプされたシリコン基板
１２の一端が接地して過電流が流れる場合、従来では過
電流が流れる経路に位置する全ての集積回路が破壊され
ていたのに対し、この実施例の場合には、くさび状パタ
ーン１４Ａが切れて過電流の流れを遮断するため、ダメ
ージが生じても被害を最小限にくい止めることができ、
隣接する集積回路１１に静電ダメージが波及するおそれ
を有効に回避することができる。
１２の一端が接地して過電流が流れる場合、従来では過
電流が流れる経路に位置する全ての集積回路が破壊され
ていたのに対し、この実施例の場合には、くさび状パタ
ーン１４Ａが切れて過電流の流れを遮断するため、ダメ
ージが生じても被害を最小限にくい止めることができ、
隣接する集積回路１１に静電ダメージが波及するおそれ
を有効に回避することができる。
【００１６】以上の構成によれば、シリコン基板１２上
の全ての集積回路１１の周囲を導電部材であるガードリ
ング１３Ａで取り囲み、かつ各ガードリング１３Ａをく
さび状パターン１４Ａによつて互いに接続したことによ
り、チヤージアツプに対する耐性を向上することがで
き、また過電流による静電ダメージも最小限にくい止め
ることができる。
の全ての集積回路１１の周囲を導電部材であるガードリ
ング１３Ａで取り囲み、かつ各ガードリング１３Ａをく
さび状パターン１４Ａによつて互いに接続したことによ
り、チヤージアツプに対する耐性を向上することがで
き、また過電流による静電ダメージも最小限にくい止め
ることができる。
【００１７】（２）第２の実施例 この実施例では多結晶シリコンでなる蛇行パターン１４
Ｂによつて各ガードリング１３Ａ間を接続する（図
３）。この多結晶シリコンは３５０〔nm〕の膜厚を有
し、かつ３０〔Ω／□〕の抵抗値に形成されている。こ
の例ではパターンを蛇行させることによりパターン長を
長くし、２００〔Ω〕の抵抗値を実現している。このよ
うに構成しても、チヤージアツプに対する耐性を向上す
ることができ、また過電流による静電ダメージも最小限
にくい止めることができる。
Ｂによつて各ガードリング１３Ａ間を接続する（図
３）。この多結晶シリコンは３５０〔nm〕の膜厚を有
し、かつ３０〔Ω／□〕の抵抗値に形成されている。こ
の例ではパターンを蛇行させることによりパターン長を
長くし、２００〔Ω〕の抵抗値を実現している。このよ
うに構成しても、チヤージアツプに対する耐性を向上す
ることができ、また過電流による静電ダメージも最小限
にくい止めることができる。
【００１８】（３）第３の実施例 この実施例ではガードリング１３Ａの内周にさらに環状
のガードリング１３Ｂを配置する。ここで内周側のガー
ドリング１３Ｂは外周側のガードリング１３Ａとは接続
されておらず、分離独立に形成されている（図４）。
のガードリング１３Ｂを配置する。ここで内周側のガー
ドリング１３Ｂは外周側のガードリング１３Ａとは接続
されておらず、分離独立に形成されている（図４）。
【００１９】この場合にも先の２つの実施例と同様の効
果を得ることができるが、これに加えて次のような効果
が得られる。すなわち外周側のガードリング１３Ａの電
位と集積回路１１間と電位差が大きくなつた場合の効果
である。この場合、ガードリング１３Ａから内部の集積
回路１１に向けて過電流が流れるおそれがあるが、過電
流は内周側に配置されたガードリング１３Ｂによつて吸
収され、過電流が内部の集積回路１１を破壊するおそれ
を回避することができる。
果を得ることができるが、これに加えて次のような効果
が得られる。すなわち外周側のガードリング１３Ａの電
位と集積回路１１間と電位差が大きくなつた場合の効果
である。この場合、ガードリング１３Ａから内部の集積
回路１１に向けて過電流が流れるおそれがあるが、過電
流は内周側に配置されたガードリング１３Ｂによつて吸
収され、過電流が内部の集積回路１１を破壊するおそれ
を回避することができる。
【００２０】（４）第４の実施例 この実施例の場合、液晶デイスプレイデバイス１５がガ
ードリング１３Ａによつて囲まれているものとする（図
５）。このガードリング１３Ａのうち左右方向はくさび
状パターン１４Ａによつて互いに接続されており、左右
方向に並ぶ全てのガードリング間で電荷を分散させるよ
うになされている。
ードリング１３Ａによつて囲まれているものとする（図
５）。このガードリング１３Ａのうち左右方向はくさび
状パターン１４Ａによつて互いに接続されており、左右
方向に並ぶ全てのガードリング間で電荷を分散させるよ
うになされている。
【００２１】一方、ガードリング１３Ａのうち上下方向
は、他の実施例と異なり、外部接続電極１６とガードリ
ング１３Ａ間の接続になつている。図５の場合、上下方
向に並んで配置された２つの液晶デイスプレイデバイス
のうち下側に位置する液晶デイスプレイデバイスの複数
の外部接続電極１６のそれぞれが接続パターン１７を介
して上側に配置された液晶デイスプレイデバイスを取り
囲むガードリング１３Ａに接続されている。
は、他の実施例と異なり、外部接続電極１６とガードリ
ング１３Ａ間の接続になつている。図５の場合、上下方
向に並んで配置された２つの液晶デイスプレイデバイス
のうち下側に位置する液晶デイスプレイデバイスの複数
の外部接続電極１６のそれぞれが接続パターン１７を介
して上側に配置された液晶デイスプレイデバイスを取り
囲むガードリング１３Ａに接続されている。
【００２２】これにより液晶デイスプレイデバイス１５
の内部電位をガードリング１３Ａの電位と同電位にする
ことができる。この結果、チヤージアツプ量が大きくな
つてもガードリング１３Ａから液晶デイスプレイデバイ
スに向けて過電流が流れるおそれをなくすことができ
る。
の内部電位をガードリング１３Ａの電位と同電位にする
ことができる。この結果、チヤージアツプ量が大きくな
つてもガードリング１３Ａから液晶デイスプレイデバイ
スに向けて過電流が流れるおそれをなくすことができ
る。
【００２３】（５）他の実施例 なお上述の実施例においては、隣接するガードリング１
３Ａ間を図２に示すくさび状パターン１４Ａによつて互
いに接続する場合について述べたが、本発明はこれに限
らず、他の形状のパターンによつて接続しても良い。例
えば長方形形状の接続パターン１４Ｃで接続しても良
く、また図３に示すような蛇行パターン１４Ｂによつて
接続しても良い。
３Ａ間を図２に示すくさび状パターン１４Ａによつて互
いに接続する場合について述べたが、本発明はこれに限
らず、他の形状のパターンによつて接続しても良い。例
えば長方形形状の接続パターン１４Ｃで接続しても良
く、また図３に示すような蛇行パターン１４Ｂによつて
接続しても良い。
【００２４】また上述の実施例においては、隣接するガ
ードリング１３Ａ間をそれぞれ１箇所で接続する場合に
ついて述べたが、本発明はこれに限らず、２箇所以上で
接続しても良い（図６）。
ードリング１３Ａ間をそれぞれ１箇所で接続する場合に
ついて述べたが、本発明はこれに限らず、２箇所以上で
接続しても良い（図６）。
【００２５】さらに上述の実施例においては、上下左右
に隣接するガードリング１３Ａ間をそれぞれ１箇所で接
続する場合について述べたが、本発明はこれに限らず、
上下方向に隣接するガードリング１３Ａ間のみをそれぞ
れ１箇所で接続しても良く、又は左右方向に隣接するガ
ードリング１３Ａ間のみを１箇所で接続しても良い。ま
た上下方向の接続と左右方向の接続を組み合わせても良
い。
に隣接するガードリング１３Ａ間をそれぞれ１箇所で接
続する場合について述べたが、本発明はこれに限らず、
上下方向に隣接するガードリング１３Ａ間のみをそれぞ
れ１箇所で接続しても良く、又は左右方向に隣接するガ
ードリング１３Ａ間のみを１箇所で接続しても良い。ま
た上下方向の接続と左右方向の接続を組み合わせても良
い。
【００２６】さらに上述の実施例においては、ガードリ
ング１３Ａを環状に形成する場合について述べたが、本
発明はこれに限らず、集積回路１１の周囲をほとんど取
り囲んでいればパターンの一部が断線していても良い。
ング１３Ａを環状に形成する場合について述べたが、本
発明はこれに限らず、集積回路１１の周囲をほとんど取
り囲んでいればパターンの一部が断線していても良い。
【００２７】さらに上述の実施例においては、ガードリ
ング１３Ａを１〔mm〕の線幅に加工されたアルミニウム
によつて形成する場合について述べたが、本発明はこれ
に限らず、線幅はこれより広くとも狭くとも良く、また
アルミニウム以外の導電部材によつて形成しても良い。
ング１３Ａを１〔mm〕の線幅に加工されたアルミニウム
によつて形成する場合について述べたが、本発明はこれ
に限らず、線幅はこれより広くとも狭くとも良く、また
アルミニウム以外の導電部材によつて形成しても良い。
【００２８】さらに上述の実施例においては、くさび状
パターン１４Ａの１本当たりの抵抗値を約１００〔Ω〕
とし、蛇行パターン１４Ｂの１本当たりの抵抗値を２０
０〔Ω〕とする場合について述べたが、本発明はこれに
限らず、それぞれ１本当たり１００〔Ω〕以上に形成す
れば良い。
パターン１４Ａの１本当たりの抵抗値を約１００〔Ω〕
とし、蛇行パターン１４Ｂの１本当たりの抵抗値を２０
０〔Ω〕とする場合について述べたが、本発明はこれに
限らず、それぞれ１本当たり１００〔Ω〕以上に形成す
れば良い。
【００２９】さらに上述の実施例においては、蛇行パタ
ーン１４Ｂを３５０〔nm〕の膜厚を有し、かつ３０〔Ω
／□〕の抵抗値を有する多結晶シリコンによつて形成す
る場合について述べたが、本発明はこれに限らず、膜厚
条件や単位面積当たりの抵抗値は他の値でも良い。
ーン１４Ｂを３５０〔nm〕の膜厚を有し、かつ３０〔Ω
／□〕の抵抗値を有する多結晶シリコンによつて形成す
る場合について述べたが、本発明はこれに限らず、膜厚
条件や単位面積当たりの抵抗値は他の値でも良い。
【００３０】さらに上述の実施例においては、隣接する
ガードリング１３Ａ間を導電パターンによつて接続し、
又はガードリング１３Ａと液晶デイスプレイデバイス１
５の外部接続電極１６間を導電パターンによつて互いに
接続する場合について述べたが、本発明はこれに限ら
ず、各集積回路に設けられている外部端子のうちの１つ
を共通に接続しても良い。例えばシリコン基板１２上に
形成された全ての集積回路のグランド端子を共通に接続
しても良い。
ガードリング１３Ａ間を導電パターンによつて接続し、
又はガードリング１３Ａと液晶デイスプレイデバイス１
５の外部接続電極１６間を導電パターンによつて互いに
接続する場合について述べたが、本発明はこれに限ら
ず、各集積回路に設けられている外部端子のうちの１つ
を共通に接続しても良い。例えばシリコン基板１２上に
形成された全ての集積回路のグランド端子を共通に接続
しても良い。
【００３１】さらに上述の実施例においては、くさび状
パターン１４Ａをアルミニウムによつて形成し、また蛇
行パターン１４Ｂを多結晶シリコンによつて形成する場
合について述べたが、本発明はこれに限らず、それぞれ
を他の導電性材料で形成しても良い。例えばくさび状パ
ターン１４Ａを多結晶シリコンで形成しても良く、また
蛇行パターン１４Ｂをアルミニウムによつて形成しても
良い。またアルミニウム以外の金属を用いても良い。
パターン１４Ａをアルミニウムによつて形成し、また蛇
行パターン１４Ｂを多結晶シリコンによつて形成する場
合について述べたが、本発明はこれに限らず、それぞれ
を他の導電性材料で形成しても良い。例えばくさび状パ
ターン１４Ａを多結晶シリコンで形成しても良く、また
蛇行パターン１４Ｂをアルミニウムによつて形成しても
良い。またアルミニウム以外の金属を用いても良い。
【００３２】さらに上述の実施例においては、丸型の基
板について述べたが、本発明はこれに限らず、角型の基
板の場合にも適用し得る。
板について述べたが、本発明はこれに限らず、角型の基
板の場合にも適用し得る。
【００３３】さらに上述の実施例においては、シリコン
基板１２上に薄膜トランジスタによつて形成される集積
回路１１を形成する場合について述べたが、本発明はこ
れに限らず、ホウケイ酸ガラスや石英等の透明絶縁基板
上に形成しても良く、また他の半導体基板上に形成して
も良い。
基板１２上に薄膜トランジスタによつて形成される集積
回路１１を形成する場合について述べたが、本発明はこ
れに限らず、ホウケイ酸ガラスや石英等の透明絶縁基板
上に形成しても良く、また他の半導体基板上に形成して
も良い。
【００３４】さらに上述の実施例においては、集積回路
を薄膜トランジスタによつて形成する場合について述べ
たが、本発明はこれに限らず、薄膜トランジスタ以外の
能動素子や受動素子によつて形成する場合に広く適用し
得る。
を薄膜トランジスタによつて形成する場合について述べ
たが、本発明はこれに限らず、薄膜トランジスタ以外の
能動素子や受動素子によつて形成する場合に広く適用し
得る。
【００３５】さらに上述の実施例においては、集積回路
として液晶デイスプレイデバイスを形成する場合につい
て述べたが、本発明はこれに限らず、ラインセンサ等、
各種のデバイスを形成する場合に広く適用し得る。
として液晶デイスプレイデバイスを形成する場合につい
て述べたが、本発明はこれに限らず、ラインセンサ等、
各種のデバイスを形成する場合に広く適用し得る。
【００３６】さらに上述の実施例においては、基板上に
多数の集積回路を形成する場合について述べたが、本発
明はこれに限らず、少なくとも２つ以上の半導体集積回
路を形成する場合に広く適用し得る。
多数の集積回路を形成する場合について述べたが、本発
明はこれに限らず、少なくとも２つ以上の半導体集積回
路を形成する場合に広く適用し得る。
【００３７】
【発明の効果】上述のように本発明によれば、透明絶縁
基板からなる同一基板上で、隣接する半導体集積回路同
士、隣接する他の導電性配線パターン同士、各半導体集
積回路と隣接する他の導電性配線パターンとのうち、少
なくとも１箇所以上をそれぞれ導電性部材を介して互い
に接続するようにしたことにより、静電気のチヤージア
ツプが生じ易い透明絶縁基板であつても、当該基板内に
電位差が起き難い半導体集積回路製造方法を容易に実現
することができる。
基板からなる同一基板上で、隣接する半導体集積回路同
士、隣接する他の導電性配線パターン同士、各半導体集
積回路と隣接する他の導電性配線パターンとのうち、少
なくとも１箇所以上をそれぞれ導電性部材を介して互い
に接続するようにしたことにより、静電気のチヤージア
ツプが生じ易い透明絶縁基板であつても、当該基板内に
電位差が起き難い半導体集積回路製造方法を容易に実現
することができる。
【図１】本発明による半導体集積回路製造方法の一実施
例を示す略線的平面図である。
例を示す略線的平面図である。
【図２】ガードリング間の接続の説明に供する部分拡大
図である。
図である。
【図３】他の実施例の説明に供する部分拡大図である。
【図４】他の実施例の説明に供する略線的平面図であ
る。
る。
【図５】他の実施例の説明に供する略線的平面図であ
る。
る。
【図６】他の実施例の説明に供する部分拡大図である。
【図７】ウエハ上に並ぶ半導体集積回路の配置例を示す
略線的平面図である。
略線的平面図である。
１、１１……集積回路、２……基板、１２……シリコン
基板、１３Ａ、１３Ｂ……ガードリング、１４Ａ……く
さび状パターン、１４Ｂ……蛇行パターン、１４Ｃ、１
７……接続パターン、１５……液晶デイスプレイデバイ
ス、１６……外部接続電極。
基板、１３Ａ、１３Ｂ……ガードリング、１４Ａ……く
さび状パターン、１４Ｂ……蛇行パターン、１４Ｃ、１
７……接続パターン、１５……液晶デイスプレイデバイ
ス、１６……外部接続電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/301 H01L 21/822 H01L 23/60
Claims (4)
- 【請求項１】透明絶縁基板からなる同一基板上に形成さ
れる複数の半導体集積回路のうち、隣接する上記半導体
集積回路同士を導電性部材を介して互いに接続し、 各上記半導体集積回路の外周に、それぞれ環状の導電性
配線パターンを、隣接する他の上記導電性配線パターン
と上記導電性部材を介して１箇所以上で接続するように
形成し、 各上記半導体集積回路における、外部との接続用に設け
られた１又は複数の端子のうち少なくとも１以上の端子
を、隣接する上記導電性配線パターンと上記導電性部材
を介して１箇所以上で接続することを特徴とする請求項
１に記載の半導体集積回路製造方法。 - 【請求項２】 上記導電性部材は１本当たり１００〔Ω〕
以上の抵抗値を有する ことを特徴とする請求項１に記載
の半導体集積回路製造方法。 - 【請求項３】 上記導電性部材は少なくとも１部が多結晶
シリコンによつて形成される ことを特徴とする請求項１
に記載の半導体集積回路製造方法。 - 【請求項４】 上記導電性部材は少なくとも１部が金属材
料によつて形成される ことを特徴とする請求項１に記載
の半導体集積回路製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900293A JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18900293A JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786511A JPH0786511A (ja) | 1995-03-31 |
| JP3223490B2 true JP3223490B2 (ja) | 2001-10-29 |
Family
ID=16233659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18900293A Expired - Lifetime JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223490B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253012B2 (en) * | 2004-09-14 | 2007-08-07 | Agere Systems, Inc. | Guard ring for improved matching |
| US9812403B2 (en) | 2015-03-12 | 2017-11-07 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
-
1993
- 1993-06-30 JP JP18900293A patent/JP3223490B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786511A (ja) | 1995-03-31 |
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