JP2003248235A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Abstract
(57)【要約】
【課題】ＴＦＴアレイ回路を多面取りで生産するにあた
り、ガラス基板に静電気が生じた場合、複数のＴＦＴア
レイ回路の間に電位的なアンバランスが生じて一つのＴ
ＦＴアレイ回路に静電気が集中し、そのＴＦＴアレイ回
路を破壊してしまう、という問題がある。特に、液晶の
配向方向を制御する配向膜材料のラビング工程等のパネ
ル製造工程で発生する静電気によってＴＦＴアレイ回路
が破壊され、ＴＦＴアレイ回路の特性不良に至る。 【解決手段】基板１周辺を取り囲むショートリング１３
と各ＴＦＴアレイ回路を取り囲むシャント配線１２との
間にいずれかから突出する放電用突起１４を形成するこ
とにより、放電が生じてもショートリング１３に放電さ
れてサージを他のＴＦＴアレイ回路にも吸収させ、一つ
のＴＦＴアレイ回路に印加されるサージを緩和すること
ができる。
り、ガラス基板に静電気が生じた場合、複数のＴＦＴア
レイ回路の間に電位的なアンバランスが生じて一つのＴ
ＦＴアレイ回路に静電気が集中し、そのＴＦＴアレイ回
路を破壊してしまう、という問題がある。特に、液晶の
配向方向を制御する配向膜材料のラビング工程等のパネ
ル製造工程で発生する静電気によってＴＦＴアレイ回路
が破壊され、ＴＦＴアレイ回路の特性不良に至る。 【解決手段】基板１周辺を取り囲むショートリング１３
と各ＴＦＴアレイ回路を取り囲むシャント配線１２との
間にいずれかから突出する放電用突起１４を形成するこ
とにより、放電が生じてもショートリング１３に放電さ
れてサージを他のＴＦＴアレイ回路にも吸収させ、一つ
のＴＦＴアレイ回路に印加されるサージを緩和すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法、特に、液晶表示装置を構成するＴＦＴアレイ基
板の製造方法に関するものである。
造方法、特に、液晶表示装置を構成するＴＦＴアレイ基
板の製造方法に関するものである。
【０００２】
【従来の技術】近年、薄膜トランジスタによる液晶表示
装置が小型のＦＡ用途（Ｆａｃｔｏｒｙ Ａｕｔｏｍａ
ｔｉｏｎ）について使用されるようになり、液晶表示装
置の小型化が進んでいる。液晶表示装置の小型化に伴
い、製造においても液晶表示装置を構成するＴＦＴアレ
イ回路を一つの基板に複数形成する、いわゆる多面取り
化が行われている。図３に示す様に、まずガラス基板１
０１上には走査線１０６、ゲート端子１０８、共通配線
１１０、トランスファー端子１１１が形成され、さらに
ＴＦＴアレイ回路１０２、１０３を囲む形状のシャント
配線１１２とガラス基板１０１周辺に配線されるショー
トリング１１３も形成される。図４は、シャント配線１
１２とショートリング１１３の関係を示す拡大平面図で
ある。走査線６等を覆うゲート絶縁膜上には、アモルフ
ァスシリコン膜からなるＴＦＴの活性層が形成されると
ともに、静電保護用の保護抵抗１１５が形成され、さら
に、ソース・ドレイン用導電膜が成膜され、パターニン
グされて信号線１０７、ドレイン端子１０９となる。同
時に、保護抵抗１１５とドレイン端子１０９、保護抵抗
１１５とシャント配線１１２を接続する配線も形成され
る。この上にはさらに、パッシベーション膜が堆積さ
れ、パッシベーション膜上に画素電極が形成される。最
後に、パッシベーション膜上にポリイミド等の配向膜材
料を塗布し、ラビングしてガラス基板の表面に配向膜を
形成するとＴＦＴアレイ回路１０２、１０３が完成す
る。続いて、ＴＦＴアレイ回路１０２、１０３の間及び
ＴＦＴアレイ回路の周囲に配置された保護抵抗１１５を
切断するようにしてガラス基板１０１を切断し、ＴＦＴ
アレイ回路１０２、１０３を電気的、物理的に分離す
る。
装置が小型のＦＡ用途（Ｆａｃｔｏｒｙ Ａｕｔｏｍａ
ｔｉｏｎ）について使用されるようになり、液晶表示装
置の小型化が進んでいる。液晶表示装置の小型化に伴
い、製造においても液晶表示装置を構成するＴＦＴアレ
イ回路を一つの基板に複数形成する、いわゆる多面取り
化が行われている。図３に示す様に、まずガラス基板１
０１上には走査線１０６、ゲート端子１０８、共通配線
１１０、トランスファー端子１１１が形成され、さらに
ＴＦＴアレイ回路１０２、１０３を囲む形状のシャント
配線１１２とガラス基板１０１周辺に配線されるショー
トリング１１３も形成される。図４は、シャント配線１
１２とショートリング１１３の関係を示す拡大平面図で
ある。走査線６等を覆うゲート絶縁膜上には、アモルフ
ァスシリコン膜からなるＴＦＴの活性層が形成されると
ともに、静電保護用の保護抵抗１１５が形成され、さら
に、ソース・ドレイン用導電膜が成膜され、パターニン
グされて信号線１０７、ドレイン端子１０９となる。同
時に、保護抵抗１１５とドレイン端子１０９、保護抵抗
１１５とシャント配線１１２を接続する配線も形成され
る。この上にはさらに、パッシベーション膜が堆積さ
れ、パッシベーション膜上に画素電極が形成される。最
後に、パッシベーション膜上にポリイミド等の配向膜材
料を塗布し、ラビングしてガラス基板の表面に配向膜を
形成するとＴＦＴアレイ回路１０２、１０３が完成す
る。続いて、ＴＦＴアレイ回路１０２、１０３の間及び
ＴＦＴアレイ回路の周囲に配置された保護抵抗１１５を
切断するようにしてガラス基板１０１を切断し、ＴＦＴ
アレイ回路１０２、１０３を電気的、物理的に分離す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ようにＴＦＴアレイ回路を多面取りで生産するにあた
り、ガラス基板１に静電気が生じた場合、ＴＦＴアレイ
回路１０２、１０３の間に電位的なアンバランスが生じ
て一つのＴＦＴアレイ回路に静電気が集中し、そのＴＦ
Ｔアレイ回路を破壊してしまう、という問題がある。特
に、液晶の配向方向を制御する配向膜材料のラビング工
程等のパネル製造工程で発生する静電気によってＴＦＴ
アレイ回路が破壊され、ＴＦＴアレイ回路の特性不良に
至る。
ようにＴＦＴアレイ回路を多面取りで生産するにあた
り、ガラス基板１に静電気が生じた場合、ＴＦＴアレイ
回路１０２、１０３の間に電位的なアンバランスが生じ
て一つのＴＦＴアレイ回路に静電気が集中し、そのＴＦ
Ｔアレイ回路を破壊してしまう、という問題がある。特
に、液晶の配向方向を制御する配向膜材料のラビング工
程等のパネル製造工程で発生する静電気によってＴＦＴ
アレイ回路が破壊され、ＴＦＴアレイ回路の特性不良に
至る。
【０００４】本発明の目的は、複数のＴＦＴアレイ回路
の形成されるＴＦＴアレイ基板に静電気が印加された場
合においても、ＴＦＴアレイ回路が破壊されることのな
い液晶表示装置の製造方法を提供することにある。
の形成されるＴＦＴアレイ基板に静電気が印加された場
合においても、ＴＦＴアレイ回路が破壊されることのな
い液晶表示装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の液晶表示装置の
製造方法は、基板上に薄膜トランジスタ（ＴＦＴ）を有
するＴＦＴアレイ基板を形成し、前記ＴＦＴアレイ基板
に対向させて対向基板を形成し、前記ＴＦＴアレイ基板
と前記対向基板との間に液晶を充填する液晶表示装置の
製造方法において、前記ＴＦＴアレイ基板は、薄膜トラ
ンジスタがアレイ状に配列されたＴＦＴアレイ回路が一
つの基板に複数形成され、前記一つの基板を前記ＴＦＴ
アレイ回路ごとに分離することにより形成され、前記一
つの基板は、前記一つの基板を前記ＴＦＴアレイ回路ご
とに分離する工程の前まで、複数の前記ＴＦＴアレイ回
路を包囲するショートリングを有し、かつ、前記ショー
トリングと前記ＴＦＴアレイ回路の外周に形成されたシ
ャント配線のうち少なくともいずれかが、他方に向けて
突出する配線部を有すべく形成されていることを特徴と
する。
製造方法は、基板上に薄膜トランジスタ（ＴＦＴ）を有
するＴＦＴアレイ基板を形成し、前記ＴＦＴアレイ基板
に対向させて対向基板を形成し、前記ＴＦＴアレイ基板
と前記対向基板との間に液晶を充填する液晶表示装置の
製造方法において、前記ＴＦＴアレイ基板は、薄膜トラ
ンジスタがアレイ状に配列されたＴＦＴアレイ回路が一
つの基板に複数形成され、前記一つの基板を前記ＴＦＴ
アレイ回路ごとに分離することにより形成され、前記一
つの基板は、前記一つの基板を前記ＴＦＴアレイ回路ご
とに分離する工程の前まで、複数の前記ＴＦＴアレイ回
路を包囲するショートリングを有し、かつ、前記ショー
トリングと前記ＴＦＴアレイ回路の外周に形成されたシ
ャント配線のうち少なくともいずれかが、他方に向けて
突出する配線部を有すべく形成されていることを特徴と
する。
【０００６】上記本発明の液晶表示装置の製造方法にお
いて、前記シャント配線は、前記ＴＦＴアレイ回路の信
号線及び走査線に短絡され、前記シャント配線は、前記
ＴＦＴアレイ回路の信号線及び走査線に抵抗を挟んで接
続され、さらに、前記シャント配線は、前記ＴＦＴアレ
イ回路の共通配線にも接続される。
いて、前記シャント配線は、前記ＴＦＴアレイ回路の信
号線及び走査線に短絡され、前記シャント配線は、前記
ＴＦＴアレイ回路の信号線及び走査線に抵抗を挟んで接
続され、さらに、前記シャント配線は、前記ＴＦＴアレ
イ回路の共通配線にも接続される。
【０００７】また、上記本発明の液晶表示装置の製造方
法において、前記ＴＦＴアレイ回路ごとに分離する工程
の前に、前記ＴＦＴアレイ基板において、前記ＴＦＴア
レイ回路の表示部の表面に形成された配向膜材料のラビ
ングが行われる。
法において、前記ＴＦＴアレイ回路ごとに分離する工程
の前に、前記ＴＦＴアレイ基板において、前記ＴＦＴア
レイ回路の表示部の表面に形成された配向膜材料のラビ
ングが行われる。
【０００８】また、上記本発明の液晶表示装置の製造方
法において、前記ＴＦＴアレイ回路ごとに分離する工程
において、前記ＴＦＴアレイ基板において、前記ショー
トリングも同時に分断されて前記信号線、前記走査線及
び前記共通配線がそれぞれ電気的に分離される。
法において、前記ＴＦＴアレイ回路ごとに分離する工程
において、前記ＴＦＴアレイ基板において、前記ショー
トリングも同時に分断されて前記信号線、前記走査線及
び前記共通配線がそれぞれ電気的に分離される。
【０００９】
【発明の実施の形態】本発明の液晶表示装置の製造方法
の実施形態について図１、２を参照して説明する。図１
は、ＴＦＴアレイ回路の形成された基板を示す模式平面
図であり、図２は、図１のＴＦＴアレイ回路の一部を拡
大した拡大平面図である。図１に示すように、ガラス基
板１の上にＴＦＴアレイ回路２、３が形成されている。
ＴＦＴアレイ回路２、３は、マトリクス状に配置された
複数の画素に内部薄膜トランジスタ４がそれぞれ対応す
る形で形成され、さらに周辺には内部薄膜トランジスタ
４を保護する保護用薄膜トランジスタ５とを同一基板状
に形成する。内部薄膜トランジスタ４は画素選択信号を
伝える走査線６と画像信号を伝える信号線７に接続さ
れ、走査線６と信号線７はそれぞれゲート端子８及びド
レイン端子９に導出されて外部と接続される。ここで、
走査線６と同一の工程で共通配線１０が走査線６と平行
して画素を囲むようにして形成され、共通配線１０を導
出する共通端子１６も形成される。また、共通配線１０
は、対向基板の共通電極と接続されるべくトランスファ
ー端子１１にも導出される。次に、ＴＦＴアレイ回路の
作製工程と静電保護回路の薄膜トランジスタの作製工程
を説明する。図１に示す様に、まずガラス基板１上には
スパッタ法によりゲート材料膜が形成され、行状の配線
パターンをマスクにしてエッチングにより走査線６、ゲ
ート端子８、共通配線１０、トランスファー端子１１が
形成される。このとき、さらにＴＦＴアレイ回路を囲む
形状のシャント配線１２とガラス基板１周辺に配線され
るショートリング１３も形成される。走査線６、ゲート
端子８、共通配線１０、トランスファー端子１１、シャ
ント配線１２、ショートリング１３を覆ってガラス基板
１上にゲート絶縁膜、アモルファスシリコン（ａ−Ｓ
ｉ）膜、リンがドープされたｎ＋型のアモルファスシリ
コン（ｎ＋型ａ−Ｓｉ）膜を堆積させる。ａ−Ｓｉ膜、
ｎ＋型ａ−Ｓｉ膜はパターニングされてＴＦＴの活性層
が形成されるとともに、静電保護用の保護抵抗１５も形
成される。ここで、ゲート端子８、保護抵抗１５、トラ
ンスファー端子１１との接続を取るためにゲート絶縁膜
の所定の箇所を開口して第１のコンタクトホールが形成
される。次に、ソース・ドレイン用導電膜が成膜され、
パターニングされて信号線７、ドレイン端子９となる。
同時に、保護抵抗１５とドレイン端子９、保護抵抗１５
とシャント配線１２を接続する配線も形成される。信号
線７、保護抵抗１５を覆ってパッシベーション膜が堆積
され、パッシベーション膜の所定の箇所を開口して第２
のコンタクトホールを形成する。パッシベーション膜上
にＩＴＯを堆積させ、パターニングして画素電極を形成
する。最後に、ポリイミド等の配向膜材料を塗布し、ラ
ビングしてガラス基板の表面に配向膜を形成するとＴＦ
Ｔアレイ回路が完成する。続いて、ＴＦＴアレイ回路
２、３の間及びＴＦＴアレイ回路の周囲に配置された保
護抵抗１５を切断するようにしてガラス基板１を切断
し、ＴＦＴアレイ回路２、３を電気的、物理的に分離す
る。この後、ＴＦＴ基板に対向するように対向基板を配
置し、ＴＦＴ基板と対向基板との間に液晶を充填すると
液晶表示装置が完成する。以上のようにして形成された
ＴＦＴアレイ回路２、３は次のような静電保護構成を採
っている。すなわち、走査線６と信号線７とを短絡させ
るシャント配線１２は、基本的にはガラス基板１の最外
周を取り囲むショートリング１３と同一の層に形成さ
れ、シャント配線１２とショートリング１３の少なくと
もいずれかから突出する放電用突起１４を形成し、他方
の配線に対して近接させる。従って、走査線６または信
号線７に印加されるサージは、それぞれゲート端子８及
びドレイン端子９、さらに保護抵抗１５を介して放電用
突起１４に至り、放電用突起１４からショートリング１
３に向かって放電する。このサージ放電現象が走査線６
または信号線７に接続される内部薄膜トランジスタ４等
を保護する。ここで、シャント配線１２とショートリン
グ１３とを走査線６と同時に形成する場合と信号線７と
同時に形成する場合とが考えられる。シャント配線１２
とショートリング１３とを走査線６と同時に形成する場
合は、ゲート絶縁膜を開口して上層の信号線７を下層の
シャント配線１２と短絡させる。シャント配線１２とシ
ョートリング１３とを信号線７と同時に形成する場合
は、ゲート絶縁膜を開口して上層のシャント配線１２を
下層の走査線６と短絡させる。しかしながら、製造工程
中で発生する静電気またはサージ電圧によるＴＦＴアレ
イ回路に対するダメージを製造工程の早い段階で防止す
るには、シャント配線１２とショートリング１３とを走
査線６と同時に形成した方が良い。放電用突起１４は、
相対するシャント配線１２またはショートリング１３と
の間隔が１０μｍ程度となるように形成される。図１で
は、シャント配線１２の方に放電用突起１４を設けた
が、図２の拡大平面図に示されるように、シャント配線
１２及びショートリング１３からそれぞれ突出する放電
用突起２４、３４を設けても良い。以上のように、シャ
ント配線１２とショートリング１３とを同層に形成し、
少なくともいずれかに放電用突起１４を形成しておく
と、ラビング工程等でＴＦＴアレイ回路２、３間で大き
な電位差が生じた場合、シャント配線１２とショートリ
ング１３間で放電が発生し、ＴＦＴアレイ回路２、３を
同電位として、ＴＦＴアレイ回路の特性不良の発生を抑
えることができる。以上のように、液晶表示装置の製造
方法において、ＴＦＴアレイ回路を複数形成したガラス
基板に、静電気対策としてシャント配線とそれを取り囲
むショートリングを形成し、シャント配線とショートリ
ングの少なくともいずれかに放電用突起を設け、放電用
突起が対向するシャント配線またはショートリングとの
間隔を短くして故意に放電し易い構成にする。この構成
により、一つのＴＦＴアレイ回路にサージが印加されて
も放電用突起を介して他のＴＦＴアレイ回路にもサージ
を分散させることができ、結果的にサージが一つのＴＦ
Ｔアレイ回路に集中することを防止し、ＴＦＴアレイ回
路の歩留まりを向上させることができる。
の実施形態について図１、２を参照して説明する。図１
は、ＴＦＴアレイ回路の形成された基板を示す模式平面
図であり、図２は、図１のＴＦＴアレイ回路の一部を拡
大した拡大平面図である。図１に示すように、ガラス基
板１の上にＴＦＴアレイ回路２、３が形成されている。
ＴＦＴアレイ回路２、３は、マトリクス状に配置された
複数の画素に内部薄膜トランジスタ４がそれぞれ対応す
る形で形成され、さらに周辺には内部薄膜トランジスタ
４を保護する保護用薄膜トランジスタ５とを同一基板状
に形成する。内部薄膜トランジスタ４は画素選択信号を
伝える走査線６と画像信号を伝える信号線７に接続さ
れ、走査線６と信号線７はそれぞれゲート端子８及びド
レイン端子９に導出されて外部と接続される。ここで、
走査線６と同一の工程で共通配線１０が走査線６と平行
して画素を囲むようにして形成され、共通配線１０を導
出する共通端子１６も形成される。また、共通配線１０
は、対向基板の共通電極と接続されるべくトランスファ
ー端子１１にも導出される。次に、ＴＦＴアレイ回路の
作製工程と静電保護回路の薄膜トランジスタの作製工程
を説明する。図１に示す様に、まずガラス基板１上には
スパッタ法によりゲート材料膜が形成され、行状の配線
パターンをマスクにしてエッチングにより走査線６、ゲ
ート端子８、共通配線１０、トランスファー端子１１が
形成される。このとき、さらにＴＦＴアレイ回路を囲む
形状のシャント配線１２とガラス基板１周辺に配線され
るショートリング１３も形成される。走査線６、ゲート
端子８、共通配線１０、トランスファー端子１１、シャ
ント配線１２、ショートリング１３を覆ってガラス基板
１上にゲート絶縁膜、アモルファスシリコン（ａ−Ｓ
ｉ）膜、リンがドープされたｎ＋型のアモルファスシリ
コン（ｎ＋型ａ−Ｓｉ）膜を堆積させる。ａ−Ｓｉ膜、
ｎ＋型ａ−Ｓｉ膜はパターニングされてＴＦＴの活性層
が形成されるとともに、静電保護用の保護抵抗１５も形
成される。ここで、ゲート端子８、保護抵抗１５、トラ
ンスファー端子１１との接続を取るためにゲート絶縁膜
の所定の箇所を開口して第１のコンタクトホールが形成
される。次に、ソース・ドレイン用導電膜が成膜され、
パターニングされて信号線７、ドレイン端子９となる。
同時に、保護抵抗１５とドレイン端子９、保護抵抗１５
とシャント配線１２を接続する配線も形成される。信号
線７、保護抵抗１５を覆ってパッシベーション膜が堆積
され、パッシベーション膜の所定の箇所を開口して第２
のコンタクトホールを形成する。パッシベーション膜上
にＩＴＯを堆積させ、パターニングして画素電極を形成
する。最後に、ポリイミド等の配向膜材料を塗布し、ラ
ビングしてガラス基板の表面に配向膜を形成するとＴＦ
Ｔアレイ回路が完成する。続いて、ＴＦＴアレイ回路
２、３の間及びＴＦＴアレイ回路の周囲に配置された保
護抵抗１５を切断するようにしてガラス基板１を切断
し、ＴＦＴアレイ回路２、３を電気的、物理的に分離す
る。この後、ＴＦＴ基板に対向するように対向基板を配
置し、ＴＦＴ基板と対向基板との間に液晶を充填すると
液晶表示装置が完成する。以上のようにして形成された
ＴＦＴアレイ回路２、３は次のような静電保護構成を採
っている。すなわち、走査線６と信号線７とを短絡させ
るシャント配線１２は、基本的にはガラス基板１の最外
周を取り囲むショートリング１３と同一の層に形成さ
れ、シャント配線１２とショートリング１３の少なくと
もいずれかから突出する放電用突起１４を形成し、他方
の配線に対して近接させる。従って、走査線６または信
号線７に印加されるサージは、それぞれゲート端子８及
びドレイン端子９、さらに保護抵抗１５を介して放電用
突起１４に至り、放電用突起１４からショートリング１
３に向かって放電する。このサージ放電現象が走査線６
または信号線７に接続される内部薄膜トランジスタ４等
を保護する。ここで、シャント配線１２とショートリン
グ１３とを走査線６と同時に形成する場合と信号線７と
同時に形成する場合とが考えられる。シャント配線１２
とショートリング１３とを走査線６と同時に形成する場
合は、ゲート絶縁膜を開口して上層の信号線７を下層の
シャント配線１２と短絡させる。シャント配線１２とシ
ョートリング１３とを信号線７と同時に形成する場合
は、ゲート絶縁膜を開口して上層のシャント配線１２を
下層の走査線６と短絡させる。しかしながら、製造工程
中で発生する静電気またはサージ電圧によるＴＦＴアレ
イ回路に対するダメージを製造工程の早い段階で防止す
るには、シャント配線１２とショートリング１３とを走
査線６と同時に形成した方が良い。放電用突起１４は、
相対するシャント配線１２またはショートリング１３と
の間隔が１０μｍ程度となるように形成される。図１で
は、シャント配線１２の方に放電用突起１４を設けた
が、図２の拡大平面図に示されるように、シャント配線
１２及びショートリング１３からそれぞれ突出する放電
用突起２４、３４を設けても良い。以上のように、シャ
ント配線１２とショートリング１３とを同層に形成し、
少なくともいずれかに放電用突起１４を形成しておく
と、ラビング工程等でＴＦＴアレイ回路２、３間で大き
な電位差が生じた場合、シャント配線１２とショートリ
ング１３間で放電が発生し、ＴＦＴアレイ回路２、３を
同電位として、ＴＦＴアレイ回路の特性不良の発生を抑
えることができる。以上のように、液晶表示装置の製造
方法において、ＴＦＴアレイ回路を複数形成したガラス
基板に、静電気対策としてシャント配線とそれを取り囲
むショートリングを形成し、シャント配線とショートリ
ングの少なくともいずれかに放電用突起を設け、放電用
突起が対向するシャント配線またはショートリングとの
間隔を短くして故意に放電し易い構成にする。この構成
により、一つのＴＦＴアレイ回路にサージが印加されて
も放電用突起を介して他のＴＦＴアレイ回路にもサージ
を分散させることができ、結果的にサージが一つのＴＦ
Ｔアレイ回路に集中することを防止し、ＴＦＴアレイ回
路の歩留まりを向上させることができる。
【００１０】
【発明の効果】本発明の液晶表示装置の製造方法におい
て、ＴＦＴアレイ回路を形成する基板に複数のＴＦＴア
レイ回路を形成する場合、製造工程中に基板上の一つの
ＴＦＴアレイ回路に静電気等の大きなサージが印加され
たときでも、基板周辺を取り囲むショートリングと各Ｔ
ＦＴアレイ回路を取り囲むシャント配線との間にいずれ
かから突出する放電用突起を形成することにより、放電
が生じてもショートリングに放電されてサージを他のＴ
ＦＴアレイ回路にも吸収させ、一つのＴＦＴアレイ回路
に印加されるサージを緩和することができる。従って、
製造工程中のＴＦＴアレイ回路基板の静電破壊による不
良発生を抑制し、液晶パネルの生産歩留まりを向上させ
ることができる。
て、ＴＦＴアレイ回路を形成する基板に複数のＴＦＴア
レイ回路を形成する場合、製造工程中に基板上の一つの
ＴＦＴアレイ回路に静電気等の大きなサージが印加され
たときでも、基板周辺を取り囲むショートリングと各Ｔ
ＦＴアレイ回路を取り囲むシャント配線との間にいずれ
かから突出する放電用突起を形成することにより、放電
が生じてもショートリングに放電されてサージを他のＴ
ＦＴアレイ回路にも吸収させ、一つのＴＦＴアレイ回路
に印加されるサージを緩和することができる。従って、
製造工程中のＴＦＴアレイ回路基板の静電破壊による不
良発生を抑制し、液晶パネルの生産歩留まりを向上させ
ることができる。
【図１】本発明の液晶表示装置の製造方法を説明するた
めに、ＴＦＴアレイ基板をその上に形成するＴＦＴアレ
イ回路とともに示した模式平面図である。
めに、ＴＦＴアレイ基板をその上に形成するＴＦＴアレ
イ回路とともに示した模式平面図である。
【図２】本発明に係わる部分の変形例を示す拡大模式平
面図である。
面図である。
【図３】従来の液晶表示装置の製造方法を説明するため
に、ＴＦＴアレイ基板をその上に形成するＴＦＴアレイ
回路とともに示した模式平面図である。
に、ＴＦＴアレイ基板をその上に形成するＴＦＴアレイ
回路とともに示した模式平面図である。
【図４】従来のＴＦＴアレイ基板における静電保護用の
配線部分を示す拡大模式平面図である。
配線部分を示す拡大模式平面図である。
１、１０１ ガラス基板
２、３、１０２、１０３ ＴＦＴアレイ回路
４、１０４ 内部薄膜トランジスタ
５、１０５ 保護用薄膜トランジスタ
６、１０６ 走査線
７、１０７ 信号線
８、１０８ ゲート端子
９、１０９ ドレイン端子
１０、１１０ 共通配線
１１、１１１ トランスファー端子
１２、１１２ シャント配線
１３、１１３ ショートリング
１４、２４、３４ 放電用突起
１５、１１５ 保護抵抗
１６、１１６ 共通端子
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ａ
Ｆターム(参考） 2H090 LA01 MA02 MB04
2H092 GA64 JA24 JB79 MA37 NA14
NA29
5C094 AA31 BA03 BA43 CA19 DA09
DB08 EA05 EB02 FA01 GB01
5F110 AA22 BB01 CC07 DD02 EE44
GG02 GG15 HK09 HK16 HK21
HK25 NN02 NN71
Claims (6)
- 【請求項１】 基板上に薄膜トランジスタ（ＴＦＴ）を
有するＴＦＴアレイ基板を形成し、前記ＴＦＴアレイ基
板に対向させて対向基板を形成し、前記ＴＦＴアレイ基
板と前記対向基板との間に液晶を充填する液晶表示装置
の製造方法において、前記ＴＦＴアレイ基板は、薄膜ト
ランジスタがアレイ状に配列されたＴＦＴアレイ回路が
一つの基板に複数形成され、前記一つの基板を前記ＴＦ
Ｔアレイ回路ごとに分離することにより形成され、前記
一つの基板は、前記一つの基板を前記ＴＦＴアレイ回路
ごとに分離する工程の前まで、複数の前記ＴＦＴアレイ
回路を包囲するショートリングを有し、かつ、前記ショ
ートリングと前記ＴＦＴアレイ回路の外周に形成された
シャント配線のうち少なくともいずれかが、他方に向け
て突出する配線部を有すべく形成されていることを特徴
とする液晶表示装置の製造方法。 - 【請求項２】 前記シャント配線は、前記ＴＦＴアレイ
回路の信号線及び走査線に短絡される請求項１記載の液
晶表示装置の製造方法。 - 【請求項３】 前記シャント配線は、前記ＴＦＴアレイ
回路の信号線及び走査線に抵抗を挟んで接続される請求
項１記載の液晶表示装置の製造方法 - 【請求項４】 前記シャント配線は、前記ＴＦＴアレイ
回路の共通配線にも接続される請求項２又は３記載の液
晶表示装置の製造方法。 - 【請求項５】 前記ＴＦＴアレイ回路ごとに分離する工
程の前に、前記ＴＦＴアレイ基板において、前記ＴＦＴ
アレイ回路の表示部の表面に形成された配向膜材料のラ
ビングが行われる請求項１乃至４のいずれか一項に記載
の液晶表示装置の製造方法。 - 【請求項６】 前記ＴＦＴアレイ回路ごとに分離する工
程において、前記ＴＦＴアレイ基板において、前記ショ
ートリングも同時に分断されて前記信号線、前記走査線
及び前記共通配線がそれぞれ電気的に分離される請求項
４記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002048453A JP4018913B2 (ja) | 2002-02-25 | 2002-02-25 | 液晶表示装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003248235A true JP2003248235A (ja) | 2003-09-05 |
| JP4018913B2 JP4018913B2 (ja) | 2007-12-05 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP4018913B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006163244A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、電気光学表示装置および、薄膜トランジスタアレイ基板の製造方法 |
| CN100389341C (zh) * | 2005-08-08 | 2008-05-21 | 友达光电股份有限公司 | 有源元件阵列基板 |
| US9293425B2 (en) | 2014-03-04 | 2016-03-22 | Samsung Display Co., Ltd. | Thin film transistor substrate and method of manufacturing liquid crystal display device using the same |
| US10852599B2 (en) | 2018-07-06 | 2020-12-01 | Seiko Epson Coproration | Substrate for electro-optical device, individual substrate, electro-optical device, electronic apparatus, and method for manufacturing substrate for electro-optical device |
| CN112313730A (zh) * | 2018-06-20 | 2021-02-02 | 堺显示器制品株式会社 | 显示面板以及显示面板的制造方法 |
-
2002
- 2002-02-25 JP JP2002048453A patent/JP4018913B2/ja not_active Expired - Fee Related
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