JPH0786511A - 半導体集積回路製造方法 - Google Patents
半導体集積回路製造方法Info
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- JPH0786511A JPH0786511A JP18900293A JP18900293A JPH0786511A JP H0786511 A JPH0786511 A JP H0786511A JP 18900293 A JP18900293 A JP 18900293A JP 18900293 A JP18900293 A JP 18900293A JP H0786511 A JPH0786511 A JP H0786511A
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Abstract
静電気破壊による歩留まりの低下や信頼性の低下のおそ
れを一段と低減する。 【構成】同一基板上に形成される複数の半導体集積回路
を導電性部材を介して互いに接続し、又は同一基板上に
形成される複数の半導体集積回路の外周に形成された環
状の導電性配線パターンを導電性部材を介して互いに接
続する。これによりチヤージアツプによつて基板に電荷
が蓄積されても電荷は基板全体に均一に分散される。こ
の結果、基板内の電位差は起き難くくなる。
Description
に関し、特にウエハ処理工程における半導体集積回路の
製造方法に適用して好適なものである。
各半導体デバイスに相当する集積回路1を1枚の基板2
上に複数並べて形成し、パターンの形成後、チツプ状に
ダイシングするのが一般的である。これら各集積回路1
はダイシングのための隙間(図7において破線で示す)
を挟んで個々独立に形成されている。
では一旦静電気のチヤージアツプが発生すると、基板上
に電位差ができ易く基板上に形成されている素子を静電
気破壊するおそれがあつた。特に液晶デイスプレイ(L
CD:liquid clistal display)やライセンサのように
薄膜素子が基板上に形成される透明絶縁基板は静電気の
チヤージアツプが生じ易いため問題となつている。
で、静電気破壊による歩留まりの低下や信頼性の低下の
おそれのない半導体集積回路製造方法を提案しようとす
るものである。
め本発明においては、同一基板上に形成される複数の半
導体集積回路15のうち隣接する半導体集積回路どおし
を導電性部材17によつて互いに接続するようにする。
また本発明においては、同一基板上に形成される複数の
半導体集積回路11の外周にそれぞれ環状の導電性配線
パターン13Aを形成し、導電性配線パターン13Aを
それぞれ、導電性部材14Aによつて隣接する他の導電
性配線パターン13Aと1箇所以上で接続するようにす
る。
15を導電性部材17を介して互いに接続し、又は同一
基板上に形成される複数の半導体集積回路11の外周に
形成された環状の導電性配線パターン13Aを導電性部
材14Aを介して互いに接続したことにより、基板がチ
ヤージアツプしても基板内に電位差が起き難くすること
ができる。この結果、半導体集積回路を構成する素子の
静電気破壊や集積回路間の特性の差異を防止することが
できる。
する。
数の集積回路のうちの1つを示し、それぞれ薄膜トラン
ジスタを回路素子として形成されている。各集積回路1
1の外周には導電性材料で形成されたガードリング13
Aが周囲を取り囲むように形成されている。
〔mm〕)に加工されたアルミニウム配線パターンでな
り、集積回路11の外周に対して一定距離隔てて形成さ
れている(図2)。このガードリング13Aにより集積
回路11の周囲は等電位差に維持される。
の中央付近に設けられたくさび状パターン14Aの先端
同士で接続されており、このくさび状パターン14Aに
よつてシリコン基板12上の全てのガードリング13A
が互いに接続されている。これによりチヤージアツプが
生じた場合にもシリコン基板12上に形成された集積回
路11間で電位差が発生しないようになされている。
〔Ω〕の抵抗として機能するように抵抗値が設定されて
いる。これはくさび状パターン14Aをヒユーズとして
用いるためでチヤージアツプしたシリコン基板12が接
地して過電流が流れる場合にはガードリング13A間の
接続を断ち切つて静電ダメージの進行を最小限にくい止
めるようになされている。
及びくさび状パターン14Aの果たす機能をチヤージア
ツプが生じた場合と、チヤージアツプされたシリコン基
板12の一端が接地し、過電流が流れた場合に分けて説
明する。まずチヤージアツプが生じてた場合、電荷はガ
ードリング13A及びくさび状パターン14Aを介して
基板全面に分散されるため、基板上の電位を全て同電位
にすることができる。
ている集積回路11の電位は形成されている場所によら
ず同じになり、集積回路間での特性差をなくすことがで
きる。また従来では特定の集積回路に静電破壊が生じた
であろう程度の電荷が蓄積された場合にも、シリコン基
板12にチヤージされた電荷は基板全体に分散されて集
積回路1つ当たりに加わる電位差が低減されるため、静
電気破壊に対する耐性を向上させることができる。また
素子の劣化も防止できる。
12の一端が接地して過電流が流れる場合、従来では過
電流が流れる経路に位置する全ての集積回路が破壊され
ていたのに対し、この実施例の場合には、くさび状パタ
ーン14Aが切れて過電流の流れを遮断するため、ダメ
ージが生じても被害を最小限にくい止めることができ、
隣接する集積回路11に静電ダメージが波及するおそれ
を有効に回避することができる。
の全ての集積回路11の周囲を導電部材であるガードリ
ング13Aで取り囲み、かつ各ガードリング13Aをく
さび状パターン14Aによつて互いに接続したことによ
り、チヤージアツプに対する耐性を向上することがで
き、また過電流による静電ダメージも最小限にくい止め
ることができる。
Bによつて各ガードリング13A間を接続する(図
3)。この多結晶シリコンは350〔nm〕の膜厚を有
し、かつ30〔Ω/□〕の抵抗値に形成されている。こ
の例ではパターンを蛇行させることによりパターン長を
長くし、200〔Ω〕の抵抗値を実現している。このよ
うに構成しても、チヤージアツプに対する耐性を向上す
ることができ、また過電流による静電ダメージも最小限
にくい止めることができる。
のガードリング13Bを配置する。ここで内周側のガー
ドリング13Bは外周側のガードリング13Aとは接続
されておらず、分離独立に形成されている(図4)。
果を得ることができるが、これに加えて次のような効果
が得られる。すなわち外周側のガードリング13Aの電
位と集積回路11間と電位差が大きくなつた場合の効果
である。この場合、ガードリング13Aから内部の集積
回路11に向けて過電流が流れるおそれがあるが、過電
流は内周側に配置されたガードリング13Bによつて吸
収され、過電流が内部の集積回路11を破壊するおそれ
を回避することができる。
ードリング13Aによつて囲まれているものとする(図
5)。このガードリング13Aのうち左右方向はくさび
状パターン14Aによつて互いに接続されており、左右
方向に並ぶ全てのガードリング間で電荷を分散させるよ
うになされている。
は、他の実施例と異なり、外部接続電極16とガードリ
ング13A間の接続になつている。図5の場合、上下方
向に並んで配置された2つの液晶デイスプレイデバイス
のうち下側に位置する液晶デイスプレイデバイスの複数
の外部接続電極16のそれぞれが接続パターン17を介
して上側に配置された液晶デイスプレイデバイスを取り
囲むガードリング13Aに接続されている。
の内部電位をガードリング13Aの電位と同電位にする
ことができる。この結果、チヤージアツプ量が大きくな
つてもガードリング13Aから液晶デイスプレイデバイ
スに向けて過電流が流れるおそれをなくすことができ
る。
3A間を図2に示すくさび状パターン14Aによつて互
いに接続する場合について述べたが、本発明はこれに限
らず、他の形状のパターンによつて接続しても良い。例
えば長方形形状の接続パターン14Cで接続しても良
く、また図3に示すような蛇行パターン14Bによつて
接続しても良い。
ードリング13A間をそれぞれ1箇所で接続する場合に
ついて述べたが、本発明はこれに限らず、2箇所以上で
接続しても良い(図6)。
に隣接するガードリング13A間をそれぞれ1箇所で接
続する場合について述べたが、本発明はこれに限らず、
上下方向に隣接するガードリング13A間のみをそれぞ
れ1箇所で接続しても良く、又は左右方向に隣接するガ
ードリング13A間のみを1箇所で接続しても良い。ま
た上下方向の接続と左右方向の接続を組み合わせても良
い。
ング13Aを環状に形成する場合について述べたが、本
発明はこれに限らず、集積回路11の周囲をほとんど取
り囲んでいればパターンの一部が断線していても良い。
ング13Aを1〔mm〕の線幅に加工されたアルミニウム
によつて形成する場合について述べたが、本発明はこれ
に限らず、線幅はこれより広くとも狭くとも良く、また
アルミニウム以外の導電部材によつて形成しても良い。
パターン14Aの1本当たりの抵抗値を約100〔Ω〕
とし、蛇行パターン14Bの1本当たりの抵抗値を20
0〔Ω〕とする場合について述べたが、本発明はこれに
限らず、それぞれ1本当たり100〔Ω〕以上に形成す
れば良い。
ーン14Bを350〔nm〕の膜厚を有し、かつ30〔Ω
/□〕の抵抗値を有する多結晶シリコンによつて形成す
る場合について述べたが、本発明はこれに限らず、膜厚
条件や単位面積当たりの抵抗値は他の値でも良い。
ガードリング13A間を導電パターンによつて接続し、
又はガードリング13Aと液晶デイスプレイデバイス1
5の外部接続電極16間を導電パターンによつて互いに
接続する場合について述べたが、本発明はこれに限ら
ず、各集積回路に設けられている外部端子のうちの1つ
を共通に接続しても良い。例えばシリコン基板12上に
形成された全ての集積回路のグランド端子を共通に接続
しても良い。
パターン14Aをアルミニウムによつて形成し、また蛇
行パターン14Bを多結晶シリコンによつて形成する場
合について述べたが、本発明はこれに限らず、それぞれ
を他の導電性材料で形成しても良い。例えばくさび状パ
ターン14Aを多結晶シリコンで形成しても良く、また
蛇行パターン14Bをアルミニウムによつて形成しても
良い。またアルミニウム以外の金属を用いても良い。
板について述べたが、本発明はこれに限らず、角型の基
板の場合にも適用し得る。
基板12上に薄膜トランジスタによつて形成される集積
回路11を形成する場合について述べたが、本発明はこ
れに限らず、ホウケイ酸ガラスや石英等の透明絶縁基板
上に形成しても良く、また他の半導体基板上に形成して
も良い。
を薄膜トランジスタによつて形成する場合について述べ
たが、本発明はこれに限らず、薄膜トランジスタ以外の
能動素子や受動素子によつて形成する場合に広く適用し
得る。
として液晶デイスプレイデバイスを形成する場合につい
て述べたが、本発明はこれに限らず、ラインセンサ等、
各種のデバイスを形成する場合に広く適用し得る。
多数の集積回路を形成する場合について述べたが、本発
明はこれに限らず、少なくとも2つ以上の半導体集積回
路を形成する場合に広く適用し得る。
上に形成される複数の半導体集積回路を導電性部材を介
して互いに接続し、又は同一基板上に形成される複数の
半導体集積回路の外周に形成された環状の導電性配線パ
ターンを導電性部材を介して互いに接続する。これによ
り基板がチヤージアツプしても基板内に電位差が起き難
くい半導体集積回路製造方法を容易に実現することがで
きる。
例を示す略線的平面図である。
図である。
る。
る。
略線的平面図である。
基板、13A、13B……ガードリング、14A……く
さび状パターン、14B……蛇行パターン、14C、1
7……接続パターン、15……液晶デイスプレイデバイ
ス、16……外部接続電極。
Claims (7)
- 【請求項1】同一基板上に形成される複数の半導体集積
回路のうち隣接する半導体集積回路どおしを導電性部材
によつて互いに接続することを特徴とする半導体集積回
路製造方法。 - 【請求項2】同一基板上に形成される複数の半導体集積
回路の外周にそれぞれ環状の導電性配線パターンを形成
し、 上記導電性配線パターンをそれぞれ、導電性部材によつ
て隣接する他の導電性配線パターンと1箇所以上で接続
することを特徴とする半導体集積回路製造方法。 - 【請求項3】上記半導体集積回路は外部との接続用に設
けられた1又は複数の端子を有し、当該端子のうち少な
くとも1以上の端子を隣接する他の導電性配線パターン
と導電性部材によつて1箇所以上で接続することを特徴
とする請求項2に記載の半導体集積回路製造方法。 - 【請求項4】上記基板は透明絶縁基板によつて形成され
ることを特徴とする請求項1又は請求項2に記載の半導
体集積回路製造方法。 - 【請求項5】上記導電性部材は1本当たり100〔Ω〕
以上の抵抗値を有することを特徴とする請求項1又は請
求項2に記載の半導体集積回路製造方法。 - 【請求項6】上記導電性部材は少なくとも1部が多結晶
シリコンによつて形成されることを特徴とする請求項1
又は請求項2に記載の半導体集積回路製造方法。 - 【請求項7】上記導電性部材は少なくとも1部が金属材
料によつて形成されることを特徴とする請求項1又は請
求項2に記載の半導体集積回路製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18900293A JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18900293A JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0786511A true JPH0786511A (ja) | 1995-03-31 |
JP3223490B2 JP3223490B2 (ja) | 2001-10-29 |
Family
ID=16233659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18900293A Expired - Lifetime JP3223490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3223490B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086533A (ja) * | 2004-09-14 | 2006-03-30 | Agere Systems Inc | 向上した一致性のためのガードリング |
US9812403B2 (en) | 2015-03-12 | 2017-11-07 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
-
1993
- 1993-06-30 JP JP18900293A patent/JP3223490B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086533A (ja) * | 2004-09-14 | 2006-03-30 | Agere Systems Inc | 向上した一致性のためのガードリング |
US9812403B2 (en) | 2015-03-12 | 2017-11-07 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
US10026698B2 (en) | 2015-03-12 | 2018-07-17 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
Also Published As
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---|---|
JP3223490B2 (ja) | 2001-10-29 |
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