KR100575861B1 - 반도체 소자의 정전기 방지 구조 - Google Patents
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Abstract
본 발명은 패드와 콘택되는 드레인 영역 중 패드와 인접한 드레인 콘택 부분에 발생되는 정전기 페일을 방지할 수 있는 반도체 소자의 정전기 방지 구조를 개시한다. 개시된 본 발명은, 반도체 기판; 반도체 기판의 예정된 영역에 형성되는 액티브 영역; 상기 액티브 영역을 횡단하도록 배치되는 적어도 하나 이상의 게이트 전극 라인; 상기 게이트 전극 라인 양측의 액티브 영역에 각각 형성되는 소오스, 드레인; 상기 액티브 영역의 일측에 배치되는 패드; 및 상기 패드와 드레인 영역간을 연결시키면서, 드레인 영역과 다수개의 콘택부를 갖는 금속 배선을 포함하며, 상기 콘택부는 패드와 멀어질수록 콘택부내의 콘택 저항이 점진적으로 작아지는 것을 특징으로 한다.
Description
도 1는 종래의 반도체 소자의 정전기 방지 회로를 반도체 기판에 배치시킨 평면도.
도 2는 본 발명에 따른 반도체 소자의 정전지 방지 구조를 나타낸 평면도.
도 3은 도 2를 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.
(도면의 주요 부분에 대한 부호의 설명)
200 - 소자 분리막 201 - 액티브 영역
203 - 게이트 전극 라인 205 - 웰 픽업 라인
206 - 실리사이드막 207 - 패드
208 - Ti막 209 - 금속 배선
본 발명은 반도체 소자의 정전기 방지 구조에 관한 것으로, 보다 구체적으로는, 패드와 콘택되는 드레인 영역 중 패드와 인접한 드레인 콘택 부분에 발생되는 정전기 페일을 방지할 수 있는 반도체 소자의 정전기 방지 구조에 관한 것이다.
일반적으로, 정전기 방전(ElectroStatic Discharge)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어, 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방지 회로가 구비되어야 한다.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.
일반적으로 정전기 방지 구조는 도 1에 도시된 것과 같이 기판내에 집적된다.
즉, 도 1을 참조하여, 반도체 기판(100)의 소정 부분에 국부적 산화에 의하여 액티브 영역(101)이 한정된다. 액티브 영역(101)은 예를들어, P웰 영역일 수 있으며, 이 영역에 모스 트랜지스터가 형성된다. 액티브 영역(101)상에는 액티브 영역(101)을 횡단하도록 게이트 전극 라인(103)이 적어도 하나 이상 등간격으로 배치된다. 이때, 이들 게이트 전극 라인(103)은 공지된 바와 같이 도핑된 폴리실리콘막 으로 구성된다.
게이트 전극 라인(103)의 양측 액티브 영역(101)에는 불순물이 이온 주입되어, 소오스, 드레인 영역이 형성된다.
한편, 액티브 영역(101)의 일측 종단에는 접지 신호가 흐르는 웰 픽업 라인(105)이 배치되고, 타측 종단에는 패드(107)가 배치된다.
이때, 웰 픽업 라인(105)은 인접하는 게이트 전극 라인(103)의 일단과 전기적으로 접속되고, 패드(107)는 역시 금속 배선(107a)에 의하여 드레인 영역고 콘택된다. 여기서, 미설명 부호 ct는 콘택부를 나타낸다.
그러나, 상기한 종래의 정전기 방지 장치는 다음과 같은 문제점이 있다.
일반적으로, 정전기 방지 회로는 고전압의 정전기에 의하여 발생된 고전류를 골고루 분산시켜 주기 위하여 서로 대칭적으로 배치되어야 한다. 그러나, 도 1에 의하면, 패드(107)는 액티브 영역(101)의 일측에 배치되므로, 신호 전달면에서 정확히 대칭을 이루지 않는다.
즉, 이와같이 정전기 방지 회로가 비대칭적인 배치되면, 도 1의 A 부분과 B 부분사이에는 저항 차이로 인한 소정의 신호 지연이 존재한다. 이에따라, 패드(107)로 부터 입력되는 신호는, 패드로 부터 가장 멀리 떨어진 콘택부까지 흐르는 동안, 소정 시간 지체되고, 그동안에 패드(107)과 인접하게 배치된 콘택부에는 지속적으로 신호가 인가되어 지므로, 패드(107)와 인접하게 배치된 콘택부에 정전기로 인한 페일이 발생될 위험이 높다.
따라서, 본 발명의 목적은 패드와 콘택되는 드레인 영역 중 패드와 인접한 드레인 콘택 부분에 발생되는 정전기 페일을 방지할 수 있는 반도체 소자의 정전기 방지 구조를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 정전기 방지 구조는 반도체 기판; 반도체 기판의 예정된 영역에 형성되는 액티브 영역; 상기 액티브 영역을 횡단하도록 배치되는 적어도 하나 이상의 게이트 전극 라인; 상기 게이트 전극 라인 양측의 액티브 영역에 각각 형성되는 소오스, 드레인; 상기 액티브 영역의 일측에 배치되는 패드; 상기 드레인 영역과 다수 개의 콘택부를 통해 접촉되도록 형성되어 상기 패드와 드레인 사이를 전기적으로 연결하는 금속 배선; 상기 드레인 영역의 상기 콘택부에 형성되어 상기 패드와 드레인 사이의 계면에 콘택 저항을 감소시키되 상기 패드와 멀어질수록 상기 콘택 저항의 감소되는 정도를 점진적으로 증가시키도록 두께가 증가되게 형성되는 접촉 저항 완화층을 구비한다.
상기 콘택부의 크기는 상기 패드와 멀어질수록 그 사이즈가 커짐이 바람직하다.
전기 방지 회로부에서, 드레인 영역과, 드레인영역 및 패드를 전기적으로 연결시키기 위한 금속 배선과를 콘택시키는 콘택부의 사이즈를 패드와 멀어질수록 점진적으로 커지도록 형성한다.
삭제
이에따라, 패드와 가까운 콘택부에서는 콘택 저항을 상대적으로 증대시켜서 패드로 부터 집중되는 신호를 분산, 완화시킨다. 한편, 패드와 먼 콘택부에서는 콘택 저항을 상대적으로 낮추어 신호 지연을 감소시킨다.
따라서, 정전기 재핑시, 정전기 방지 구조의 비대칭으로 인하여, 정전기가 어느 한 곳으로 집중되는 현상을 방지할 수 있어, 정전기로 인한 패일을 방지할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2는 본 발명에 따른 반도체 소자의 정전지 방지 구조를 나타낸 평면도이고, 도 3은 도 2를 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도이다.
먼저, 도 3를 참조하여, 반도체 기판(도시되지 않음)상에 소자 분리막(200)이 형성되어, 사각형 형태의 액티브 영역(201)이 한정된다. 이때, 액티브 영역(201)은 P웰 영역일 수 있다.
액티브 영역(201) 상부에는 액티브 영역(201)을 횡단하도록, 적어도 하나 이상의 게이트 전극 라인(203)이 서로 평행하게 등간격으로 배치된다.
게이트 전극 사인(203)의 일측은 웰 픽업 라인(205)에 의하여 공통적으로 묶여있다.
게이트 전극 라인(203) 양측 각각의 액티브 영역(201)에는 불순물이 주입되어, 소오스, 드레인 영역(S,D)이 형성된다.
액티브 영역(201)의 일측에는 패드(207)가 배치된다. 패드(207)와 드레인 영역(D)은 금속 배선(209)와 콘택된다. 여기서, 미설명 부호 CT1-CTn은 금속 배선과 드레인 영역(D)과의 콘택부를 나타낸다. 이때, 콘택부(CT1-CTn)는 패드(207)와 가까운 영역과 패드(207)과 먼 영역간의 신호 지연 차이를 줄이기 위하여, 패드(207)와 멀어질수록 콘택부(CT) 즉, 콘택홀의 사이즈가 순차적으로 증가하도록 형성된다. 그러면, 콘택홀 사이즈와 저항값이 비례하므로, 패드(207)와 멀리 이격된 부분은 콘택 저항이 낮아져서 신호 지연이 감소되고, 패드(207)와 인접한 부분에는 콘택 저항이 높아져서 패드로 부터 집중적으로 인가되는 신호가 완화된다.
이를 도 3을 통하여, 보다 자세히 설명한다.
즉, 도 3을 참조하여, 소자 분리막(200)에 의하여 한정된 액티브 영역(201) 상부에 소정의 불순물이 주입되어, 드레인 영역(D)이 형성된다. 그 다음, 액티브 영역(201) 상부에 층간 절연막(202)이 형성된다. 그후, 드레인 영역(D)의 소정 부분이 노출될 수 있도록, 층간 절연막(202)의 소정 부분을 패터닝하여, 콘택홀(h1-hn)을 형성한다. 이때, 콘택홀(h1-hn)은 패드(207)로 부터 멀어질수록 사이즈가 점진적으로 크게 형성된다. 그후, 이후 형성될 금속 배선막과의 접착 특성을 개선하기 위하여, 콘택홀(h1-hn) 내벽 및 층간 절연막(202) 상부에 베리어 금속막으로, Ti막(208)을 형성한다. 이때, Ti막(208)은 패드(207)와 멀어질수록 두껍게 형성함이 바람직하다. 이와같이 형성하면, Ti막(208)과 드레인 영역(D)간의 접촉부에서 실리사이드막(206)이 형성되는데, 이 실리사이드막(206)은 공지된 바와 같이, 접촉 저항을 낮추는 역할을 하므로, 그 두께가 두꺼울수록 접촉 저항이 개선된다. 이때, 패드(207)과 멀어질수록 Ti막의 두께가 두껍게 형성되었으므로, 패드(207)와 멀리 떨어진 부분의 실리사이드막(206)이 비교적 후막으로 형성되고, 그 부분에서의 접촉 저항이 개선된다.
그후, Ti막(208) 상부에 금속 배선(209)을 형성한다. 이때, 금속 배선(209)f로는 텅스텐막이 이용된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 정전기 방지 회로부에서, 드레인 영역과, 드레인영역 및 패드를 전기적으로 연결시키기 위한 금속 배선과를 콘택시키는 콘택부의 사이즈를 패드와 멀어질수록 점진적으로 커지도록 형성한다.
이에따라, 패드와 가까운 콘택부에서는 콘택 저항을 상대적으로 증대시켜서 패드로 부터 집중되는 신호를 분산, 완화시킨다. 한편, 패드와 먼 콘택부에서는 콘택 저항을 상대적으로 낮추어 신호 지연을 감소시킨다.
따라서, 정전기 재핑시, 정전기 방지 구조의 비대칭으로 인하여, 정전기가 어느 한 곳으로 집중되는 현상을 방지할 수 있어, 정전기로 인한 패일을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체 기판;반도체 기판의 예정된 영역에 형성되는 액티브 영역;상기 액티브 영역을 횡단하도록 배치되는 적어도 하나 이상의 게이트 전극 라인;상기 게이트 전극 라인 양측의 액티브 영역에 각각 형성되는 소오스, 드레인;상기 액티브 영역의 일측에 배치되는 패드;상기 드레인 영역과 다수 개의 콘택부를 통해 접촉되도록 형성되어 상기 패드와 드레인 사이를 전기적으로 연결하는 금속 배선; 및상기 드레인 영역의 상기 콘택부에 형성되어 상기 패드와 드레인 사이의 계면에 콘택 저항을 감소시키되 상기 패드와 멀어질수록 상기 콘택 저항의 감소되는 정도를 점진적으로 증가시키도록 두께가 증가되게 형성되는 접촉 저항 완화층을 구비하는 반도체 소자의 정전기 방지 구조.
- 제 1 항에 있어서, 상기 콘택부는 상기 패드와 멀어질수록 크기가 증가되는 반도체소자의 정전기 방지 구조.
- 삭제
- 제 1 항에 있어서, 상기 접촉 저항 완화층이 실리사이드막으로 형성된 반도체 소자의 정전기 방지 구조.
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