KR20030002631A - 반도체 소자의 정전기 방지 구조 - Google Patents

Abstract

본 발명은 액티브 에지부의 소스/드레인 콘택을 모스 트랜지스터의 게이트로부터 멀리 형성하여 전계를 감소시킴으로써, 액티브 에지부에 정전기 방전시 전계가 먼저 집중되는 것을 방지할 수 있어 정전기 방전(ESD) 특성을 향상시킬 수 있는 반도체 소자의 정전기 방지 구조에 관한 것이다. 이를 위한 본 발명의 반도체 소자의 정전기 방지 구조는 반도체 기판; 반도체 기판의 예정된 영역에 형성되는 액티브 영역; 상기 액티브 영역을 횡단하도록 배치되는 게이트 전극 라인; 상기 게이트 전극 라인 양측의 액티브 영역에 각각 형성되는 소스/드레인 콘택을 구비하며, 상기 소스/드레인 콘택은 상기 액티브 영역의 에지부로 갈수록 상기 게이트 전극 라인과 점점 멀어지도록 형성된 것을 특징으로 한다.

Description

반도체 소자의 정전기 방지 구조{STRUCTURE OF ESD PROTECTION IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 정전기 방지 구조에 관한 것으로, 특히 정전기 방전시 액티브 에지부(active edge)에 전계가 먼저 집중되는 것을 방지할 수 있어 정전기 방전(ESD) 특성을 향상시킬 수 있는 반도체 소자의 정전기 방지 구조에 관한것이다.

일반적으로, 정전기 방전(ElectroStatic Discharge: ESD)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어, 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방지 회로가 구비되어야 한다.

여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.

CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.

일반적으로 정전기 방지 구조는 도 1에 도시된 것과 같이 기판내에 집적된다.

즉, 도 1을 참조하여, 반도체 기판(100)의 소정 부분에 국부적 산화에 의하여 액티브 영역(101)이 한정된다. 액티브 영역(101)은 예를들어, P웰 영역일 수 있으며, 이 영역에 모스 트랜지스터가 형성된다. 액티브 영역(101)상에는 액티브 영역(101)을 횡단하도록 게이트 전극 라인(103)이 적어도 하나 이상 등간격으로 배치된다. 이때, 이들 게이트 전극 라인(103)은 공지된 바와 같이 도핑된 폴리실리콘막으로 구성된다.

게이트 전극 라인(103)의 양측 액티브 영역(101)에는 불순물이 이온 주입되어, 소오스, 드레인 영역이 형성된다.

한편, 액티브 영역(101)의 일측 종단에는 접지 신호가 흐르는 웰 픽업 라인(105)이 배치되고, 타측 종단에는 패드(107)가 배치된다.

이때, 웰 픽업 라인(105)은 인접하는 게이트 전극 라인(103)의 일단과 전기적으로 접속되고, 패드(107)는 역시 금속 배선(107a)에 의하여 드레인 영역고 콘택된다. 여기서, 미설명 부호 ct는 콘택부를 나타낸다.

도 2는 종래의 정전기 방지 회로의 모스 트랜지스터의 래이아웃 평면도이다.

도시된 바와 같이, 액티브 영역(3) 위에 형성된 소스/드레인 콘택(2)을 모스 트랜지스터의 게이트(1)를 기준으로 일정한 거리에 균일하게 형성시켰다.

그러나, 상기한 종래의 정전기 방지 장치는 다음과 같은 문제점이 있다.

즉, 정전기 전하가 방전될 경우 액티브 에지부에 전계가 먼저 집중이 되어 액티브 에지부의 모스트랜지스터의 게이트가 먼저 디펙트(defect)가 발생되어 ESD 특성이 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 액티브 에지부의 소스/드레인 콘택을 모스 트랜지스터의 게이트로부터 멀리 형성하여 전계를 감소시킴으로써, 액티브 에지부에 정전기 방전시 전계가 먼저 집중되는 것을 방지할 수 있어 정전기 방전(ESD) 특성을 향상시킬 수 있는 반도체 소자의 정전기 방지 구조를 제공하는데 있다.

도 1는 종래의 반도체 소자의 정전기 방지 회로를 반도체 기판에 배치시킨 평면도.

도 2는 종래의 정전기 방지 회로의 모스 트랜지스터의 래이아웃 평면도

도 3은 본 발명에 의한 정전기 방지 회로의 모스 트랜지스터의 래이아웃 평면도

(도면의 주요 부분에 대한 부호의 설명)

100 - 소자 분리막 101 - 액티브 영역

103 - 게이트 전극 라인 105 - 웰 픽업 라인

106 - 층간 절연막 107 - 패드

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 정전기 방지 구조는 반도체 기판;

반도체 기판의 예정된 영역에 형성되는 액티브 영역;

상기 액티브 영역을 횡단하도록 배치되는 게이트 전극 라인;

상기 게이트 전극 라인 양측의 액티브 영역에 각각 형성되는 소스/드레인 콘택을 구비하며,

상기 소스/드레인 콘택은 상기 액티브 영역의 에지부로 갈수록 상기 게이트 전극 라인과 점점 멀어지도록 형성된 것을 특징으로 한다.

상기 소스/드레인 콘택의 크기는 상기 액티브 영역의 에지부로 갈수록 그 사이즈가 커지는 것을 특징으로 한다.

(실시예)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 3은 본 발명에 의한 정전기 방지 회로의 모스 트랜지스터의 래이아웃 평면도이다.

도시된 바와 같이, 액티브 영역(33)의 에지부에 형성된 소스/드레인 콘택(22)을 중앙에 형성된 소스/드레인 콘택보다 모스 트랜지스터의 게이트(11)를 기준으로 멀리 형성되도록 디자인(design)하였다.

액티브 영역(33)의 에지부에 형성된 소스/드레인은 중앙에 형성된 소스/드레인 콘택보다 게이트(11)로부터 더 멀리 떨어져 있기 때문에, 그 만큼의 로드(load)가 걸리게 된다.

따라서, ESD 인가시 액티브 에지부에 전계가 먼저 집중되는 것을 방지할 수 있다.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 액티브 에지부의 소스/드레인 콘택을 모스 트랜지스터의 게이트로부터 멀리 형성하여, 액티브 에지부에 집중되는 전계를 감소시킬 수 있다. 따라서, 액티브 에지부에 정전기 방전시 전계가 먼저 집중되는 것을 방지할 수 있어 정전기 방전(ESD) 특성을 향상시킬 수 있는 잇점이 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 반도체 기판;

   상기 반도체 기판에 형성되는 액티브 영역;

   상기 액티브 영역을 횡단하도록 배치되는 게이트 전극 라인;

   상기 게이트 전극 라인 양측의 상기 액티브 영역에 각각 형성되는 소스/드레인 콘택을 구비하며,

   상기 게이트 라인과 소오스/드레인 콘택과의 액티브 영역의 중앙을 기준으로 게이트 전극 라인과 평행한 방향의 에지부로 갈수록 멀어지는 것을 특징으로 하는 반도체 소자의 정전기 방지구조.
2. 제 1 항에 있어서, 상기 소스/드레인 콘택의 크기는 상기 액티브 영역의 에지부로 갈수록 그 사이즈가 커지는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
3. 반도체 기판;

   상기 반도체 기판에 형성된 액티브 영역;

   상기 액티브 영역상의 게이트 전극 라인;

   상기 게이트 전극 라인 양측의 상기 액티브 영역에 복수개의 소오스/드레인 콘택이 형성되며 각각의 상기 소오스/드레인 콘택과 상기 게이트 전극 라인과의 거리가 서로 다른(비등간격) 것을 특징으로 하는 반도체 소자의 정전기 방지구조.