KR960001614B1 - 고전압 집적회로 - Google Patents

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Abstract

내용 없음.

Description

고전압 집적회로
제1도는 본 발명이 해결해야 할 문제점을 예시한 예시도.
제2도-제4도는 기생 MOS형 트랜지스터의 발생을 방지하기 위한 종래의 방법의 예시도.
제5도는 본 발명에 따른 집적회로의 단면도.
제6도는 본 발명에 따른 집적회로의 상면도.
* 도면의 주요부분에 대한 부호의 설명
30, 32 : 금속도체 18 : 패시베이션층
34, 36 : 슬롯
본 발명은 기생(parasitic) MOS형 트랜지스터의 형성을 방지하기 위한 고전압 집적회로에 관한 것이다.
집적회로는 일반적으로 패시베이션층(passivation layer), 예를 들면 인으로 도핑된 실리콘 산화물층으로 구성된 비활성화층의 표면저항은 표면에 흡착된 이온 및 물의 양과 특성에 의존한다. 높은 저항을 갖는 전도층은 비보호 영역, 예를 들면 P영역 사이에 형성된 기생 MOS형 트랜지스터의 게이트 전극(만일 물을 흡착한다면 워터 게이트(water gate)과 같은 작용을 한다. 만일, 전극단자들이 최저 전위 또는 부의 전위를 갖는다면 게이트 전극의 충전은 결합면과 스크라이브선(scrive line)에서 이루어진다. 보통 집적회로는 패시베이션물질인 실리콘 산화물, 실리콘 질화물, 폴리이미드의 연속적인 패시베이션층에 의해 보호된다. 그리고, 구멍들은 결합패드와 스크라이브선에서 만들어진다. 이 기술은 플라스틱 및 캡슐에 넣은 집적회로를 밀봉하는데 산업상 이용된다.
종래의 방법에 있어서, 기생소오스와 드레인 전극 사이에서 실리콘의 반전은 다음중 하나의 방법에 의해 방지되었다.
1) n형 또는 p형 보호 또는 가이드 링.
2) 금속 스크린 또는 실리콘의 전위에 유사한 전위에 의해 보호된 실리콘의 전위와 같은 전위에 접속된 금속 스크린.
3) 폴리실리콘 스크린 또는 폴리실리콘의 전위에 유사한 전위에 의해 보호된 실리콘의 전위와 같은 전위에 접속된 폴리실리콘의 스크린.
그러나, 이 모든 방법은 복잡하고 추가적인 회로영역 및/또는 제조에 관한 처리단계가 필요하다는 문제점이 있다. 따라서, 본 발명의 목적은 고전압 집적회로를 기생 MOS형 트랜지스터에 대하여 보호하는 간단한 방법을 제공하려는 것이다.
상기의 목적은 대지에 가까운 전위 또는 접지된 금속 도체와 연결되는 고전압 집적회로를 설치하여 금속 도체 위에 패시베이션층을 부분적으로 나누어 덮음으로써 기생 MOS 트랜지스터의 발생을 방지할 수 있다.
구체적인 실시예에 따라 패시베이션층은 그속 도체상에 구멍을 형성한다.
또 다른 실시예에 따라 슬롯들은 인접해 있다.
다른 실시예에 따라 슬롯은 ㎛의 나비를 갖는다.
특별히 더 좋은 실시예에 따르면 금속 도체 위에 부분적으로 나누어진 형태는 결합패드와 스크라이브선과 같은 마스크들이 같은 처리단계로 형성된다.
본 발명은 수반된 도면과 관련지어 아래에서 상세히 설명할 것이다.
다음 설명에 있어서, 기능이 같은 소자들은 참조번호를 사용했다.
본 발명의 배경은 제1도와 관련해서 자세히 설명할 것이다. 부의 전위, 예를 들면 -70V에 접속하려는 기판(10)은 n형의 에피택셜층(epitaxial layer)(12)에 의해 덮여 있다. 이 에피택셜층(12)은 두 개의 p+로 도핑된 영역(14), (16)을 포함한다. 인으로 도핑된 실리콘, 실리콘 질화물 또는 폴리이미드로 구성되는 패시베이션층(18)은 에피택셜층(12) 상부에 위치하고 있다. 부의 전위에 접속된 패시베이션층(18)의 상면에는 표면층(20)이 이온 및 물을 흡착함으로써 형성된다. 패시베이션층의 표면저항을 흡착함으로써 표면층(20)이 게이트 전극을 형성할 것이다. 표면층(20)이 에피택셜층(12)에서 p+로 도핑된 영역(14), (16) 사이의 전자들이 부의 전위로 접속된 후에 그 전자들이 방출되어 상기 영역(14), (16) 사이에 p채널이 형성된다. 따라서, 기생 MOS형 트랜지스터가 형성된다.
제2-4도는 기생 MOS형 트랜지스터의 형성을 방지하는 세 개의 다른 알려진 방법을 예시한다.
제2도에 있어서, n+로 도핑된 영역(22)은 두 개의 p로 도핑된 영역(14), (16) 사이에 형성되어 있다. 이들에 의해 부전하 캐리어의 과잉은 앞에서 언급한 효과를 상쇄하여 형성된다. 만일 반대극성의 전하 캐리어를 이용하면 p+로 도핑된 영역은 n+로 도핑된 영역(14), (16) 사이에 마련되어야 한다. 이 방법의 결점은 부가적인 보호영역을 에피택셜층(18)에서 도핑해야 하므로 구조가 복잡하다는 것이다.
제3도에 있어서, 금속 스크린(24)이 패시베이션층(18)의 상부에 마련되어 있다. 이 금속 스크린(24)은 에피택셜층과 같은 전위에 접속되어 있는 종래의 금속 도체(26)에 연결되어 있다. 이 방법의 결점은 추가적인 금속 스크린(24)이 패시베이션층(18)위에 마련되어야 하고, 금속 도체(26)와 추가적인 접속을 해야만 한다는 것이다.
제4도에 있어서, 에피택셜층과 같은 전위에 접속된 폴리실리콘 스크린(28)을 임계영역내의 패시베이션층(18)에 마련한다. 이 방법의 단점은 패시베이션층(18)내에 폴리실리콘 스크린(28)을 설치해야 하므로 추가적인 표면적이 필요하다는 것이다.
본 발명의 바람직한 실시예는 제5도 및 제6도에 상세히 기술되어 있다. 보통 집적회로의 접속형태(topology)는 접지된 금속 도체(30)가 모든 칩(chip)을 거의 에워싸고 주변에서 안쪽으로 연장하여 형성되어 있다. 인가전압에 비하여 대지에 가까운 전위 또는 대지에 접속된 도체(30), (32)위의 패시베이션층(18)을 개방하여 패시베이션 표면의 충전을 방지하거나 지연시킬 수 있다. 이 방법에 있어, 스크라이브선은 대지로부터 가장 떨어진 전위에 위치하고, 결합패드가 부분적으로 비패시베이션 금속량의 바깥쪽에 놓여질 것이다. 칩 주위로부터 연장된 비패시베이션 금속은 패시베이션 표면 위에서 이동된 충전 캐리어의 채널/트랩(trap)을 형성한다. 대지에서 멀리 떨어진 전위에 접속된 스크라이브선 및 결합패드에서 이동한 이들 충전 캐리어들은 비패시베이션 금속 도체에 의해 트랩될 것이다.
제6도는 슬롯(34), (36)에 따른 금속 도체(30), (32)의 개방된 부분을 예시한다. 그러나, 이들 구멍들은 서로가 접촉하지 않고 다른 모양을 하고 있다. 예컨대 접촉하지 않은 구멍들이 도체 위에 마련되어 있다.
제6도에 도시한 슬롯(34), (36)은 나비가 수 ㎛이다. 이들 슬롯은 항상 필요한 결합패드와 같은 마스킹 단계에서 형성되는 것이 바람직하다. 따라서 이들 슬롯을 형성하는데 추가적인 표면적을 필요로 하지 않는다. 유일하게 필요한 것은 결합패드용 마스크가 필요할 뿐이다.

Claims (5)

  1. 대지 또는 대지에 가까운 전위에 접속된 금속 도체(30), (32)가 연결되고 패시베이션층(18)에 의해 덮혀진 고전압 직접회로에 있어서, 패시베이션층(18)은 기생 MOS형 트랜지스터의 발생을 방지하기 위하여 금속 도체(30), (32) 위에서 부분적으로 나누어진 것을 특징으로 하는 고전압 집적회로.
  2. 제1항에 있어서, 패시베이션층(18)은 금속 도체(30), (32)위에 슬롯(34), (36)이 형성된 것을 특징으로 하는 고전압 집적회로.
  3. 제2항에 있어서, 슬롯(34), (36)이 서로가 인접되어 있는 것을 특징으로 하는 고전압 집적회로.
  4. 제2 또는 3항에 있어서, 슬롯(34), (36)은 나비가 수 ㎛인 것을 특징으로 하는 고전압 집적회로.
  5. 제1항, 제2항, 제3항중 어느 하나에 있어서, 금속 도체 위에서 나누어진 형태들은 처리단계가 같고 결합패드 및 스크라이브선과 같은 마스크에 형성되어 있는 것을 특징으로 하는 고전압 집적회로.
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