JP2003229502A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000009792 diffusion process Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 44
- 230000015572 biosynthetic process Effects 0.000 abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 230000007257 malfunction Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 141
- 230000003071 parasitic effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 208000032368 Device malfunction Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100325793 Arabidopsis thaliana BCA2 gene Proteins 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 インダクタンスＬの成分を持つ負荷の逆起電
力に起因したデバイスの誤動作を抑える。 【解決手段】 Ｐ型シリコン基板上に形成されたエピタ
キシャル層と、エピタキシャル層を素子形成領域のＮ−
エピ層４と無効領域のＮ−エピ層２とに分離するＰ＋拡
散層３と、無効領域のＮ−エピ層２とＰ＋拡散層３とを
電気的に接続するアルミ配線６とを備える。無効領域の
Ｎ−エピ層２とＰ＋拡散層３を同電位にすることができ
るため、インダクタンスＬの負荷の逆起電力により素子
形成領域に電子が注入された場合であっても、Ｐ＋拡散
層３から無効領域への電子の供給を抑止できる。
力に起因したデバイスの誤動作を抑える。 【解決手段】 Ｐ型シリコン基板上に形成されたエピタ
キシャル層と、エピタキシャル層を素子形成領域のＮ−
エピ層４と無効領域のＮ−エピ層２とに分離するＰ＋拡
散層３と、無効領域のＮ−エピ層２とＰ＋拡散層３とを
電気的に接続するアルミ配線６とを備える。無効領域の
Ｎ−エピ層２とＰ＋拡散層３を同電位にすることができ
るため、インダクタンスＬの負荷の逆起電力により素子
形成領域に電子が注入された場合であっても、Ｐ＋拡散
層３から無効領域への電子の供給を抑止できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に複数の素子形成領域を分離拡散層で素子分離し
た半導体装置に関するものである。
し、特に複数の素子形成領域を分離拡散層で素子分離し
た半導体装置に関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置の構造を示す平
面図であり、図８は図７の一点鎖線ＩＩ−ＩＩ’に沿っ
た断面を示す概略断面図である。この半導体装置は、例
えば自動車用、モータ用等のドライバであり、図８はＰ
型シリコン基板１０１上のエピタキシャル層（以下、エ
ピ層という）を素子分離した状態を示している。また、
図９は、図８の状態からアルミ配線１０６を形成した後
の状態を示す概略断面図である。
面図であり、図８は図７の一点鎖線ＩＩ−ＩＩ’に沿っ
た断面を示す概略断面図である。この半導体装置は、例
えば自動車用、モータ用等のドライバであり、図８はＰ
型シリコン基板１０１上のエピタキシャル層（以下、エ
ピ層という）を素子分離した状態を示している。また、
図９は、図８の状態からアルミ配線１０６を形成した後
の状態を示す概略断面図である。
【０００３】図８に示すように、Ｐ型シリコン基板１０
１上に形成されたＮ−エピ層は、分離拡散層であるＰ＋
拡散層１０３によって、チップ周囲のダイシング領域に
接する領域（以下、無効領域という）のＮ−エピ層１０
２と素子形成領域のＮ−エピ層１０４とに分離されてい
る。Ｎ−エピ層１０２、Ｐ＋拡散層１０３上の所定領域
には、いわゆるＬＯＣＯＳ法により素子分離酸化膜１０
５が形成されている。
１上に形成されたＮ−エピ層は、分離拡散層であるＰ＋
拡散層１０３によって、チップ周囲のダイシング領域に
接する領域（以下、無効領域という）のＮ−エピ層１０
２と素子形成領域のＮ−エピ層１０４とに分離されてい
る。Ｎ−エピ層１０２、Ｐ＋拡散層１０３上の所定領域
には、いわゆるＬＯＣＯＳ法により素子分離酸化膜１０
５が形成されている。
【０００４】図１０は、Ｎ−エピ層１０４に形成された
ＭＯＳトランジスタ、ＮＰＮバイポーラトランジスタの
構成を詳細に示す概略断面図である。
ＭＯＳトランジスタ、ＮＰＮバイポーラトランジスタの
構成を詳細に示す概略断面図である。
【０００５】図１０に示すように、Ｎ−エピ層１０４に
は、Ｐ−拡散層１０７（バックゲート領域）、Ｎ＋拡散
層１０８（ソース／ドレイン領域）、ゲート酸化膜１１
０及びゲート配線１１１からＤＭＯＳ（Double Diffusi
on MOS）素子１１２が形成されている。
は、Ｐ−拡散層１０７（バックゲート領域）、Ｎ＋拡散
層１０８（ソース／ドレイン領域）、ゲート酸化膜１１
０及びゲート配線１１１からＤＭＯＳ（Double Diffusi
on MOS）素子１１２が形成されている。
【０００６】また、能動領域となるＰ＋拡散層１０３に
よって仕切られた別の素子形成領域のＮ−エピ層１０４
内には、エミッタ領域としてのＮ＋拡散層１２１、ベー
ス領域としてのＰ拡散層１２２、コレクタ領域としての
Ｎ拡散層１２３及びＮ＋拡散層１２４からＮＰＮバイポ
ーラトランジスタ１１３が形成されている。
よって仕切られた別の素子形成領域のＮ−エピ層１０４
内には、エミッタ領域としてのＮ＋拡散層１２１、ベー
ス領域としてのＰ拡散層１２２、コレクタ領域としての
Ｎ拡散層１２３及びＮ＋拡散層１２４からＮＰＮバイポ
ーラトランジスタ１１３が形成されている。
【０００７】そして、図９に示すように、無効領域に接
するＰ＋拡散層１０３と無効領域のＮ−エピ層１０２上
にはアルミ配線１０６が形成されている。アルミ配線１
０６はＰ＋拡散層１０３とＮ−エピ層１０２のそれぞれ
に所定の電圧を印加する機能を果たしている。このた
め、アルミ配線１０６はＰ＋拡散層１０３上とＮ−エピ
層１０２上のそれぞれに別個独立して形成されている。
するＰ＋拡散層１０３と無効領域のＮ−エピ層１０２上
にはアルミ配線１０６が形成されている。アルミ配線１
０６はＰ＋拡散層１０３とＮ−エピ層１０２のそれぞれ
に所定の電圧を印加する機能を果たしている。このた
め、アルミ配線１０６はＰ＋拡散層１０３上とＮ−エピ
層１０２上のそれぞれに別個独立して形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の構造では、素子形成領域に形成した半導体素子
に、モータ等のインダクタンスＬの成分を持つ負荷（以
下、Ｌ負荷という）を接続すると、Ｌ負荷の逆起電力に
よりデバイスの誤動作が発生するという問題が生じてい
た。
た従来の構造では、素子形成領域に形成した半導体素子
に、モータ等のインダクタンスＬの成分を持つ負荷（以
下、Ｌ負荷という）を接続すると、Ｌ負荷の逆起電力に
よりデバイスの誤動作が発生するという問題が生じてい
た。
【０００９】図１１は、自動車用、モータ用等のドライ
バで用いられる出力回路の一部を示す模式図である。こ
こで、ＮチャネルＭＯＳトランジスタ１２５及びＮチャ
ネルＭＯＳトランジスタ１２６は、Ｐ型シリコン基板１
０１上の素子形成領域に形成され、ドライバの出力回路
を構成している。そして、ＮチャネルＭＯＳトランジス
タ１２５のドレインとＮチャネルＭＯＳトランジスタ１
２６のソースは、モータ等のＬ負荷（ここではコイル１
２７として示す）に接続されている。また、Ｎチャネル
ＭＯＳトランジスタ１２５のソースは接地され、Ｎチャ
ネルＭＯＳトランジスタ１２６のドレインには正の電位
Ｖｃｃが加えられている。
バで用いられる出力回路の一部を示す模式図である。こ
こで、ＮチャネルＭＯＳトランジスタ１２５及びＮチャ
ネルＭＯＳトランジスタ１２６は、Ｐ型シリコン基板１
０１上の素子形成領域に形成され、ドライバの出力回路
を構成している。そして、ＮチャネルＭＯＳトランジス
タ１２５のドレインとＮチャネルＭＯＳトランジスタ１
２６のソースは、モータ等のＬ負荷（ここではコイル１
２７として示す）に接続されている。また、Ｎチャネル
ＭＯＳトランジスタ１２５のソースは接地され、Ｎチャ
ネルＭＯＳトランジスタ１２６のドレインには正の電位
Ｖｃｃが加えられている。
【００１０】図１１を参照しながらＬ負荷の逆起電力に
ついて説明する。先ず、ＮチャネルＭＯＳトランジスタ
１２６をオンさせ、コイル１２７に電流を流すとコイル
１２７に誘導磁場が生じる。その後、ＮチャネルＭＯＳ
トランジスタ１２６をオフすると、コイル１２７に生じ
た磁場による誘導電流によって電子がＮチャネルＭＯＳ
トランジスタ１２５に供給される。このように、Ｎチャ
ネルＭＯＳトランジスタ１２６をオフした後に誘導電流
が流れる現象は、Ｌ負荷による逆起電力と呼ばれてい
る。
ついて説明する。先ず、ＮチャネルＭＯＳトランジスタ
１２６をオンさせ、コイル１２７に電流を流すとコイル
１２７に誘導磁場が生じる。その後、ＮチャネルＭＯＳ
トランジスタ１２６をオフすると、コイル１２７に生じ
た磁場による誘導電流によって電子がＮチャネルＭＯＳ
トランジスタ１２５に供給される。このように、Ｎチャ
ネルＭＯＳトランジスタ１２６をオフした後に誘導電流
が流れる現象は、Ｌ負荷による逆起電力と呼ばれてい
る。
【００１１】図１２は、図９と同様、図２の一点鎖線Ｉ
−Ｉ’に沿った断面を示す概略断面図であり従来構造の
問題を説明するための模式図である。図１２に示すよう
に、従来の半導体装置の構造においては、素子形成領域
のＮ−エピ層１０４をエミッタ、Ｐ型シリコン基板１０
１、及びＰ＋拡散層１０３をベース、無効領域のＮ−エ
ピ層１０２をコレクタとして寄生ＮＰＮトランジスタ１
１４が形成されている。
−Ｉ’に沿った断面を示す概略断面図であり従来構造の
問題を説明するための模式図である。図１２に示すよう
に、従来の半導体装置の構造においては、素子形成領域
のＮ−エピ層１０４をエミッタ、Ｐ型シリコン基板１０
１、及びＰ＋拡散層１０３をベース、無効領域のＮ−エ
ピ層１０２をコレクタとして寄生ＮＰＮトランジスタ１
１４が形成されている。
【００１２】更に、無効領域のＮ−エピ層１０２をエミ
ッタ、Ｐ型シリコン基板１０１及びＰ＋拡散層１０３を
ベース、素子形成領域のＮ−エピ層１０４をコレクタと
する寄生ＮＰＮトランジスタ１１５が形成されている。
寄生ＮＰＮトランジスタ１１４のコレクタと寄生ＮＰＮ
トランジスタ１１５のエミッタはともに無効領域のＮ−
エピ層１０２からなり、図７に示すように無効領域のＮ
−エピ層１０２はダイシング領域に沿ってリング状に形
成されている。従って、寄生ＮＰＮトランジスタ１１４
のコレクタと寄生ＮＰＮトランジスタ１１５のエミッタ
は電気的に接続されている。
ッタ、Ｐ型シリコン基板１０１及びＰ＋拡散層１０３を
ベース、素子形成領域のＮ−エピ層１０４をコレクタと
する寄生ＮＰＮトランジスタ１１５が形成されている。
寄生ＮＰＮトランジスタ１１４のコレクタと寄生ＮＰＮ
トランジスタ１１５のエミッタはともに無効領域のＮ−
エピ層１０２からなり、図７に示すように無効領域のＮ
−エピ層１０２はダイシング領域に沿ってリング状に形
成されている。従って、寄生ＮＰＮトランジスタ１１４
のコレクタと寄生ＮＰＮトランジスタ１１５のエミッタ
は電気的に接続されている。
【００１３】先ず、従来の構造においてＬ負荷を接続し
た状況下での誤動作の原因を説明する。Ｎ−エピ層１０
４に形成されたＭＯＳトランジスタ、ＮＰＮバイポーラ
トランジスタなどの素子にＬ負荷を接続した場合、上述
したようにＬ負荷の逆起電力により、素子形成領域のＮ
−エピ層１０４から電子がＰ型シリコン基板１０１へ注
入される。これにより、寄生ＮＰＮトランジスタ１１４
が動作し、無効領域のＮ−エピ層１０２に電子が送り込
まれる。
た状況下での誤動作の原因を説明する。Ｎ−エピ層１０
４に形成されたＭＯＳトランジスタ、ＮＰＮバイポーラ
トランジスタなどの素子にＬ負荷を接続した場合、上述
したようにＬ負荷の逆起電力により、素子形成領域のＮ
−エピ層１０４から電子がＰ型シリコン基板１０１へ注
入される。これにより、寄生ＮＰＮトランジスタ１１４
が動作し、無効領域のＮ−エピ層１０２に電子が送り込
まれる。
【００１４】無効領域のＮ−エピ層１０２上にはアルミ
配線１０６が形成されているため、Ｎ−エピ層１０２の
抵抗成分１２０は低くなる。従って、電子が送り込まれ
た無効領域のエピ層１０２は、寄生ＮＰＮトランジスタ
１１５のエミッタとなる。
配線１０６が形成されているため、Ｎ−エピ層１０２の
抵抗成分１２０は低くなる。従って、電子が送り込まれ
た無効領域のエピ層１０２は、寄生ＮＰＮトランジスタ
１１５のエミッタとなる。
【００１５】通常、Ｐ型シリコン基板１０１の電位は０
ＶになるようにＧＮＤ接続しているが、全ての領域の電
位を０Ｖにすることは困難であり、実際には１０−１Ｖ
オーダーの電位差が生じる箇所が発生する。そして、寄
生ＮＰＮトランジスタ１１５のベースであるＰ型シリコ
ン基板１０１の電位が変動すると、寄生ＮＰＮトランジ
スタ１１５が動作し、能動領域内の他の素子形成領域に
電子が流れ込むという現象が発生する。これにより、電
子が流れ込んだ素子形成領域の素子に誤動作が発生する
という問題が生じていた。
ＶになるようにＧＮＤ接続しているが、全ての領域の電
位を０Ｖにすることは困難であり、実際には１０−１Ｖ
オーダーの電位差が生じる箇所が発生する。そして、寄
生ＮＰＮトランジスタ１１５のベースであるＰ型シリコ
ン基板１０１の電位が変動すると、寄生ＮＰＮトランジ
スタ１１５が動作し、能動領域内の他の素子形成領域に
電子が流れ込むという現象が発生する。これにより、電
子が流れ込んだ素子形成領域の素子に誤動作が発生する
という問題が生じていた。
【００１６】この発明は、上述のような問題を解決する
ためになされたものであり、Ｌ負荷の逆起電力による誤
動作の発生を抑止できる半導体装置を提供することを目
的とする。
ためになされたものであり、Ｌ負荷の逆起電力による誤
動作の発生を抑止できる半導体装置を提供することを目
的とする。
【００１７】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成された半導体層と、前記半導体
層を能動領域である素子形成領域と能動領域よりも外側
の無効領域とに分離する分離拡散層と、前記無効領域の
前記半導体層と前記分離拡散層とを電気的に接続する導
電膜とを備えたものである。
は、半導体基板上に形成された半導体層と、前記半導体
層を能動領域である素子形成領域と能動領域よりも外側
の無効領域とに分離する分離拡散層と、前記無効領域の
前記半導体層と前記分離拡散層とを電気的に接続する導
電膜とを備えたものである。
【００１８】また、前記導電膜は、前記分離拡散層上及
び前記無効領域の前記半導体層上を覆うように形成され
ているものである。
び前記無効領域の前記半導体層上を覆うように形成され
ているものである。
【００１９】また、前記導電膜は、前記分離拡散層上又
は前記無効領域の前記半導体層上の一部の領域にのみ形
成されているものである。
は前記無効領域の前記半導体層上の一部の領域にのみ形
成されているものである。
【００２０】また、前記導電膜は、前記分離拡散層上及
び前記無効領域の前記半導体層上にそれぞれ形成された
第１の導電膜と、前記分離拡散層上の前記第１の導電膜
と前記無効領域の前記半導体層上の前記第１の導電膜と
を接続する第２の導電膜とからなるものである。
び前記無効領域の前記半導体層上にそれぞれ形成された
第１の導電膜と、前記分離拡散層上の前記第１の導電膜
と前記無効領域の前記半導体層上の前記第１の導電膜と
を接続する第２の導電膜とからなるものである。
【００２１】また、前記第１の導電膜は、前記分離拡散
層上又は前記無効領域の前記半導体層上の一部の領域に
のみ形成されているものである。
層上又は前記無効領域の前記半導体層上の一部の領域に
のみ形成されているものである。
【００２２】また、前記第１の導電膜は、不純物を含有
した多結晶シリコン膜からなるものである。
した多結晶シリコン膜からなるものである。
【００２３】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１にかかる、ＤＭＯＳ素子とＮＰＮバイポ
ーラトランジスタ素子を備えた半導体装置の平面図であ
る。また、図２は図１の一点鎖線Ｉ−Ｉ’に沿った断面
を示す概略断面図である。この半導体装置は、自動車
用、モータ用等のドライバを構成するものであって、モ
ータ等のＬ負荷に接続される。
の実施の形態１にかかる、ＤＭＯＳ素子とＮＰＮバイポ
ーラトランジスタ素子を備えた半導体装置の平面図であ
る。また、図２は図１の一点鎖線Ｉ−Ｉ’に沿った断面
を示す概略断面図である。この半導体装置は、自動車
用、モータ用等のドライバを構成するものであって、モ
ータ等のＬ負荷に接続される。
【００２４】図１及び図２に示すように、Ｐ型シリコン
基板１上に形成されたＮ−エピ層は、分離拡散層として
のＰ＋拡散層３によって無効領域のＮ−エピ層２と素子
形成領域のＮ−エピ層４に分離されている。分離拡散層
としてのＰ＋拡散層３と素子形成領域のＮ−エピ層４は
Ｐ型シリコン基板１上の能動領域となる。そして、素子
形成領域のＮ−エピ層４内には、Ｐ−拡散層７（バック
ゲート領域）、Ｎ＋拡散層８（ソース領域）、Ｎ＋拡散
層９（ドレイン領域）、ゲート酸化膜１０及びゲート配
線１１からＤＭＯＳ素子１２が形成されている。
基板１上に形成されたＮ−エピ層は、分離拡散層として
のＰ＋拡散層３によって無効領域のＮ−エピ層２と素子
形成領域のＮ−エピ層４に分離されている。分離拡散層
としてのＰ＋拡散層３と素子形成領域のＮ−エピ層４は
Ｐ型シリコン基板１上の能動領域となる。そして、素子
形成領域のＮ−エピ層４内には、Ｐ−拡散層７（バック
ゲート領域）、Ｎ＋拡散層８（ソース領域）、Ｎ＋拡散
層９（ドレイン領域）、ゲート酸化膜１０及びゲート配
線１１からＤＭＯＳ素子１２が形成されている。
【００２５】また、別のＮ−エピ層４内には、エミッタ
領域となるＮ＋拡散層２１、ベース領域となるＰ拡散層
２２、コレクタ領域となるＮ拡散層２３及びＮ＋拡散層
２４からＮＰＮバイポーラトランジスタ１３が形成され
ている。
領域となるＮ＋拡散層２１、ベース領域となるＰ拡散層
２２、コレクタ領域となるＮ拡散層２３及びＮ＋拡散層
２４からＮＰＮバイポーラトランジスタ１３が形成され
ている。
【００２６】そして、図１２で説明したように、実施の
形態１の半導体装置においても素子形成領域のＮ−エピ
層４をエミッタ、Ｐ型シリコン基板１、及びＰ＋拡散層
３をベース、無効領域のＮ−エピ層２をコレクタとして
寄生ＮＰＮトランジスタ１４が構成されている。
形態１の半導体装置においても素子形成領域のＮ−エピ
層４をエミッタ、Ｐ型シリコン基板１、及びＰ＋拡散層
３をベース、無効領域のＮ−エピ層２をコレクタとして
寄生ＮＰＮトランジスタ１４が構成されている。
【００２７】また、無効領域のＮ−エピ層２をエミッ
タ、Ｐ型シリコン基板１及びＰ＋拡散層３をベース、素
子形成領域のＮ−エピ層４をコレクタとして寄生ＮＰＮ
トランジスタ１５が構成されている。
タ、Ｐ型シリコン基板１及びＰ＋拡散層３をベース、素
子形成領域のＮ−エピ層４をコレクタとして寄生ＮＰＮ
トランジスタ１５が構成されている。
【００２８】図１及び図２に示すように、分離拡散層と
してのＰ＋拡散層３上及び無効領域のＮ−エピ層２上を
連なるようにアルミ配線６が形成されている。そして、
アルミ配線６によってＰ＋拡散層３とＮ−エピ層２とが
電気的に接続されている。
してのＰ＋拡散層３上及び無効領域のＮ−エピ層２上を
連なるようにアルミ配線６が形成されている。そして、
アルミ配線６によってＰ＋拡散層３とＮ−エピ層２とが
電気的に接続されている。
【００２９】これにより、無効領域のＮ−エピ層２と、
Ｐ＋拡散層３及びＰ型シリコン基板１とを同電位にする
ことができる。従って、ＤＭＯＳ素子１２のドレインに
つながれたデバイスによるＬ負荷の逆起電力により、素
子形成領域のＮ−エピ層４からＰ型シリコン基板１に電
子が注入された場合であっても、寄生ＮＰＮトランジス
タ１４が動作してしまうことを抑止できる。
Ｐ＋拡散層３及びＰ型シリコン基板１とを同電位にする
ことができる。従って、ＤＭＯＳ素子１２のドレインに
つながれたデバイスによるＬ負荷の逆起電力により、素
子形成領域のＮ−エピ層４からＰ型シリコン基板１に電
子が注入された場合であっても、寄生ＮＰＮトランジス
タ１４が動作してしまうことを抑止できる。
【００３０】そして、寄生ＮＰＮトランジスタ１４が動
作しないため、寄生ＮＰＮトランジスタ１５のエミッタ
領域である無効領域のＮ−エピ層２からＰ型シリコン基
板１に電子が供給されてしまうことを抑止できる。従っ
て、寄生ＮＰＮトランジスタ１５を介して、能動領域内
の他の素子形成領域内の素子であるＮＰＮバイポーラト
ランジスタ素子１３のコレクタ（Ｎ拡散層２３、Ｎ＋拡
散層２４）に電子が供給されることがない。これによ
り、ＮＰＮバイポーラトランジスタ素子１３のコレクタ
が接続されたデバイスの誤動作を抑止することが可能と
なる。
作しないため、寄生ＮＰＮトランジスタ１５のエミッタ
領域である無効領域のＮ−エピ層２からＰ型シリコン基
板１に電子が供給されてしまうことを抑止できる。従っ
て、寄生ＮＰＮトランジスタ１５を介して、能動領域内
の他の素子形成領域内の素子であるＮＰＮバイポーラト
ランジスタ素子１３のコレクタ（Ｎ拡散層２３、Ｎ＋拡
散層２４）に電子が供給されることがない。これによ
り、ＮＰＮバイポーラトランジスタ素子１３のコレクタ
が接続されたデバイスの誤動作を抑止することが可能と
なる。
【００３１】実施の形態２．図３は、この発明の実施の
形態２にかかる半導体装置の平面図である。実施の形態
２は、実施の形態１で説明したアルミ配線６を、能動領
域のＰ＋拡散層１０３上の一部のみを覆うようにしたも
のである。すなわち、図３に示すように、能動領域のＰ
＋拡散層３とアルミ配線６との接続部１６が少なくとも
一箇所以上となるようにアルミ配線６を形成し、接続部
１６の近傍のＰ＋拡散層３上にのみアルミ配線６を形成
している。その他の構成は実施の形態１と同様である。
形態２にかかる半導体装置の平面図である。実施の形態
２は、実施の形態１で説明したアルミ配線６を、能動領
域のＰ＋拡散層１０３上の一部のみを覆うようにしたも
のである。すなわち、図３に示すように、能動領域のＰ
＋拡散層３とアルミ配線６との接続部１６が少なくとも
一箇所以上となるようにアルミ配線６を形成し、接続部
１６の近傍のＰ＋拡散層３上にのみアルミ配線６を形成
している。その他の構成は実施の形態１と同様である。
【００３２】実施の形態２によれば、接続部１６の近傍
の領域のみＰ＋拡散層３がアルミ配線で覆われるため、
Ｐ＋拡散層３上に重なるアルミ配線６の面積を最小限に
縮小できる。これにより、例えばアルミ配線６に覆われ
ていないＰ＋拡散層３の領域をＮ型の素子形成領域とし
て他の素子を形成することができる。従って、実施の形
態１と同様の効果を得るとともに、更に能動領域の面積
を拡大した半導体装置を得ることができる。
の領域のみＰ＋拡散層３がアルミ配線で覆われるため、
Ｐ＋拡散層３上に重なるアルミ配線６の面積を最小限に
縮小できる。これにより、例えばアルミ配線６に覆われ
ていないＰ＋拡散層３の領域をＮ型の素子形成領域とし
て他の素子を形成することができる。従って、実施の形
態１と同様の効果を得るとともに、更に能動領域の面積
を拡大した半導体装置を得ることができる。
【００３３】実施の形態３．図４は、この発明の実施の
形態３の半導体装置を示す概略断面図である。実施の形
態３は、無効領域のＮ−エピ層２と能動領域のＰ＋拡散
層３との接続を多層に形成したアルミ配線で行うもので
ある。その他の構成は実施の形態１と同様である。
形態３の半導体装置を示す概略断面図である。実施の形
態３は、無効領域のＮ−エピ層２と能動領域のＰ＋拡散
層３との接続を多層に形成したアルミ配線で行うもので
ある。その他の構成は実施の形態１と同様である。
【００３４】多層に形成したアルミ配線は、Ｎ−エピ層
２及びＰ＋拡散層３上にそれぞれ形成されたアルミ配線
６ａと、アルミ配線６ａに形成されＮ−エピ層２上のア
ルミ配線６ａとＰ＋拡散層３上のアルミ配線６ａを接続
するアルミ配線６ｂとからなる。アルミ配線６ａ上には
層間絶縁膜１７が形成されており、アルミ配線６ａとア
ルミ配線６ｂはコンタクトホール２０を介して接続され
ている。
２及びＰ＋拡散層３上にそれぞれ形成されたアルミ配線
６ａと、アルミ配線６ａに形成されＮ−エピ層２上のア
ルミ配線６ａとＰ＋拡散層３上のアルミ配線６ａを接続
するアルミ配線６ｂとからなる。アルミ配線６ａ上には
層間絶縁膜１７が形成されており、アルミ配線６ａとア
ルミ配線６ｂはコンタクトホール２０を介して接続され
ている。
【００３５】実施の形態３の構造では、アルミ配線６ｂ
を用いることで、能動領域であるＰ＋拡散層３上のアル
ミ配線６ａの面積をＰ＋拡散層３との接触個所のみに限
定することができ、アルミ配線６ａのみでＰ＋拡散層３
と無効領域のＮ−エピ層２とを接続する実施の形態２よ
りもＰ＋拡散層３上にアルミ配線６を形成していない能
動領域をさらに拡大することが可能となる。この場合、
例えばアルミ配線６ａが形成されていないＰ＋拡散層３
の領域をＮ型のエピ層として素子を形成することも可能
である。
を用いることで、能動領域であるＰ＋拡散層３上のアル
ミ配線６ａの面積をＰ＋拡散層３との接触個所のみに限
定することができ、アルミ配線６ａのみでＰ＋拡散層３
と無効領域のＮ−エピ層２とを接続する実施の形態２よ
りもＰ＋拡散層３上にアルミ配線６を形成していない能
動領域をさらに拡大することが可能となる。この場合、
例えばアルミ配線６ａが形成されていないＰ＋拡散層３
の領域をＮ型のエピ層として素子を形成することも可能
である。
【００３６】また、多層に配線されたアルミ配線６ａ，
６ｂを用いて能動領域上のＮ−エピ層２とＰ＋拡散層３
とを電気的に接続するアルミ配線６ａの面積を縮小する
ことができることで、能動領域上に他のアルミ配線６ａ
を配置する面積が増えるため、アルミ配線６ａの線幅や
配線間隔を太く形成することができ、アルミ配線６ａの
過度な微細化が不要となる。これにより、製造コストを
低減させることが可能となる。
６ｂを用いて能動領域上のＮ−エピ層２とＰ＋拡散層３
とを電気的に接続するアルミ配線６ａの面積を縮小する
ことができることで、能動領域上に他のアルミ配線６ａ
を配置する面積が増えるため、アルミ配線６ａの線幅や
配線間隔を太く形成することができ、アルミ配線６ａの
過度な微細化が不要となる。これにより、製造コストを
低減させることが可能となる。
【００３７】実施の形態４．図５及び図６はこの発明の
実施の形態４にかかる半導体装置を示す概略断面図であ
る。図５の半導体装置では、無効領域のＮ−エピ層２上
にＮ＋をドープした多結晶シリコン膜１８を形成してい
る。そして、能動領域のＰ＋拡散層３に接続したアルミ
配線６と多結晶シリコン膜１８とを接続している。
実施の形態４にかかる半導体装置を示す概略断面図であ
る。図５の半導体装置では、無効領域のＮ−エピ層２上
にＮ＋をドープした多結晶シリコン膜１８を形成してい
る。そして、能動領域のＰ＋拡散層３に接続したアルミ
配線６と多結晶シリコン膜１８とを接続している。
【００３８】また、図６の半導体装置では、能動領域の
Ｐ＋拡散層３上にＰ＋をドープした多結晶シリコン膜１
９を形成し、無効領域のＮ−エピ層２に接続したアルミ
配線６と多結晶シリコン膜１９とを接続している。実施
の形態４の半導体装置の他の構成は実施の形態１と同様
である。
Ｐ＋拡散層３上にＰ＋をドープした多結晶シリコン膜１
９を形成し、無効領域のＮ−エピ層２に接続したアルミ
配線６と多結晶シリコン膜１９とを接続している。実施
の形態４の半導体装置の他の構成は実施の形態１と同様
である。
【００３９】実施の形態４によれば、図５におけるアル
ミ配線６とＰ＋拡散層３との接続や図６の多結晶シリコ
ン膜１９とＰ＋拡散層３との接続を接触個所のみに限定
し、能動領域上のＮ−エピ層２とＰ＋拡散層３とを電気
的に接続するアルミ配線６の面積を縮小することができ
ることで、能動領域上に他のアルミ配線６を配置できる
面積が増えるため、アルミ配線６の線幅や配線間隔を太
く形成することができ、アルミ配線６の過度な微細化が
不要となる。また、多結晶シリコン膜１８，１９は素子
形成領域のゲート工程と同時に形成することができ、実
施の形態３の多層配線による接続構造に比べて、半導体
装置の製造工程数を少なくすることができる。
ミ配線６とＰ＋拡散層３との接続や図６の多結晶シリコ
ン膜１９とＰ＋拡散層３との接続を接触個所のみに限定
し、能動領域上のＮ−エピ層２とＰ＋拡散層３とを電気
的に接続するアルミ配線６の面積を縮小することができ
ることで、能動領域上に他のアルミ配線６を配置できる
面積が増えるため、アルミ配線６の線幅や配線間隔を太
く形成することができ、アルミ配線６の過度な微細化が
不要となる。また、多結晶シリコン膜１８，１９は素子
形成領域のゲート工程と同時に形成することができ、実
施の形態３の多層配線による接続構造に比べて、半導体
装置の製造工程数を少なくすることができる。
【００４０】以上説明した各実施の形態では、素子形成
領域に形成される素子としてＤＭＯＳ素子とＮＰＮバイ
ポーラトランジスタ素子について示したが、これらのみ
に限られるものではなく、拡散抵抗素子、又はこれらの
複合素子であってもよい。
領域に形成される素子としてＤＭＯＳ素子とＮＰＮバイ
ポーラトランジスタ素子について示したが、これらのみ
に限られるものではなく、拡散抵抗素子、又はこれらの
複合素子であってもよい。
【００４１】また、Ｎ−エピ層２とＰ＋拡散層３とを接
続する配線としてアルミ配線６を例示したが、銅（Ｃ
ｕ）やタングステン（Ｗ）等の金属配線を用いてもよ
い。
続する配線としてアルミ配線６を例示したが、銅（Ｃ
ｕ）やタングステン（Ｗ）等の金属配線を用いてもよ
い。
【００４２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００４３】無効領域の半導体層と分離拡散層とを電気
的に接続したため、無効領域と分離拡散層とを同電位に
することができる。従って、素子形成領域につながれた
Ｌ負荷の逆起電力により素子形成領域に電子が注入され
た場合であっても、分離拡散層から無効領域への電子の
供給を抑えることができ、デバイスの誤動作を抑止する
ことが可能となる。
的に接続したため、無効領域と分離拡散層とを同電位に
することができる。従って、素子形成領域につながれた
Ｌ負荷の逆起電力により素子形成領域に電子が注入され
た場合であっても、分離拡散層から無効領域への電子の
供給を抑えることができ、デバイスの誤動作を抑止する
ことが可能となる。
【００４４】分離拡散層上及び無効領域の半導体層上を
覆うように導電膜を形成することにより、分離拡散層と
無効領域とを確実に接続して同電位にすることができ
る。
覆うように導電膜を形成することにより、分離拡散層と
無効領域とを確実に接続して同電位にすることができ
る。
【００４５】分離拡散層上又は無効領域の半導体層上の
一部の領域にのみ導電膜を形成することにより、導電膜
に覆われていない分離拡散層の領域に他の素子を形成す
ることができる。従って、能動領域の面積を拡大した半
導体装置を得ることができる。
一部の領域にのみ導電膜を形成することにより、導電膜
に覆われていない分離拡散層の領域に他の素子を形成す
ることができる。従って、能動領域の面積を拡大した半
導体装置を得ることができる。
【００４６】導電膜を第１及び第２の導電膜からなる多
層構造とすることにより、無効領域の半導体層と分離拡
散層とを接続する第１の導電膜の面積を縮小することが
できるため、能動領域上に他の第１の導電膜を配置でき
る面積が増えるため、第１の導電膜の過度な微細化が不
要となる。これにより、製造コストを低減させることが
可能となる。
層構造とすることにより、無効領域の半導体層と分離拡
散層とを接続する第１の導電膜の面積を縮小することが
できるため、能動領域上に他の第１の導電膜を配置でき
る面積が増えるため、第１の導電膜の過度な微細化が不
要となる。これにより、製造コストを低減させることが
可能となる。
【００４７】第１の導電膜の形成領域を必要な範囲に限
定することで、能動領域である分離拡散層上の第１の導
電膜の面積を縮小することができる。これにより、能動
領域内において第１の導電膜を形成していない領域に他
の素子を形成することが可能となる。
定することで、能動領域である分離拡散層上の第１の導
電膜の面積を縮小することができる。これにより、能動
領域内において第１の導電膜を形成していない領域に他
の素子を形成することが可能となる。
【００４８】第１の導電膜を不純物を含有した多結晶シ
リコン膜とすることにより、ゲート形成工程と同時に第
１の導電膜を形成することが可能となる。
リコン膜とすることにより、ゲート形成工程と同時に第
１の導電膜を形成することが可能となる。
【図１】 この発明の実施の形態１にかかる半導体装置
を示す平面図である。
を示す平面図である。
【図２】 図１の一点鎖線Ｉ−Ｉ’に沿った断面を示す
概略断面図である。
概略断面図である。
【図３】 この発明の実施の形態２にかかる半導体装置
を示す平面図である。
を示す平面図である。
【図４】 この発明の実施の形態３の半導体装置を示す
概略断面図である。
概略断面図である。
【図５】 この発明の実施の形態４にかかる半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図６】 この発明の実施の形態４にかかる半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図７】 従来の半導体装置の構造を示す平面図であ
る。
る。
【図８】 図７の一点鎖線ＩＩ−ＩＩ’に沿った断面を
示す概略断面図である。
示す概略断面図である。
【図９】 図８の状態からアルミ配線を形成した後の状
態を示す概略断面図である。
態を示す概略断面図である。
【図１０】 素子形成領域に形成されたＭＯＳトランジ
スタ、ＮＰＮバイポーラトランジスタの構成を詳細に示
す概略断面図である。
スタ、ＮＰＮバイポーラトランジスタの構成を詳細に示
す概略断面図である。
【図１１】 モータ等で用いられる出力回路の一部を示
す模式図である。
す模式図である。
【図１２】 従来構造の問題を説明するための模式図で
ある。
ある。
１ Ｐ型シリコン基板、 ２，４ Ｎ−エピ層、 ３
Ｐ＋拡散層、 ６，６ａ，６ｂ アルミ配線、 ７ Ｐ
−拡散層、 ８，９，２１，２４ Ｎ＋拡散層、 １０
ゲート酸化膜、 １１ ゲート配線、 １２ ＤＭＯ
Ｓ素子、 １３ＮＰＮバイポーラトランジスタ、 １
４，１５ 寄生ＮＰＮトランジスタ、１６ 接続部、
１８，１９ 多結晶シリコン膜、 ２０ コンタクトホ
ール、２２ Ｐ拡散層、 ２３ Ｎ拡散層。
Ｐ＋拡散層、 ６，６ａ，６ｂ アルミ配線、 ７ Ｐ
−拡散層、 ８，９，２１，２４ Ｎ＋拡散層、 １０
ゲート酸化膜、 １１ ゲート配線、 １２ ＤＭＯ
Ｓ素子、 １３ＮＰＮバイポーラトランジスタ、 １
４，１５ 寄生ＮＰＮトランジスタ、１６ 接続部、
１８，１９ 多結晶シリコン膜、 ２０ コンタクトホ
ール、２２ Ｐ拡散層、 ２３ Ｎ拡散層。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古谷 啓一
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 山本 文寿
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 寺島 知秀
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F032 AB01 AB05 CA01 CA17 CA18
CA24 DA12
5F048 AA03 AA04 AC07 BA07 BC07
BC12 BF02 BF03 BH01 BH04
Claims (6)
- 【請求項１】 半導体基板上に形成された半導体層と、 前記半導体層を能動領域である素子形成領域と能動領域
よりも外側の無効領域とに分離する分離拡散層と、 前記無効領域の前記半導体層と前記分離拡散層とを電気
的に接続する導電膜とを備えたことを特徴とする半導体
装置。 - 【請求項２】 前記導電膜は、前記分離拡散層上及び前
記無効領域の前記半導体層上を覆うように形成されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記導電膜は、前記分離拡散層上又は前
記無効領域の前記半導体層上の一部の領域にのみ形成さ
れていることを特徴とする請求項１又は２記載の半導体
装置。 - 【請求項４】 前記導電膜は、 前記分離拡散層上及び前記無効領域の前記半導体層上に
それぞれ形成された第１の導電膜と、 前記分離拡散層上の前記第１の導電膜と前記無効領域の
前記半導体層上の前記第１の導電膜とを接続する第２の
導電膜とからなることを特徴とする請求項１記載の半導
体装置。 - 【請求項５】 前記第１の導電膜は、前記分離拡散層上
又は前記無効領域の前記半導体層上の一部の領域にのみ
形成されていることを特徴とする請求項４記載の半導体
装置。 - 【請求項６】 前記第１の導電膜は、不純物を含有した
多結晶シリコン膜からなることを特徴とする請求項４又
は５記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026091A JP2003229502A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置 |
| US10/191,472 US6639294B2 (en) | 2002-02-01 | 2002-07-10 | Semiconductor device having a device formation region protected from a counterelectromotive force |
| KR1020020054898A KR20030066291A (ko) | 2002-02-01 | 2002-09-11 | 반도체장치 |
| CN02143169A CN1435886A (zh) | 2002-02-01 | 2002-09-16 | 半导体装置 |
| DE10243160A DE10243160A1 (de) | 2002-02-01 | 2002-09-17 | Halbleiterbauelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026091A JP2003229502A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229502A true JP2003229502A (ja) | 2003-08-15 |
Family
ID=27621367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002026091A Withdrawn JP2003229502A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6639294B2 (ja) |
| JP (1) | JP2003229502A (ja) |
| KR (1) | KR20030066291A (ja) |
| CN (1) | CN1435886A (ja) |
| DE (1) | DE10243160A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067012A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5358089B2 (ja) * | 2007-12-21 | 2013-12-04 | スパンション エルエルシー | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3931634A (en) * | 1973-06-14 | 1976-01-06 | Rca Corporation | Junction-isolated monolithic integrated circuit device with means for preventing parasitic transistor action |
| FR2492165A1 (fr) * | 1980-05-14 | 1982-04-16 | Thomson Csf | Dispositif de protection contre les courants de fuite dans des circuits integres |
| JPS58166740A (ja) * | 1982-03-26 | 1983-10-01 | Matsushita Electronics Corp | 半導体装置 |
| JPS6045035A (ja) * | 1983-08-22 | 1985-03-11 | Sanyo Electric Co Ltd | 半導岩集積回路 |
| JPS60211868A (ja) * | 1984-04-05 | 1985-10-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| SE465193B (sv) * | 1989-12-06 | 1991-08-05 | Ericsson Telefon Ab L M | Foer hoegspaenning avsedd ic-krets |
| JPH05326844A (ja) | 1992-05-20 | 1993-12-10 | Nec Yamagata Ltd | 半導体集積回路 |
| US5495123A (en) * | 1994-10-31 | 1996-02-27 | Sgs-Thomson Microelectronics, Inc. | Structure to protect against below ground current injection |
| JP3513609B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2002
- 2002-02-01 JP JP2002026091A patent/JP2003229502A/ja not_active Withdrawn
- 2002-07-10 US US10/191,472 patent/US6639294B2/en not_active Expired - Fee Related
- 2002-09-11 KR KR1020020054898A patent/KR20030066291A/ko active IP Right Grant
- 2002-09-16 CN CN02143169A patent/CN1435886A/zh active Pending
- 2002-09-17 DE DE10243160A patent/DE10243160A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US6639294B2 (en) | 2003-10-28 |
| KR20030066291A (ko) | 2003-08-09 |
| US20030146487A1 (en) | 2003-08-07 |
| DE10243160A1 (de) | 2003-08-21 |
| CN1435886A (zh) | 2003-08-13 |
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