JP2000294763A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 寄生トランジスタによる誤動作防止および耐
圧を確保する。 【解決手段】 第１導電型の半導体基板１１と、第１導
電型の半導体基板１１上に形成された少なくとも２個以
上の第２導電型ウェル１，９と、第２導電型ウェル１，
９の間に形成された分離絶縁膜４とを備えた半導体装置
において、分離絶縁膜４上に形成され、それぞれのウェ
ル１，９と同電位の多結晶シリコン３，６により形成さ
れたフィールドプレートを備える。分離絶縁膜４上に第
１導電型半導体基板１１と同電位の多結晶シリコンによ
り形成されたＥＱＲ電極を追加しても良い。多結晶シリ
コン３，６は、ＭＯＳＦＥＴのゲート電極である多結晶
シリコンか、抵抗として使用される多結晶シリコンを用
いて形成される。
圧を確保する。 【解決手段】 第１導電型の半導体基板１１と、第１導
電型の半導体基板１１上に形成された少なくとも２個以
上の第２導電型ウェル１，９と、第２導電型ウェル１，
９の間に形成された分離絶縁膜４とを備えた半導体装置
において、分離絶縁膜４上に形成され、それぞれのウェ
ル１，９と同電位の多結晶シリコン３，６により形成さ
れたフィールドプレートを備える。分離絶縁膜４上に第
１導電型半導体基板１１と同電位の多結晶シリコンによ
り形成されたＥＱＲ電極を追加しても良い。多結晶シリ
コン３，６は、ＭＯＳＦＥＴのゲート電極である多結晶
シリコンか、抵抗として使用される多結晶シリコンを用
いて形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高耐圧仕様の半導体装置の構造に関する。
し、特に、高耐圧仕様の半導体装置の構造に関する。
【０００２】
【従来の技術】図７は、従来の第１Ｐウェル−Ｎエピタ
キシャル半導体基板−第２ＰウェルのＰウェル分離断面
構造を示す断面図である。この半導体装置の構造は、第
１Ｐウェル拡散層６３，ＬＯＣＯＳ（Ｌｏｃａｌ ｏｘ
ｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜６４，
Ｎ＋拡散層６５，層間膜６６，第２Ｐウェル拡散層６
７，Ｎ型エピタキシャル半導体基板６８，Ｎ型シリコン
半導体基板６９からなる。
キシャル半導体基板−第２ＰウェルのＰウェル分離断面
構造を示す断面図である。この半導体装置の構造は、第
１Ｐウェル拡散層６３，ＬＯＣＯＳ（Ｌｏｃａｌ ｏｘ
ｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜６４，
Ｎ＋拡散層６５，層間膜６６，第２Ｐウェル拡散層６
７，Ｎ型エピタキシャル半導体基板６８，Ｎ型シリコン
半導体基板６９からなる。
【０００３】この構造において、Ｐウェル−Ｐウェル間
距離が短い場合、裏面の出力端子に電圧を印加するとＰ
ウェル−Ｎエピタキシャル半導体基板間ジャンクション
に空乏層ができ、その後、電圧をさらに印加すると互い
のＰウェルからの空乏層がつながり耐圧を確保する。し
かし、耐圧は確保されるものの、この構造では、Ｐウェ
ル間に電位差が生じると第１Ｐウェル６３−Ｎ型エピタ
キシャル半導体基板６８−第２Ｐウェル６７（ＰＮＰ）
の寄生トランジスタが動作し、誤動作を起こす問題があ
る。しかし、逆にＰウェル間距離を長くした場合、寄生
トランジスタは動作しにくくなるものの、裏面の出力端
子に電圧が印加されたとき互いのＰウェルから延びる空
乏層がつながらなくなる。よって、それぞれのＬＯＣＯ
Ｓ酸化膜６４直下のウェル端表面付近の空乏層の曲率が
厳しくなり耐圧劣化が起こる。
距離が短い場合、裏面の出力端子に電圧を印加するとＰ
ウェル−Ｎエピタキシャル半導体基板間ジャンクション
に空乏層ができ、その後、電圧をさらに印加すると互い
のＰウェルからの空乏層がつながり耐圧を確保する。し
かし、耐圧は確保されるものの、この構造では、Ｐウェ
ル間に電位差が生じると第１Ｐウェル６３−Ｎ型エピタ
キシャル半導体基板６８−第２Ｐウェル６７（ＰＮＰ）
の寄生トランジスタが動作し、誤動作を起こす問題があ
る。しかし、逆にＰウェル間距離を長くした場合、寄生
トランジスタは動作しにくくなるものの、裏面の出力端
子に電圧が印加されたとき互いのＰウェルから延びる空
乏層がつながらなくなる。よって、それぞれのＬＯＣＯ
Ｓ酸化膜６４直下のウェル端表面付近の空乏層の曲率が
厳しくなり耐圧劣化が起こる。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の半導体装置の構造では、寄生トランジスタを動作させ
ないためにＰウェル間隔を拡げることと、耐圧の劣化が
ないようにＰウェル間隔を縮めることの相反する内容を
設計しなければならないという問題があった。
の半導体装置の構造では、寄生トランジスタを動作させ
ないためにＰウェル間隔を拡げることと、耐圧の劣化が
ないようにＰウェル間隔を縮めることの相反する内容を
設計しなければならないという問題があった。
【０００５】そこで、本発明の目的は、上述の問題点を
解決するため、耐圧を確保しかつ相互のＰウェル間の寄
生トランジスタ動作を防止できる半導体装置を提供する
ことにある。
解決するため、耐圧を確保しかつ相互のＰウェル間の寄
生トランジスタ動作を防止できる半導体装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第１導電型の半導体基板
と、第１導電型の半導体基板上に形成された少なくとも
２個以上の第２導電型ウェルと、第２導電型ウェルの間
に形成された分離絶縁膜とを備えた半導体装置におい
て、分離絶縁膜上に形成され、それぞれのウェルと同電
位の多結晶シリコンにより形成されたフィールドプレー
トを備えたことを特徴とする。
に、本発明の半導体装置は、第１導電型の半導体基板
と、第１導電型の半導体基板上に形成された少なくとも
２個以上の第２導電型ウェルと、第２導電型ウェルの間
に形成された分離絶縁膜とを備えた半導体装置におい
て、分離絶縁膜上に形成され、それぞれのウェルと同電
位の多結晶シリコンにより形成されたフィールドプレー
トを備えたことを特徴とする。
【０００７】また、分離絶縁膜上に第１導電型半導体基
板と同電位の多結晶シリコンにより形成されたＥＱＲ
（等電位ライン）電極を追加するのが好ましい。
板と同電位の多結晶シリコンにより形成されたＥＱＲ
（等電位ライン）電極を追加するのが好ましい。
【０００８】さらに、多結晶シリコンは、ＭＯＳＦＥＴ
のゲート電極である多結晶シリコンを用いて形成される
のが好ましい。
のゲート電極である多結晶シリコンを用いて形成される
のが好ましい。
【０００９】またさらに、多結晶シリコンは、抵抗とし
て使用される多結晶シリコンを用いて形成されるのが好
ましい。
て使用される多結晶シリコンを用いて形成されるのが好
ましい。
【００１０】また、第１導電型はＮ型であり、第２導電
型はＰ型であるのが好ましい。
型はＰ型であるのが好ましい。
【００１１】さらに、第１導電型はＰ型であり、第２導
電型はＮ型とすることができる。
電型はＮ型とすることができる。
【００１２】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１３】図１は、本発明の半導体装置の実施の形態
の構成を示す平面図である。また、図１におけるＡ−
Ａ’面の断面図を図２に、Ｂ−Ｂ’面の断面図を図３
に、Ｃ−Ｃ’面の断面図を図４に示す。
の構成を示す平面図である。また、図１におけるＡ−
Ａ’面の断面図を図２に、Ｂ−Ｂ’面の断面図を図３
に、Ｃ−Ｃ’面の断面図を図４に示す。
【００１４】図１では、第１回路１２，第２回路１３，
第１Ｐウェル１，第１多結晶シリコン３，第２多結晶シ
リコン６，Ｎ＋拡散層５，第１アルミ配線２，第１回路
１２と第２回路１３とを接続するアルミ配線１４，第２
アルミ配線７，第２Ｐウェル９からなるＰウェル分離レ
イアウト図を示している。本発明の多結晶シリコンによ
りフィールドプレートを形成した場合、製造工程の追加
無しに第１回路１２と第２回路１３とをアルミにより容
易に配線することが可能となる。
第１Ｐウェル１，第１多結晶シリコン３，第２多結晶シ
リコン６，Ｎ＋拡散層５，第１アルミ配線２，第１回路
１２と第２回路１３とを接続するアルミ配線１４，第２
アルミ配線７，第２Ｐウェル９からなるＰウェル分離レ
イアウト図を示している。本発明の多結晶シリコンによ
りフィールドプレートを形成した場合、製造工程の追加
無しに第１回路１２と第２回路１３とをアルミにより容
易に配線することが可能となる。
【００１５】
【実施例】次に、図面を参照して、本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
【００１６】図２〜図４は、本発明の半導体装置の第１
の実施例を示す断面図である。この図は、また、Ｐウェ
ル−Ｎエピタキシャル半導体基板−ＰウェルのＰウェル
分離断面図を示している。本実施例における半導体装置
は、第１Ｐウェル拡散層１，第１アルミ配線２，第１多
結晶シリコン３，ＬＯＣＯＳ酸化膜４，Ｎ＋拡散層５，
第２多結晶シリコン６，第２アルミ配線７，層間膜８，
第２Ｐウェル拡散層９，Ｎ型エピタキシャル半導体基板
１０，Ｎ型シリコン半導体基板１１からなる。この構造
によれば、Ｐウェル−Ｎエピタキシャル半導体基板−Ｐ
ウェル間の寄生トランジスタは、Ｐウェル間隔を拡げる
ことによって動作を抑えることができる。また、ＬＯＣ
ＯＳ酸化膜４上に各ウェルと同電位に配線された多結晶
シリコン３，６によるフィールドプレートを形成してい
るため、空乏層の曲率による耐圧の劣化を防止すること
が可能となる。
の実施例を示す断面図である。この図は、また、Ｐウェ
ル−Ｎエピタキシャル半導体基板−ＰウェルのＰウェル
分離断面図を示している。本実施例における半導体装置
は、第１Ｐウェル拡散層１，第１アルミ配線２，第１多
結晶シリコン３，ＬＯＣＯＳ酸化膜４，Ｎ＋拡散層５，
第２多結晶シリコン６，第２アルミ配線７，層間膜８，
第２Ｐウェル拡散層９，Ｎ型エピタキシャル半導体基板
１０，Ｎ型シリコン半導体基板１１からなる。この構造
によれば、Ｐウェル−Ｎエピタキシャル半導体基板−Ｐ
ウェル間の寄生トランジスタは、Ｐウェル間隔を拡げる
ことによって動作を抑えることができる。また、ＬＯＣ
ＯＳ酸化膜４上に各ウェルと同電位に配線された多結晶
シリコン３，６によるフィールドプレートを形成してい
るため、空乏層の曲率による耐圧の劣化を防止すること
が可能となる。
【００１７】多結晶シリコンは、第１多結晶シリコン３
と第２多結晶シリコン６とがあり、第１多結晶シリコン
３と第２多結晶シリコン６とは、第１アルミ配線２およ
び第２アルミ配線７を経由して第１Ｐウェル１および第
２Ｐウェル９と接続され、それぞれのＰウェルと同電位
に保たれている。裏面の出力端子に電圧が印加された場
合、第１Ｐウェル１とＮ型エピタキシャル半導体基板１
０および第２Ｐウェル９とＮ型エピタキシャル半導体基
板１０のジャンクションに延びた空乏層が多結晶シリコ
ン３および６を形成したＬＯＣＯＳ酸化膜４直下では、
延びやすく、曲率による耐圧劣化を防止する。多結晶シ
リコン３，６は、フィールドプレートの役割を果たして
いる。
と第２多結晶シリコン６とがあり、第１多結晶シリコン
３と第２多結晶シリコン６とは、第１アルミ配線２およ
び第２アルミ配線７を経由して第１Ｐウェル１および第
２Ｐウェル９と接続され、それぞれのＰウェルと同電位
に保たれている。裏面の出力端子に電圧が印加された場
合、第１Ｐウェル１とＮ型エピタキシャル半導体基板１
０および第２Ｐウェル９とＮ型エピタキシャル半導体基
板１０のジャンクションに延びた空乏層が多結晶シリコ
ン３および６を形成したＬＯＣＯＳ酸化膜４直下では、
延びやすく、曲率による耐圧劣化を防止する。多結晶シ
リコン３，６は、フィールドプレートの役割を果たして
いる。
【００１８】図５は、フィールドプレートをアルミで形
成した場合のレイアウトを示す平面図である。この図は
また、第１Ｐウェル４１，第１回路４２，第１アルミフ
ィールドプレート４３，Ｎ＋拡散層４４，第２アルミフ
ィールドプレート４５，第２Ｐウェル４７，第２回路４
８，第１回路４２と第２回路４３とを接続するアルミ配
線４６からなるＰウェル分離レイアウト図である。上述
したフィールドプレートを、多結晶シリコンではなく配
線に使用するアルミで形成した場合についての不具合点
について説明する。アルミ配線４６が１層の製造工程に
おいて、アルミによりフィールドプレートを形成した場
合、第１回路４２と第２回路４８とを配線するアルミ
と、フィールドプレートとが交差する部分が存在する。
回路同士を配線するためには、フィールドプレートのあ
る一部分を切断しアルミ配線４６をレイアウトする必要
がある。フィールドプレートを切断することは、上述し
た従来例で説明したことと同様に、裏面端子に電圧を印
加した際、ＬＯＣＯＳ酸化膜直下の空乏層が延びにくく
なり空乏層の曲率により耐圧が決定する。アルミ１層品
でフィールドプレートをアルミで形成することは、意味
を持たない。別の手段として、配線を２層配線にすれば
解決可能であるがこの場合は追加工程を余儀なくされ
る。ゆえにフィールドプレートをアルミではなく、ゲー
ト材料として使用されている多結晶シリコンや抵抗とし
て使用されている多結晶シリコンを用いてフィールドプ
レートを形成すると工程の追加無しに耐圧劣化を防止す
ることが可能であることが分かる。
成した場合のレイアウトを示す平面図である。この図は
また、第１Ｐウェル４１，第１回路４２，第１アルミフ
ィールドプレート４３，Ｎ＋拡散層４４，第２アルミフ
ィールドプレート４５，第２Ｐウェル４７，第２回路４
８，第１回路４２と第２回路４３とを接続するアルミ配
線４６からなるＰウェル分離レイアウト図である。上述
したフィールドプレートを、多結晶シリコンではなく配
線に使用するアルミで形成した場合についての不具合点
について説明する。アルミ配線４６が１層の製造工程に
おいて、アルミによりフィールドプレートを形成した場
合、第１回路４２と第２回路４８とを配線するアルミ
と、フィールドプレートとが交差する部分が存在する。
回路同士を配線するためには、フィールドプレートのあ
る一部分を切断しアルミ配線４６をレイアウトする必要
がある。フィールドプレートを切断することは、上述し
た従来例で説明したことと同様に、裏面端子に電圧を印
加した際、ＬＯＣＯＳ酸化膜直下の空乏層が延びにくく
なり空乏層の曲率により耐圧が決定する。アルミ１層品
でフィールドプレートをアルミで形成することは、意味
を持たない。別の手段として、配線を２層配線にすれば
解決可能であるがこの場合は追加工程を余儀なくされ
る。ゆえにフィールドプレートをアルミではなく、ゲー
ト材料として使用されている多結晶シリコンや抵抗とし
て使用されている多結晶シリコンを用いてフィールドプ
レートを形成すると工程の追加無しに耐圧劣化を防止す
ることが可能であることが分かる。
【００１９】尚、本発明は、上述のＮ型半導体基板に限
らず、これと逆導電型のＰ型半導体基板にも適用可能で
あることは明らかである。
らず、これと逆導電型のＰ型半導体基板にも適用可能で
あることは明らかである。
【００２０】次に、図面を参照して、本発明の第２の実
施例について説明する。
施例について説明する。
【００２１】図６は、本発明の半導体装置の第２の実施
例を示す平面図である。この図に示すように、本実施例
は、第１Ｐウェル拡散層４９，第１アルミ配線５０，第
１多結晶シリコン５１，ＥＱＲ（Ｅｑｕｉｐｏｔｅｎｔ
ｉａｌ−Ｒｉｎｇ）配線５２、第２多結晶シリコン５
３，ＬＯＣＯＳ酸化膜５４，Ｎ＋拡散層５５，第３多結
晶シリコン５６，第４多結晶シリコン５７，第２アルミ
配線５８，層間膜５９、第２Ｐウェル拡散層６０、Ｎ型
エピタキシャル半導体基板６１、Ｎ型シリコン半導体基
板６２からなる半導体装置である。第１多結晶シリコン
５１および第４多結晶シリコン５７は、第１アルミ配線
５０および第２アルミ配線５８を経由して第１Ｐウェル
４９および第２Ｐウェル６０と接続され、それぞれのＰ
ウェルと同電位に保たれている。また、この実施例で
は、反転防止用Ｎ＋拡散層５５と同電位に保たれた第２
多結晶シリコン５３および第３多結晶シリコン５６がＥ
ＱＲとして機能している。ＥＱＲは、信頼性を高める働
きがある。裏面の出力端子に電圧が印加された場合、第
１Ｐウェル４９とＮ型半導体基板６１および第２Ｐウェ
ル６０とＮ型半導体基板６１のジャンクションに延びた
空乏層が第１多結晶シリコン５１および第４多結晶シリ
コン５７を形成したＬＯＣＯＳ酸化膜５４直下では、延
びやすく、曲率による耐圧劣化を防止する。第１多結晶
シリコン５１，第４多結晶シリコン５７は、フィールド
プレートの役割を果たしている。
例を示す平面図である。この図に示すように、本実施例
は、第１Ｐウェル拡散層４９，第１アルミ配線５０，第
１多結晶シリコン５１，ＥＱＲ（Ｅｑｕｉｐｏｔｅｎｔ
ｉａｌ−Ｒｉｎｇ）配線５２、第２多結晶シリコン５
３，ＬＯＣＯＳ酸化膜５４，Ｎ＋拡散層５５，第３多結
晶シリコン５６，第４多結晶シリコン５７，第２アルミ
配線５８，層間膜５９、第２Ｐウェル拡散層６０、Ｎ型
エピタキシャル半導体基板６１、Ｎ型シリコン半導体基
板６２からなる半導体装置である。第１多結晶シリコン
５１および第４多結晶シリコン５７は、第１アルミ配線
５０および第２アルミ配線５８を経由して第１Ｐウェル
４９および第２Ｐウェル６０と接続され、それぞれのＰ
ウェルと同電位に保たれている。また、この実施例で
は、反転防止用Ｎ＋拡散層５５と同電位に保たれた第２
多結晶シリコン５３および第３多結晶シリコン５６がＥ
ＱＲとして機能している。ＥＱＲは、信頼性を高める働
きがある。裏面の出力端子に電圧が印加された場合、第
１Ｐウェル４９とＮ型半導体基板６１および第２Ｐウェ
ル６０とＮ型半導体基板６１のジャンクションに延びた
空乏層が第１多結晶シリコン５１および第４多結晶シリ
コン５７を形成したＬＯＣＯＳ酸化膜５４直下では、延
びやすく、曲率による耐圧劣化を防止する。第１多結晶
シリコン５１，第４多結晶シリコン５７は、フィールド
プレートの役割を果たしている。
【００２２】尚、本発明は、上述のＮ型半導体基板に限
らず、これと逆導電型のＰ型半導体基板にも適用可能で
ある。
らず、これと逆導電型のＰ型半導体基板にも適用可能で
ある。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置、つまり絶縁膜上に多結晶シリコンでフィールドプレ
ートを作製することによってＰウェル−Ｎエピタキシャ
ル−Ｐウェル間の寄生トランジスタ動作を防止し、かつ
裏面出力端子に電圧が印加されても耐圧を確保すること
ができるという効果を奏する。
置、つまり絶縁膜上に多結晶シリコンでフィールドプレ
ートを作製することによってＰウェル−Ｎエピタキシャ
ル−Ｐウェル間の寄生トランジスタ動作を防止し、かつ
裏面出力端子に電圧が印加されても耐圧を確保すること
ができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態における多結
晶シリコンフィールドプレートのレイアウトを示す平面
図である。
晶シリコンフィールドプレートのレイアウトを示す平面
図である。
【図２】図１のＡ−Ａ’断面図であり、本発明の第１の
実施例に係わる分離断面構造である。
実施例に係わる分離断面構造である。
【図３】図１のＢ−Ｂ’断面図であり、本発明の第１の
実施例に係わる断面図である。
実施例に係わる断面図である。
【図４】図１のＣ−Ｃ’断面図であり、本発明の第１の
実施例に係わる断面図である。
実施例に係わる断面図である。
【図５】フィールドプレートとしてアルミを用いた場合
のレイアウトを示す平面図である。
のレイアウトを示す平面図である。
【図６】本発明の第２の実施例に係わるトランジスタ構
造を示す断面図である。
造を示す断面図である。
【図７】従来例に係わるトランジスタ構造を示す断面図
である。
である。
１ 第１Ｐウェル ２ 第１アルミ配線 ３ 第１多結晶シリコン ４ ＬＯＣＯＳ酸化膜 ５ Ｎ＋拡散層 ６ 第２多結晶シリコン ７ 第２アルミ配線 ８ 層間膜 ９ 第２Ｐウェル １０ Ｎ型エピタキシャル半導体基板 １１ Ｎ型半導体基板 １２ 第１回路 １３ 第２回路 １４ アルミ配線 ４０ Ｎ型半導体基板 ４１ 第１Ｐウェル ４２ 第１回路 ４３ 第１アルミフィールドプレート ４４ Ｎ＋拡散層 ４５ 第２アルミフィールドプレート ４６ 配線アルミ ４７ 第２Ｐウェル ４８ 第２回路 ４９ 第１Ｐウェル ５０ 第１アルミ配線 ５１ 第１多結晶シリコン ５２ ＥＱＲ配線 ５３ 第２多結晶シリコン ５４ ＬＯＣＯＳ酸化膜 ５５ Ｎ＋拡散層 ５６ 第３多結晶シリコン ５７ 第４の多結晶シリコン ５８ 第２アルミ配線 ５９ 層間膜 ６０ 第２Ｐウェル ６１ Ｎ型エピタキシャル半導体基板 ６２ Ｎ型半導体基板 ６３ 第１Ｐウェル ６４ ＬＯＣＯＳ酸化膜 ６５ Ｎ＋拡散層 ６６ 層間膜 ６７ 第２Ｐウェル ６８ Ｎ型エピタキシャル半導体基板 ６９ Ｎ型半導体基板
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 CC01 CC05 FF10 FF37 GG09 GG14 GG18 HH18 HH20 5F032 AA13 AB01 AC04 BA01 CA03 CA11 CA17 5F048 AA05 AA07 AC03 BA02 BF02 BF03 BG12
Claims (6)
- 【請求項１】第１導電型の半導体基板と、前記第１導電
型の半導体基板上に形成された少なくとも２個以上の第
２導電型ウェルと、前記第２導電型ウェルの間に形成さ
れた分離絶縁膜とを備えた半導体装置において、 前記分離絶縁膜上に形成され、それぞれのウェルと同電
位の多結晶シリコンにより形成されたフィールドプレー
トを備えたことを特徴とする半導体装置。 - 【請求項２】前記分離絶縁膜上に前記第１導電型半導体
基板と同電位の多結晶シリコンにより形成されたＥＱＲ
（等電位ライン）電極を追加したことを特徴とする、請
求項１に記載の半導体装置。 - 【請求項３】前記多結晶シリコンは、ＭＯＳＦＥＴのゲ
ート電極である多結晶シリコンを用いて形成されたこと
を特徴とする、請求項１または２記載の半導体装置。 - 【請求項４】前記多結晶シリコンは、抵抗として使用さ
れる多結晶シリコンを用いて形成されたことを特徴とす
る請求項１および請求項２の半導体装置。 - 【請求項５】前記第１導電型はＮ型であり、前記第２導
電型はＰ型であることを特徴とする、請求項１〜４のい
ずれかに記載の半導体装置。 - 【請求項６】前記第１導電型はＰ型であり、前記第２導
電型はＮ型であることを特徴とする、請求項１〜４のい
ずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098423A JP2000294763A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098423A JP2000294763A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294763A true JP2000294763A (ja) | 2000-10-20 |
Family
ID=14219415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11098423A Pending JP2000294763A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294763A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251903A (ja) * | 2004-03-03 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009026874A (ja) * | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-04-06 JP JP11098423A patent/JP2000294763A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251903A (ja) * | 2004-03-03 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP4667756B2 (ja) * | 2004-03-03 | 2011-04-13 | 三菱電機株式会社 | 半導体装置 |
| JP2009026874A (ja) * | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
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