JP2005251903A - 半導体装置 - Google Patents

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Abstract

【課題】所望の耐圧の半導体装置を容易に得ることが可能な技術を提供する。
【解決手段】ｐ不純物領域３で区分された高電位島領域２０１内のｎ-半導体層２にはｎ+不純物領域５２が形成されており、ｎ+不純物領域５２とｐ不純物領域３との間のｎ-半導体層２の上方には第１フィールドプレート５５ａ〜５５ｅと複数の第２フィールドプレートとが多重に形成されている。上層の第２フィールドプレートは下層の第１フィールドプレート間の間隙の上方に位置しており、その上には配線３０が通っている。第２フィールドプレートのうちｐ不純物領域３に最も近い第２フィールドプレートは配線３０の下方において切断箇所を有しており、当該切断箇所の下方における第１フィールドプレート間の間隙にはそれらと離れて電極５６が形成されている。
【選択図】図２

Description

本発明は半導体装置、特に高耐圧ＩＣ（以後、「ＨＶＩＣ」と呼ぶ）に関する。
従来から、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果を利用してＨＶＩＣを実現する技術が提案されている。例えば特許文献１に記載の技術では、ＲＥＳＵＲＦ効果を利用して、低電位の信号レベルを高電位に変換するレベルシフト回路の高耐圧化を実現している。
なお、ＲＥＳＵＲＦ効果に関しては例えば特許文献２に記載されており、ＨＶＩＣに関しては特許文献３，４に開示されている。また、周囲から絶縁されたフィールドプレートを多重に形成し、それらの間の容量結合によって半導体基板の表面の電界を安定化させる技術が特許文献５に開示されている。
特開平９−２８３７１６号公報 米国特許第４２９２６４２号明細書 特開平９−５５４９８号公報 特開平２−２４８０７８号公報 特開平５−１９０６９３号公報
従来のＨＶＩＣでは、数百Ｖの高電位が印加される配線が半導体基板の上方に配置されるため、かかる配線の電位の影響で電界が部分的に集中し、半導体装置の耐圧が低下することがあった。そのため、所望の耐圧を有する半導体装置を得ることができないことがあった。
また、ＲＥＳＵＲＦ効果で耐圧を向上させる際に通常使用されるエピタキシャル層では、不純物濃度及び厚さがばらつき易く、ＲＥＳＵＲＦ条件を満足することができず、所望の耐圧の半導体装置を得ることができないことがあった。
そこで、本発明は上述の問題に鑑みて成されたものであり、所望の耐圧の半導体装置を容易に得ることが可能な技術を提供することを目的とする。
この発明の第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域外の前記半導体層に設けられた半導体素子と、前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、前記所定領域内の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記第２不純物領域に電気的に接続されたドレイン電極とを含み、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線とを更に備え、前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている。
また、この発明の第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記半導体層に設けられた第１半導体素子と、前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた第２半導体素子と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線とを備え、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記第１不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている。
また、この発明の第３の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面内に設けられ、前記半導体層に所定領域を区分する、前記半導体層よりも不純物濃度が高い前記第２導電型の第１不純物領域と、前記所定領域内の前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられた前記第１導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた半導体素子と、前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、前記所定領域内であって、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、前記第３不純物領域に電気的に接続されたドレイン電極とを含み、前記第１不純物領域と前記第３不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線とを更に備え、前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている。
また、この発明の第４の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記半導体層に設けられた第１半導体素子と、前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた第２半導体素子と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線とを備え、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記第２不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている。
また、この発明の第５の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域外の前記半導体層に設けられた半導体素子と、前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、前記所定領域内の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記第２不純物領域に電気的に接続されたドレイン電極とを含み、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線とを更に備え、前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記ゲート電極及びそれに最も近い第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記ゲート電極の隣りに位置する第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記ゲート電極側の端部が、それ以外に位置する部分の当該端部よりも前記ゲート電極側にシフトしている。
また、この発明の第６の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記半導体層に設けられた第１半導体素子と、前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた第２半導体素子と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線とを備え、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記第１不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記第１不純物領域に最も近い第１及び第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記第１不純物領域に２番目に近い第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記第１不純物領域側の端部が、それ以外に位置する部分の当該端部よりも前記第１不純物領域側にシフトしている。
また、この発明の第７の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面内に設けられ、前記半導体層に所定領域を区分する、前記半導体層よりも不純物濃度が高い前記第２導電型の第１不純物領域と、前記所定領域内の前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられた前記第１導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた半導体素子と、前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、前記所定領域内であって、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、前記第３不純物領域に電気的に接続されたドレイン電極とを含み、前記第１不純物領域と前記第３不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線とを更に備え、前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記ゲート電極及びそれに最も近い第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記ゲート電極の隣りに位置する第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記ゲート電極側の端部が、それ以外に位置する部分の当該端部よりも前記ゲート電極側にシフトしている。
また、この発明の第８の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記半導体層に設けられた第１半導体素子と、前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記所定領域外の前記半導体層に設けられた第２半導体素子と、前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線とを備え、前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、前記複数の第２フィールドプレートのうち前記第２不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、前記第２不純物領域に最も近い第１及び第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記第２不純物領域に２番目に近い第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記第２不純物領域側の端部が、それ以外に位置する部分の当該端部よりも前記第２不純物領域側にシフトしている。
また、この発明の第９の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型のエピタキシャル層と、前記エピタキシャル層の上面から前記半導体基板との界面にかけて前記エピタキシャル層内部に設けられ、前記エピタキシャル層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記エピタキシャル層に設けられたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、前記所定領域内の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記第２不純物領域に電気的に接続されたドレイン電極とを含み、前記エピタキシャル層のうち少なくとも前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の拡散領域を更に備える。
また、この発明の第１０の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型のエピタキシャル層と、前記エピタキシャル層の上面から前記半導体基板との界面にかけて前記エピタキシャル層内部に設けられ、前記エピタキシャル層に所定領域を区分する前記第１導電型の第１不純物領域と、前記所定領域内の前記半導体層に設けられた第１半導体素子と、前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、前記エピタキシャル層のうち少なくとも前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の拡散領域を更に備える。
この発明の第１の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて、ＭＯＳトランジスタが形成されている半導体層が空乏層で覆われる。その結果、装置の耐圧が向上する。
また、ゲート電極よりも高い電位が第２不純物領域及び配線に印加されると、静電結合によりゲート電極に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、ゲート電極に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明ではゲート電極に最も近い第２フィールドプレートが有する切断箇所の下方においては、第１フィールドプレート間の間隙にそれらとは離れて電極が配置されている。そのため、ゲート電極に最も近い第２フィールドプレートに切断箇所を設けたとしても、当該電極の第１フィールドプレート及び半導体層との静電結合により当該電極と第１フィールドプレートとの間に等電位面を形成できることと、当該電極の静電遮蔽効果とから、配線電位に基づく半導体層上面付近の電界集中を緩和できる。その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第２の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて半導体層に空乏層が形成される。その結果、第１半導体素子が空乏層で取り囲まれて装置の耐圧が向上する。
また、第１不純物領域よりも高い電位が第２不純物領域及び配線に印加されると、静電結合により第１不純物領域に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、第１不純物領域に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では第１不純物領域に最も近い第２フィールドプレートが有する切断箇所の下方においては、第１フィールドプレート間の間隙にそれらとは離れて電極を配置している。そのため、第１不純物領域に最も近い第２フィールドプレートに切断箇所を設けたとしても、当該電極の第１フィールドプレート及び半導体層との静電結合により当該電極と第１フィールドプレートとの間に等電位面を形成できることと、当該電極の静電遮蔽効果とから、配線電位に基づく半導体層上面付近の電界集中を緩和できる。その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第３の半導体装置によれば、第２不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第２不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて、ＭＯＳトランジスタが形成されている半導体層が空乏層が覆われる。その結果、装置の耐圧が向上する。
また、第３不純物領域及び配線よりも高い電位がゲート電極に印加されると、静電結合によりゲート電極に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、ゲート電極に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明ではゲート電極に最も近い第２フィールドプレートが有する切断箇所の下方においては、第１フィールドプレート間の間隙にそれらとは離れて電極が配置されている。そのため、ゲート電極に最も近い第２フィールドプレートに切断箇所を設けたとしても、当該電極の第１フィールドプレート及び半導体層との静電結合により当該電極と第１フィールドプレートとの間に等電位面を形成できることと、当該電極の静電遮蔽効果とから、配線電位に基づく半導体層上面付近の電界集中を緩和できる。その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第４の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて半導体層に空乏層が形成される。その結果、第１半導体素子が空乏層で取り囲まれて装置の耐圧が向上する。
また、第１不純物領域及び配線よりも高い電位が第２不純物領域に印加されると、静電結合により第２不純物領域に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、第２不純物領域に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では第２不純物領域に最も近い第２フィールドプレートが有する切断箇所の下方においては、第１フィールドプレート間の間隙にそれらとは離れて電極を配置している。そのため、第２不純物領域に最も近い第２フィールドプレートに切断箇所を設けたとしても、当該電極の第１フィールドプレート及び半導体層との静電結合により当該電極と第１フィールドプレートとの間に等電位面を形成できることと、当該電極の静電遮蔽効果とから、配線電位に基づく半導体層上面付近の電界集中を緩和できる。その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第５の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて、ＭＯＳトランジスタが形成されている半導体層が空乏層で覆われる。その結果、装置の耐圧が向上する。
また、ゲート電極よりも高い電位が第２不純物領域及び配線に印加されると、静電結合によりゲート電極に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、ゲート電極に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では、少なくともゲート電極の隣りに位置する第１フィールドプレートにおいて、配線の下方に位置する部分の少なくともゲート電極側の端部が、それ以外に位置する部分の当該端部よりもゲート電極側にシフトしている。そのため、配線の下方においては、ゲート電極とその隣りに位置する第１フィールドプレートとの間の間隙が小さくなる。その結果、ゲート電極よりも高い電位が第２不純物領域及び配線に印加されると、ゲート電極とその隣りに位置する第１フィールドプレートとの間の間隙の下方における半導体層の上面は、ゲート電極の隣りに位置する比較的低電位の第１フィールドプレートの電位の影響を受け易くなり、比較的高電位の配線の電位の影響が低減され、当該半導体層では空乏層が伸びやすくなる。従って、ゲート電極に最も近い第２フィールドプレートに切断箇所を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第６の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて半導体層に空乏層が形成される。その結果、第１半導体素子が空乏層で取り囲まれて装置の耐圧が向上する。
また、第１不純物領域よりも高い電位が第２不純物領域及び配線に印加されると、静電結合により第１不純物領域に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、第１不純物領域に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では、少なくとも第１不純物領域に２番目に近い第１フィールドプレートにおいて、配線の下方に位置する部分の少なくとも第１不純物領域側の端部が、それ以外に位置する部分の当該端部よりも第１不純物領域側にシフトしている。従って、配線の下方においては、第１不純物領域に最も近い第１フィールドプレートと、２番目に近い第１フィールドプレートとの間の間隙が小さくなる。その結果、第１不純物領域よりも高い電位が第２不純物領域及び配線に印加されると、第１不純物領域に最も近い第１フィールドプレートと、２番目に近い第１フィールドプレートとの間の間隙の下方における半導体層の上面は、比較的低電位の当該２番目に近い第１フィールドプレートの電位の影響を受け易くなり、比較的高電位の配線の電位の影響が低減され、当該半導体層では空乏層が伸びやすくなる。従って、第１不純物領域に最も近い第２フィールドプレートに切断箇所を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第７の半導体装置によれば、第２不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第２不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて、ＭＯＳトランジスタが形成されている半導体層が空乏層が覆われる。その結果、装置の耐圧が向上する。
また、第３不純物領域及び配線よりも高い電位がゲート電極に印加されると、静電結合によりゲート電極に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、ゲート電極に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では、少なくともゲート電極の隣りに位置する第１フィールドプレートにおいて、配線の下方に位置する部分の少なくともゲート電極側の端部が、それ以外に位置する部分の当該端部よりもゲート電極側にシフトしている。そのため、配線の下方においては、ゲート電極とその隣りに位置する第１フィールドプレートとの間の間隙が小さくなる。その結果、第３不純物領域及び配線よりも高い電位がゲート電極に印加されると、ゲート電極とその隣りに位置する第１フィールドプレートとの間の間隙の下方における半導体層の上面は、ゲート電極の隣りに位置する比較的高電位の第１フィールドプレートの電位の影響を受け易くなり、比較的低電位の配線の電位の影響が低減され、当該半導体層での空乏層の伸びが抑制される。従って、ゲート電極に最も近い第２フィールドプレートに切断箇所を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第８の半導体装置によれば、第１不純物領域よりも高い電位が所定領域内の半導体層に印加されると、第１不純物領域と当該半導体層とで形成されるｐｎ接合に逆電圧が印加されて半導体層に空乏層が形成される。その結果、第１半導体素子が空乏層で取り囲まれて装置の耐圧が向上する。
また、第１不純物領域及び配線よりも高い電位が第２不純物領域に印加されると、静電結合により第２不純物領域に最も近い第２フィールドプレートと配線との間に電位差を生じる。本発明では、第２不純物領域に最も近い第２フィールドプレートは配線の下方において切断箇所を備えるため、当該第２フィールドプレートと配線との電位差に基づく第３絶縁膜の絶縁破壊を防止できる。
更に、本発明では、少なくとも第２不純物領域に２番目に近い第１フィールドプレートにおいて、配線の下方に位置する部分の少なくとも第２不純物領域側の端部が、それ以外に位置する部分の当該端部よりも第２不純物領域側にシフトしている。従って、配線の下方においては、第２不純物領域に最も近い第１フィールドプレートと、２番目に近い第１フィールドプレートとの間の間隙が小さくなる。その結果、第１不純物領域及び配線よりも高い電位が第２不純物領域に印加されると、第２不純物領域に最も近い第１フィールドプレートと、２番目に近い第１フィールドプレートとの間の間隙の下方における半導体層の上面は、比較的高電位の当該２番目に近い第１フィールドプレートの電位の影響を受け易くなり、比較的低電位の配線の電位の影響が低減され、当該半導体層での空乏層の伸びが抑制される。従って、第２不純物領域に最も近い第２フィールドプレートに切断箇所を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、この発明の第９及び第１０の半導体装置によれば、所定領域内のエピタキシャル層の上面内にはそれよりも不純物濃度が高い拡散領域が形成されている。通常、拡散領域はエピタキシャル層よりも不純物濃度及び厚さを精度良く制御できるため、当該不純物濃度（単位：ｃｍ-3）及び厚さ（単位：ｃｍ）の積がＲＥＳＵＲＦ条件（≒１．０×１０12ｃｍ-2）を満足し易くなる。従って、所定領域内に空乏層を確実に形成することができ、所望の耐圧の半導体装置を容易に得ることができる。
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。本実施の形態１に係る半導体装置は、ＲＥＳＵＲＦ効果を利用して高耐圧を実現しているＨＶＩＣであって、図１に示されるように、低電位ロジック回路１００と、高電位ロジック回路１０１と、ｎチャネル形のＭＯＳトランジスタ１０２と、抵抗１０３とを備えている。
低電位ロジック回路１００は、数十Ｖの比較的低電位の電位ＶＬをプラス電源として動作するロジック回路であって、マイナス電源として接地電位が印加される。また、高電位ロジック回路１０１は、数百Ｖの比較的高電位の電位ＶＨをプラス電源として動作するロジック回路であって、マイナス電源としても数百Ｖが印加され、高電位ロジック回路１０１のプラス電源とマイナス電源との電位差は数十Ｖとなる。
ＭＯＳトランジスタ１０２と抵抗１０３とは、低電位ロジック回路１００から出力される低電位の信号を高電位にレベルシフトして高電位ロジック回路１０１に入力する。ＭＯＳトランジスタ１０２のゲートは低電位ロジック回路１００に接続されており、そのソースには接地電位が印加される。また、ＭＯＳトランジスタ１０２のドレインには抵抗１０３の一端と、高電位ロジック回路１０１とが接続されている。そして、抵抗１０３の他端には電位ＶＨが印加される。
以上のような構成を成す本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ１０２がオフ状態のとき、高電位ロジック回路１０１には電位ＶＨのＨｉｇｈレベル信号が入力される。そして、低電位ロジック回路１００からパルス状のＨｉｇｈレベル信号が出力されると、ＭＯＳトランジスタ１０２がオン状態となり、抵抗１０３に電流が流れる。そうすると、抵抗１０３で電圧降下が生じて、ＭＯＳトランジスタ１０２のドレイン電位が低下し、高電位ロジック回路１０１に入力される信号のレベルが変化する。これにより、低電位ロジック回路１００から出力されるパルス信号が、それとは極性が異なる高電位のパルス信号に変換されて高電位ロジック回路１０１に入力される。従って、高電位ロジック回路１０１は、低電位ロジック回路１００から出力される信号に基づいて動作することができる。
次に、本実施の形態１に係る半導体装置の構造について説明する。図２は本実施の形態１に係る半導体装置の構造を模式的に示す平面図であって、図３〜５は図２中の矢視Ａ−Ａ〜Ｃ−Ｃにおける断面図をそれぞれ示している。なお、図２では図面の煩雑さを避けるために、図３〜５での絶縁膜２３の記載を省略し、更に絶縁膜２１上に形成されているもののうちフィールドプレート２０ａ，６０ａのみを記載している。
また、以下の説明中の「ｐ」，「ｐ+」，「ｐ-」，「ｎ」，「ｎ+」，「ｎ-」という記号は、半導体における不純物の導電型及び不純物濃度を示している。具体的には、これらの記号中の「ｐ」，「ｎ」がそれぞれｐ型の不純物及びｎ型の不純物を示している。また、これらの記号中のマイナス符号、符号なし、プラス符号が不純物濃度を示しており、この順で不純物濃度が高いことを意味している。
図２〜５に示されるように、本実施の形態１に係る半導体装置では、ｐ-半導体基板１上に、ｎ型のエピタキシャル層であるｎ-半導体層２が形成されている。ｎ-半導体層２には、その上面からｐ-半導体基板１との界面にかけてｐ不純物領域３が形成されている。ｐ不純物領域３はｎ-半導体層２の一部を取り囲むように形成されており、高電位ロジック回路１０１及び抵抗１０３が配置される高電位島領域２０１をｎ-半導体層２内に区分している。更にｐ不純物領域３は、ｎ-半導体層２の他の部分を取り囲むように形成されており、ＭＯＳトランジスタ１０２が配置されるｎＭＯＳ領域２０２をｎ-半導体層２内に区分している。そして、高電位島領域２０１とｎＭＯＳ領域２０２とはｐ不純物領域３を介して隣接している。
高電位島領域２０１内のｎ-半導体層２における、その周端部を除いた領域とｐ-半導体基板１との界面にはｎ+埋め込み不純物領域５１が選択的に形成されている。そして、ｎ+埋め込み不純物領域５１の上方ではｎ-半導体層２に高電位ロジック回路１０１が形成されている。更にｎ+埋め込み不純物領域５１の上方では、抵抗１０３として機能する図示しないｐ+不純物領域がｎ-半導体層２の上面内に形成されている。なお、高電位ロジック回路１０１には、ｐチャネル形のＭＯＳトランジスタやｎチャネル形のＭＯＳトランジスタ、あるいはダイオードなどの半導体素子が含まれている。
高電位島領域２０１におけるｎ-半導体層２の上面内には、高電位ロジック回路１０１が形成されている部分を避けて、ｎ+埋め込み不純物領域５１の上方においてｎ+不純物領域５２が形成されており、当該ｎ+不純物領域５２は、高電位ロジック回路１０１を取り囲むように形成されている。従って、ｎ+不純物領域５２は、ｐ不純物領域３と高電位ロジック回路１０１との間のｎ-半導体層２に形成されている。ｎ+不純物領域５２とｐ不純物領域３との間のｎ-半導体層２の上面上には分離絶縁膜１７が形成されており、当該分離絶縁膜１７上には第１フィールドプレート５５ａ〜５５ｅが形成されている。第１フィールドプレート５５ａ〜５５ｅは、ｐ不純物領域３からｎ+不純物領域５２に向かう方向に沿って互いに離れて順に配置されており、平面視上で高電位ロジック回路１０１を取り囲むように形成されている。
第１フィールドプレート５５ａは、分離絶縁膜１７からｐ不純物領域３の方へも延びており、当該ｐ不純物領域３の端部を接触することなく覆っている。また第１フィールドプレート５５ｅは、分離絶縁膜１７からｎ+不純物領域５２の方へも延びており、当該ｎ+不純物領域５２の端部を接触することなく覆っている。
第１フィールドプレート５５ａ〜５５ｅのうちｐ不純物領域３に最も近い第１フィールドプレート５５ａと、その隣りに位置する第１フィールドプレート５５ｂとの間の間隙には周囲から絶縁された電極５６が配置されている。電極５６は、分離絶縁膜１７上に第１フィールドプレート５５ａ，５５ｂと離れて設けられており、平面視上で高電位ロジック回路１０１を取り囲んでいる。
第１フィールドプレート５５ａはｐ不純物領域３上面と静電結合し、第１フィールドプレート５５ｅはｎ+不純物領域５２上面と静電結合する。そして、電極５６はフィールドプレートとして機能し、第１フィールドプレート５５ａ〜５５ｅ及び電極５６は相互に静電結合するとともにｎ-半導体層２上面とも静電結合することにより、ｐ不純物領域３とｎ+不純物領域５２との間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。なお、後述するように、ｐ不純物領域３には接地電位が、ｎ+不純物領域５２には電位ＶＨがそれぞれ印加される。
ｎＭＯＳ領域２０２のほぼ中央部分におけるｎ-半導体層２の上面内には、ＭＯＳトランジスタ１０２のドレイン電極２４と電気的に接続されたｎ+不純物領域１２がｐ不純物領域３と離れて設けられている。そして、ｎ+不純物領域１２の下方では、ｎ-半導体層２とｐ-半導体基板１との界面にｎ+埋め込み不純物領域１１が形成されている。
ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２の上面内には、当該ｎ+不純物領域１２を取り囲むようにｐ+不純物領域１３が形成されている。そして、ｐ+不純物領域１３の上面内には、ＭＯＳトランジスタ１０２のソース領域１４が形成されており、当該ソース領域１４もｎ+不純物領域１２を取り囲むように設けられている。なお、ソース領域１４はｎ+不純物領域である。
ｐ+不純物領域１３とｎ+不純物領域１２との間のｎ-半導体層２の上面上には分離絶縁膜１７が形成されており、当該分離絶縁膜１７上にはＭＯＳトランジスタ１０２のゲート電極１５ａと第１フィールドプレート１５ｂ〜１５ｅとが形成されている。ゲート電極１５ａと第１フィールドプレート１５ｂ〜１５ｅは、ｐ+不純物領域１３からｎ+不純物領域１２に向かう方向に沿って互いに離れて順に配置されており、平面視上でｎ+不純物領域１２の中央部を取り囲むように形成されている。
ここで、ｐ+不純物領域１３は、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２に設けられていることから、分離絶縁膜１７が、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２の上面上に部分的に設けられていると言える。そして、当該分離絶縁膜１７上のゲート電極１５ａ及び第１フィールドプレート１５ｂ〜１５ｅは、ｐ不純物領域３からｎ+不純物領域１２に向かう方向に沿って互いに離れて順に配置されていると言える。
ゲート電極１５ａは、分離絶縁膜１７からｐ+不純物領域１３の方へも延びており、ソース領域１４とｎ-半導体層２とで挟まれたｐ不純物領域１３の端部を接触することなく覆っている。また第１フィールドプレート１５ｅは、分離絶縁膜１７からｎ+不純物領域１２の方へも延びており、当該ｎ+不純物領域１２の端部を接触することなく覆っている。なお、ゲート電極１５ａが覆っている、ソース領域１４とｎ-半導体層２とで挟まれたｐ不純物領域１３の端部の上にはゲート絶縁膜が存在するが、図面においては当該ゲート絶縁膜を後述する絶縁膜２１に含めて記載している。
ゲート電極１５ａ及び第１フィールドプレート１５ｂ〜５５ｅのうち、ｐ+不純物領域１３に最も近いゲート電極１５ａ、言い換えればｐ不純物領域３に最も近いゲート電極１５ａと、その隣りに位置する第１フィールドプレート１５ｂとの間の間隙には周囲から絶縁された電極１６が配置されている。電極１６は、分離絶縁膜１７上にゲート電極１５ａ及び第１フィールドプレート１５ｂと離れて設けられており、平面視上でｎ+不純物領域１２を取り囲んでいる。
第１フィールドプレート１５ｅはｎ+不純物領域１２上面と静電結合する。そして、ゲート電極１５ａ及び電極１６はフィールドプレートして機能し、ゲート電極１５ａ、第１フィールドプレート１５ｂ〜１５ｅ及び電極１６は相互に静電結合するとともにｎ-半導体層２上面とも静電結合することにより、ドレイン電極２４に電気的に接続されたｎ+不純物領域１２とソース領域１４との間の電位差に基づくｎ-半導体層２の上面での電界を緩和する機能を果たす。なお、ゲート電極１５ａはフィールドプレートしても機能することから、以後当該ゲート電極１５ａを「第１フィールドプレート１５ａ」と呼ぶことがある。
高電位島領域２０１及びｎＭＯＳ領域２０２以外におけるｎ-半導体層２には、低電位ロジック回路１００が形成されており、当該低電位ロジック回路１００が形成されているｎ-半導体層２と高電位島領域２０１及びｎＭＯＳ領域２０２におけるｎ-半導体層２とはｐ不純物領域３で区分されている。
ｎ-半導体層２及び分離絶縁膜１７上には、第１フィールドプレート１５ａ〜１５ｅ，５５ａ〜５５ｅ及び電極１６，５６を覆って絶縁膜２１が形成されている。そして、絶縁膜２１内には電極１９とＭＯＳトランジスタ１０２のソース電極１８とが貫通して設けられており、ソース電極１８はｐ+不純物領域１３及びソース領域１４に接触し、電極１９はｎ+不純物領域１２と接触している。
絶縁膜２１上には、第２フィールドプレート２０ａ〜２０ｄ，６０ａ〜６０ｄが形成されている。第２フィールドプレート６０ａ〜６０ｄは、第１フィールドプレート５５ａ〜５５ｅの上方に設けられており、ｐ不純物領域３からｎ+不純物領域５２に向かう方向に沿って互いに離れて順に配置されている。そして、第２フィールドプレート６０ａ〜６０ｄは、それぞれ第１フィールドプレート５５ａ〜５５ｅ間の間隙の上方に配置されている。つまり、第１フィールドプレート５５ａ〜５５ｅにおける任意の互いに隣り合う２つの第１フィールドプレート間の間隙の上方には、第２フィールドプレート６０ａ〜６０ｄのいずれか一つが配置されている。そして、各第２フィールドプレート６０ａ〜６０ｄは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように形成されている。
第２フィールドプレート６０ａ〜６０ｄのうち第２フィールドプレート６０ｂ〜６０ｄは平面視上で高電位ロジック回路１０１を完全に取り囲んでいる。そして、残りの第２フィールドプレート６０ａは、後述する配線３０の下方において切断箇所６９ａを有しており、当該切断箇所６９ａ以外において平面視上で高電位ロジック回路１０１をほぼ取り囲んでいる。
第２フィールドプレート２０ａ〜２０ｄは、フィールドプレート１５ａ〜１５ｅの上方に設けられており、ｐ+不純物領域１３からｎ+不純物領域１２に向かう方向に沿って、言い換えればｐ不純物領域３からｎ+不純物領域１２に向かう方向に沿って、互いに離れて順に配置されている。そして、第２フィールドプレート２０ａ〜２０ｄは、それぞれ第１フィールドプレート１５ａ〜１５ｅ間の間隙の上方に配置されている。つまり、第１フィールドプレート１５ａ〜１５ｅにおける任意の互いに隣り合う２つの第１フィールドプレート間の間隙の上方には、第２フィールドプレート２０ａ〜２０ｄのいずれか一つが配置されている。そして、各第２フィールドプレート２０ａ〜２０ｄは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように形成されている。
第２フィールドプレート２０ａ〜２０ｄのうち第２フィールドプレート２０ｂ〜２０ｄは平面視上でｎ+不純物領域１２を完全に取り囲んでいる。そして、残りのフィールドプレート２０ａは、後述する配線３０の下方において切断箇所２９を有しており、当該切断箇所２９以外において平面視上でｎ+不純物領域１２をほぼ取り囲んでいる。
ゲート電極１５ａと第２フィールドプレート２０ａとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ２２ａで電気的に接続されており、第１フィールドプレート１５ｅと第２フィールドプレート２０ｄとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ２２ｄで電気的に接続されている。また、第１フィールドプレート５５ａと第２フィールドプレート６０ａとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ６２ａで電気的に接続されており、第１フィールドプレート５５ｅと第２フィールドプレート６０ｄとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ６２ｄで電気的に接続されている。
コンタクトプラグ２２ａ，２２ｄは、それぞれ第２フィールドプレート２０ａ，２０ｄに沿って延在しており、配線３０の下方では存在しない。従って、コンタクトプラグ２２ａ，２２ｄは第２フィールドプレート２０ａと同様にｎ+不純物領域１２をほぼ取り囲むことになる。また、コンタクトプラグ６２ａ，６２ｄは、それぞれ第２フィールドプレート６０ａ，６０ｄに沿って延在しており、配線３０の下方では存在しない。従って、コンタクトプラグ６２ａ，６２ｄは第２フィールドプレート６０ａと同様に高電位ロジック回路１０１をほぼ取り囲むことになる。
なお、第１フィールドプレート１５ｂ〜１５ｄ，５５ｂ〜５５ｄ及び第２フィールドプレート２０ｂ，２０ｃ，６０ｂ，６０ｃは、周囲から絶縁されたフローティング電極である。また、第１フィールドプレート１５ｅ及び第２フィールドプレート２０ｄは互いに接続されているという状況以外には周囲から絶縁されており、フローティング電極である。同様に、第１フィールドプレート５５ａ及び第２フィールドプレート６０ａ、あるいは第１フィールドプレート５５ｅ及び第２フィールドプレート６０ｄ、互いに接続されているという状況以外には周囲から絶縁されており、フローティング電極である。
絶縁膜２１上には、ソース電極１８、電極１９及び第２フィールドプレート２０ａ〜２０ｄ，６０ａ〜６０ｄを覆って絶縁膜２３が形成されている。そして、ＭＯＳトランジスタ１０２のドレイン電極２４が、絶縁膜２３内にそれを貫通して電極１９に接触するように設けられている。このようにして、ｎ+不純物領域１２とＭＯＳトランジスタ１０２のドレイン電極２４とが電気的に接続される。
絶縁膜２３上には、ドレイン電極２４と高電位ロジック回路１０１とを電気的に接続する配線３０が形成されており、これにより図１に示されるようにＭＯＳトランジスタ１０２のドレインと高電位ロジック回路１０１とが接続される。ドレイン電極２４から出発した配線３０は、第１フィールドプレート１５ａ〜１５ｅ及び第２フィールドプレート２０ｂ〜２０ｄの上方を通り、そしてｎＭＯＳ領域２０２と高電位島領域２０１との境界にあるｐ不純物領域３の上方を通り、第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ｂ〜６０ｄの上方を通って高電位ロジック回路１０１に到達している。
第２フィールドプレート２０ａ〜２０ｄのうち、ゲート電極１５ａに最も近い第２フィールドプレート２０ａは、図２に示されるように、配線３０の下方において切断箇所２９を有している。そして、電極１６がｎ+不純物領域１２を取り囲むように形成されていることから、本実施の形態１では、第１フィールドプレート１５ａ〜１５ｅ間の間隙のうち当該切断箇所２９の下方に位置する間隙、つまり配線３０の下方におけるゲート電極１５ａと第１フィールドプレート１５ｂとの間の間隙には電極１６が形成されている。
また、第２フィールドプレート６０ａ〜６０ｄのうち、ｐ不純物領域３に最も近い第２フィールドプレート６０ａは、図２に示されるように、配線３０の下方において切断箇所６９ａを有している。そして、電極５６が高電位ロジック回路１０１を取り囲むように形成されていることから、本実施の形態１では、第１フィールドプレート５５ａ〜５５ｅ間の間隙のうち当該切断箇所６９ａの下方に位置する間隙、つまり配線３０の下方における第１フィールドプレート５５ａ，５５ｂ間の間隙には電極５６が形成されている。
絶縁膜２３上には、ゲート電極１５ａと電気的に接続された第２フィールドプレート２０ａと低電位ロジック回路１００とを電気的に接続する配線３１も設けられている。配線３１と第２フィールドプレート２０ａとは、絶縁膜２３を貫通する図示しないコンタクトプラグで電気的に接続されている。これにより、低電位ロジック回路１００からの信号がＭＯＳトランジスタ１０２のゲート電極１５ａに入力される。また絶縁膜２３上には、高電位島領域２０１内のｎ-半導体層２に形成された、抵抗１０３として機能するｐ+不純物領域（図示せず）と、配線３０とを電気的に接続する図示しない配線も設けられており、当該配線は、絶縁膜２１，２３を貫通する、抵抗１０３として機能するｐ+不純物領域と接触して設けられた電極（図示せず）と接続される。
なお、ゲート電極１５ａ、第１フィールドプレート１５ｂ〜１５ｅ，５５ａ〜５５ｅ及び電極１６，５６は例えばポリシリコンから成り、第２フィールドプレート２０ａ〜２０ｄ，６０ａ〜６０ｄ及び配線３０，３１は例えばアルミニウムから成る。
以上のような構造を成す本実施の形態１に係る半導体装置においては、抵抗１０３として機能するｐ+不純物領域の端部に電位ＶＨが印加されると、配線３０には、当該ｐ+不純物領域を介して数百Ｖもの電位ＶＨが印加される。そして、ソース電極１８に接地電位が印加され、低電位ロジック回路１００から数十ＶのＨｉｇｈレベルの信号が出力されると、配線３１、第２フィールドプレート２０ａ及びコンタクトプラグ２２ａを介して当該信号がゲート電極１５ａに与えられる。これより、ＭＯＳトランジスタ１０２がオン状態となり、抵抗１０３として機能するｐ+不純物領域に電流が流れて、当該ｐ+不純物領域で電圧降下を生じる。この結果、配線３０及びドレイン電極２４の電位も変化して、低電位ロジック回路１００から出力された低電位の信号が高電位にレベルシフトして高電位ロジック回路１０１に入力される。
なお、オン状態のＭＯＳトランジスタ１０２では、ドレイン電極２４から、電極１９、ｎ+不純物領域１２、ｎ-半導体層２、ｐ+不純物領域１３、及びソース領域１４を順に通って、ソース電極１８に電流が流れる。また、ＭＯＳトランジスタ１０２においては、ｐ+不純物領域１３とｎ+不純物領域１２との間のｎ-半導体層２が抵抗として機能するため、ドレイン電極２４の電位は電位ＶＨから数十Ｖまでしか減少しない。
また、本実施の形態１に係る半導体装置では、ｐ不純物領域３及びｐ-半導体基板１には接地電位が印加され、高電位島領域２０１におけるｎ-半導体層２、ｎ+埋め込み不純物領域５１及びｎ+不純物領域５２には電位ＶＨが印加される。これにより、高電位島領域２０１におけるｎ-半導体層２と、それを取り囲むｐ不純物領域３とで構成されるｐｎ接合には数百Ｖもの逆電圧が印加され、ＲＥＳＵＲＦ効果によって、高電位島領域２０１におけるｎ-半導体層２の周端部に空乏層が形成される。具体的には、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２にはその上面まで空乏層が形成される。この結果、高電位ロジック回路１０１が空乏層で取り囲まれるようになり、高耐圧の高電位ロジック回路１０１が得られる。
また、上述のようにドレイン電極２４には電位ＶＨが印加されることから、ｎ+不純物領域１２にも電位ＶＨが印加され、その結果、ｎＭＯＳ領域２０２におけるｎ-半導体層２に電位ＶＨが印加される。これにより、ｎＭＯＳ領域２０２におけるｎ-半導体層２と、それを取り囲むｐ不純物領域３とで構成されるｐｎ接合に数百Ｖもの逆電圧が印加されて、ＲＥＳＵＲＦ効果によって、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２にその上面まで空乏層が形成される。この結果、ｎＭＯＳ領域２０２におけるｎ-半導体層２のほぼ全域に空乏層が形成され、高耐圧のＭＯＳトランジスタ１０２を得ることができる。なお、図２において斜線で示されるＲＥＳＵＲＦ分離領域３００，３０１は、高電位島領域２０１及びｎＭＯＳ領域２０２において空乏層が形成される領域の概略をそれぞれ示している。
本実施の形態１に係る半導体装置で、上述のように配線３０に高電位が印加される。従って、本実施の形態１とは異なり第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ａ〜６０ｄが存在しないと、配線３０の電位によって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２において空乏層の伸びが抑制され、ｐ不純物領域３付近のｎ-半導体層２の上面で電界集中を生じる恐れがある。
しかしながら、本実施の形態１では、第２フィールドプレート６０ａ〜６０ｄと、その下方に位置する第１フィールドプレート５５ａ〜５５ｅとが静電結合することにより、配線３０の電位に基づくｎ-半導体層２の上面での電界集中を緩和することができる。つまり、第２フィールドプレート６０ａ〜６０ｄのそれぞれと、第１フィールドプレート５５ａ〜５５ｅのうちその下方に位置する互いに隣り合う２つの第１フィールドプレートとが静電結合することにより、高電位島領域２０１内のｎ-半導体層２の上面での電界集中を緩和することができる。
同様に、本実施の形態１では、第２フィールドプレート２０ａ〜２０ｄと、その下方に位置する第１フィールドプレート１５ａ〜１５ｅとが静電結合することにより、配線３０の電位に基づくｎＭＯＳ領域２０２内のｎ-半導体層２の上面での電界集中を緩和することができる。
また、本実施の形態１では、ｐ不純物領域３及びｎ+不純物領域５２には、それぞれ接地電位及び電位ＶＨが印加されるため、ｐ不純物領域３に最も近い第１フィールドプレート５５ａ及びそれに電気的に接続された第２フィールドプレート６０ａの電位は、ｐ不純物領域３の電位の影響を受けて接地電位に近い値となる。また、ｎ+不純物領域５２に最も近い第１フィールドプレート５５ｄ及びそれに電気的に接続された第２フィールドプレート６０ｄの電位は、ｎ+不純物領域５２の電位の影響を受けて電位ＶＨに近い値となる。従って、第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ａ〜６０ｄの電位は、それらの間の静電結合により、ｐ不純物領域３からｎ+不純物領域５２に近づくにつれて、接地電位付近の低電位から数百Ｖもの高電位まで変化する。
また、本実施の形態１では、ｎ+不純物領域１２には電位ＶＨが印加されるため、当該ｎ+不純物領域１２に最も近い第１フィールドプレート１５ｅ及びそれに電気的に接続された第２フィールドプレート２０ｄは、ｎ+不純物領域１２の電位の影響を受けて電位ＶＨに近い値となる。また、ゲート電極１５ａには数十Ｖの低電位が印加されるため、それに電気的に接続された第２フィールドプレート２０ａの電位も数十Ｖの低電位となる。従って、第１フィールドプレート１５ａ〜１５ｅ及び第２フィールドプレート２０ａ〜２０ｄの電位は、それらの間の静電結合により、ｐ不純物領域３からｎ+不純物領域１２に近づくにつれて、数十Ｖの低電位から数百Ｖもの高電位まで変化する。
なお、第２フィールドプレート２０ａが本実施の形態１とは異なりゲート電極１５ａと電気的に接続されていない場合であっても、それらの間の静電結合により、第２フィールドプレート２０ａの電位は低電位となる。同様に、第２フィールドプレート２０ｄが第１フィールドプレート１５ｅと電気的に接続されていない場合であっても、第２フィールドプレート２０ｄの電位は高電位となる。また、第２フィールドプレート６０ａが第１フィールドプレート５５ａと電気的に接続されていない場合であっても、第２フィールドプレート２０ａの電位は低電位となり、第２フィールドプレート６０ｄが第１フィールドプレート５５ｅと電気的に接続されていない場合であっても、第２フィールドプレート６０ｄの電位は高電位となる。
このように、本実施の形態１では、第２フィールドプレート２０ａ，６０ａの電位が低電位となるため、数百Ｖもの高電位が印加される配線３０と第２フィールドプレート２０ａ，６０ａとの間に大きな電位差を生じる。従って、本実施の形態１とは異なり第２フィールドプレート２０ａ，６０ａが切断箇所２９，６９を有していない場合には、配線３０と第２フィールドプレート２０ａ，６０ａとに挟まれる絶縁膜２３が絶縁破壊することがある。本実施の形態１では、切断箇所２９，６９ａを設けることによって、配線３０の下方においてフィールドプレート２０ａ，６０ａを形成していない部分を設けているため、配線３０と、第２フィールドプレート２０ａ，６０ａとの間の電位差に起因する絶縁膜２３の絶縁破壊を防止することができる。
また、本実施の形態１に係る半導体装置では、上述のように絶縁膜２３の絶縁破壊を防止するために設けた第２フィールドプレート２０ａの切断箇所２９の下方においては、第１フィールドプレート１５ａ，１５ｂ間の間隙にそれらと離れて電極１６を設けている。これにより、当該電極１６を設けていない場合よりも、高電位が印加される配線３０の電位に基づくｎ-半導体層２上面付近での電界集中が緩和され、本実施の形態１に係る半導体装置の耐圧を向上することができる。
同様に、第２フィールドプレート６０ａの切断箇所６９ａの下方においては、第１フィールドプレート５５ａ，５５ｂ間の間隙にそれらと離れて電極５６を設けているため、当該電極５６を設けていない場合よりも、配線３０の電位に基づくｎ-半導体層２上面付近での電界集中が緩和され、本実施の形態１に係る半導体装置の耐圧を向上することができる。以下にこのことについて詳細に説明する。
図６，７は本実施の形態１に係る半導体装置での電位分布を示す図であって、図８，９は本実施の形態１に係る半導体装置において電極１６を設けなかった場合の電位分布を示す図である。図６，８は第２フィールドプレート２０ａが切断されている部分での電位分布を示しており、図７，９は第２フィールドプレート２０ａが切断されていない部分での電位分布を示している。
図８に示されるように、電極１６を設けなかった場合には、配線３０の下方において第２フィールドプレート２０ａを切断しているため、ゲート電極１５ａと第１フィールドプレート１５ｂとの間のｎ-半導体層２の上面付近の電位分布が配線３０の電位の影響を受け、ゲート電極１５ａの第１フィールドプレート１５ｂ側の端部付近において等電位線９０が密集する。従って、図８に示されるように、ゲート電極１５ａの第１フィールドプレート１５ｂ側の端部近くのｎ-半導体層２の上面付近には電界集中部分９５ａが形成される。これにより、半導体装置の耐圧が低下する。
一方、図６に示されるように、電極１６を設けた場合には、電極１６の静電遮蔽効果により、配線３０の電位がｎ-半導体層２上面付近の電位分布に与える影響を低減でき、ｎ-半導体層２の上面付記での空乏層の伸びを促進することができる。更に電極１６が、ゲート電極１５ａ、第１フィールドプレート１５ｂ及びｎ-半導体層２上面と静電結合することから、ゲート電極１５ａと電極１６との間、及び電極１６と第１フィールドプレート１５ｂとの間に等電位面を形成することができる。従って、ゲート電極１５ａと第１フィールドプレート１５ｂとの間での等電位線９０が疎となる。そのため、ゲート電極１５ａと第１フィールドプレート１５ｂとの間のｎ-半導体層２の上面付近での電界集中を緩和でき、第１フィールドプレート２０ａに切断箇所２９を設けたことによる半導体装置の耐圧低下を抑制することができる。その結果、所望の耐圧を有する半導体装置を容易に実現することができる。
また上述のように、電極１６が、ゲート電極１５ａ、第１フィールドプレート１５ｂ及びｎ-半導体層２上面と静電結合するため、当該電極１６の電位は、ゲート電極１５ａの電位と第１フィールドプレート１５ｂの電位との中間電位にバイアスされる。従って、図７と図９とを比較して理解できるように、第２フィールドプレート２０ａが切断されていない部分では、電極１６を設けたとしても電位分布が歪むことなく電界集中は生じない。
なお、高電位島領域２０１におけるｎ-半導体層２においても、電極５６を形成することによって、同様の理由から電極５６を設けない場合よりも電界集中を緩和でき、半導体装置の耐圧低下を抑制することができる。
また、図１０に示されるように、電極１６を形成せずに、第１フィールドプレート１５ｂ側のゲート電極１５ａの端部を、第１フィールドプレート１５ｂ側に延長した場合には、その延長部分による静電遮蔽効果によって配線３０の電位に基づく電界集中を緩和することができるように思える。しかしながら、このような場合であっても、図１０に示されるように、ゲート電極１５ａの第１フィールドプレート１５ｂ側の端部付近において等電位線９０が密集し、ｎ-半導体層２の上面付近には電界集中部分９５ｂが形成される。本実施の形態１では、ゲート電極１５ａと第１フィールドプレート１５ｂとの間にそれらと離れて電極１６を設けているため、上述のように、ゲート電極１５ａと電極１６との間、及び電極１６と第１フィールドプレート１５ｂとの間に等電位面を形成することができることから、この場合とは異なり電界集中を緩和できる。
図１１は、電極１６を形成した場合と、電極１６を形成しなかった場合と、ゲート電極１５ａの端部を延長した場合の半導体装置における絶縁耐圧の実測値を示す図である。図中の丸印は電極１６を設けた場合、つまり本実施の形態１に係る半導体装置の耐圧を示しており、ひし形印は電極１６を設けなかった場合の耐圧を示している。そして、図中の四角印はゲート電極１５ａの第１フィールドプレート２０ｂ側の端部を当該第１フィールドプレート１５ｂ側に伸ばした場合の耐圧を示している。なお、横軸に示されるフィールドプレートの長さＬは、図１０に示される長さＬを意味している。また、四角印で示される、ゲート電極１５ａの第１フィールドプレート２０ｂ側の端部を延長した場合の耐圧結果は配線３０を設けなかった場合の値である。
図１１に示されるように、実測値からも、電極１６を設けることによって耐圧が向上していることが理解できる。また、ゲート電極１５ａの第１フィールドプレート２０ｂ側の端部を、第１フィールドプレート２０ｂに近づけるにつれて耐圧が低下していることが理解できる。
実施の形態２．
図１２は本発明の実施の形態２に係る半導体装置の構造を模式的に示す平面図であって、図１３〜１５は図１２中の矢視Ｄ−Ｄ〜Ｆ−Ｆにおける断面図をそれぞれ示している。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、電極１６をＭＯＳトランジスタ１０２のゲート電極１５ａに電気的に接続したものである。
なお図１２では、第２フィールドプレート２０ａの切断箇所２９付近を拡大して示しており、図面の煩雑さを避けるために、図１３〜１５での絶縁膜２１，２３の記載を省略している。また図１２では、平面視上において表れないものについては破線で示している。
図１２〜１５に示されるように、電極１６は、絶縁膜２１内にそれを貫通するように設けられた複数のコンタクトプラグ２６によって第２フィールドプレート２０ａと電気的に接続されている。そして、第２フィールドプレート２０ａは、コンタクトプラグ２２ａによってゲート電極１５ａと電気的に接続されている。従って、電極１６は、ゲート電極１５ａと電気的に接続されるようになる。
複数のコンタクトプラグ２６は、互いに離れて配置されており、第２フィールドプレート２０ａに沿って延在している。そして、コンタクトプラグ２６は、配線３０の下方では配置されていない。従って、コンタクトプラグ２６は、第２フィールドプレート２０ａと同様にｎ+不純物領域１２をほぼ取り囲むように配置されている。その他の構造については実施の形態１と同様であるためその説明は省略する。
このように、本実施の形態２に係る半導体装置では、電極１６がゲート電極１５ａと電気的に接続されている。そして、通常ゲート電極１５ａには接地電位あるいは数十Ｖの低電位が印加されることから、当該電極１６の電位は安定するようになる。
上述の実施の形態１に係る電極１６は、周囲から絶縁されたフローティング電極であるため、その電位が安定せずに、半導体装置の動作状態によってはｎ-半導体層２の上面付近に電界集中を引き起こすことがあった。
しかしながら、本実施の形態２に係る半導体装置では、電極１６の電位が安定するため、半導体装置の動作状態に基づく電界集中の発生を抑制することができる。
なお、図１３中の等電位線９０が示すように、電極１６をゲート電極１５ａに電気的に接続することによって、第２フィールドプレート２０ａが切断されている部分での電位分布は実施の形態１から変化する。しかしながら、電極１６はゲート電極１５ａ及び第１フィールドプレート１５ｂと離れて配置されていることから、ゲート電極１５ａと電極１６との間、及び電極１６と第１フィールドプレート１５ｂとの間に等電位面を形成することができるため、電極１６が無い従来の半導体装置よりも、第２フィールドプレート２０ａが切断されている部分での電界集中を緩和できる。
同様に、第２フィールドプレート２０ａが形成されている部分では、図１４，１５中の等電位線９０が示すように、電極１６をゲート電極１５ａに電気的に接続することによって電位分布が実施の形態１から変化する。しかしながら、第２フィールドプレート２０ａと電極１６とを接続するコンタクトプラグ２６は互いに離れて設けられていることから、コンタクトプラグ２６間に等電位面を形成することができるため、電極１６をゲート電極１５ａに電気的に接続したとしても、第２フィールドプレート２０ａが形成されている部分での電界集中は発生しない。
実施の形態３．
図１６は本発明の実施の形態３に係る半導体装置の構成を示すブロック図である。上述の実施の形態１に係る半導体装置は、低電位の信号を高電位にシフトするレベルシフト回路を備えていたが、本実施の形態３に係る半導体装置は、高電位の信号を低電位にシフトするレベルシフト回路を備えている。
本実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置と同様にＲＥＳＵＲＦ効果を利用して高耐圧を実現しているＨＶＩＣであって、図１６に示されるように、上述の低電位ロジック回路１００及び高電位ロジック回路１０１と、ｐチャネル形のＭＯＳトランジスタ１０５と、抵抗１０６とを備えている。
ＭＯＳトランジスタ１０５と抵抗１０６とは、高電位ロジック回路１０１から出力される高電位の信号を低電位にレベルシフトして低電位ロジック回路１００に入力する。ＭＯＳトランジスタ１０５のゲートは高電位ロジック回路１０１に接続されており、そのソースには電位ＶＨが印加される。また、ＭＯＳトランジスタ１０５のドレインには低電位ロジック回路１００及び抵抗１０６の一端が接続されており、当該抵抗１０６の他端には接地電位が印加される。
以上のような構成を成す本実施の形態３に係る半導体装置では、高電位ロジック回路１０１がＨｉｇｈレベル信号を出力している場合には、ＭＯＳトランジスタ１０５はオフ状態となり、低電位ロジック回路１００には接地電位のＬｏｗレベル信号が入力される。そして、高電位ロジック回路１０１からパルス状のＬｏｗレベル信号が出力されると、ＭＯＳトランジスタ１０５がオン状態となり抵抗１０６に電流が流れる。そうすると、抵抗１０６の両端に電位差が発生し、低電位ロジック回路１００に入力される信号のレベルが変化する。これにより、高電位ロジック回路１０１から出力される高電位のパルス信号が、それとは極性が異なる低電位のパルス信号に変換されて低電位ロジック回路１００に入力される。従って、低電位ロジック回路１００は、高電位ロジック回路１０１から出力される信号に基づいて動作することができる。
次に、本実施の形態３に係る半導体装置の構造について説明する。図１７は本実施の形態３に係る半導体装置の構造を模式的に示す平面図であって、図１８〜２０は図１７中の矢視Ｇ−Ｇ〜Ｉ−Ｉにおける断面図をそれぞれ示している。なお、図１７では図面の煩雑さを避けるために、図１８〜２０での絶縁膜２３の記載を省略し、更に絶縁膜２１上に形成されているもののうちフィールドプレート１２０ａ，６０ｄのみを記載している。
図１７〜２０に示されるように、本実施の形態３に係る半導体装置では、実施の形態１に係る半導体装置と同様に、ｐ-半導体基板１上にｎ-半導体層２が形成されている。ｎ-半導体層２には、その上面からｐ-半導体基板１との界面にかけてｐ不純物領域３が形成されている。ｐ不純物領域３は、実施の形態１と同様に、ｎ-半導体層２の一部を取り囲むように形成されており、ｎ-半導体層２内に高電位ロジック回路１０１が配置される高電位島領域２０１を区分している。
高電位島領域２０１内のｎ-半導体層２とｐ-半導体基板１との界面にはｎ+埋め込み不純物領域５１が選択的に形成されている。本実施の形態３に係るｎ+埋め込み不純物領域５１は、高電位島領域２０１内のｎ-半導体層２の周端部とｐ-半導体基板１との界面には形成されておらず、更に、図１９に示されるように、高電位島領域２０１内のｎ-半導体層２とｐ-半導体基板１との界面の一部１８０を取り囲むように形成されている。そして、ｎ+埋め込み不純物領域５１の上方ではｎ-半導体層２に高電位ロジック回路１０１が形成されている。
高電位島領域２０１内のｎ-半導体層２の上面内にはｎ+不純物領域５２が形成されている。本実施の形態３に係るｎ+不純物領域５２は、ｎ+埋め込み不純物領域５１の上方において、高電位ロジック回路１０１が形成されている部分を避けて形成されており、高電位ロジック回路１０１を平面視上で取り囲んでいる。従って、ｎ+不純物領域５２は、ｐ不純物領域３と高電位ロジック回路１０１との間のｎ-半導体層２に部分的に形成されている。
また、ｎ+不純物領域５２は、ｎ+埋め込み不純物領域５１で取り囲まれた上記界面の一部１８０を平面視上で取り囲むように形成されており、これによって、高電位島領域２０１内のｎ-半導体層２にＭＯＳトランジスタ１０５が形成されるｐＭＯＳ領域２０５を区分している。
図１８，２０に示されるように、ｎ+不純物領域５２とｐ不純物領域３との間のｎ-半導体層２の上面上には分離絶縁膜１７が形成されており、当該分離絶縁膜１７上には第１フィールドプレート５５ａ〜５５ｅが形成されている。なお、第１フィールドプレート５５ａ〜５５ｅの構造については実施の形態１と同様であるため、その説明は省略する。
第１フィールドプレート５５ａ〜５５ｅのうちｎ+不純物領域５２に最も近い第１フィールドプレート５５ｅと、その隣りに位置する第１フィールドプレート５５ｄとの間の間隙には電極１５６が配置されている。電極１５６は、分離絶縁膜１７上に第１フィールドプレート５５ｄ，５５ｅと離れて設けられており、平面視上で高電位ロジック回路１０１を取り囲んでいる。
電極１５６はフィールドプレートとして機能し、第１フィールドプレート５５ａ〜５５ｅ及び電極１５６は相互に静電結合するとともに、ｎ-半導体層２上面とも静電結合することによりｎ-半導体層２の上面での電界集中を緩和する機能を有する。
図１９に示されるように、ｐＭＯＳ領域２０５内のｎ-半導体層２の上面から、ｎ+埋め込み不純物領域５１に取り囲まれてた上記界面の一部１８０の中央部にかけて、ｎ-半導体層２内部にｐ不純物領域１３３が形成されている。ｐ不純物領域１３３とｎ+不純物領域５２との間のｎ-半導体層２の上面内には、ＭＯＳトランジスタ１０５のドレイン電極１２４と電気的に接続されたｐ+不純物領域１１２がｐ不純物領域１３３と離れて形成されている。そして、ｐ+不純物領域１１２は平面視上でｐ不純物領域１３３を取り囲むように形成されている。
ｐ+不純物領域１１２とｎ+不純物領域５２との間のｎ-半導体層２の上面内には、ｐ不純物領域１１２と接続されてｐ-不純物領域１１３が形成されており、当該ｐ-不純物領域１１３は平面視上でｐ不純物領域１３３を取り囲んでいる。そして、ｎ+埋め込み不純物領域５１の上方であって、ｐ-不純物領域１１３とｎ+不純物領域５２との間のｎ-半導体層２の上面内には、ｐ-不純物領域１１３と所定距離を成してＭＯＳトランジスタ１０５のソース領域１１４が形成されている。ソース領域１１４はｎ+不純物領域５２と接続されており、ｐ不純物領域１３３を平面視上で取り囲んでいる。なお、ソース領域１１４はｐ+不純物領域である。
ドレイン電極１２４と電気的に接続されたｐ+不純物領域１１２とソース領域１１４との間のｎ-半導体層２の上面上には分離絶縁膜１７が形成されている。具体的には、ｎ-半導体層２の上面内に形成されたｐ-不純物領域１１３の上面上に分離絶縁膜１７が形成されている。この分離絶縁膜１７上には、ＭＯＳトランジスタ１０５のゲート電極１１５ａと第１フィールドプレート１１５ｂ〜１１５ｄとが形成されている。
ゲート電極１１５ａと第１フィールドプレート１１５ｂ〜１１５ｅは、ｎ+不純物領域５２からｐ+不純物領域１１２に向かう方向に沿って互いに離れて順に配置されており、平面視上でｐ不純物領域１３３を取り囲むように形成されている。
ゲート電極１１５ａは、分離絶縁膜１７からソース領域１１４の方へも延びており、ソース領域１１４とｐ-不純物領域１１３とで挟まれたｎ-半導体層２の上面を接触することなく覆っている。なお、ゲート電極１１５ａが覆っている、ソース領域１１４とｐ-不純物領域１１３とで挟まれたｎ-半導体層２の上面上にはゲート絶縁膜が存在するが、図面においては当該ゲート絶縁膜を絶縁膜２１に含めて記載している。
ゲート電極１１５ａ及び第１フィールドプレート１１５ｂ〜１１５ｅのうち、ｎ+不純物領域５２に最も近いゲート電極１１５ａと、その隣りに位置する第１フィールドプレート１５ｂとの間の間隙には電極１１６が配置されている。電極１１６は、分離絶縁膜１７上にゲート電極１１５ａ及び第１フィールドプレート１１５ｂと離れて設けられており、平面視上でｐ不純物領域１３３を取り囲んでいる。
ゲート電極１１５ａ及び電極１１６はフィールドプレートして機能し、ゲート電極１１５ａ、第１フィールドプレート１１５ｂ〜１１５ｅ及び電極１１６は相互に静電結合するとともに、ｎ-半導体層２上面と静電結合することにより、ドレイン電極１２４に電気的に接続されたｐ+不純物領域１１２とソース領域１１４との間の電位差に基づくｎ-半導体層２の上面での電界集中を緩和する機能を果たす。なお、ゲート電極１１５ａはフィールドプレートしても機能することから、以後当該ゲート電極１１５ａを「第１フィールドプレート１１５ａ」と呼ぶことがある。
高電位島領域２０１以外におけるｎ-半導体層２には、低電位ロジック回路１００と、抵抗１０６として機能するｐ+不純物領域（図示せず）とが形成されており、この低電位ロジック回路１００等が形成されているｎ-半導体層２と、高電位島領域２０１におけるｎ-半導体層２とはｐ不純物領域３で区分されている。
ｎ-半導体層２及び分離絶縁膜１７上には、第１フィールドプレート５５ａ〜５５ｅ，１１５ａ〜１１５ｅ及び電極１１６，１５６を覆って絶縁膜２１が形成されている。そして、電極１１９とＭＯＳトランジスタ１０５のソース電極１１８とが絶縁膜２１内にそれを貫通して設けられており、ソース電極１１８はｎ+不純物領域５２及びソース領域１１４に接触し、電極１１９はｐ+不純物領域１１２と接触している。ソース電極１１８及び電極１１９は平面視上でｐ不純物領域１３３を取り囲むように形成されている。
絶縁膜２１上には、第２フィールドプレート６０ａ〜６０ｄ，１２０ａ〜１２０ｄが形成されている。第２フィールドプレート６０ａ〜６０ｄは、第１フィールドプレート５５ａ〜５５ｅの上方に設けられており、ｐ不純物領域３からｎ+不純物領域５２に向かう方向に沿って互いに離れて順に配置されている。そして、第２フィールドプレート６０ａ〜６０ｄは、実施の形態１と同様に、それぞれ第１フィールドプレート５５ａ〜５５ｅ間の間隙の上方に配置されている。そして、各第２フィールドプレート６０ａ〜６０ｄは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように形成されている。
第２フィールドプレート６０ａ〜６０ｄのうち第２フィールドプレート６０ａ〜６０ｃは平面視上で高電位ロジック回路１０１を完全に取り囲んでいる。そして、残りの第２フィールドプレート６０ｄは、図１７に示されるように、配線３０の下方において切断箇所６９ｄを有しており、当該切断箇所６９ｄ以外において平面視上で高電位ロジック回路１０１をほぼ取り囲んでいる。
第２フィールドプレート１２０ａ〜１２０ｄは、フィールドプレート１１５ａ〜１１５ｅの上方に設けられており、ｎ+不純物領域５２からｐ+不純物領域１１２に向かう方向に沿って互いに離れて順に配置されている。そして、第２フィールドプレート１２０ａ〜１２０ｄは、それぞれ第１フィールドプレート１１５ａ〜１１５ｅ間の間隙の上方に配置されている。つまり、第１フィールドプレート１１５ａ〜１１５ｅにおける任意の互いに隣り合う２つの第１フィールドプレート間の間隙の上方には、第２フィールドプレート１２０ａ〜１２０ｄのいずれか一つが配置されている。そして、各第２フィールドプレート１２０ａ〜１２０ｄは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように形成されている。
第２フィールドプレート１２０ａ〜１２０ｄのうち第２フィールドプレート１２０ｂ〜１２０ｄは平面視上でｐ不純物領域１３３を完全に取り囲んでいる。そして、残りの第２フィールドプレート１２０ａは、図１７に示されるように、配線３０の下方において切断箇所１２９を有しており、当該切断箇所１２９以外において平面視上でｐ不純物領域１３３をほぼ取り囲んでいる。また、第１フィールドプレート１２０ｄは電極１１９と接続されている。
ゲート電極１１５ａと第２フィールドプレート１２０ａとは、絶縁膜２１内それを貫通して設けられたコンタクトプラグ１２２ａで電気的に接続されており、第１フィールドプレート１１５ｅと第２フィールドプレート１２０ｄとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ１２２ｄで電気的に接続されている。また、第１フィールドプレート５５ａと第２フィールドプレート６０ａとは、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ６２ａで電気的に接続されており、第１フィールドプレート５５ｅと第２フィールドプレート６０ｄとは、絶縁膜２１内それを貫通して設けられたコンタクトプラグ６２ｄで電気的に接続されている。
コンタクトプラグ１２２ａ，１２２ｄは、それぞれ第２フィールドプレート１２０ａ，１２０ｄに沿って延在しており、配線３０の下方では存在しない。従って、コンタクトプラグ１２２ａ，１２２ｄは第２フィールドプレート１２０ａと同様にｐ不純物領域１３３をほぼ取り囲むことになる。また、コンタクトプラグ６２ａ，６２ｄは、実施の形態１と同様に、それぞれ第２フィールドプレート６０ａ，６０ｄに沿って延在しており、配線３０の下方では存在しない。
なお、第１フィールドプレート５５ｂ〜５５ｄ，１１５ｂ〜１１５ｄ及び第２フィールドプレート６０ｂ，６０ｃ，１２０ｂ，１２０ｃは、周囲から絶縁されたフローティング電極である。また、第１フィールドプレート１５５ａ及び第２フィールドプレート１２０ａは互いに接続されているという状況以外には周囲から絶縁されており、フローティング電極である。また、第１フィールドプレート５５ａ及び第２フィールドプレート６０ａ、あるいは第１フィールドプレート５５ｅ及び第２フィールドプレート６０ｄは、実施の形態１と同様に、互いに接続されているという状況以外には周囲から絶縁されておりフローティング電極である。
絶縁膜２１上には、ソース電極１１８、電極１１９及び第２フィールドプレート６０ａ〜６０ｄ，１２０ａ〜１２０ｄを覆って絶縁膜２３が形成されている。そして、ＭＯＳトランジスタ１０５のドレイン電極１２４が、絶縁膜２３内にそれを貫通して電極１１９に接触するように設けられている。このようにして、ｐ+不純物領域１１２とＭＯＳトランジスタ１０５のドレイン電極１２４とが電気的に接続される。
絶縁膜２３上には、ドレイン電極１２４と低電位ロジック回路１００とを電気的に接続する配線１３０が形成されており、これにより図１６に示されるようにＭＯＳトランジスタ１０５のドレインと低電位ロジック回路１００とが接続される。ドレイン電極１２４から出発した配線１３０は、第１フィールドプレート１１５ａ〜１１５ｅ及び第２フィールドプレート１２０ｂ〜１２０ｄの上方を通り、そして第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ａ〜６０ｃの上方を通り、高電位島領域２０１を区分するｐ不純物領域３の上方を通って低電位ロジック回路１００に達している。
絶縁膜２３上には、第２フィールドプレート１２０ａと高電位ロジック回路１０１とを電気的に接続する配線１３１も設けられている。配線１３１と第２フィールドプレート１２０ａとは、絶縁膜２３を貫通する図示しないコンタクトプラグで電気的に接続されている。これにより、高電位ロジック回路１０１から信号が第２フィールドプレート１２０ａを介してＭＯＳトランジスタ１０５のゲート電極１１５ａに与えられる。また絶縁膜２３上には、抵抗１０６として機能するｐ+不純物領域と、配線１３０とを電気的に接続する図示しない配線も設けられており、当該配線は、絶縁膜２１，２３を貫通する、抵抗１０６として機能するｐ+不純物領域と接触して設けられた電極と接続される。
なお、ゲート電極１１５ａ、第１フィールドプレート１１５ｂ〜１１５ｅ及び電極１１６，１５６は例えばポリシリコンから成り、第２フィールドプレート１２０ａ〜１２０ｄ及び配線１３０，１３１は例えばアルミニウムから成る。
以上のような構造を成す本実施の形態３に係る半導体装置においては、ＭＯＳトランジスタ１０５のソース電極１１８に電位ＶＨが印加され、抵抗１０６として機能するｐ+不純物領域の端部に接地電位が印加される。従って、高電位ロジック回路１０１から数百ＶのＨｉｇｈレベル信号が出力されると、ＭＯＳトランジスタ１０５がオフ状態となり、抵抗１０６として機能するｐ+不純物領域には電流が流れないことから、配線１３０には接地電位が印加される。
そして、高電位ロジック回路１０１からパルス状のＬｏｗレベルの信号が出力されると、配線１３１、第２フィールドプレート１２０ａ及びコンタクトプラグ１２２ａを介して当該信号がゲート電極１１５ａに印加される。これにより、ＭＯＳトランジスタ１０５がオン状態となり、抵抗１０６として機能するｐ+不純物領域に電流が流れて、当該ｐ+不純物領域の低電位ロジック回路１００側の端部電位が数十Ｖまで上昇する。この結果、高電位ロジック回路１０１から出力された高電位の信号が低電位にレベルシフトして低電位ロジック回路１００に入力される。
なお、オン状態のＭＯＳトランジスタ１０５では、ソース電極１１８から、ソース領域１１４、ｎ-半導体層２、ｐ-不純物領域１１３、ｐ+不純物領域１１２、及び電極１１９を順に通って、ドレイン電極１２４に電流が流れる。また、ＭＯＳトランジスタ１０５においては、ｐ-不純物領域１１３が抵抗として機能するため、ドレイン電極１２４の電位は数十Ｖまでしか上昇しない。従って、配線１３０の電位は数十Ｖまでの低電位となる。
本実施の形態３に係る半導体装置では、ｐ不純物領域３，１３３、ｐ-不純物領域１１３及びｐ-半導体基板１には接地電位が印加され、高電位島領域２０１におけるｎ-半導体層２、ｎ+埋め込み不純物領域５１及びｎ+不純物領域５２には電位ＶＨが印加される。これにより、実施の形態１と同様に、ＲＥＳＵＲＦ効果によって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２にその上面まで空乏層が形成される。この結果、高電位ロジック回路１０１が空乏層で取り囲まれるようになり、高耐圧の高電位ロジック回路１０１が得られる。
また、上述のようにｐ不純物領域１３３及びｐ-不純物領域１１３には接地電位が印加され、ｎ-半導体層２には電位ＶＨが印加されることから、ＲＥＳＵＲＦ効果によって、ｐ不純物領域１３３とｎ+不純物領域５２との間のｎ-半導体層２及びｐ-不純物領域１１３にそれらの上面まで空乏層が形成される。従って、ｎ-半導体層２におけるＭＯＳトランジスタ１０５が形成されているｐＭＯＳ領域２０５の大部分に空乏層が形成される。その結果、高耐圧のＭＯＳトランジスタ１０５を得ることができる。なお、図１７において斜線で示されるＲＥＳＵＲＦ分離領域３００，３０２は本半導体装置において空乏層が形成される領域の概略を示している。
本実施の形態３に係る半導体装置で、上述のように配線１３０に低電位が印加される。従って、本実施の形態３とは異なり第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ａ〜６０ｄが存在しないと、配線１３０の電位によって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２において空乏層の伸びが促進され、ｎ+不純物領域５２付近のｎ-半導体層２の上面で電界集中を生じる恐れがある。
しかしながら、本実施の形態３では、第２フィールドプレート６０ａ〜６０ｄと、その下方に位置する第１フィールドプレート５５ａ〜５５ｅとが静電結合することにより、配線１３０の電位に基づくｎ-半導体層２の上面付近での電界集中を緩和することができる。
同様に、本実施の形態３では、第２フィールドプレート１２０ａ〜１２０ｄと、その下方に位置する第１フィールドプレート１１５ａ〜１１５ｅとが静電結合することにより、配線１３０の電位に基づくｎ-半導体層２の上面付近での電界集中を緩和することができる。
また、本実施の形態３では、ｐ不純物領域３及びｎ+不純物領域５２には、それぞれ接地電位及び電位ＶＨが印加されため、実施の形態１で説明したように、第１フィールドプレート５５ａ及び第２フィールドプレート６０ａの電位は接地電位に近い値となり、第１フィールドプレート５５ｄ及び第２フィールドプレート６０ｄの電位は電位ＶＨに近い値となる。従って、第１フィールドプレート５５ａ〜５５ｅ及び第２フィールドプレート６０ａ〜６０ｄの電位は、それらの間の静電結合により、ｐ不純物領域３からｎ不純物領域５２に近づくにつれて、接地電位付近の低電位から数百Ｖもの高電位まで変化する。
また、本実施の形態３では、ｐ+不純物領域１１２には数十Ｖまでの低電位が印加されるため、当該ｎ+不純物領域１１２と電気的に接続された第１フィールドプレート１１５ｅ及び第２フィールドプレート１２０ｄの電位は数十Ｖまでの低電位となる。また、ゲート電極１１５ａには数百Ｖもの高電位が印加されるため、それに電気的に接続された第２フィールドプレート１２０ａの電位も数百Ｖもの高電位となる。従って、第１フィールドプレート１１５ａ〜１１５ｅ及び第２フィールドプレート１２０ａ〜１２０ｄの電位は、それらの間の静電結合により、ｎ+不純物領域５２からｐ+不純物領域１１２に近づくにつれて、数百Ｖの高電位から数十Ｖの低電位まで変化する。
なお、第２フィールドプレート１２０ａが本実施の形態１と異なりゲート電極１１５ａと電気的に接続されていない場合であっても、それらの間の静電結合により、第２フィールドプレート１２０ａの電位は高電位となる。また、第２フィールドプレート１２０ｄが電極１１９と接続されていない場合であっても、ｐ+不純物領域１１２に最も近い第１フィールドプレート１１５ｄがｐ+不純物領域１１２の電位の影響を受けて低電位となり、第２フィールドプレート１２０ｄは当該第１フィールドプレート１１５ｄと静電結合することにより低電位となる。
このように、本実施の形態３では、第２フィールドプレート６０ｄ，１２０ａの電位が高電位となるため、数十Ｖまでの低電位が印加される配線１３０と第２フィールドプレート６０ｄ，１２０ａとの間に大きな電位差を生じる。従って、本実施の形態３とは異なり第２フィールドプレート６０ｄ，１２０ａが切断箇所６９ｄ，１２９を有していない場合には、配線１３０と第２フィールドプレート６０ｄ，１２０ａとに挟まれる絶縁膜２３が絶縁破壊することがある。本実施の形態３では、切断箇所６９ｄ，１２９を設けることによって、配線１３０の下方においてフィールドプレート６０ｄ，１２０ａを設けていないため、配線１３０と、第２フィールドプレート６０ｄ，１２０ａとの間の電位差に起因する絶縁膜２３の絶縁破壊を防止することができる。
また、本実施の形態３に係る半導体装置では、絶縁膜２３の絶縁破壊を防止するために設けた第２フィールドプレート１２０ａの切断箇所１２９の下方においては、第１フィールドプレート１１５ａ，１１５ｂ間の間隙にそれらと離れて電極１１６を設けている。これにより、当該電極１１６を設けていない場合よりも、低電位が印加される配線１３０の電位に基づくｎ-半導体層２上面付近での電界集中が緩和され、本実施の形態３に係る半導体装置の耐圧を向上することができる。
同様に、第２フィールドプレート６０ｄの切断箇所６９ｄの下方においては、第１フィールドプレート５５ｄ，５５ｅ間の間隙にそれらと離れて電極１５６を設けているため、当該電極１５６を設けていない場合よりも、配線１３０の電位に基づくｎ-半導体層２上面付近での電界集中が緩和され、本実施の形態３に係る半導体装置の耐圧を向上することができる。
図２１，２２は本実施の形態３に係る半導体装置での電位分布を示す図であって、図２３は本実施の形態３に係る半導体装置において電極１５６を設けなかった場合の電位分布を示す図である。図２１，２３は第２フィールドプレート６０ｄが切断されている部分での電位分布を示しており、図２２は第２フィールドプレート６０ｄが切断されていない部分での電位分布を示している。
図２３に示されるように、電極１５６を設けなかった場合には、配線１３０の下方において第２フィールドプレート６０ｄを切断しているため、第１フィールドプレート５５ｄ，５５ｅ間のｎ-半導体層２の上面付近の電位分布が配線１３０の電位の影響を受け、第１フィールドプレート５５ｅの第１フィールドプレート５５ｄ側の端部付近において等電位線９０が密集する。従って、図２３に示されるように、第１フィールドプレート５５ｅの第１フィールドプレート５５ｄ側の端部近くのｎ-半導体層２の上面付近には電界集中部分９５ｃが形成される。これにより、半導体装置の耐圧が低下する。
一方、図２１に示されるように、電極１５６を設けた場合には、電極１５６の静電遮蔽効果により、配線１３０の電位がｎ-半導体層２上面付近の電位分布に与える影響を低減でき、空乏層の伸びを抑制することができる。更に電極１５６が、第１フィールドプレート５５ｄ，ｅ及びｎ-半導体層２上面と静電結合することから、第１フィールドプレート５５ｄと電極１５６との間、及び電極１５６と第１フィールドプレート５５ｅとの間に等電位面を形成することができる。従って、第１フィールドプレート５５ｄ，５５ｅ間での等電位線９０が疎となる。そのため、第１フィールドプレート５５ｄ，５５ｅ間のｎ-半導体層２の上面付近での電界集中を緩和でき、第２フィールドプレート６０ｄに切断箇所６９ｄを設けたことによる半導体装置の耐圧低下を抑制することができる。その結果、所望の耐圧を有する半導体装置を容易に実現することができる。
また上述のように、電極１５６が、第１フィールドプレート５５ｄ，５５ｅ及びｎ-半導体層２上面と静電結合するため、当該電極１５６の電位は、第１フィールドプレート５５ｄの電位と第１フィールドプレート５５ｅの電位との中間電位にバイアスされる。従って、図２２に示されるように、第２フィールドプレート６０ｄが切断されていない部分では、電極１５６を設けたとしても電位分布が歪むことなく電界集中は生じない。
なお、ｐＭＯＳ領域２０５におけるｎ-半導体層２においても、電極１１６を形成することによって、同様の理由から電極１１６を設けない場合よりも電界集中を緩和でき、半導体装置の耐圧低下を抑制することができる。
本実施の形態３では、電極１１６として周囲から絶縁されたフローティング電極を採用したが、上述の実施の形態２と同様に、電極１１６をゲート電極１１５ａと電気的に接続しても良い。図２４は、この場合の本実施の形態３に係る半導体装置の断面図を示しており、電極１１６が配置されている部分を拡大して示している。
図２４に示されるように、電極１１６と第２フィールドプレート１２０ａとを、絶縁膜２１内にそれを貫通して設けられたコンタクトプラグ１２６で電気的に接続する。これにより、電極１１６とゲート電極１１５ａとが電気的に接続される。従って、電極１１６の電位が安定し、実施の形態２と同様に、半導体装置の動作状態に基づく電界集中の発生を抑制することができる。
なお、コンタクトプラグ１２６は複数設けられており、当該複数のコンタクトプラグ１２６は互いに離れて配置されている。そして、実施の形態２に係るコンタクトプラグ２６と同様に、複数のコンタクトプラグ１２６は、第２フィールドプレート１２０ａに沿って延在し、配線１３０の下方では配置されていない。
実施の形態４．
図２５は本発明の実施の形態４に係る半導体装置の構造を示す平面図である。また、図２６（ａ），２６（ｂ）は図２５中の矢視Ｊ−Ｊ〜Ｋ−Ｋにおける断面図をそれぞれ示しており、図２６（ａ）は配線３０が形成されていない部分の断面図であり、図２６（ｂ）は配線３０が形成されている部分の断面図である。本実施の形態４に係る半導体装置は、実施の形態１に係る半導体装置において、電極１６，５６を設けずに、第１フィールドプレート１５ｂ〜１５ｅ，５５ｂ〜５５ｅ及び第２フィールドプレート２０ｂ〜２０ｄ，６０ｂ〜６０ｄの形状を変形することによって高耐圧化を実現したものである。
なお図２５では、第２フィールドプレート６０ａの切断箇所６９ａ付近を拡大して示しており、図面の煩雑さを避けるために、図２６での絶縁膜２１，２３の記載を省略している。
図２５，２６に示されるように、本実施の形態４に係る第１フィールドプレート５５ｂ〜５５ｄでは、配線３０の下方に位置する部分をそれ以外に位置する部分よりも、プレート幅をほぼ一定に維持してｐ不純物領域３側にシフトさせている。従って、第１フィールドプレート５５ｂ〜５５ｄでは、配線３０の下方に位置する部分の両端部がそれ以外に位置する部分の両端部よりもｐ不純物領域３側にシフトしている。言い換えれば、第１フィールドプレート５５ｂ〜５５ｄでは、配線３０の下方に位置する部分の両端のそれぞれと、第１フィールドプレート５５ａの第１フィールドプレート５５ｂ側の一端との距離が、それ以外に位置する部分での当該距離よりも小さく設定されている。
本実施の形態４に係る第１フィールドプレート５５ｅでは、配線の下方に位置する部分のｐ不純物領域３側の端部が、それ以外に位置する部分の当該端部よりも、ｐ不純物領域３側にシフトしている。言い換えれば、第１フィールドプレート５５ｅでは、配線３０の下方に位置する部分のｐ不純物領域３側の一端と、第１フィールドプレート５５ａの第１フィールドプレート５５ｂ側の一端との距離が、それ以外に位置する部分での当該距離よりも小さく設定されている。
また、本実施の形態４に係る第２フィールドプレート６０ｂ，６０ｃでは、配線３０の下方に位置する部分をそれ以外に位置する部分よりも、プレート幅をほぼ一定に維持してｐ不純物領域３側にシフトさせている。従って、第２フィールドプレート６０ｂ，６０ｃでは、配線３０の下方に位置する部分の両端部がそれ以外に位置する部分の両端部よりもｐ不純物領域３側にシフトしている。言い換えれば、第２フィールドプレート６０ｂ，６０ｃでは、配線３０の下方に位置する部分の両端のそれぞれと、第１フィールドプレート５５ａの第１フィールドプレート５５ｂ側の一端との距離が、それ以外に位置する部分での当該距離よりも小さく設定されている。
本実施の形態４に係る第２フィールドプレート６０ｄでは、配線の下方に位置する部分のｐ不純物領域３側の端部が、それ以外に位置する部分の当該端部よりも、ｐ不純物領域３側にシフトしている。言い換えれば、第２フィールドプレート６０ｄでは、配線３０の下方に位置する部分のｐ不純物領域３側の一端と、第１フィールドプレート５５ａの第１フィールドプレート５５ｂ側の一端との距離が、それ以外に位置する部分での当該距離よりも小さく設定されている。
また、図２７に示されるように、本実施の形態４に係る第１フィールドプレート１５ｂ〜１５ｄでは、配線３０の下方に位置する部分をそれ以外に位置する部分よりも、プレート幅をほぼ一定に維持してゲート電極１５ａ側にシフトさせている。従って、第１フィールドプレート１５ｂ〜１５ｄでは、配線３０の下方に位置する部分の両端部がそれ以外に位置する部分の両端部よりもゲート電極１５ａ側にシフトしている。そして、本実施の形態４に係る第１フィールドプレート１５ｅでは、配線の下方に位置する部分のゲート電極１５ａ側の端部が、それ以外に位置する部分の当該端部よりも、ゲート電極１５ａ側にシフトしている。
また、本実施の形態４に係る第２フィールドプレート２０ｂ，２０ｃでは、配線３０の下方に位置する部分をそれ以外に位置する部分よりも、プレート幅をほぼ一定に維持してゲート電極１５ａ側にシフトさせている。従って、第２フィールドプレート２０ｂ，２０ｃでは、配線３０の下方に位置する部分の両端部がそれ以外に位置する部分の両端部よりもゲート電極１５ａ側にシフトしている。そして、本実施の形態４に係る第２フィールドプレート２０ｄでは、配線の下方に位置する部分のゲート電極１５ａ側の端部が、それ以外に位置する部分の当該端部よりも、ゲート電極１５ａ側にシフトしている。その他の構造については実施の形態１と同様であるためその説明は省略する。
なお図２７（ａ）は、図２中の矢視Ｂ−Ｂに相当する位置での断面図の約左半分の構造を示している。また、図２７（ｂ）は、位置に関しては図２中の矢視Ａ−Ａに相当する位置であって、断面を見る方向については矢視Ａ−Ａとは反対側から見た際の断面図のｎＭＯＳ領域２０２での断面構造を示している。
本実施の形態４では、配線３０の下方において、ゲート電極１５ａのｎ+不純物領域１２側の一端と第１フィールドプレート１５ｂ〜１５ｄ及び第２フィールドプレート２０ｂ，２０ｃの両端との間の距離と、それ以外における当該距離との差は相互に同一である。そして、これらの距離の差と、配線３０の下方における、ゲート電極１５ａのｎ+不純物領域５２側の一端と第１フィールドプレート１５ｅ及び第２フィールドプレート２０ｄのゲート電極１５ａ側の一端との間の距離とそれ以外における当該距離との差とは、相互に同じである。
また、配線３０の下方において、第１フィールドプレート５５ａのｎ+不純物領域５２側の一端と第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃの両端との間の距離と、それ以外における当該距離との差は相互に同一である。そして、これらの距離の差と、配線３０の下方における、第１フィールドプレート５５ａのｎ+不純物領域５２側の一端と第１フィールドプレート５５ｅ及び第２フィールドプレート５０ｄのｐ不純物領域３側の一端との間の距離とそれ以外における当該距離との差とは、相互に同じである。
このように、本実施の形態４では、第１フィールドプレート１５ｂ〜１５ｅ，５５ｂ〜５５ｅ及び第２フィールドプレート２０ｂ〜２０ｄ，６０ｂ〜６０ｄでの配線３０の下方に位置する部分の端部のシフト量は均一である。
以上のように、本実施の形態４に係る半導体装置では、第１フィールドプレート５５ｂにおけるｐ不純物領域３側の端部が、配線３０の下方において、ｐ不純物領域３側に移動している。従って、配線３０の下方においては、第１フィールドプレート５５ａ，５５ｂ間の間隙が小さくなる。その結果、第１フィールドプレート５５ａ，５５ｂ間の間隙の下方におけるｎ-半導体層２の上面は、低電位の第１フィールドプレート５５ｂの電位の影響を受け易くなり、高電位の配線３０の電位の影響が低減され、当該ｎ-半導体層２では空乏層が伸びやすくなる。従って、第２フィールドプレート６０ａに切断箇所６９ａを設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
図２８，２９は本実施の形態４に係る半導体装置での電位分布を示す図であって、図２８は第２フィールドプレート６０ａが切断されていない部分での電位分布を示しており、図２９は第２フィールドプレート６０ａが切断されている部分での電位分布を示している。図２９に示されるように、本実施の形態４に係る半導体装置では、第１フィールドプレート５５ａの第１フィールドプレート５５ｂ側の端部近くのｎ-半導体層２の上面付近では電界集中部分が形成されておらず耐圧が向上する。
また、本実施の形態４では、第１フィールドプレート１５ｂにおけるゲート電極１５ａ側の端部が、配線３０の下方において、ゲート電極１５ａ側に移動している。従って、配線３０の下方においては、ゲート電極１５ａと第１フィールドプレート１５ｂとの間の間隙が小さくなる。その結果、ゲート電極１５ａと第１フィールドプレート１５ｂとの間の間隙の下方におけるｎ-半導体層２の上面は、低電位の第１フィールドプレート１５ｂの電位の影響を受け易くなり、高電位の配線３０の電位の影響が低減され、当該ｎ-半導体層２では空乏層が伸びやすくなる。従って、第２フィールドプレート２０ａに切断箇所２９を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、本実施の形態４に係る半導体装置では、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃにおいて、配線３０の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりもｐ不純物領域３側にシフトしている。従って、配線３０の下方においては、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ、６０ｃのプレート幅、及びそれらの間での位置関係の変化を抑えつつ、第１フィールドプレート５５ｂのｐ不純物領域３側の端部を第１フィールドプレート５５ａに近づけることができる。配線３０の電位の影響は、第１フィールドプレート５５ａ，５５ｂ間の間隙の下方のｎ-半導体層２上面だけではなく、第１フィールドプレート５５ｂ，５５ｃ間の間隙の下方や、第１フィールドプレート５５ｃ，５５ｄ間の間隙の下方のｎ-半導体層２上面にも少なからず影響を与えることから、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃのプレート幅や、それらの間での位置関係の変化を抑えることによって、上記間隙の下方のｎ-半導体層２上面付近での電界集中の発生を抑制できる。
同様に、本実施の形態４に係る半導体装置では、第１フィールドプレート１５ｂ〜１５ｄ及び第２フィールドプレート２０ｂ，２０ｃにおいて、配線３０の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりもゲート電極１５ａ側にシフトしている。従って、第１フィールドプレート１５ｂ〜１５ｄ及び第２フィールドプレート２０ｂ，２０ｃのプレート幅や、それらの間での位置関係の変化を抑えるができ、これによって、第１フィールドプレート１５ｂ，１５ｃ間の間隙の下方や、第１フィールドプレート１５ｃ，１５ｄ間の間隙の下方のｎ-半導体層２上面での電界集中の発生を抑制できる。
なお、図３０に示されるように、上述の実施の形態３に係る半導体装置においても、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃで、配線１３０の下方に位置する部分の両端部をそれ以外に位置する部分の両端部よりもｎ+不純物領域５２側にシフトしてもよい。そして、第１フィールドプレート５５ａ及び第２フィールドプレート６０ａにおいて、配線１３０の下方に位置する部分のｎ+不純物領域５２側の端部を、それ以外に位置する部分の当該端部よりもｎ+不純物領域５２側にシフトしてもよい。
このように、上述の実施の形態３に係る半導体装置においても、配線１３０の下方で第１フィールドプレート５５ｄのｎ+不純物領域５２側の端部をｎ+不純物領域５２側に移動させることによって、配線３０の下方においては、第１フィールドプレート５５ｄ，５５ｅ間の間隙が小さくなる。その結果、第１フィールドプレート５５ｄ，５５ｅ間の間隙の下方におけるｎ-半導体層２の上面は、高電位の第１フィールドプレート５５ｄの電位の影響を受け易くなり、低電位の配線１３０の電位の影響が低減され、当該ｎ-半導体層２では空乏層が伸びが抑制される。従って、第２フィールドプレート６０ｄに切断箇所６９ｄを設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃにおいて、配線３０の下方に位置する部分の両端部を、それ以外に位置する部分の両端部よりもｎ+不純物領域５２側にシフトしているため、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃのプレート幅や、それらの間での位置関係の変化を抑えることができ、これによって、第１フィールドプレート５５ｂ，５５ｃ間の間隙の下方や、第１フィールドプレート５５ｃ，５５ｄ間の間隙の下方での配線１３０の電位に基づくｎ-半導体層２上面での電界集中の発生を抑制できる。
また、図３１に示されるように、上述の実施の形態３に係る半導体装置において、第１フィールドプレート１１５ｂ〜１１５ｄ及び第２フィールドプレート１２０ｂ，１２０ｃで、配線１３０の下方に位置する部分の両端部をそれ以外に位置する部分の両端部よりもゲート電極１１５ａ側にシフトしてもよい。そして、第１フィールドプレート１１５ｅ及び第２フィールドプレート１２０ｄにおいて、配線１３０の下方に位置する部分のゲート電極１１５ａ側の端部を、それ以外に位置する部分の当該端部よりもゲート電極１１５ａ側にシフトしてもよい。
このように、上述の実施の形態３に係る半導体装置において、配線１３０の下方で第１フィールドプレート１１５ｂのゲート電極１１５ａ側の端部をゲート電極１１５ａ側に移動させることによって、配線１３０の下方においては、ゲート電極１１５ａと第１フィールドプレート１１５ｂとの間の間隙が小さくなる。その結果、ゲート電極１１５ａと第１フィールドプレート１１５ｂとの間の間隙の下方におけるｎ-半導体層２の上面は、高電位の第１フィールドプレート１１５ｂの電位の影響を受け易くなり、低電位の配線１３０の電位の影響が低減され、当該ｎ-半導体層２では空乏層が伸びが抑制される。従って、第２フィールドプレート１２０ａに切断箇所１２９を設けたことによる電界集中が緩和され、その結果、所望の耐圧を有する半導体装置を容易に得ることができる。
また、第１フィールドプレート１１５ｂ〜１１５ｄ及び第２フィールドプレート１２０ｂ，１２０ｃにおいて、配線１３０の下方に位置する部分の両端部を、それ以外に位置する部分の両端部よりもゲート電極１１５ａ側にシフトしているため、第１フィールドプレート１１５ｂ〜１１５ｄ及び第２フィールドプレート１２０ｂ，１２０ｃのプレート幅や、それらの間での位置関係の変化を抑えることができ、これによって、第１フィールドプレート１１５ｂ，１１５ｃ間の間隙の下方や、第１フィールドプレート１１５ｃ，１１５ｄ間の間隙の下方での配線１３０の電位に基づくｎ-半導体層２上面での電界集中の発生を抑制できる。
なお図３０（ａ）は、図１７中の矢視Ｉ−Ｉに相当する位置での断面図を示しており、図３０（ｂ）は、図１７中の矢視Ｇ−Ｇに相当する位置での断面図の約左半分の構造を示している。また図３１（ａ）は、図１７中の矢視Ｈ−Ｈに相当する位置での断面図の約右半分の構図を示しており、図３１（ｂ）は、位置に関しては図１７中の矢視Ｇ−Ｇに相当する位置であって、断面を見る方向については矢視Ｇ−Ｇとは反対側から見た際の断面図のｐＭＯＳ領域２０５での断面構造を示している。
実施の形態５．
図３２，３３は本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態４に係る半導体装置において、第１フィールドプレート１５ｂ〜１５ｅ，５５ｂ〜５５ｅ及び第２フィールドプレート２０ｂ〜２０ｄ，６０ｂ〜６０ｄでの配線３０の下方に位置する部分の端部のシフト量を変化させたものである。
図３２（ａ），３２（ｂ）は、それぞれ図２５中の矢視Ｊ−Ｊ，Ｋ−Ｋに相当する位置での断面図である。図３３（ａ）は図２７（ａ）と同様に、図２中の矢視Ｂ−Ｂに相当する位置での断面図の約左半分の構造を示しており、図３３（ｂ）は図２７（ｂ）と同様に、位置に関しては図２中の矢視Ａ−Ａに相当する位置であって、断面を見る方向については矢視Ａ−Ａとは反対側から見た際の断面図のｎＭＯＳ領域２０２での断面構造を示している。
なお、図３２中の角度ａ１は、図３２（ａ）の断面構造と、図３２（ｂ）の断面構造とを同一スケールで上下に並べて、両者の間で第１フィールドプレート５５ａのｎ+不純物領域５２側の一端の位置を上下方向で揃えて図示した場合において、図３２（ａ）の断面構造中の第２フィールドプレート６０ｃのｎ+不純物領域５２側の一端から、図３２（ｂ）の断面構造中の当該一端を見下ろした際の視線方向ｓ１と、図３２（ａ）の断面構造中の当該一端から真下を見下ろした際の視線方向ｓ２とが成す角度である。同様に、角度ａ２，ａ４，ａ６，ａ８，ａ９は、それぞれ図３２（ａ）の第１フィールドプレート５５ｄ、第２フィールドプレート６０ｃ、第１フィールドプレート５５ｃ、第２フィールドプレート６０ｂ及び第１フィールドプレート５５ｂのｐ不純物領域３側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。また、角度ａ３，ａ５，ａ７は、それぞれ図３２（ａ）の第１フィールドプレート５５ｃ、第２フィールドプレート６０ｂ及び第１フィールドプレート５５ｂのｎ+不純物領域５２側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。
また、図３３中の角度ｂ１は、図３３（ａ）の断面構造と、図３３（ｂ）の断面構造とを同一スケールで上下に並べて、両者の間でゲート電極１５ａのｎ+不純物領域１２側の一端の位置を上下方向で揃えて図示した場合において、図３３（ａ）の断面構造中の第２フィールドプレート２０ｃのｎ+不純物領域１２側の一端から、図３３（ｂ）の断面構造中の当該一端を見下ろした際の視線方向ｓ１と、図３３（ａ）の断面構造中の当該一端から真下を見下ろした際の視線方向ｓ２とが成す角度である。同様に、角度ｂ２，ｂ４，ｂ６，ｂ８，ｂ９は、それぞれ図３３（ａ）の第１フィールドプレート１５ｄ、第２フィールドプレート２０ｃ、第１フィールドプレート１５ｃ、第２フィールドプレート２０ｂ及び第１フィールドプレート１５ｂのゲート電極１５ａ側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。また、角度ｂ３，ｂ５，ｂ７は、それぞれ図３３（ａ）の第１フィールドプレート１５ｃ、第２フィールドプレート２０ｂ及び第１フィールドプレート１５ｂのｎ+不純物領域１２側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。
以上の説明から理解できるように、角度ａ１〜ａ９，ｂ１〜ｂ９は、それらの角度の基点となるフィールドプレートの一端の配線３０下方でのシフト量の目安となる。従って、例えば、角度ａ１は、配線３０の下方での第２フィールドプレート６０ｃのｎ+不純物領域５２側の端部のシフト量を示していると言える。
図３２に示されるように、本実施の形態５に係る半導体装置では、角度ａ１〜ａ９はこの順で大きくなるように設定されている。従って、第２フィールドプレート６０ｃのｎ+不純物領域５２側の端部、第１フィールドプレート５５ｄのｐ不純物領域３側の端部、第１フィールドプレート５５ｃのｎ+不純物領域５２側の端部、第２フィールドプレート６０ｃのｐ不純物領域３側の端部、第２フィールドプレート６０ｂのｎ+不純物領域５２側の端部、第１フィールドプレート５５ｃのｐ不純物領域３側の端部、第１フィールドプレート５５ｂのｎ+不純物領域５２側の端部、第２フィールドプレート６０ｂのｐ不純物領域３側の端部、第１フィールドプレート５５ｂのｐ不純物領域３側の端部の順で、配線３０の下方ではシフト量が大きくなっている。なお、上述の実施の形態４では、第１フィールドプレート５５ｅ及び第２フィールドプレート６０ｄのｐ不純物領域３側の端部を配線３０の下方においてシフトしていたが、本実施の形態５ではそのシフト量を零に設定しているためシフトしていない。また、実施の形態４に係る第１フィールドプレート５５ｄでは両端部をシフトさせていたが、本実施の形態５に係る第１フィールドプレート５５ｄではｐ不純物領域３側の端部だけをシフトしている。
また図３３に示されるように、本実施の形態５では、角度ｂ１〜ｂ９はこの順で大きくなるように設定されている。従って、第２フィールドプレート２０ｃのｎ+不純物領域１２側の端部、第１フィールドプレート１５ｄのゲート電極１５ａ側の端部、第１フィールドプレート１５ｃのｎ+不純物領域１２側の端部、第２フィールドプレート２０ｃのゲート電極１５ａ側の端部、第２フィールドプレート２０ｂのｎ+不純物領域１２側の端部、第１フィールドプレート１５ｃのゲート電極１５ａ側の端部、第１フィールドプレート１５ｂのｎ+不純物領域１２側の端部、第２フィールドプレート２０ｂのゲート電極１５ａ側の端部、第１フィールドプレート１５ｂのゲート電極１５ａ側の端部の順で、配線３０の下方ではシフト量が大きくなっている。なお、上述の実施の形態４では、第１フィールドプレート１５ｅ及び第２フィールドプレート２０ｄのゲート電極１５ａ側の端部を配線３０の下方においてシフトしていたが、本実施の形態５ではそのシフト量を零に設定しているためシフトしていない。また、実施の形態４に係る第１フィールドプレート１５ｄでは両端部をシフトさせていたが、本実施の形態５に係る第１フィールドプレート１５ｄではゲート電極１５ａ側の端部だけをシフトしている。
以上のように、本実施の形態５では、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃでは、配線３０の下方に位置する部分の端部のシフト量がｐ不純物領域３に近づくほど大きくなっている。つまり、配線３０の下方でｐ不純物領域３側へのシフトを実行した、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃの端部では、ｎ+不純物領域５２に最も近い第２フィールドプレート６０ｃのｎ+不純物領域５２側の端部から、ｐ不純物領域３に最も近い第１フィールドプレート５５ｂのｐ不純物領域３側の端部に向かうについて順にシフト量が大きくなっている。高電位が印加される配線３０の電位が、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２上面付近の電位分布に与える影響は、高電位のｎ+不純物領域５２から低電位のｐ不純物領域３に向かうほど大きくなることから、上記のようにフィールドプレート端部のシフト量に対して重み付つけを行うことによって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２での電界集中をより効果的に緩和することができる。
また、本実施の形態５では、第１フィールドプレート１５ｂ〜１５ｄ及び第２フィールドプレート２０ｂ，２０ｃでは、配線３０の下方に位置する部分の端部のシフト量がゲート電極１５ａに近づくほど大きくなっている。従って、上記理由から、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２での電界集中をより効果的に緩和することができる。
なお、上記実施の形態４で説明した実施の形態３に係る半導体装置の変形例において、配線１３０の下方における、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃの端部のシフト量を、高電位のｎ+不純物領域５２に近づくほど大きくすることによって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２での電界集中をより効果的に抑制することができる。また、配線１３０の下方における、第１フィールドプレート１１５ｂ〜１１５ｄ及び第２フィールドプレート１２０ｂ，１２０ｃの端部のシフト量を、高電位のゲート電極１１５ａに近づくほど大きくすることによって、ｐ+不純物領域１１２とｎ+不純物領域５２との間のｎ-半導体層２での電界集中をより効果的に抑制することができる。
図３４，３５はこの場合の実施の形態３に係る半導体装置の構造を示す断面図である。図３４（ａ）は図３０（ａ）と同様に、図１７中の矢視Ｉ−Ｉに相当する位置での断面図を示しており、図３４（ｂ）は図３０（ｂ）と同様に、図１７中の矢視Ｇ−Ｇに相当する位置での断面図の約左半分の構造を示している。また、図３５（ａ）は図３１（ａ）と同様に、図１７中の矢視Ｈ−Ｈに相当する位置での断面図の約右半分の構図を示しており、図３５（ｂ）は図３１（ｂ）と同様に、位置に関しては図１７中の矢視Ｇ−Ｇに相当する位置であって、断面を見る方向については矢視Ｇ−Ｇとは反対側から見た際の断面図のｐＭＯＳ領域２０５での断面構造を示している。
図３４中の角度ｃ１は、図３４（ａ）の断面構造と、図３４（ｂ）の断面構造とを同一スケールで上下に並べて、両者の間で第１フィールドプレート５５ｅのｐ不純物領域３側の一端の位置を上下方向で揃えて図示した場合において、図３４（ａ）の断面構造中の第２フィールドプレート６０ｂのｐ不純物領域３側の一端から、図３４（ｂ）の断面構造中の当該一端を見下ろした際の視線方向ｓ１と、図３４（ａ）の断面構造中の当該一端から真下を見下ろした際の視線方向ｓ２とが成す角度である。同様に、角度ｃ２，ｃ４，ｃ６，ｃ８，ｃ９は、それぞれ図３４（ａ）の第１フィールドプレート５５ｂ、第２フィールドプレート６０ｂ、第１フィールドプレート５５ｃ、第２フィールドプレート６０ｃ及び第１フィールドプレート５５ｄのｎ+不純物領域５２側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。また、角度ｃ３，ｃ５，ｃ７は、それぞれ図３４（ａ）の第１フィールドプレート５５ｃ、第２フィールドプレート６０ｃ及び第１フィールドプレート５５ｄのｐ不純物領域３側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。
また、図３５中の角度ｄ１は、図３５（ａ）の断面構造と、図３５（ｂ）の断面構造とを同一スケールで上下に並べて、両者の間でゲート電極１１５ａのｐ+不純物領域１１２側の一端の位置を上下方向で揃えて図示した場合において、図３５（ａ）の断面構造中の第２フィールドプレート１２０ｃのｐ+不純物領域１１２側の一端から、図３５（ｂ）の断面構造中の当該一端を見下ろした際の視線方向ｓ１と、図３５（ａ）の断面構造中の当該一端から真下を見下ろした際の視線方向ｓ２とが成す角度である。同様に、角度ｄ２，ｄ４，ｄ６，ｄ８，ｄ９は、それぞれ図３５（ａ）の第１フィールドプレート１１５ｄ、第２フィールドプレート１２０ｃ、第１フィールドプレート１１５ｃ、第２フィールドプレート１２０ｂ及び第１フィールドプレート１１５ｂのゲート電極１１５ａ側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。また、角度ｄ３，ｄ５，ｄ７は、それぞれ図３５（ａ）の第１フィールドプレート１１５ｃ、第２フィールドプレート１２０ｂ及び第１フィールドプレート１１５ｂのｐ+不純物領域１１２側の一端での視線方向ｓ１と視線方向ｓ２とが成す角度である。
以上の説明から理解できるように、角度ｃ１〜ｃ９，ｄ１〜ｄ９は、それらの角度の基点となるフィールドプレートの一端の配線１３０下方でのシフト量の目安となる。従って、例えば、角度ｃ１は、配線１３０の下方での第２フィールドプレート６０ｂのｐ不純物領域３側の端部のシフト量を示していると言える。
図３４，３５に示される実施の形態３に係る半導体装置の変形例では、角度ｃ１〜ｃ９はこの順で大きくなるように設定されており、角度ｄ１〜ｄ９もこの順で大きくなるように設定されている。従って、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃでは、配線１３０の下方に位置する部分の端部のシフト量がｎ+不純物領域５２に近づくほど大きくなっている。つまり、配線１３０の下方でｎ+不純物領域５２側へのシフトを実行した、第１フィールドプレート５５ｂ〜５５ｄ及び第２フィールドプレート６０ｂ，６０ｃの端部では、ｐ不純物領域３に最も近い第２フィールドプレート６０ｂのｐ不純物領域３側の端部から、ｎ+不純物領域５２に最も近い第１フィールドプレート５５ｄのｎ+不純物領域５２側の端部に向かうについて順にシフト量が大きくなっている。低電位が印加される配線１３０の電位が、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２上面付近の電位分布に与える影響は、低電位のｐ不純物領域３から高電位のｎ+不純物領域５２に向かうほど大きくなることから、上記のようにフィールドプレート端部のシフト量に対して重み付つけを行うことによって、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２での電界集中をより効果的に緩和することができる。
また、角度ｄ１〜ｄ９がこの順で大きくなるように設定されていることから、第１フィールドプレート１１５ｂ〜１１５ｄ及び第２フィールドプレート１２０ｂ，１２０ｃでは、配線１３０の下方に位置する部分の端部のシフト量がゲート電極１１５ａに近づくほど大きくなっている。従って、上記理由から、低電位のｐ+不純物領域１１２と高電位のｎ+不純物領域５２との間のｎ-半導体層２での電界集中をより効果的に緩和することができる。
実施の形態６．
図３６は本発明の実施の形態６に係る半導体装置の構造を示す断面図である。本実施の形態６に係る半導体装置は、上述の実施の形態１に係る半導体装置において、電極１６，５６を形成せずに、エピタキシャル層であるｎ-半導体層２の上面内にｎ拡散領域７０を設けたものである。なお、図３６は図２中の矢視Ａ−Ａに相当する位置での断面図である。
図３６に示されるように、高電位島領域２０１内のｎ-半導体層２及びｎＭＯＳ領域２０２内のｎ-半導体層２の上面内には、ｎ-半導体層２よりも不純物濃度が高いｎ拡散領域７０がｐ不純物領域３と接触して形成されている。本実施の形態６に係るｎ拡散領域７０は、平面視上において、高電位島領域２０１及びｎＭＯＳ領域２０２内のｎ-半導体層２の全領域に形成されている。
本実施の形６では、ｎ+不純物領域１２，５２及びｐ+不純物領域１３はｎ拡散領域７０の上面内に形成されている。また、高電位ロジック回路１０１もｎ拡散領域７０に形成されており、分離絶縁膜１７もｎ拡散領域７０上に形成されいてる。そして、本実施の形態６に係る半導体装置は、実施の形態１とは異なり、電極１６，５６を備えていない。
なお、低電位ロジック回路１００等が形成されている、高電位島領域２０１及びｎＭＯＳ領域２０２外のｎ-半導体層２の上面内にもｎ拡散領域７０が形成されており、低電位ロジック回路１００等は当該ｎ拡散領域７０に形成されている。その他の構造について実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
このように、本実施の形態６に係る半導体装置では、ｎ-半導体層２の上面内にｎ拡散領域７０が形成されているため、上述のＲＥＳＵＲＦ分離領域３００，３０１でのＲＥＳＵＲＦ条件を満足し易くなる。
上述の実施の形態１〜５に係る半導体装置においては、高耐圧化を実現するために、ｎ-半導体層２の不純物濃度Ｎｄとその厚さｔとが以下の式（１）で表されるＲＥＳＵＲＦ条件を満足するようにｎ-半導体層２は設計されている。
Figure 2005251903
エピタキシャル層では、通常、その不純物濃度Ｎｄ及び厚さｔの誤差がそれぞれ±１０％程度発生するため、それらの積の誤差範囲は約±２０％となり、ＲＥＳＵＲＦ条件を満足させることが容易ではなかった。そのため、所望の耐圧の半導体装置を得ることができないことがあった。
しかしながら、例えばイオン注入法によって不純物を導入し、その後の熱処理工程を経て形成される拡散領域では、不純物濃度及び厚さ（拡散深さ）を精度良く制御できるため、その不純物濃度と厚さとの積の誤差範囲を１％以下に抑えることができる。従って、本実施の形態６に係る半導体装置のように、ｎ-半導体層２の上面内にｎ拡散領域７０を設けることによって、ＲＥＳＵＲＦ条件を満足し易くなり、ＲＥＳＵＲＦ分離領域３００，３０１により確実に空乏層を形成することができる。その結果、所望の耐圧の半導体装置を容易に得ることができる。
なお、ＲＥＳＵＲＦ条件での許容誤差範囲が仮に±２０％である場合は、ｎ-半導体層２の不純物濃度と厚さとの積が０．２×１０12（ｃｍ-2）未満となるようにｎ-半導体層２を形成することが望ましい。
次に、ｎ-半導体層２の上面内にｎ拡散領域７０を形成する方法の一例について説明する。図３７〜４２はｎ拡散領域７０の製造方法を工程順に示す断面図である。まず、図３７に示されるように、ｐ-半導体基板１上にエピタキシャル層であるｎ-半導体層２を形成して、更にｎ+埋め込み不純物領域５１を形成する。次に、図３８に示されるように、所定の開口パターンを有するレジスト７２ａをｎ-半導体層２上に形成して、当該レジスト７２ａをマスクに用いてｎ型不純物であるリン（Ｐ）イオンをイオン注入する。そして、レジスト７２ａを除去する。
次に、図３９に示されるように、所定の開口パターンを有するレジスト７２ｂをｎ-半導体層２上に形成して、当該レジスト７２ｂをマスクに用いてｐ型不純物であるボロン（Ｂ）イオンをイオン注入して、レジスト７２ｂを除去する。そして、約１０００℃で１時間以上熱処理を実行する。これにより、図４０に示されるように、ｎ拡散領域７０がｎ-半導体層２の上面内に形成されるとともに、ｐ不純物領域３の一部であるｐ不純物領域３ａが、ｎ-半導体層２の上面からｐ-半導体基板１との界面にかけてｎ-半導体層２内部に形成される。その後、図４１に示されるように分離絶縁膜１７及びｎ+不純物領域５２などを形成し、そして図４２に示されるように、ｐ不純物領域３の一部であるｐ不純物領域３ｂや、第１フィールドプレート５５ａ〜５５ｅなどを形成することにより、本実施の形態６に係る半導体装置が完成する。
なお、本実施の形態６では、高電位島領域２０１及びｎＭＯＳ領域２０２内のｎ-半導体層２の上面の全領域に渡ってｎ拡散領域７０を形成していたが、少なくとも空乏層に覆われるＲＥＳＵＲＦ分離領域３００，３０１にｎ拡散領域７０を形成することによって、同様の効果が得られる。つまり、高電位島領域２０１では少なくともｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２の上面内にｎ拡散領域７０を形成することで、ｎＭＯＳ領域２０２では少なくともｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２の上面内にｎ拡散領域７０を形成することで、所望の耐圧を備える半導体装置を容易に得ることができる。
実施の形態７．
図４３は本発明の実施の形態７に係る半導体装置の構造を示す平面図である。本実施の形態７に係る半導体装置は、上述の実施の形態６に係る半導体装置において、配線３０の下方では、ｎ-半導体層２がｎ拡散領域７０から露出するものである。図４３は、高電位島領域２０１内のｎ-半導体層２と、ｎＭＯＳ領域２０２内のｎ-半導体層２との境界付近を拡大して示しており、説明の便宜上、配線３０を除く、ｎ-半導体層２よりも上方の構造の記載を省略し、更にｐ+不純物領域１３及びソース領域１４の記載を省略している。なお、後述する図４４，４５についても同様である。
図４３に示されるように、本実施の形態７に係る高電位島領域２０１では、配線３０の下方におけるｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２には、部分的にｎ拡散領域７０が形成されておらず、ｎ-半導体層２はｎ拡散領域７０からの露出部分２ａを有している。ｎ-半導体層２の露出部分２ａは、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２のｐ不純物領域３側の一端から、ｎ+不純物領域５２に向かう方向に沿って延在している。
また、本実施の形態７に係るｎＭＯＳ領域２０２では、配線３０の下方におけるｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２には部分的にｎ拡散領域７０が形成されておらず、ｎ-半導体層２はｎ拡散領域７０からの露出部分２ｂを有している。ｎ-半導体層２の露出部分２ｂは、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２のｐ不純物領域３側の一端から、ｎ+不純物領域１２に向かう方向に沿って延在している。その他の構造について実施の形態６に係る半導体装置と同様であるため、その説明は省略する。
上述のように、数百Ｖもの高電位が印加される配線３０の下方におけるｎ-半導体層２においては、当該配線３０の電位の影響により空乏層の伸びが抑制される。従って、ｎ-半導体層２上面付近で電界集中が発生することがある。
本実施の形態７では、ｎ-半導体層２が配線３０の下方においてｎ拡散領域７０からの露出部分２ａ，２ｂを備えているため、当該露出部分２ａ，２ｂでは空乏層の伸びが促進される。これは、ｎ-半導体層２の不純物濃度がｎ拡散領域７０よりも低いからである。従って、配線３０の電位に基づく電界集中が緩和でき耐圧が向上する。
実施の形態８．
図４４は本発明の実施の形態８に係る半導体装置の構造を示す平面図である。本実施の形態８に係る半導体装置は、上述の実施の形態７に係る半導体装置において、ｎ-半導体層２の露出部分２ａ，２ｂの形状を変化させたものである。
図４４に示されるように、本実施の形態８に係るｎ-半導体層２の露出部分２ａは、平面視上で台形状となっており、平面視上においてｐ不純物領域３からｎ+不純物領域５２に向かう方向に垂直な方向の幅Ｗ１がｐ不純物領域３からｎ+不純物領域５２に向かうにつれて狭くなっている。また、本実施の形態８に係る露出部分２ｂは、平面視上でほぼ台形状となっており、ｐ不純物領域３からｎ+不純物領域１２に向かう方向に垂直な方向の幅Ｗ２がｐ不純物領域３からｎ+不純物領域１２に向かうにつれて狭くなっている。その他の構造は実施の形態７に係る半導体装置と同様であるため、その説明は省略する。
ここで、ｐ不純物領域３とｎ+不純物領域５２との間のｎ-半導体層２では、低電位のｐ不純物領域３から高電位のｎ+不純物領域５２に向かうにつれて空乏層が伸びやすくなっている。また、ｐ不純物領域３とｎ+不純物領域１２との間のｎ-半導体層２では、低電位のｐ不純物領域３から高電位のｎ+不純物領域１２に向かうにつれて空乏層が伸びやすくなっている。従って、上述の実施の形態７に係る半導体装置のように、露出部分２ａ，２ｂの幅Ｗ１，Ｗ２を均一に設定すると、露出部分２ａ，２ｂに比較的電界が集中する箇所が発生する。
本実施の形態８では、露出部分２ａの幅Ｗ１をｎ+不純物領域５２に向かうにつれて狭くしているため、当該露出部分２ａでの空乏層の伸びは、不純物濃度が高いｎ拡散領域７０の干渉を受けて、ｎ+不純物領域５２に向かうにつれて抑制される。従って、図４３に示される等電位線９０と、図４４に示される等電位線９０とを比較しても理解できるように、露出部分２ａでの等電位線が疎となり、当該露出部分２ａでの電界集中を緩和できる。
また、本実施の形態８では、露出部分２ｂの幅Ｗ２をｎ+不純物領域１２に向かうにつれて狭くしているため、当該露出部分２ｂでの空乏層の伸びはｎ拡散領域７０の干渉を受けて、ｎ+不純物領域１２に向かうにつれて抑制される。従って、露出部分２ｂでの電界集中を緩和できる。
実施の形態９．
図４５は本発明の実施の形態９に係る半導体装置の構造を示す平面図である。本実施の形態９に係る半導体装置は、上述の実施の形態７に係る半導体装置において、ｎ-半導体層２の露出部分２ａ，２ｂを複数に分割したものである。
図４５に示されるように、本実施の形態９に係るｎ-半導体層２の露出部分２ａは複数に分割されており、複数の分割部分２ａａを備えている。複数の分割部分２ａａは、配線３０の下方において、ｐ不純物領域３からｎ+不純物領域５２に向かう方向に沿って互いに離れて配列されている。そして、複数の分割部分２ａａは、平面視上において、ｐ不純物領域３からｎ+不純物領域５２に向かう方向に沿った幅Ｗ１１がｐ不純物領域３からｎ+不純物領域５２に向かうにつれて狭くなっている。
また、本実施の形態９に係る露出部分２ｂは複数に分割されており、複数の分割部分２ｂｂを備えている。複数の分割部分２ｂｂは、配線３０の下方において、ｐ不純物領域３からｎ+不純物領域１２に向かう方向に沿って互いに離れて配列されている。そして、複数の分割部分２ｂｂは、平面視上において、ｐ不純物領域３からｎ+不純物領域１２に向かう方向に沿った幅Ｗ１２がｐ不純物領域３からｎ+不純物領域１２に向かうにつれて狭くなっている。その他の構造は実施の形態７に係る半導体装置と同様であるため、その説明は省略する。
このように、本実施の形態９に係る半導体装置では、ｎ-半導体層２のｎ拡散領域７０からの露出部分である複数の分割部分２ａａの幅Ｗ１１が、ｎ+不純物領域５２に向かうにつれて狭くなっているため、複数の分割部分２ａａでの空乏層の伸びはｎ+不純物領域５２に向かうにつれて抑制される。従って、ｐ不純物領域３とｎ+不純物領域５２との間での電界集中を緩和できる。
また、ｎ-半導体層２のｎ拡散領域７０からの露出部分である複数の分割部分２ｂｂの幅Ｗ１２が、ｎ+不純物領域１２に向かうにつれて狭くなっているため、複数の分割部分２ｂｂでの空乏層の伸びは、ｎ+不純物領域１２に向かうにつれて抑制される。従って、ｐ不純物領域３とｎ+不純物領域１２との間での電界集中を緩和できる。
実施の形態１０．
図４６は本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。本実施の形態１０に係る半導体装置は、上述の実施の形態９に係る半導体装置において、基本的には、露出部分２ａの複数の分割部分２ａａをそれぞれ第１フィールドプレート５５ａ〜５５ｅ間の間隙の下方に配置し、更に露出部分２ｂの複数の分割部分２ｂｂをそれぞれ第１フィールドプレート１５ａ〜１５ｅ間の間隙の下方に配置したものである。なお図４６は、図２中の矢視Ａ−Ａに相当する位置での断面図である。
図４６に示されるように、本実施の形態１０では、第１フィールドプレート５５ａ，５５ｂ間の間隙の下方、第１フィールドプレート５５ｂ、５５ｃ間の間隙の下方、第１フィールドプレート５５ｃ，５５ｄ間の間隙の下方、及び第１フィールドプレート５５ｄ，５５ｅ間の間隙の下方に、分割部分２ａａが設けられている。
また、本実施の形態１０では、第１フィールドプレート１５ａ，１５ｂ間の間隙の下方、第１フィールドプレート１５ｂ、１５ｃ間の間隙の下方、第１フィールドプレート１５ｃ，１５ｄ間の間隙の下方、及び第１フィールドプレート１５ｄ，１５ｅ間の間隙の下方に、分割部分２ｂｂが設けられている。
なお、上述の実施の形態９に係る分割部分２ａａ，２ｂｂの幅Ｗ１１，Ｗ１２は、ｐ不純物領域３からｎ+不純物領域５２に向かうにつれて、あるいはｐ不純物領域３からｎ+不純物領域１２に向かうにつれて狭くなるように設定されていたが、本実施の形態１０では、各分割部分２ａａ，２ｂｂの幅Ｗ１１，Ｗ１２は、対応する第１フィールドプレート間の間隙の距離とほぼ一致するように設定されている。
このように本実施の形態１０に係る半導体装置では、ｎ-半導体層２のｎ拡散領域７０からの露出部分である複数の分割部分２ａａが、それぞれ第１フィールドプレート５５ａ〜５５ｅ間の間隙の下方に配置されている。ｐ不純物領域３とｎ+不純物領域５２の間において配線３０の電位の影響を比較的強く受ける部分は、第１フィールドプレート１５ａ〜１５ｅ間の間隙の下方であることから、ここに空乏層が伸びやすい分割部分２ａａを配置することによって電界集中を緩和できる。その結果、耐圧が向上する。
また、本実施の形態１０では、ｎ-半導体層２のｎ拡散領域７０からの露出部分である複数の分割部分２ｂｂが、それぞれ第１フィールドプレート１５ａ〜１５ｅ間の間隙の下方に配置されている。ｐ不純物領域３とｎ+不純物領域１２の間において配線３０の電位の影響を比較的強く受ける部分は、第１フィールドプレート１５ａ〜１５ｅ間の間隙の下方であることから、ここに空乏層が伸びやすい分割部分２ｂｂを配置することによって電界集中を緩和できる。その結果、耐圧が向上する。
本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置での電位分布を示す図である。 本発明の実施の形態１に係る半導体装置での電位分布を示す図である。 従来の半導体装置での電位分布を示す図である。 従来の半導体装置での電位分布を示す図である。 従来の半導体装置での電位分布を示す図である。 本発明の実施の形態１に係る半導体装置の絶縁耐圧の実測値を示す図である。 本発明の実施の形態２に係る半導体装置の構造を示す平面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構成を示すブロック図である。 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置での電位分布を示す図である。 本発明の実施の形態３に係る半導体装置での電位分布を示す図である。 従来の半導体装置での電位分布を示す図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す平面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置での電位分布を示す図である。 本発明の実施の形態４に係る半導体装置での電位分布を示す図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。 本発明の実施の形態８に係る半導体装置の構造を示す平面図である。 本発明の実施の形態９に係る半導体装置の構造を示す平面図である。 本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。
符号の説明
１ ｐ-半導体基板、２ ｎ-半導体層、２ａ，２ｂ 露出部分、２ａａ，２ｂｂ 分割部分、３，１３３ ｐ不純物領域、１２，５２ ｎ+不純物領域、１５ａ，１１５ａ ゲート電極、１５ｂ〜１５ｅ，５５ａ〜５５ｅ，１１５ｂ〜１１５ｅ 第１フィールドプレート、１６，５６，１１６，１５６ 電極、１７ 分離絶縁膜、２０ａ〜２０ｄ，６０ａ〜６０ｄ，１２０ａ〜１２０ｄ 第２フィールドプレート、２１，２３ 絶縁膜、２２ａ，２６，１２２ａ コンタクトプラグ、２４，１２４ ドレイン電極、２９，６９ａ，６９ｄ，１２９ 切断箇所、３０，１３０ 配線、７０ ｎ拡散領域、１１２ ｐ+不純物領域、２０１ 高電位島領域、２０２ ｎＭＯＳ領域、２０５ ｐＭＯＳ領域、ａ１〜ａ９，ｂ１〜ｂ９，ｃ１〜ｃ９，ｄ１〜ｄ９ 角度、Ｗ１，Ｗ２，Ｗ１１，Ｗ１２ 幅。

Claims (25)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域外の前記半導体層に設けられた半導体素子と、
    前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタと
    を備え、
    前記ＭＯＳトランジスタは、
    前記所定領域内の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記第２不純物領域に電気的に接続されたドレイン電極と
    を含み、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線と
    を更に備え、
    前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートと前記ゲート電極とを電気的に接続し、前記第２絶縁膜を貫通して設けられた第１コンタクトプラグと、
    前記ゲート電極に最も近い第２フィールドプレートと前記電極とを電気的に接続し、前記第２絶縁膜を貫通して設けられた第２コンタクトプラグと
    を更に備える、半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記半導体層に設けられた第１半導体素子と、
    前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた第２半導体素子と、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線と
    を備え、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記第１不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている、半導体装置。
  4. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面内に設けられ、前記半導体層に所定領域を区分する、前記半導体層よりも不純物濃度が高い前記第２導電型の第１不純物領域と、
    前記所定領域内の前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられた前記第１導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた半導体素子と、
    前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタと
    を備え、
    前記ＭＯＳトランジスタは、
    前記所定領域内であって、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、
    前記第３不純物領域に電気的に接続されたドレイン電極と
    を含み、
    前記第１不純物領域と前記第３不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線と
    を更に備え、
    前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている、半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートと前記ゲート電極とを電気的に接続し、前記第２絶縁膜を貫通して設けられた第１コンタクトプラグと、
    前記ゲート電極に最も近い第２フィールドプレートと前記電極とを電気的に接続し、前記第２絶縁膜を貫通して設けられた第２コンタクトプラグと
    を更に備える、半導体装置。
  6. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記半導体層に設けられた第１半導体素子と、
    前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた第２半導体素子と、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線と
    を備え、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記第２不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記複数の第１フィールドプレート間の間隙のうち前記切断箇所の下方に位置する間隙には、前記複数の第１フィールドプレートと離れて電極が設けられている、半導体装置。
  7. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域外の前記半導体層に設けられた半導体素子と、
    前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタと
    を備え、
    前記ＭＯＳトランジスタは、
    前記所定領域内の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記第２不純物領域に電気的に接続されたドレイン電極と
    を含み、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線と
    を更に備え、
    前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記ゲート電極及びそれに最も近い第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記ゲート電極の隣りに位置する第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記ゲート電極側の端部が、それ以外に位置する部分の当該端部よりも前記ゲート電極側にシフトしている、半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記ゲート電極を除く前記複数の第１フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記ゲート電極側にシフトしている複数の第３フィールドプレートを含み、
    前記ゲート電極に最も近い第２フィールドプレートを除く前記複数の第２フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記ゲート電極側にシフトしている複数の第４フィールドプレートを含む、半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記複数の第３フィールドプレート及び前記複数の第４フィールドプレートにおいては、前記配線の下方に位置する部分の端部のシフト量は、前記ゲート電極に近づくほど大きくなっている半導体装置。
  10. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記半導体層に設けられた第１半導体素子と、
    前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた第２半導体素子と、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線と
    を備え、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記第１不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記第１不純物領域に最も近い第１及び第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記第１不純物領域に２番目に近い第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記第１不純物領域側の端部が、それ以外に位置する部分の当該端部よりも前記第１不純物領域側にシフトしている、半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    前記第１不純物領域に最も近い第１フィールドプレートを除く前記複数の第１フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記第１不純物領域側にシフトしている複数の第３フィールドプレートを含み、
    前記第１不純物領域に最も近い第２フィールドプレートを除く前記複数の第２フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記第１不純物領域側にシフトしている複数の第４フィールドプレートを含む、半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記複数の第３フィールドプレート及び前記複数の第４フィールドプレートにおいては、前記配線の下方に位置する部分の端部のシフト量は前記第１不純物領域に近づくほど大きくなっている、半導体装置。
  13. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面内に設けられ、前記半導体層に所定領域を区分する、前記半導体層よりも不純物濃度が高い前記第２導電型の第１不純物領域と、
    前記所定領域内の前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられた前記第１導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた半導体素子と、
    前記所定領域内の前記半導体層に設けられたＭＯＳトランジスタと
    を備え、
    前記ＭＯＳトランジスタは、
    前記所定領域内であって、前記第１不純物領域と前記第２不純物領域との間の前記半導体層の上面内に設けられた前記第１導電型の第３不純物領域と、
    前記第３不純物領域に電気的に接続されたドレイン電極と
    を含み、
    前記第１不純物領域と前記第３不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第３不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線と
    を更に備え、
    前記複数の第１フィールドプレートのうち前記第１不純物領域に最も近い第１フィールドプレートは、前記ＭＯＳトランジスタのゲート電極であって、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記ゲート電極に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記ゲート電極及びそれに最も近い第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記ゲート電極の隣りに位置する第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記ゲート電極側の端部が、それ以外に位置する部分の当該端部よりも前記ゲート電極側にシフトしている、半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記ゲート電極を除く前記複数の第１フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記ゲート電極側にシフトしている複数の第３フィールドプレートを含み、
    前記ゲート電極に最も近い第２フィールドプレートを除く前記複数の第２フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記ゲート電極側にシフトしている複数の第４フィールドプレートを含む、半導体装置。
  15. 請求項１４に記載の半導体装置であって、
    前記複数の第３フィールドプレート及び前記複数の第４フィールドプレートにおいては、前記配線の下方に位置する部分の端部のシフト量は前記ゲート電極に近づくほど大きくなっている、半導体装置。
  16. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内部に設けられ、前記半導体層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記半導体層に設けられた第１半導体素子と、
    前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記所定領域外の前記半導体層に設けられた第２半導体素子と、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第１フィールドプレートと、
    前記複数の第１フィールドプレートを覆って前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数の第２フィールドプレートと、
    前記複数の第２フィールドプレートを覆って前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜上に設けられ、前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートの上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線と
    を備え、
    前記複数の第２フィールドプレートは、それぞれ前記複数の第１フィールドプレート間の間隙の上方に設けられており、
    前記複数の第２フィールドプレートのうち前記第２不純物領域に最も近い第２フィールドプレートは、前記配線の下方において切断箇所を有し、
    前記第２不純物領域に最も近い第１及び第２フィールドプレートを除く前記複数の第１フィールドプレート及び前記複数の第２フィールドプレートのうち、少なくとも前記第２不純物領域に２番目に近い第１フィールドプレートでは、前記配線の下方に位置する部分の少なくとも前記第２不純物領域側の端部が、それ以外に位置する部分の当該端部よりも前記第２不純物領域側にシフトしている、半導体装置。
  17. 請求項１６に記載の半導体装置であって、
    前記第２不純物領域に最も近い第１フィールドプレートを除く前記複数の第１フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記第２不純物領域側にシフトしている複数の第３フィールドプレートを含み、
    前記第２不純物領域に最も近い第２フィールドプレートを除く前記複数の第２フィールドプレートは、前記配線の下方に位置する部分の両端部が、それ以外に位置する部分の両端部よりも前記第２不純物領域側にシフトしている複数の第４フィールドプレートを含む、半導体装置。
  18. 請求項１７に記載の半導体装置であって、
    前記複数の第３フィールドプレート及び前記複数の第４フィールドプレートにおいては、前記配線の下方に位置する部分の端部のシフト量は前記第２不純物領域に近づくほど大きくなっている、半導体装置。
  19. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型のエピタキシャル層と、
    前記エピタキシャル層の上面から前記半導体基板との界面にかけて前記エピタキシャル層内部に設けられ、前記エピタキシャル層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記エピタキシャル層に設けられたＭＯＳトランジスタと
    を備え、
    前記ＭＯＳトランジスタは、
    前記所定領域内の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記第２不純物領域に電気的に接続されたドレイン電極と
    を含み、
    前記エピタキシャル層のうち少なくとも前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の拡散領域を更に備える、半導体装置。
  20. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型のエピタキシャル層と、
    前記エピタキシャル層の上面から前記半導体基板との界面にかけて前記エピタキシャル層内部に設けられ、前記エピタキシャル層に所定領域を区分する前記第１導電型の第１不純物領域と、
    前記所定領域内の前記半導体層に設けられた第１半導体素子と、
    前記所定領域内であって、前記第１半導体素子と前記第１不純物領域との間の前記半導体層の上面内に設けられた、前記半導体層よりも不純物濃度が高い前記第２導電型の第２不純物領域と、
    前記エピタキシャル層のうち少なくとも前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層の上面内に設けられた、前記エピタキシャル層よりも不純物濃度が高い前記第２導電型の拡散領域を更に備える、半導体装置。
  21. 請求項１９に記載の半導体装置であって、
    前記所定領域外の前記エピタキシャル層に設けられた半導体素子と、
    前記第１不純物領域の上方を通って、前記ドレイン電極と前記半導体素子とを電気的に接続する配線と
    を更に備え、
    前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層は、前記配線の下方において前記拡散領域からの露出部分を備える、半導体装置。
  22. 請求項２０に記載の半導体装置であって、
    前記所定領域外の前記エピタキシャル層に設けられた第２半導体素子と、
    前記第１不純物領域の上方を通って、前記第１半導体素子と前記第２半導体素子とを電気的に接続する配線と
    を更に備え、
    前記第１不純物領域と前記第２不純物領域との間の前記エピタキシャル層は、前記配線の下方において前記拡散領域からの露出部分を備える、半導体装置。
  23. 請求項２１及び請求項２２のいずれか一つに記載の半導体装置であって、
    前記露出部分では、平面視上において、前記第１不純物領域から前記第２不純物領域に向かう方向に垂直な方向の幅が前記第２不純物領域に向かうにつれて狭くなる、半導体装置。
  24. 請求項２１及び請求項２２のいずれか一つに記載の半導体装置であって、
    前記露出部分は、前記配線の下方において、前記第１不純物領域から前記第２不純物領域に向かう方向に沿って並べられた複数の分割部分を含み、
    前記複数の分割部分では、平面視上において、前記第１不純物領域から前記第２不純物領域に向かう方向に沿った幅が前記第２不純物領域に向かうにつれて狭くなる、半導体装置。
  25. 請求項２１及び請求項２２のいずれか一つに記載の半導体装置であって、
    前記第１不純物領域と前記第２不純物領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記第１不純物領域から前記第２不純物領域へと向かう方向に沿って互いに離れて設けられた複数のフィールドプレートと
    を更に備え、
    前記配線は、前記フィールドプレートの上方をも通って設けられ、
    前記露出部分は、前記配線の下方において、前記第１不純物領域から前記第２不純物領域に向かう方向に沿って並べられた複数の分割部分を含み、
    前記複数の分割部分はそれぞれ前記複数のフィールドプレート間の間隙の下方に配置されている、半導体装置。
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