以下、本発明について、さらに具体的に説明する。
本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。電極が半導体層と接合している状態とは、例えば、ソース電極、ドレイン電極もしくはゲート電極が半導体層に直接接触している状態、または、ゲート電極がゲート絶縁膜を介して半導体層とつなぎ合わされた状態等がある。また、「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。前記第1電極と前記第2電極が、前記半導体層を介して電気的に接続されている状態は、例えば、前記第1電極と第2電極のそれぞれが、前記半導体層と直接接触している状態、または、前記第1電極と第2電極の一方が前記半導体層と直接接触し、他方がゲート絶縁膜を介して前記半導体層とつなぎ合わされた状態等がある。
また、本発明において、「上に」または「上方に」は、特に断らない限り、上面に直接接触している状態でも良いし、間に他の構成要素等が存在していても良い。同様に、「下に」または「下方に」も同様とする。また、「上面に」は、上面に直接接触している状態を指す。「下面に」も同様とする。本発明の半導体装置において、「上」「上方」とは、特に断らない限り、前記半導体層において、前記第1電極、前記第2電極、前記第1絶縁膜、前記第2絶縁膜、前記第1フィールドプレート、および前記第2フィールドプレートが形成された面側を指す。本発明の半導体装置の各構成要素において、「上面」は、特に断らない限り、前記「上」または「上方」側の面を指す。
また、本発明において、「組成」および「組成比」とは、例えば、AlxGa1−xNの組成で表される半導体層において、xの数値を「Al組成比」というものとする。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物(ドーパント)は、半導体層を構成する元素として考慮しないものとする。例えば、p型GaN層とn型GaN層とは、不純物(ドーパント)が異なるが、組成は同一であるものとする。また、例えば、n型GaN層と、不純物濃度がさらに高いn+GaN層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。例えば、「前記第1電極と前記第2電極との間の距離」は、前記第1電極と前記第2電極とを結ぶ最短の線分の長さ、すなわち、前記第1電極と前記第2電極との間の最短距離をいう。
以下、本発明の実施形態について、図面に基づいて説明する。ただし、以下の実施形態は例示であり、本発明を限定しない。各図面において、同様な構成要素には同様の符号を付し、重複する部分は適宜説明を省略する場合がある。各図面は例示的な模式図であり、各部の寸法比等は実物とは異なる場合がある。
[第1の実施形態]
本発明の第1の実施形態について、図1を参照しながら説明する。
図1A〜Cに、本実施形態の半導体装置(素子)の構造を模式的に例示する。図1Aは平面図、図1Bは、図1Aの(A−A’)方向に見た断面図、図1Cは、図1Aの(B−B’)方向に見た断面図である。
図1BおよびCに示すとおり、この半導体装置は、半導体層107〜109と、第1電極102と、第2電極103と、第1絶縁膜105と、第2絶縁膜106と、第1フィールドプレートFA(FA1〜FA6)と、第2フィールドプレートFB(FB1〜FB7)とを含む。これらは、全て、基板110上に形成されている。すなわち、まず、基板110上には、バッファ層109、チャネル層108およびキャリア供給層107がこの順序で積層されている。バッファ層109、チャネル層108およびキャリア供給層107は、本発明の半導体装置における「半導体層」に相当する。第1電極102、第2電極103および第1絶縁膜105は、前記半導体層上に形成され、第1絶縁膜105は、第1電極102と第2電極103との間に配置されている。図1の半導体装置においては、図示のとおり、キャリア供給層107の上の一端に第1電極102が形成され、キャリア供給層107の上の他端に第2電極103が形成されている。第1絶縁膜105は、第1電極102および第2電極103の間のキャリア供給層107上に形成されている。第1電極102と第2電極103とは、半導体層107〜109を介して電気的に接続されている。第1フィールドプレートFAは、複数(図1では、FA1〜FA6の6個)である。前記複数の第1フィールドプレートFAは、第1絶縁膜105上における第1電極102と第2電極103との間に、相互に間隔を置いて配置されている。第2絶縁膜106は、第1フィールドプレートFA上を覆うように形成されている。また、図1A〜Cでは、第2絶縁膜106は、さらに、第1電極102および第2電極103上を覆うように形成されている。図1A〜Cでは、第1フィールドプレート上を覆う第2絶縁膜106と、第1電極102および第2電極103上を覆う第2絶縁膜106とが一体に形成されている。ただし、本発明の半導体装置は、これに限定されず、第1フィールドプレート上を覆う第2絶縁膜と、第1電極および第2電極上を覆う第2絶縁膜とが別個に(分離して)形成されていても良い。また、例えば、第1電極上を覆う第2絶縁膜、および、第2電極上を覆う第2絶縁膜は、それぞれ、あっても良いが、なくても良い。図1A〜Cにおいて、第2フィールドプレートFBは、複数(図1では、FB1〜FB7の7個)である。前記複数の第2フィールドプレートFBは、第1電極102上方から第2絶縁膜上を通って第2電極103上方までの間に、相互に間隔を置いて配置されている。
図1A〜Cに示すとおり、第1フィールドプレートFA1〜FA6は、第1電極102から第2電極103に向かう配列(第1配列)を形成している。図1A〜Cにおいて、第1フィールドプレートは、本発明における、前記「非交互配列プレート」に相当する。また、図1A〜Cに示すとおり、第2フィールドプレートFB1〜FB7は、第1電極102上方から第2絶縁膜106上を通って第2電極103上方に向かう配列(第2配列)を複数有し、かつ、隣り合う前記2つの配列(第2配列)が、互い違いの状態である。図1A〜Cにおいて、第2フィールドプレートは、本発明における、前記「交互配列プレート」に相当する。前記第2配列の第1電極102側末端における第2フィールドプレートFB7は、第1電極102およびそれに隣り合う第1フィールドプレートFA6に重なるように配置されている。図1A〜Cの半導体装置においては、第2フィールドプレートFB7は、第1電極102および第1フィールドプレートFA6に対し、第2絶縁膜106を介して重なっている。前記第2配列の第2電極103側末端における第2フィールドプレートFB1は、第2電極103およびそれに隣り合う第1フィールドプレートFA1に重なるように配置されている。図1A〜Cの半導体装置においては、第2フィールドプレートFB1は、第2電極103および第1フィールドプレートFA1に対し、第2絶縁膜106を介して重なっている。第1フィールドプレートFA1〜FA6と、前記第2配列の第1電極側末端および第2電極側末端以外の第2フィールドプレートFB2〜FB6とは、それぞれ、フローティングフィールドプレートである。また、図1A〜Cの半導体装置では、前記第2配列の第1電極側末端および第2電極側末端の第2フィールドプレートFB1およびFB7も、フローティングフィールドプレートである。本実施形態では、前記「非交互配列プレート」である前記フローティングフィールドプレートすなわち第1フィールドプレートFA1〜FA6は、前記第2絶縁膜を介して、第1電極102から第2電極103への方向と垂直方向に隣り合う複数の前記「交互配列プレート」すなわち第2フィールドプレートFBと重なり合うように配置されている。第1フィールドプレートFA1〜FA6は、第1電極102および第2電極103に重ならない。前記「交互配列プレート」である前記フローティングフィールドプレートすなわち第2フィールドプレートFB2〜FB6は、前記第2絶縁膜を介して、第1電極102から第2電極103への方向に隣り合う2つの前記「非交互配列プレート」すなわち第1フィールドプレートFAと重なり合うように配置されている。第2フィールドプレートFB2〜FB6は、第1電極102および第2電極103に重ならない。
本実施形態では、図1Aに示す通り、第2電極103側から数えてn番目(nは2以上の整数)の第1フィールドプレートFAの上方に、前記第2絶縁膜を介して、2個の第2フィールドプレートFBが重なっている。そのうち一方の第2フィールドプレートFBは、第2電極103側から数えてn番目の第1フィールドプレートFAおよびn−1番目の第1フィールドプレートFAに重なり、他方の第2フィールドプレートFBは、n番目の第1フィールドプレートFAおよびn+1番目の第1フィールドプレートFBに重なるというように、第2電極103から第1電極102に向かう方向に沿って、各々の第2フィールドプレートFBが互い違いに配置されている。このような配置により、半導体装置の電界集中緩和効果および高耐圧化効果がいっそう優れたものとなる。ただし、このような配置は、第1フィールドプレートおよび第2フィールドプレートの好ましい配置の一例であり、本発明の半導体装置は、これに限定されない。本実施形態の半導体装置では、フィールドプレートのこのような配置により、第2電極103と第1電極102との間は、第1フィールドプレートFAおよび第2フィールドプレートFBを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、第2電極103→FB1→FA1→FB2→FA2→FB3→FA3→FB4→FA4→FB5→FA5→FB6→FA6→FB7→第1電極102という順で、各々隣り合う2つの電極間のコンデンサにより、容量結合が形成されている。これら直列に接続された多数のコンデンサは、半導体装置がオフ状態のときには、第2電極103と第1電極102との間に印加される高電圧を分担して保持する。これにより、各々の第1フィールドプレートFAおよび第2フィールドプレートFBの電位が決まる。このようにして、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
なお、本発明の半導体装置の前記第1フィールドプレートおよび前記第2フィールドプレートにおいて、前記第2配列における第1電極側末端および第2電極側末端の前記第2フィールドプレート以外は、前記のとおり、フローティングフィールドプレートである。図1A〜Cの半導体装置においては、前記第2配列における第1電極側末端および第2電極側末端の前記第2フィールドプレートも、フローティングフィールドプレートである。しかし、後述するように、本発明の半導体装置では、前記第2配列における第1電極側末端および第2電極側末端の前記第2フィールドプレートは、フローティングフィールドプレートであっても良いし、いずれかの電極と短絡した(フローティングフィールドプレートでない)フィールドプレートであっても良い。前記第1電極側末端の第2フィールドプレートが、前記第1電極と短絡している場合において、前記第1電極上が前記第2絶縁膜に覆われていなくても良い。また、前記第2電極側末端の第2フィールドプレートが、前記第2電極と短絡している場合において、前記第2電極上が前記第2絶縁膜に覆われていなくても良い。
本発明の半導体装置において、前記非交互配列プレートと前記交互配列プレートとの重なり部分における、前記第1電極から前記第2電極への方向の幅は、特に制限されないが、結合容量のさらなる向上の観点からは、なるべく広いことが好ましい。本実施形態および後述の各実施形態で述べるように、本発明の半導体装置の構造によれば、前記重なり部分における、前記第1電極から前記第2電極への方向の幅を広く取りやすい。前記重なり部分における、前記第1電極から前記第2電極への方向の幅は、後述するように、当該非交互配列プレートにおける、前記第1電極から前記第2電極への方向の幅の1/2以上であることが好ましい。前記重なり部分における、前記第1電極から前記第2電極への方向の幅は、当該非交互配列プレートにおける、前記第1電極から前記第2電極への方向の幅に等しいことが特に好ましい。なお、本実施形態においては、前記「非交互配列プレート」が、前記第1フィールドプレートであり、前記「交互配列プレート」が、前記第2フィールドプレートである。ただし、本発明はこれに限定されず、前記「非交互配列プレート」が、前記第2フィールドプレートであり、前記「交互配列プレート」が、前記第1フィールドプレートであっても良い。
本実施形態の半導体装置では、図示のとおり、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅(第1電極から第2電極への方向の幅)をWAB、当該第1フィールドプレートの電極幅(第1電極から第2電極への方向の幅)をWFAとしたとき、WAB=WFAとなる。すなわち、第1フィールドプレートFAの電極幅WFA全体を第2フィールドプレートFBが覆うように配置されている。ただし、前記のとおり、本発明の半導体装置は、これに限定されない。
フィールドプレート同士の容量結合により、電界集中緩和効果を得るためには、各々の電極間のコンデンサにおける結合容量をなるべく大きくすることが好ましい。本実施形態の半導体装置のフィールドプレートの配置によれば、従来技術に比べて、結合容量を、例えば2〜5倍に高めることも可能である。一例として、図1の半導体装置において、第1電極102と第2電極103との間の距離を13μmとし、各第1フィールドプレートFAの電極幅WFAと、各々の第1フィールドプレート同士の間隔とを同じになるように配置したと仮定する。この場合、第1フィールドプレートFAの電極幅WFAは1μmとなる。従って、本実施形態のフィールドプレートの配置によれば、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅WABが、第1フィールドプレートFAの電極幅WFAと等しい(WAB=WFA)ため、重なり部分の幅WABは1μmとなる。一方、特許文献1のFET(半導体装置)では、図7に示した通り、1つの第1フローティングフィールドプレートFAの上部に、隣り合う2つの第2フローティングフィールドプレートが重なる構成となっている。このため、同図の半導体装置では、プロセスの制約上、隣り合う2つの第2フィールドプレート間の距離を十分大きくする必要がある。したがって、同図の半導体装置では、第1フローティングフィールドプレートFAの電極幅WFAが1μmの場合には、重なり部分の幅WABは、0.2μm程度以上に大きくすることは困難である。すなわち、この場合、本実施形態による重なり部分の幅WABは、図7の半導体装置に比べて5倍大きいことになり、これにより、結合容量を大幅に高めることが可能となる。
さらに、種々の電極寸法に関して、シミュレーションによる結合容量の見積りを行った結果、本実施形態のフィールドプレートの配置によれば、前記のとおり、従来技術に比べて、結合容量を、例えば2〜5倍に高めることも可能である。ただし、この計算結果は例示であり、本発明を何ら限定しない。
本発明の半導体装置において、前記半導体層を形成する半導体材料のバンドギャップが2.2eV以上であることが好ましい。なお、以下、バンドギャップが2.2eV以上である半導体材料を、単に「ワイドギャップ半導体」ということがある。本発明において、前記ワイドギャップ半導体のバンドギャップは、より好ましくは、2.5eV以上であり、さらに好ましくは、2.8eV以上である。本発明の半導体装置において、前記半導体層が、窒化物半導体、炭化シリコン(SiC)、またはダイヤモンド(C)から形成されていることがより好ましい。前記窒化物半導体としては、III族窒化物半導体がさらに好ましい。前記III族窒化物半導体としては、例えば、GaN、AlGaN、AlN、InGaN、InAlN、InAlGaN等が挙げられる。例えば、図1A〜Cに示す半導体装置において、バッファ層109、チャネル層108およびキャリア供給層107の形成材料は、特に制限されないが、窒化物半導体が好ましく、III族窒化物半導体がより好ましい。チャネル層108の形成材料は、特に制限されないが、例えば、GaNから形成されていても良い。キャリア供給層107の形成材料は、特に制限されないが、例えば、AlGaNから形成されていても良い。
本発明の半導体装置における前記半導体層の形成材料は、ワイドギャップ半導体のみには限定されないが、ワイドギャップ半導体である場合には、電界集中緩和および高耐圧化の観点から、特に有利な効果を奏することができる。具体的には、以下のとおりである。
前記のとおり、2層以上のフローティングフィールドプレートを有する半導体装置の構造としては、例えば、特許文献1に記載の構造(図7)がある。例えば、特許文献2のような、GaN(ワイドギャップ半導体)を用いたFETにおいて、特許文献1のように、2層以上にフローティングフィールドプレートを設ければ、より効果的に耐圧を向上できると考えられる。しかし、実際には、2層以上にフローティングフィールドプレートを設ける構造は、窒化物半導体(例えばGaN)、炭化シリコン(SiC)、ダイヤモンド(C)などのワイドギャップ半導体材料を用いた半導体装置に適用するには、以下のような問題がある。
ワイドギャップ半導体材料は、シリコン(Si)に比べて10倍以上の高い絶縁破壊電界を有する。このため、ワイドギャップ半導体材料でシリコン(Si)の半導体装置と同じ耐圧の半導体装置を実現するには、電極間距離(例えば、ゲート電極とドレイン電極との間の距離、またはアノード電極とカソード電極との間の距離)を小さくする必要がある。このように電極間距離を小さくすることで、シリコン(Si)の半導体装置に比べ、同じ耐圧でオン抵抗が低減できるという効果が得られる。しかし、ゲート電極とドレイン電極との間の距離が小さくなることで、2層以上のフローティングフィールドプレート電極を効果的に配置することが難しくなる。
例えば、中耐圧領域の電力制御用パワーデバイスとして代表的な耐圧600Vを実現する場合、シリコン(Si)FETでは、ゲート電極とドレイン電極との間の距離は、例えば70〜100μm程度に設計される。このゲート電極とドレイン電極との間に、図7と同様に8個の第1フローティングフィールドプレートFA(FA1〜FA8)を配置すると仮定する。さらに、各第1フローティングフィールドプレートFA(FA1〜FA8)の電極幅WFAと、各々の第1フィールドプレート同士の間隔SFAとを、WFA=SFAとなるように配置すると仮定する。この場合、第1フローティングフィールドプレートFAの電極幅WFAは、4〜6μm程度となる。
ここで、第1フローティングフィールドプレートFAの上方に、第2フローティングフィールドプレートFBを設けることを考える。前記のように、効果的に耐圧を向上するには、第1フローティングフィールドプレートFAと第2フローティングフィールドプレートFBとで形成されるコンデンサにおいて高い容量結合効果を得ることが好ましい。高い容量結合効果を得るためには、このコンデンサの容量を大きくする必要がある。そのためには、図7のFETにおいて、第1フローティングフィールドプレートFAと第2フローティングフィールドプレートFBとが互いにエッジ部で重なり合うように形成し、重なり部分の幅WABをできるだけ大きくする必要がある。前記600V耐圧シリコン(Si)FETの例では、第1フローティングフィールドプレートFAの電極幅WFAが4〜6μmと比較的大きいため、重なり部分の幅WABを1μm程度まで大きくすることは容易である。
次に、ワイドギャップ半導体材料を用いた半導体装置に同様の2層のフローティングフィールドプレートを適用する場合を考える。前記のとおり、ワイドギャップ半導体材料は、シリコン(Si)に比べて10倍以上高い絶縁破壊電界を有する。このため、同じ耐圧600Vを実現するのに、電極間距離(例えば、ゲート電極とドレイン電極との間の距離、またはアノード電極とカソード電極との間の距離)は、例えば、シリコン半導体装置の約10分の1程度まで、短くすることができる。前記電極間距離は、より具体的には、例えば7〜10μm程度とすることができる。このような短い電極間距離の中に、上記600V耐圧シリコン(Si)FETの例と同様に、8個の第1フローティングフィールドプレートFAを配置すると、その電極幅WFAは、0.4〜0.6μmと極めて小さくなってしまう。このため、前記重なり部分の幅WABは、0.1μm程度と小さくせざるを得ない。その結果、第1フローティングフィールドプレートFAと第2フローティングフィールドプレートFBとで形成されるコンデンサにおいて十分な容量結合効果が得られない。したがって、フローティングフィールドプレートを設けたことによる高耐圧化効果を得るのが難しくなる。
前記重なり部分の幅WABを大きくするためには、第1フローティングフィールドプレートFAおよび第2フローティングフィールドプレートFBの数を減らして、電極幅WFAを大きくすることが考えられる。しかしながら、例えば、電極幅WFAを上記600V耐圧シリコン(Si)FETの例と同程度の4μmにした場合、ゲート電極とドレイン電極との間には、第1フローティングフィールドプレートFAを1個しか配置できない。したがって、第1フローティングフィールドプレートFAによる電界集中緩和効果が低くなってしまう。
以上述べたように、ワイドギャップ半導体材料を用いた半導体装置では、結合容量向上と電界集中緩和効果向上との両立が困難なため、高耐圧化に限界がある。これは、フローティングフィールドプレートの配置の関係上、電極幅WFAまたはWFBに対する前記重なり部分の幅WABの比率またはWABの絶対値を、一定以上大きくすることが困難なためである。これに対し、本発明の半導体装置では、例えば、前述のとおり、前記重なり部分の幅WABを、電極幅WFAの1/2以上とすることができる。また、例えば、図1A〜Cのように、前記重なり部分の幅WABを、電極幅WFAと等しくすることもできる。なお、本実施形態では、第1フィールドプレートFAが前記「非交互配列プレート」である。このため、例えば、前記のとおり、前記重なり部分の幅WABを、第1フィールドプレートFAの電極幅WFAの1/2以上とすることが好ましく、WFAと等しくすることが特に好ましい。本発明では、例えば、後述の実施形態5のように、第2フィールドプレートFBが前記「非交互配列プレート」であっても良い。この場合、前記重なり部分の幅WABが、前記第2フィールドプレートにおける、前記第1電極から前記第2電極への方向の幅WFBの1/2以上であることが好ましく、WFBと等しいことが特に好ましい。このように、非交互配列プレートの電極幅であるWFAまたはWFBに対し、前記重なり部分の幅WABの比率を大きくすることで、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。
なお、以上において説明した、大きい結合容量および高い電界集中緩和効果を得て高耐圧化を実現することができるという効果については、前記半導体層の形成材料がワイドギャップ半導体である場合に限定されない。すなわち、本発明の半導体装置は、前記半導体層の形成材料によらず、前記第1電極および前記第2電極間の距離が短いことが好ましい。本発明の半導体装置は、前記電極間距離が短い場合に、電界集中緩和および高耐圧化の観点から、特に有利な効果を奏することができるためである。言い換えると、本発明の半導体装置の構造によれば、電界集中緩和による高耐圧化の効果が得られるため、電極間距離を短くしてオン抵抗を低くしても、高耐圧が得やすい。本発明の半導体装置において、前記第1電極および前記第2電極間の距離は、特に制限されないが、好ましくは、2〜50μmの範囲であり、より好ましくは、3〜40μmの範囲であり、特に好ましくは、4〜30μmの範囲である。
本発明の半導体装置は、どのような製造方法により製造しても良いが、前述した本発明の製造方法により製造することが好ましい。各工程における条件等は、例えば、一般的な半導体装置の製造方法等を参考にして適宜設定できる。
前記第1および第2フィールドプレートの形成は、例えば、光学露光とリフトオフ処理を用いて行うことができる。より具体的には、例えば、前記フィールドプレート形成工程において、前記絶縁膜上にレジストを形成し、前記フィールドプレート形成予定部位に形成された前記レジストを光学露光および現像により除去して前記フィールドプレートのパターンを形成し、前記フィールドプレートのパターン上に前記フィールドプレートの材料を、例えば、蒸着等により形成し、前記レジストおよびその上に形成された前記フィールドプレート材料をリフトオフ処理により除去する。なお、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
また、前記第1および第2フィールドプレートの形成は、例えば、スパッタ法、光学露光およびイオンミリングを用いて行うこともできる。より具体的には、例えば、前記フィールドプレート形成工程において、前記絶縁膜上に、スパッタ法により前記フィールドプレートの材料を形成し、前記フィールドプレート材料上にレジストを形成し、前記フィールドプレート形成予定部位以外に形成された前記レジストを光学露光および現像により除去し、前記レジストで覆われていない部位の前記フィールドプレート材料をイオンミリングにより除去し、さらに前記レジストを除去する。なお、前記フィールドプレート材料の形成方法は、前記スパッタ法に代えて、他の任意の方法を用いても良い。前記フィールドプレート材料の除去方法は、前記イオンミリングに代えて、他の任意の方法を用いても良い。また、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
図1A〜Cに示す半導体装置の製造(作製)方法は特に限定されないが、例えば以下の通りである。すなわち、まず、基板110を準備する。基板110は、特に制限されないが、例えば、(111)面珪素(Si)基板であっても良い。次に、その基板110上面に、例えば有機金属気相成長(Metalorganic Chemical Vapor Deposition: MOCVDと略する)法により、アンドープ窒化アルミニウム(AlN)バッファ層109(200nm)、アンドープGaNチャネル層108(1μm)、およびアンドープAl0.15Ga0.85Nキャリア供給層107(45nm)を、前記順序で成長させる(半導体層形成工程)。ここで、アンドープAlNバッファ層109は、核生成層であり、SiとGaNの格子定数差に起因する歪エネルギーを転位発生により開放してGaN層108を、格子歪の無い高品質なエピタキシャル結晶とする。前記各エピタキシャル層(層109、108および107)の結晶成長は、[0001]方向に平行のGa面成長とする。この場合、AlGaNキャリア供給層107とGaNチャネル層108の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として8×1012cm−2の正の電荷が形成される。それに伴い、GaNチャネル層108内に2次元電子ガス(2−Dimensional Electron Gas:以下、2DEGと略する)が生成される。AlGaNキャリア供給層107は転位発生の臨界膜厚より薄く、歪格子層となっている。AlGaNキャリア供給層107の組成は、AlxGa1−xNと表すことができる。Al組成比xは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、0<x<0.4とするのが好ましい。本実施形態の場合、例えば、x=0.15とし、AlGaN層107の厚さを100nm以下とすれば転位発生の臨界膜厚以内となる。また、GaNチャネル層108はアンドープとしたが、活性化不純物の濃度として1×1017cm−3程度以下のp型もしくはn型層であっても良い。AlGaNキャリア供給層107もアンドープとしたが、p型もしくはn型層であっても良い。さらに、AlGaN層107上に、例えば、Ni/Auなどの金属を蒸着し、第1電極102を形成するとともに、例えば、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)などの金属を蒸着し、第2電極103を形成する(電極形成工程)。第2電極103は、必要に応じアロイ処理することにより、前記2DEGとのオーム性接触をとっても良い。
次に、第1電極102と第2電極103との間のAlGaN層107上面に、例えば、プラズマ励起気相成長(Plasma−Enhanced Chemical Vapor Deposition:PECVDと略する)を用いて、Si3N4などから形成された第1絶縁膜105を、例えば50nm堆積させる(第1絶縁膜形成工程)。
そして、絶縁膜14上における第1電極102と第2電極103との間に、Ti/白金(Pt)/Auなどの金属を蒸着し、リフトオフする。これにより、第1電極102と第2電極103との間に配置された第1フィールドプレートFAを形成する(第1フィールドプレート形成工程)。
さらに、例えば、PECVDを用いて、Si3N4などから形成された第2絶縁膜106を、第1電極102、第2電極103および第1フィールドプレートFA上を覆うように堆積させる(第2絶縁膜形成工程)。第2絶縁膜106の厚みは、例えば、第1電極102、第2電極103および第1フィールドプレートFA上面から50nmとする。そして、第2絶縁膜106上に、Ti/白金(Pt)/Auなどの金属を蒸着し、リフトオフする。これにより、第1電極102上方から第2電極103上方までの間に配置された第2フィールドプレートFBを形成する(第2フィールドプレート形成工程)。以上のようにして、図1A〜Cに示す半導体装置を製造することができる。
なお、図1A〜Cにおいては、前記第2配列における第1電極側末端の第2フィールドプレートFB7と、第2電極側末端の第2フィールドプレートFB1とが、いずれもフローティングフィールドプレートである場合について説明した。しかし、例えば、FB7は、第1電極102と短絡した状態(すなわち、直接通電可能な状態)であっても良い。また、例えば、FB1は、第2電極103と短絡した状態(すなわち、直接通電可能な状態)であっても良い。図1Dに、その一例を示す。図示のとおり、この半導体装置において、前記第2配列における第1電極側末端の第2フィールドプレートFB7は、第2絶縁膜を貫通し、第1電極102上面に直接接触することにより、第1電極102と短絡している。前記第2配列における第2電極側末端の第2フィールドプレートFB1は、第2絶縁膜を貫通し、第2電極103上面に直接接触することにより、第2電極103と短絡している。これら以外は、この半導体装置の構造は、図1A〜Cの半導体装置と同じである。この半導体装置の平面図は、図1Aと同様に表すことができる。図1Dは、前記平面図を、図1Aにおける(A−A’)方向に見た断面図に相当する。(B−B’)方向に見た断面図は、図1Cと同様に表すことができる。また、図1Dにおいては、第2フィールドプレートFB7とFB1のいずれもが、第1電極または第2電極と短絡している状態を示したが、いずれか一方のみが短絡していても良い。
なお、第2フィールドプレートFB7と第1電極102との短絡構造、および、第2フィールドプレートFB1と第2電極103との短絡構造は、図1Dの構造には限定されない。これらの短絡構造は、例えば、公知の半導体装置の構造を参考にして適宜設定しても良い。例えば、第2フィールドプレートFB7と第1電極102とは、アクティブ領域111の断面図においては分離した構造を示し、アクティブ領域111の外側で短絡されていても良い。第2フィールドプレートFB1と第2電極103とにおいても同様である。これらを、アクティブ領域111の外側で短絡させるには、例えば、短絡させる構成要素同士を、アクティブ領域111の外側で、導線等により接続しても良い。また、例えば、前記各構成要素が、アクティブ領域111の外に突出し、アクティブ領域111の外側で結合することにより短絡していても良い。
また、図1A〜Dにおいては、第1電極102および第2電極103の下面全体が、半導体層上面に直接接触している形態を示した。ただし、本発明はこれに限定されない。例えば、本発明の半導体装置において、前記第1電極および前記第2電極は、その一方または両方が、前記第1絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第1電極は、例えば、その全体が、前記第1絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第2電極においても同様である。また、例えば、前記第1電極の一部が前記半導体層上面に直接接触し、前記第1電極の他の一部が、前記第1絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第2電極においても同様である。これらの場合において、前記第1電極と、第1電極側末端の第2フィールドプレートとは、前記と同様、短絡せずに容量結合していても良いし、短絡していても良いし、アクティブ領域の内部で短絡していても外側で短絡していても良い。前記第2電極と、第2電極側末端の第2フィールドプレートとも、同様に、短絡せずに容量結合していても良いし、短絡していても良いし、アクティブ領域の内部で短絡していても外側で短絡していても良い。
本発明の半導体装置は、特に限定されないが、例えば、前記第1の電極が、アノード電極であり、前記第2の電極が、カソード電極であり、ダイオードとして用いられても良い。例えば、図1の半導体装置は、第1電極102が、アノード電極であり、第2電極103が、カソード電極であり、ダイオードとして用いられてもよい。より具体的には、例えば、第1電極102(アノード電極)が、半導体層にショットキー接触されたショットキーダイオードであっても良い。また、図1では、第1電極102(アノード電極)が、半導体層に直接接触しているが、例えば、第1電極が、絶縁膜を介して前記半導体層に接合されたMIS(Metal−Insulator−Semiconductor)ダイオード、MOS(Metal−Oxide−Semiconductor)ダイオード等であっても良い。また、本発明の半導体装置は、例えば、p−n接合ダイオードであっても良いが、この場合は、半導体層の構成等が、図1およびその説明とは異なる。前記p−nダイオードにおいて、前記絶縁膜および前記フィールドプレートは、例えば本実施形態と同様で良く、それ以外の部分の構成、形成材料等は、例えば、一般的なp−n接合ダイオードに準じることができる。なお、本発明の半導体装置において、前記半導体層の前記第1電極側から前記第2電極側へ電荷が流れる場合、前記電荷は、正電荷の場合もあり、負電荷の場合もある。すなわち、本発明の半導体装置において、前記電流の向きは、前記第1電極側から前記第2電極側に向かっても良いし、その逆でも良い。ただし、前記第1電極が、アノード電極であり、前記第2電極が、カソード電極である場合は、前記第1電極から第2電極側に向かって電流が流れやすく、逆方向には電流が流れにくい。より具体的には、前記第1電極(アノード電極)側に正電圧を、前記第2電極(カソード電極)側に負電圧を、それぞれ印加すると、前記アノード電極側から前記カソード電極側に向かって電流が流れ、逆方向に電圧を印加した場合には電流が流れにくい。また、本発明の半導体装置の製造方法は、製造される前記半導体装置が、ダイオードであり、前記第1の電極が、アノード電極であり、前記第2の電極が、カソード電極であっても良い。
また、本発明の半導体装置は、例えば、前記第1電極が、ゲート電極であり、前記第2電極が、ドレイン電極であり、さらに、ソース電極を含み、前記ソース電極は、前記半導体層上に配置され、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、電界効果トランジスタとして用いられても良い。また、本発明の半導体装置の製造方法は、製造される前記半導体装置が、電界効果トランジスタであり、前記第1電極がゲート電極であり、前記第2電極がドレイン電極であり、前記電極形成工程において、さらにソース電極を前記半導体層上に形成し、かつ、前記ゲート電極を前記ソース電極と前記ドレイン電極との間に配置しても良い。なお、電界効果トランジスタである本発明の半導体装置については、実施形態2以降でより具体的に説明する。
本発明の半導体装置、または本発明の半導体装置の製造方法により製造された半導体装置は、その動作方法は特に制限されない。例えば、前記第1電極および前記第2電極間に600V以上の電圧を印加する、前記本発明の動作方法により動作させても良い。ただし、本発明の半導体装置、または本発明の半導体装置の製造方法により製造された半導体装置は、どのようにして動作させても良く、例えば、動作電圧(印加電圧)等は、特に制限されるものではない。
[第2の実施形態]
本発明の第2の実施形態について、図2A〜Cを参照しながら説明する。
図2A〜Cに、本実施形態の半導体装置(素子)の構造を模式的に示す。図2Aは平面図、図2Bは、図2Aの(A−A’)方向に見た断面図、図2Cは、図2Aの(B−B’)方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ(FET)である。本実施形態および以下の各実施形態においては、主に電界効果トランジスタについて説明する。
図2BおよびCに示すとおり、このFETは、半導体層107〜109と、ソース電極101と、ゲート電極102と、ドレイン電極103と、第1絶縁膜105と、第2絶縁膜106と、第1フィールドプレートFA(FA1〜FA6)と、第2フィールドプレートFB(FB1〜FB7)とを含む。ゲート電極102は、本発明の半導体装置における前記「第1電極」に相当し、ドレイン電極103は、前記「第2電極」に相当する。また、このFETは、さらに、ゲート絶縁膜104を含み、ゲート電極102が、ゲート絶縁膜104を介して前記半導体層上方に配置されている。これらは、全て、基板110上に形成されている。すなわち、まず、基板110上には、バッファ層109、チャネル層108およびキャリア供給層107がこの順序で積層されている。バッファ層109、チャネル層108およびキャリア供給層107は、本発明の半導体装置における「半導体層」に相当する。バッファ層109、チャネル層108およびキャリア供給層107の形成材料は、特に制限されないが、窒化物半導体が好ましく、III族窒化物半導体がより好ましい。チャネル層108の形成材料は、特に制限されないが、例えば、GaNから形成されていても良い。キャリア供給層107の形成材料は、特に制限されないが、例えば、AlGaNから形成されていても良い。ソース電極101、ゲート電極102、ドレイン電極103、第1絶縁膜105およびゲート絶縁膜104は、前記半導体層上に形成されている。図2の半導体装置においては、図示のとおり、キャリア供給層107の上の一端にソース電極101が形成され、キャリア供給層107の上の他端にドレイン電極103が形成されている。第1絶縁膜105は、ソース電極101とドレイン電極103との間のキャリア供給層107上に配置されている。さらに、ソース電極101およびドレイン電極103の間の一部の領域には、第1絶縁膜105の全部およびキャリア供給層107の上部がエッチング等により除去されたリセス部(開口埋め込み部)が形成されている。そして、第1絶縁膜105の上面および前記リセス部の上面と側面全体に、ゲート絶縁膜104が形成されている。前記リセス部においては、キャリア供給層107上にゲート絶縁膜104を介してゲート電極102が形成されている。これにより、ゲート電極102および第2電極103の間(以下、「ドリフト領域」ということがある)のキャリア供給層107上に、第1絶縁膜105が配置されている。ソース電極101、ゲート電極102およびドレイン電極103は、半導体層107〜109を介して電気的に接続されている。ゲート電極102とドレイン電極103との間のドリフト領域においては、複数(図2では、FA1〜FA6の6個)の第1フィールドプレートFAが、ゲート絶縁膜104上面に(すなわち、ゲート絶縁膜104を介して第1絶縁膜105上方に)、相互に間隔を置いて配置されている。第2絶縁膜106は、第1フィールドプレートFA上を覆うように形成されている。また、図2A〜Cにおいては、第2絶縁膜106は、さらに、ソース電極101、ゲート電極102、およびドレイン電極103上を覆うように形成されている。図2A〜Cでは、第1フィールドプレート上を覆う第2絶縁膜106と、ソース電極101、ゲート電極102およびドレイン電極103上を覆う第2絶縁膜106とが一体に形成されている。ただし、本発明の半導体装置は、これに限定されず、第1フィールドプレート上を覆う第2絶縁膜と、ソース電極、ゲート電極およびドレイン電極上を覆う第2絶縁膜とが別個に(分離して)形成されていても良い。また、例えば、ソース電極上を覆う第2絶縁膜、ゲート電極上を覆う第2絶縁膜、および、ドレイン電極上を覆う第2絶縁膜は、それぞれ、あっても良いが、なくても良い。図2A〜Cにおいて、第2フィールドプレートFBは、複数(図2では、FB1〜FB7の7個)であり、かつ、前記第2絶縁膜106上に、ゲート電極102上方からドレイン電極103上方までの間に相互に間隔を置いて配置されている。なお、図2Aにおいて、符号111は、このFETのアクティブ領域(ソース電極101およびドレイン電極103間において、電流が流れることが可能な領域)を示す。
本実施形態(図2A〜C)のFETにおいて、第1フィールドプレートFAおよび第2フィールドプレートFBの配置および重なり方は、前記第1の実施形態(図1A〜C)の半導体装置と全く同様である。すなわち、本実施形態のFETにおいては、図1の第1電極102を図2のゲート電極102に、図1の第2電極103を図2のドレイン電極103に、それぞれ置き換える以外は、前記第1の実施形態と全く同様にして、第1フィールドプレートFAおよび第2フィールドプレートFBの配置および重なり方を説明することができる。図2BおよびCに示すとおり、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅(第1電極から第2電極への方向の幅)をWABが、当該第1フィールドプレートの電極幅(第1電極から第2電極への方向の幅)WFAに等しい点も、前記第1の実施形態と同じである。これにより、本実施形態のFETは、前記実施形態1の半導体装置と同様に、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。すなわち、本実施形態のFETでは、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
図2の半導体装置の製造(作製)方法は特に限定されないが、例えば以下の通りである。すなわち、まず、基板110を準備する。基板110は、特に制限されないが、例えば、(111)面珪素(Si)基板であっても良い。次に、その基板110上面に、例えばMOCVD法により、アンドープ窒化アルミニウム(AlN)バッファ層109(200nm)、アンドープGaNチャネル層108(1μm)、およびアンドープAl0.15Ga0.85Nキャリア供給層107(45nm)を、前記順序で成長させる(半導体層形成工程)。ここで、アンドープAlNバッファ層109は、核生成層であり、SiとGaNの格子定数差に起因する歪エネルギーを転位発生により開放してGaN層108を、格子歪の無い高品質なエピタキシャル結晶とする。前記各エピタキシャル層(層109、108および107)の結晶成長は、[0001]方向に平行のGa面成長とする。この場合、AlGaNキャリア供給層107とGaNチャネル層108の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として8×1012cm−2の正の電荷が形成される。それに伴い、GaNチャネル層108内に2DEGが生成される。AlGaNキャリア供給層107は転位発生の臨界膜厚より薄く、歪格子層となっている。AlGaNキャリア供給層107の組成は、AlxGa1−xNと表すことができる。Al組成比xは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、0<x<0.4とするのが好ましい。本実施形態の場合、例えば、x=0.15とし、AlGaN層107の厚さを100nm以下とすれば転位発生の臨界膜厚以内となる。また、GaNチャネル層108はアンドープとしたが、活性化不純物の濃度として1×1017cm−3程度以下のp型もしくはn型層であっても良い。AlGaNキャリア供給層107もアンドープとしたが、p型もしくはn型層であっても良い。さらに、AlGaN層107上に、例えば、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)などの金属を蒸着し、アロイ処理することにより、ソース電極101、ドレイン電極103をそれぞれ形成し、前記2DEGとのオーム性接触をとる。
次に、ソース電極101とドレイン電極103との間のAlGaN層107上面に、例えば、プラズマ励起気相成長(Plasma−Enhanced Chemical Vapor Deposition:PECVDと略する)を用いて、Si3N4などから形成された第1絶縁膜105を、例えば50nm堆積させる(第1絶縁膜形成工程)。さらに、ゲート電極形成部位において、第1絶縁膜105を、例えば弗化硫黄(SF6)などの反応性ガスを用いて除去し、開口部を形成する。そして、前記開口部において、例えば、塩化硼素(BCl3)などの反応性ガスを用いてAlGaN層107の上部の一部をエッチング除去し、リセス部を形成する。ここで、前記リセス部におけるAlGaN電子供給層(キャリア供給層)107の残し厚さを、極めて薄くすると、前記リセス部の2DEGが枯渇し、ノーマリオフ型のFETを構成することができる。前記AlGaN電子供給層107の残し厚さは特に制限されないが、例えば10nm程度以下である。
次に、前記リセス部を埋め込むように、例えば、原子層堆積(ALD)法を用いて、酸化アルミニウム(Al2O3)等のゲート絶縁膜104を50nm程度堆積させる。さらに、ゲート絶縁膜上面に、前記リセス部を埋め込むようにNi/Auなどの金属を蒸着し、リフトオフすることによりゲート電極102を形成する。なお、ここまでの工程により、ソース−ゲート間およびゲート−ドレイン間には第1絶縁膜105とゲート絶縁膜104の積層膜が形成されるが、ゲート電極102をマスクとしてゲート絶縁膜104をエッチング除去しても良い。この場合には、ゲート絶縁膜104は、ゲート電極102の直下にのみ形成され、ソース−ゲート間およびゲート−ドレイン間には第1絶縁膜105のみが形成される。
そして、ゲート絶縁膜104上におけるゲート電極102とドレイン電極103との間に、Ti/白金(Pt)/Auなどの金属を蒸着し、リフトオフする。これにより、ゲート電極102とドレイン電極103との間に配置された第1フィールドプレートFAを形成する(第1フィールドプレート形成工程)。
さらに、例えば、PECVDを用いて、SiO2などから形成された第2絶縁膜106を、ソース電極101、ゲート電極102、ドレイン電極103および第1フィールドプレートFA上を覆うように堆積させる(第2絶縁膜形成工程)。第2絶縁膜106の厚みは、例えば、ソース電極101、ゲート電極102、ドレイン電極103および第1フィールドプレートFA上面から50nmとする。そして、第2絶縁膜106上に、Ti/白金(Pt)/Auなどの金属を蒸着し、リフトオフする。これにより、ゲート電極102上方からドレイン電極103上方までの間に配置された第2フィールドプレートFBを形成する(第2フィールドプレート形成工程)。以上のようにして、図2A〜Cに示す半導体装置を製造することができる。
なお、図2A〜Cにおいては、前記第2配列における第1電極側末端の第2フィールドプレートFB7と、第2電極側末端の第2フィールドプレートFB1とが、いずれもフローティングフィールドプレートである場合について説明した。しかし、例えば、FB7は、ゲート電極102またはソース電極101と短絡した状態(すなわち、直接通電可能な状態)であっても良い。また、例えば、FB1は、ドレイン電極103と短絡した状態(すなわち、直接通電可能な状態)であっても良い。図2D〜Hに、それらの例を示す。なお、図2D〜Hに示すそれぞれのFETの構造は、第2フィールドプレートFB7およびFB1の一方または両方が、電極101、102または103と短絡している以外は、図2A〜Cに示すFETと同様である。図2D〜Hの断面図は、図1Aにおける(A−A’)方向に見た断面図(図2B)に相当する。図2D〜HのFETの平面図および図1Aの(B−B’)方向に見た断面図に相当する断面図は、図示を省略する。
図2Dに示すFETは、図示のとおり、ゲート電極102が、第2絶縁膜106を貫通し、ゲート電極102上面と第2フィールドプレートFB7とが直接接触している。これにより、ゲート電極102と第2フィールドプレートFB7とが短絡している。同図において、ゲート電極102と第2フィールドプレートFB7とは、一体に形成されている。すなわち、同図に示す構造は、ゲート電極102の一部が第2絶縁膜106から突出して第2絶縁膜106上に重なり、その重なった部分が第2フィールドプレートFB7を形成した構造であるということもできる。これ以外は、同図のFETの構造は、図2A〜CのFETと同様である。図2Dにおいて、ドレイン電極103側末端の第2フィールドプレートFB1は、図2A〜Cと同じくフローティングフィールドプレートである。
図2Eに示すFETは、図示のとおり、ドレイン電極103が、第2絶縁膜106を貫通し、ドレイン電極103上面と第2フィールドプレートFB1とが直接接触している。これにより、ドレイン電極103と第2フィールドプレートFB1とが短絡している。同図において、ドレイン電極103と第2フィールドプレートFB1とは、一体に形成されている。すなわち、同図に示す構造は、ドレイン電極103の一部が第2絶縁膜106から突出して第2絶縁膜106上に重なり、その重なった部分が第2フィールドプレートFB1を形成した構造であるということもできる。これ以外は、同図のFETの構造は、図2A〜CのFETと同様である。図2Eにおいて、ゲート電極102側末端の第2フィールドプレートFB7は、図2A〜Cと同じくフローティングフィールドプレートである。
図2Fに示すFETは、図示のとおり、ゲート電極側末端の第2フィールドプレートFB7が、図2Dと同様の構造により、ゲート電極102と短絡している。ドレイン電極側末端の第2フィールドプレートFB1は、図2Eと同様の構造により、ドレイン電極103と短絡している。これら以外は、同図のFETの構造は、図2A〜CのFETと同様である。
図2Gに示すFETは、図示のとおり、ゲート電極側末端の第2フィールドプレートFB7とソース電極101とが、導線により接続されている。これにより、ソース電極101と第2フィールドプレートFB7とが短絡している。これ以外は、同図のFETの構造は、図2A〜CのFETと同様である。図2Gにおいて、ドレイン電極103側末端の第2フィールドプレートFB1は、図2A〜Cと同じくフローティングフィールドプレートである。
図2Hに示すFETは、図示のとおり、ゲート電極側末端の第2フィールドプレートFB7が、図2Gと同様の構造により、ゲート電極102と短絡している。ドレイン電極側末端の第2フィールドプレートFB1は、図2Eと同様の構造により、ドレイン電極103と短絡している。これら以外は、同図のFETの構造は、図2A〜CのFETと同様である。
なお、第2フィールドプレートFB7とゲート電極102またはソース電極101との短絡構造、および、第2フィールドプレートFB1とドレイン電極103との短絡構造は、図2D〜Hの構造には限定されない。これらの短絡構造は、例えば、公知のFETの構造を参考にして適宜設定しても良い。例えば、第2フィールドプレートFB7とゲート電極102またはソース電極101とは、アクティブ領域111の断面図においては分離した構造を示し、アクティブ領域111の外側で短絡されていても良い。第2フィールドプレートFB1とドレイン電極103とにおいても同様である。これらを、アクティブ領域111の外側で短絡させるには、例えば、短絡させる構成要素同士を、アクティブ領域111の外側で、導線等により接続しても良い。また、例えば、前記各構成要素が、アクティブ領域111の外に突出し、アクティブ領域111の外側で結合することにより短絡していても良い。
本実施形態において説明した第2フィールドプレートFB7とゲート電極102またはソース電極101との短絡構造、および、第2フィールドプレートFB1とドレイン電極103との短絡構造は、後述の各実施形態においても同様に適用可能である。
また、本実施形態のFETにおいて、第1電極側末端における第2フィールドプレートFB7の、ゲート幅方向(ゲート電極からドレイン電極への方向と垂直方向)の幅を大きくしても良い。これにより、第2フィールドプレートFB7とゲート電極102とが容量結合している場合は、その結合容量を増大させることができ、第2フィールドプレートFB7とゲート電極102とが短絡している場合は、その電気抵抗を低減させることができる。同様に、本実施形態のFETにおいて、第2電極側末端における第2フィールドプレートFB1の、ゲート幅方向(ゲート電極からドレイン電極への方向と垂直方向)の幅を大きくしても良い。これにより、第2フィールドプレートFB1とドレイン電極103とが容量結合している場合は、その結合容量を増大させることができ、第2フィールドプレートFB1とドレイン電極103とが短絡している場合は、その電気抵抗を低減させることができる。図2I〜Kに、そのような変形例の一例を示す。図2Iは、このFETの平面図であり、図2Jは、図2Iの(A−A’)方向に見た断面図であり、図2Kは、図2Iの(B−B’)方向に見た断面図である。図2Iに示すとおり、このFETは、第2フィールドプレートFB7の、ゲート幅方向(ゲート電極からドレイン電極への方向と垂直方向)の幅が、ゲート電極102と同じである。第2フィールドプレートFB1の、ゲート幅方向(ゲート電極からドレイン電極への方向と垂直方向)の幅は、ドレイン電極103と同じである。これら以外は、図2I〜KのFETの構造は、図2A〜CのFETと同様である。なお、後述の各実施形態のFETにおいても、同様に、第1電極側末端の第2フィールドプレートFB7および第2電極側末端の第2フィールドプレートFB1の一方または両方の幅を広くしても良い。
本実施形態のFETの動作方法は、特に制限されない。本実施形態のFETは、前記第1の実施形態の半導体装置と同様、高い耐圧が得られるので、例えば、前記ゲート電極および前記ドレイン電極間に600V以上の電圧を印加する、前記本発明の動作方法により動作させても良い。ただし、本実施形態のFETは、どのようにして動作させても良く、例えば、動作電圧(印加電圧)等は、特に制限されるものではない。
[第3の実施形態]
本発明の第3の実施形態について、図3A〜Cを参照しながら説明する。
前記第1および第2の実施形態においては、第2フィールドプレートFB(本発明における、前記「交互配列プレート」)が、第1電極102から第2電極103に向かう配列を複数有し、前記配列が2列であり、かつ、隣り合う2つの前記配列が、互い違いの状態である半導体装置を示した。本発明の半導体装置においては、前記「交互配列プレート」における前記配列は、複数であれば良く、2列に限定されない。本実施形態の半導体装置においては、前記「交互配列プレート」における前記配列が、4列である。ただし、本発明の半導体装置において、前記「交互配列プレート」における前記配列は、2列または4列には限定されず、例えば、3列であっても良いし、5列以上の任意の数でもよい。
図3に、本実施形態の半導体装置(素子)の構造を模式的に示す。この半導体装置は、電界効果トランジスタ(FET)である。図3Aは平面図、図3Bは、図3Aの(A−A’)方向に見た断面図、図3Cは、図3Aの(B−B’)方向に見た断面図である。図3Aに示すとおり、本実施形態のFETは、第2フィールドプレートFB1〜FB7を、それぞれ2個ずつ有する。本実施形態のFETの第2フィールドプレートFB1〜FB7においては、ゲート電極からドレイン電極への方向と垂直方向(図3Aの上下方向)の幅が、実施形態2の第2フィールドプレートFB1〜FB7の半分である。図3A〜Cに示すとおり、このFETにおいては、第2絶縁膜106上におけるゲート電極102上方からドレイン電極103上方までの間に、第2フィールドプレートFB1〜FB7が2つ配列されている。前記2つの第2フィールドプレートFB1〜FB7は、ドレイン電極103からゲート電極102に向かって見て右半分(図3Aにおいて上側)および左半分(図3Aにおいて下側)に、それぞれ一つずつ配列されている。各第2フィールドプレートFB1〜FB7の配列は、前記実施形態2と同様である。また、図3Bおよび図3Cに示すとおり、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅(ゲート電極102からドレイン電極103の方向の幅)WABは、当該第1フィールドプレートの電極幅(ゲート電極102からドレイン電極103の方向の幅)WFAの1/2以上であるが、WFAよりも若干小さい。これら以外は、図3A〜Cに示す本実施形態のFETは、図2A〜Cに示した前記第2の実施形態のFETと同様である。
本実施形態の電界効果トランジスタ(FET)では、図3Aに示す通り、ドレイン電極103側から数えてn番目(nは2以上の整数)の第1フィールドプレートFAには、前記第2絶縁膜を介して、4個の第2フィールドプレートFBが重なっている。そのうち2個の第2フィールドプレートFBは、ドレイン電極103側から数えてn番目の第1フィールドプレートFAおよびn−1番目の第1フィールドプレートFAに重なっている。他の2個の第2フィールドプレートFBは、ドレイン電極103側から数えてn番目の第1フィールドプレートFAおよびn+1番目の第1フィールドプレートFBに重なっている。そのようにして、ドレイン電極103からゲート電極102に向かう方向に沿って、各々の第2フィールドプレートFBが互い違いに配置されている。
本発明の半導体装置では、例えば本実施形態のように、ドレイン電極103側から数えてn番目(nは2以上の整数)の第1フィールドプレートFAの上部に重なる第2フィールドプレートFBの数を2より多くしても良い。その場合においても、前記第2フィールドプレートFBのうち一部は、ドレイン電極103側から数えてn番目の第1フィールドプレートFAおよびn−1番目の第1フィールドプレートに重なるように配置され、残りの第2フィールドプレートFBは、ドレイン電極103側から数えてn番目の第1フィールドプレートFAおよびn+1番目の第1フィールドプレートFBに重なるように配置されていることが好ましい。これにより、前記第1および第2の実施形態と同様に、フィールドプレート間の容量結合効果によって、効果的に電界集中を緩和できるため、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
なお、図3には、各々の第1フィールドプレートFAの上方に、第2絶縁膜106を介して、4個の第2フィールドプレートFBが重なっている例を示した。しかし、本発明の半導体装置においては、前記のように、第1フィールドプレートに重なる第2フィールドプレートFBの数に制限はなく、前記のように、例えば3個でも良いし、5個以上の任意の数でも良い。また、図3では、ドレイン電極103側から数えてn番目の第1フィールドプレートFAの上方に重なる4個の第2フィールドプレートFBのうち、2個をn−1番目の第1フィールドプレートFAと重ね、2個をn+1番目の第1フィールドプレートFAと重ねた。すなわち、ドレイン電極103側から数えてn番目の第1フィールドプレートFAから、ゲート電極方向およびドレイン電極方向のそれぞれの方向に、同数の第2フィールドプレートFBが延びるように配置した。しかし、これらは必ずしも同数でなくてもよい。
また、図3の電界効果トランジスタ(FET)では、前記のとおり、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅WABは、当該第1フィールドプレートの電極幅WFAよりも若干小さい。このため、前記第2の実施形態のようにWAB=WFAである場合と比べると、フィールドプレート間の結合容量が若干小さくなる。ただし、WAB=WFAである場合と比べて第2フィールドプレート同士の距離が大きくなるため、第1フィールドプレートFA同士の距離を小さくすることが可能になる。第1フィールドプレートFA同士の距離が小さければ、ゲート電極102とドレイン電極103との間に配置する第1フィールドプレートFAの数を増やしやすい。ゲート電極102とドレイン電極103との間に配置する第1フィールドプレートFAの数を増やせば、電界集中緩和効果を高め、さらに高い耐圧を得ることが可能となる。このように、各コンデンサの結合容量の大きさと、ゲート電極102およびドレイン電極103の間に配置可能な第1フィールドプレート電極の数との間にはトレードオフの関係がある。本発明の半導体装置においては、高い耐圧を実現できるよう、プロセス上の制約を勘案しながら、これらを自由に設計することができる。
本実施形態の電界効果トランジスタ(FET)では、前記重なり部分の幅WABが当該第1フィールドプレートの電極幅WFAの1/2以下であっても良いが、図3に示したように1/2以上(WAB≧WFA/2)とすることが好ましい。これにより、例えば特許文献1のような、フィールドプレートの配置(図7)よりも結合容量を大きくすることができる。特許文献1の配置では、図7に示したように、1つの第1フィールドプレートFAの上方に、隣り合う2つの第2フィールドプレートが重なる構成となっている。このため、重なり部分の幅WABを、当該第1フィールドプレートの幅WFAの1/2以上にすることは、物理上不可能である。このように、本発明の半導体装置では、WAB≧WFA/2を満たすようにフィールドプレートを配置することにより、例えば、従来技術に比べて高い電解集中緩和効果を得ることができ、高い耐圧を有するFETを実現することが可能である。
以上のとおり、本実施形態の電界効果トランジスタ(FET)では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
本実施形態のFETの製造方法も特に制限されず、例えば、第2フィールドプレートFBの配置を変える以外は、前記第2の実施形態で説明した製造方法と同じであっても良い。本実施形態のFETの動作方法も、前記各実施形態と同様、特に制限されない。
[第4の実施形態]
本発明の第4の実施形態について、図4を参照しながら説明する。
前記第2および第3の実施形態においては、電界効果トランジスタ(FET)の全ての電極が、アクティブ領域111の内側に配置される例を示した。本発明のFETにおいては、アクティブ領域111の外側に電極を配置して、フィールドプレート間の容量結合効果を高めることも可能である。
図4の平面図に、本実施形態の半導体装置(素子)の構造を模式的に示す。図示のとおり、このFETは、ゲート電極102、第1フィールドプレートFA、および第2フィールドプレートFBが、アクティブ領域111の外側に(ゲート電極102からドレイン電極103への方向と垂直方向に)突出している。これ以外は、図4に示すFETの構造は、図2に示した前記実施形態2のFETと同様である。
図4において、アクティブ領域111の外側に突出した部分の電極も、アクティブ領域111の内側に配置された部分の電極と同様に、各々の電極間のコンデンサにより容量結合を形成している。これにより、アクティブ領域111内で形成されている結合容量に対し、アクティブ領域111外側に形成される容量を並列に付加することができるので、結果として、フィールドプレート間の容量結合効果を高めることも可能となる。
なお、図4の例では、アクティブ領域111の外側に配置した部分のゲート電極102、第1フィールドプレートFA、第2フィールドプレートFBは、アクティブ領域111の内側に配置された各々の電極と同じ電極幅(ゲート電極102からドレイン電極103への方向の幅)で直線的に延びている。ただし、本実施形態のFETにおける電極配置は、これに限定されるものではない。例えば、アクティブ領域111の外側では、ゲート電極102、第1フィールドプレートFA、第2フィールドプレートFBの電極幅を、アクティブ領域111の内側よりも大きくしても良い。このようにして、アクティブ領域111外側に形成する結合容量を大きくすることで、電界集中緩和効果を高めるといったことも可能である。
また、本実施形態において、ゲート電極102と第2フィールドプレートFB7とは、容量結合していても良いが、短絡していても良い。また、第2フィールドプレートFB7が、ゲート電極102と容量結合し、ソース電極101と短絡していても良い。また、ドレイン電極103と第2フィールドプレートFB1とは、容量結合していても良いが、短絡していても良い。前記各構成要素が短絡している場合は、アクティブ領域111の内側で短絡していても良いし、外側で短絡していても良い。
以上のとおり、本実施形態の電界効果トランジスタ(FET)では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
本実施形態のFETの製造方法も特に制限されず、例えば、第2フィールドプレートFBの配置を変える以外は、前記第2の実施形態で説明した製造方法と同じであっても良い。本実施形態のFETの動作方法も、前記各実施形態と同様、特に制限されない。
[第5の実施形態]
本発明の第5の実施形態について、図5A〜Cを参照しながら説明する。
図5A〜Cに、本実施形態の半導体装置(素子)の構造を模式的に示す。図5Aは平面図、図5Bは、図5Aの(A−A’)方向に見た断面図、図5Cは、図5Aの(B−B’)方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ(FET)である。
図示のとおり、本実施形態のFETでは、前記各実施形態とは逆に、第1フィールドプレートFAにおいて、ゲート電極102からドレイン電極103に向かう配列(第1配列)が複数であり、第2フィールドプレートFBにおいては、ゲート電極102からドレイン電極103に向かう配列(第2配列)が一つである。すなわち、本実施形態では、第2フィールドプレートFBが、前記「非交互配列プレート」に相当し、第1フィールドプレートFAが、前記「交互配列プレート」に相当する。本実施形態のFETの構造は、第1フィールドプレートFAおよび第2フィールドプレートFBの配置以外は、前記実施形態2と同様である。図5における第1フィールドプレートFAおよび第2フィールドプレートFBの配置について、より具体的には、以下のとおりである。
図5A〜Cに示すとおり、第1フィールドプレートは、FA1〜FA6の6個である。FA1〜FA6は、ゲート電極102からドレイン電極103に向かう配列(第1配列)を形成するように相互に間隔を置いて配置され、前記配列(第1配列)が複数であり、かつ、隣り合う2つの前記配列(第1配列)が、互い違いの状態である。また、図5A〜Cに示すとおり、第2フィールドプレートは、FB1〜FB7の7個である。FB1〜FB7は、ゲート電極102上方から第2絶縁膜106上を通ってドレイン電極103上方に向かう配列(第2配列)を形成するように、相互に間隔を置いて配列されている。前記第2配列におけるゲート電極102側末端の第2フィールドプレートFB7は、ゲート電極102およびそれに隣り合う第1フィールドプレートFA6に重なるように配置されている。図5A〜Cの半導体装置においては、第2フィールドプレートFB7は、ゲート電極102および第1フィールドプレートFA6に対し、第2絶縁膜106を介して重なっている。前記第2配列におけるドレイン電極103側末端の第2フィールドプレートFB1は、ドレイン電極103およびそれに隣り合う第1フィールドプレートFA1に重なるように配置されている。図5A〜CのFETにおいては、第2フィールドプレートFB1は、ドレイン電極103および第1フィールドプレートFA1に対し、第2絶縁膜106を介して重なっている。第1フィールドプレートFA1〜FA6と、前記第2配列の第1電極側末端および第2電極側末端以外の第2フィールドプレートFB2〜FA6とは、それぞれ、フローティングフィールドプレートである。また、図5A〜CのFETでは、前記第2配列の第1電極側末端および第2電極側末端の第2フィールドプレートFB1およびFB7も、フローティングフィールドプレートである。本実施形態では、前記「交互配列プレート」である前記フローティングフィールドプレートすなわち第1フィールドプレートFA1〜FA6は、前記第2絶縁膜を介して、ゲート電極102からドレイン電極103への方向に隣り合う2つの第2フィールドプレートFBと重なり合うように配置されている。第1フィールドプレートFA1〜FA6は、ゲート電極102およびドレイン電極103に重ならない。前記「非交互配列プレート」である前記フローティングフィールドプレートすなわち第2フィールドプレートFB2〜FB6は、前記第2絶縁膜を介して、ゲート電極102からドレイン電極103への方向と垂直方向に隣り合う複数の前記「交互配列プレート」すなわち第1フィールドプレートFAと重なり合うように配置されている。第2フィールドプレートFB2〜FB6は、ゲート電極102およびドレイン電極103に重ならない。
本実施形態では、図5Aに示す通り、ドレイン電極103側から数えてn番目(nは2以上の整数)の第2フィールドプレートFBは、前記第2絶縁膜を介して、下方の2個の第1フィールドプレートFAに重なっている。そのうち一方の第1フィールドプレートFAは、ドレイン電極103側から数えてn番目の第2フィールドプレートFBおよびn−1番目の第2フィールドプレートFBと重なり合い、他方の第1フィールドプレートFAは、n番目の第2フィールドプレートFBおよびn+1番目の第2フィールドプレートFBと重なり合うというように、ドレイン電極103からゲート電極102に向かう方向に沿って、各々の第1フィールドプレートFAが互い違いに配置されている。本実施形態の半導体装置では、フィールドプレートのこのような配置により、ドレイン電極103とゲート電極102との間は、第1フィールドプレートFAおよび第2フィールドプレートFBを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、第2電極103→FB1→FA1→FB2→FA2→FB3→FA3→FB4→FA4→FB5→FA5→FB6→FA6→FB7→第1電極102という順で、各々隣り合う2つの電極間のコンデンサにより、前記各実施形態と同様に、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
本実施形態のFETでは、図示のとおり、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅(第1電極から第2電極への方向の幅)をWAB、当該第2フィールドプレートの電極幅(第1電極から第2電極への方向の幅)をWFBとしたとき、WABは、WFBよりも若干小さいが、WFBの1/2以上である。本実施形態では、第2フィールドプレートFBが前記「非交互配列プレート」であるため、WABが、WFBの1/2以上であることが好ましく、WABが、WFBと等しいことが特に好ましい。なお、図5D〜Fに、図5A〜CのFETの変形例の構造を模式的に示す。図5Dは平面図、図5Eは、図5Dの(A−A’)方向に見た断面図、図5Fは、図5Dの(B−B’)方向に見た断面図である。図5D〜Fに示すとおり、このFETの構造は、第1フィールドプレートFA1〜FA6および第2フィールドプレートFB2〜FB6の幅(ゲート電極102からドレイン電極103への方向の幅)が図5A〜Cと若干異なる。図5D〜Fに示すFETにおいて、前記重なり部分の幅WABは、前記第2フィールドプレートFB2〜FB6の幅WFBと等しい。これら以外は、図5D〜Fに示すFETの構造は、図5A〜Cに示すFETと同様である。図示のように、図5A〜Cの構造(WABが、WFB未満である構造)の方が、図5D〜Fの構造(WABが、WFBと等しい構造)と比較して、第2フィールドプレートFB同士の距離を小さくしやすい。このため、図5A〜Cの構造の方が、図5D〜Fの構造と比較して、第2フィールドプレートFBの数をさらに増やしやすい。前記第3の実施形態でも説明したように、各コンデンサの結合容量の大きさと、ゲート電極102およびドレイン電極103の間に配置可能なフィールドプレート電極の数との間にはトレードオフの関係がある。本発明の半導体装置においては、高い耐圧を実現できるよう、プロセス上の制約を勘案しながら、これらを自由に設計することができる。
以上のとおり、本実施形態の電界効果トランジスタ(FET)では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
本実施形態のFETの製造方法も特に制限されず、例えば、第2フィールドプレートFBの配置を変える以外は、前記第2の実施形態で説明した製造方法と同じであっても良い。本実施形態のFETの動作方法も、前記各実施形態と同様、特に制限されない。
[第6の実施形態]
本発明の第6の実施形態について、図6A〜Eを参照しながら説明する。
図6A〜Eに、本実施形態の半導体装置(素子)の構造を模式的に示す。図6Aは平面図、図6Bは、図6Aの(A−A’)方向に見た断面図、図6Cは、図6Aの(B−B’)方向に見た断面図、図6Dは、図6Aの(C−C’)方向に見た断面図、図6Eは、図6Aの(D−D’)方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ(FET)である。
図示のとおり、本実施形態のFETでは、第1フィールドプレートFAおよび第2フィールドプレートFBのいずれも、ゲート電極102からドレイン電極103に向かう配列が複数である。本実施形態では、後述するように、第1フィールドプレートFAが、前記「非交互配列プレート」に相当し、第2フィールドプレートFBが、前記「交互配列プレート」に相当する。本実施形態のFETの構造は、第1フィールドプレートFAおよび第2フィールドプレートFBの配置以外は、前記実施形態2と同様である。図6における第1フィールドプレートFAおよび第2フィールドプレートFBの配置について、より具体的には、以下のとおりである。
図6A〜Eに示すとおり、第1フィールドプレートFAは、FA1〜FA5の5個である。前記複数の第1フィールドプレートFAは、第1絶縁膜105上におけるゲート電極102とドレイン電極103との間に、ゲート電極102からドレイン電極103に向かう配列(第1配列)を形成するように、相互に間隔を置いて配置されている。ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)には、第1フィールドプレートFA1、FA3およびFA5が、ドレイン電極103側からゲート電極102側に向かって前記順序で配置されている。ドレイン電極103からゲート電極102に向かって見て左半分(図6Aにおいて下側)には、第1フィールドプレートFA2およびFA4が、ドレイン電極103側からゲート電極102側に向かって前記順序で配置されている。
また、図6A〜Eに示すとおり、第2フィールドプレートFBは、FB1〜FB7の7個である。第2フィールドプレートFBは、ゲート電極102上方から第2絶縁膜106上を通ってドレイン電極103上方に向かう配列(第2配列)を形成するように、相互に間隔を置いて配置されている。ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)および左半分(図6Aにおいて下側)のそれぞれにおいて、ゲート電極102からドレイン電極103に向かう前記第2配列が複数であり、かつ、隣り合う2つの前記第2配列が、互い違いの状態である。ゲート電極102側末端の第2フィールドプレートFB7は、ゲート電極102およびそれに隣り合う第1フィールドプレートFA5に重なるように配置されている。図6A〜Eの半導体装置においては、第2フィールドプレートFB7は、ゲート電極102および第1フィールドプレートFA5に対し、第2絶縁膜106を介して重なっている。ゲート電極102側末端の第2フィールドプレートFB6は、ゲート電極102およびそれに隣り合う第1フィールドプレートFA4に重なるように配置されている。図6A〜Eの半導体装置においては、第2フィールドプレートFB6は、ゲート電極102および第1フィールドプレートFA4に対し、第2絶縁膜106を介して重なっている。ドレイン電極103側末端の第2フィールドプレートFB1は、ドレイン電極103およびそれに隣り合う第1フィールドプレートFA1に重なるように配置されている。図6A〜Eの半導体装置においては、第2フィールドプレートFB1は、ドレイン電極103および第1フィールドプレートFA1に対し、第2絶縁膜106を介して重なっている。ドレイン電極103側末端の第2フィールドプレートFB2は、ドレイン電極103およびそれに隣り合う第1フィールドプレートFA2に重なるように配置されている。図6A〜Eの半導体装置においては、第2フィールドプレートFB2は、ドレイン電極103および第1フィールドプレートFA2に対し、第2絶縁膜106を介して重なっている。第1フィールドプレートFA1〜FA5と、前記第2配列の第1電極側末端および第2電極側末端以外の第2フィールドプレートFB3〜FA5とは、それぞれ、フローティングフィールドプレートである。また、図6A〜EのFETでは、前記第2配列の第1電極側末端および第2電極側末端の第2フィールドプレートFB1、FB2、FB6およびFB7も、フローティングフィールドプレートである。本実施形態では、第1フィールドプレートFA1〜FA5は、前記第2絶縁膜を介して、ゲート電極102からドレイン電極103への方向と垂直方向に隣り合う複数の第2フィールドプレートFBと重なり合うように配置されている。第1フィールドプレートFA1〜FA5は、ゲート電極102およびドレイン電極103に重ならない。第2フィールドプレートFB3〜FB5は、前記第2絶縁膜を介して、ゲート電極102からドレイン電極103への方向に隣り合う2つの第1フィールドプレートFAと重なり合うように配置されている。第2フィールドプレートFB3〜FB5は、ゲート電極102およびドレイン電極103に重ならない。このように、本実施形態では、第1フィールドプレートFAが、前記「非交互配列プレート」に相当し、第2フィールドプレートFBが、前記「交互配列プレート」に相当する。なお、本実施形態における第1フィールドプレートAは、図6Aに示すとおり、ゲート電極102からドレイン電極103に向かう配列を、2つ有し、前記2つの配列が、互い違いの状態である。本発明において、前記「非交互配列プレート」の配列は、特に制限されず、例えば図6のように、前記配列が複数でもよいし、隣り合う2つの前記配列が、互い違いの状態であっても良い。
本実施形態では、図6Aに示す通り、ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)および左半分(図6Aにおいて下側)のそれぞれにおいて、第2電極103側から数えてn番目(nは2以上の整数)の第1フィールドプレートFAの上方に、2個の第2フィールドプレートFBが重なっている。そのうち一方の第2フィールドプレートFBは、第2電極103側から数えてn番目の第1フィールドプレートFAおよびn−1番目の第1フィールドプレートに重なり、他方の第2フィールドプレートFBは、n番目の第1フィールドプレートFAおよびn+1番目の第1フィールドプレートFBに重なる。このように、ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)および左半分(図6Aにおいて下側)のそれぞれにおいて、ドレイン電極103からゲート電極102に向かう方向に沿って、各々の第2フィールドプレートFBが互い違いに配置されている。本実施形態のFETでは、フィールドプレートのこのような配置により、ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)および左半分(図6Aにおいて下側)のそれぞれにおいて、第1フィールドプレートFAおよび第2フィールドプレートFBを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、ドレイン電極103からゲート電極102に向かって見て右半分(図6Aにおいて上側)においては、ドレイン電極103→FB1→FA1→FB3→FA3→FB5→FA5→FB7→ゲート電極102という順で、各々隣り合う2つの電極間のコンデンサにより、容量結合が形成されている。ドレイン電極103からゲート電極102に向かって見て左半分(図6Aにおいて下側)においては、ドレイン電極103→FB2→FA2→FB4→FA4→FB6→ゲート電極102という順で、各々隣り合う2つの電極間のコンデンサにより、容量結合が形成されている。これら直列に接続された多数のコンデンサは、半導体装置がオフ状態のときには、第2電極103と第1電極102との間に印加される高電圧を分担して保持する。これにより、各々の第1フィールドプレートFAおよび第2フィールドプレートFBの電位が決まる。このようにして、前記各実施形態と同様に、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
本実施形態において、第1フィールドプレートFAと第2フィールドプレートFBとの重なり部分の幅(第1電極から第2電極への方向の幅)WABは、特に制限されないが、当該第1フィールドプレートの電極幅(第1電極から第2電極への方向の幅)WFAの1/2以上であることが好ましい。また、図6に示すように、WAB=WFAすなわち、第1フィールドプレートFAの電極幅WFA全体を第2フィールドプレートFBが覆うように配置されていることが特に好ましい。これにより、例えば前記第1または第2の実施形態と同様に、大きい結合容量を得ることができる。
本実施形態では、WABをWFAの1/2以上とすることもできるし、図示のようにWAB=WFAとすることもできるこれにより、例えば前記第1〜第4の実施形態と同様に、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。さらに、本実施形態では、図6Aに示すとおり、ゲート電極およびドレイン電極間(ドリフト領域)全体において、各々の第1フィールドプレートFAが、ドレイン電極103からゲート電極102に向かう方向に沿って互い違いに配置されている。このような配置により、ゲート電極102およびドレイン電極103間に多数の第1フィールドプレートFAを配置しやすい。したがって、本実施形態では、さらに電界集中緩和効果と高耐圧化効果を高めやすい。なお、図6A〜Eでは、第1フィールドプレートFAの数を5個、第2フィールドプレートFBの数を7個としたが、これらの数は特に制限されず、図6A〜Eよりもさらに増やしても良いし、逆に減らしても良い。また、例えば、前記第5の実施形態と同様に、第1フィールドプレートFAを前記「交互配列プレート」とし、第2フィールドプレートFBを前記「非交互配列プレート」としても良い。
以上のとおり、本実施形態の電界効果トランジスタ(FET)では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極102とドレイン電極103との間の距離が小さいFETでも高い耐圧を得ることが可能である。
本実施形態のFETの製造方法も特に制限されず、例えば、第1フィールドプレートFAおよび第2フィールドプレートFBの配置を変える以外は、前記第2の実施形態で説明した製造方法と同じであっても良い。本実施形態のFETの動作方法も、前記各実施形態と同様、特に制限されない。
以上、本発明を各実施形態に即して説明したが、前述の通り、前記各実施形態は例示であり、種々の変更が可能である。
例えば、前記第1〜第4の実施形態においては、第1フィールドプレートFAが6本、第2フィールドプレートが7本の構成を示した。前記第5の実施形態においては、第1フィールドプレートFAが7本、第2フィールドプレートが6本の構成を示した。また、前記第6の実施形態においては、第1フィールドプレートFAが5本、第2フィールドプレートが7本の構成を示した。しかし、本発明の構成はこれらに限定されず、プロセス上の制約を勘案しながら、高い効果を得られるようフィールドプレートの数を自由に設計することができる。
また、前記各実施形態における半導体装置では、主に、前記第2配列の第1電極側末端および第2電極側末端における前記第2フィールドプレートが、フローティングフィールドプレートである場合について説明した。しかしながら、前述のように、これら第1電極側末端および第2電極側末端の第2フィールドプレートは、通常のフィールドプレートであっても良い。すなわち、これら末端の第2フィールドプレートの一方または両方が、ゲート電極、ドレイン電極、またはソース電極(またはアノード電極、もしくはカソード電極)と短絡していても良い。また、本発明の半導体装置は、前記第1フィールドプレートおよび前記第2フィールドプレートに加え、さらに、通常のフィールドプレートを有していても良い。
また、前記各実施形態における電界効果トランジスタ(FET)は、ゲート電極102がゲート絶縁膜104を介して半導体層上に形成される、いわゆる、金属−絶縁膜−半導体電界効果トランジスタ(MISFET)の構成とした。しかしながら、本発明では、ゲート絶縁膜を有しない高電子移動度トランジスタ(HEMT)構造や金属−半導体電界効果トランジスタ(MESFET)構造を採用しても良い。すなわち、本発明の半導体装置では、前記半導体層上面に前記ゲート電極が直接接触していても良い。また、本発明では、電子供給層上にチャネル層を有する逆HEMT構造を採用しても良い。本発明の半導体装置は、前記半導体層とゲート電極の間にp型半導体を設けたジャンクション型ゲート電界効果トランジスタ(JFET)であっても良い。また、本発明の半導体装置は、例えば、実施形態1で説明したショットキー(MES、Metal−Semiconductor)ダイオード、MISダイオード、p−n接合ダイオード等であっても良い。
また、前記第1の実施形態においては、キャリア供給層107上に、第1フィールドプレートFAを、第1絶縁膜105を介して形成する構成を示した。すなわち、第1フィールドプレートFAは、半導体層上に1層の絶縁膜を介して形成する構成とした。さらに、前記第2〜第6の実施形態においては、キャリア供給層107上に、第1フィールドプレートFAを、第1絶縁膜105およびゲート絶縁膜104を介して形成する構成を示した。すなわち、第1フィールドプレートFAは、半導体層上に2層の絶縁膜を介して形成する構成とした。しかしながら、本発明の構成はこれに限定されるものではなく、第1フィールドプレートは、例えば、半導体層上に、3層以上の絶縁膜を介して形成することも可能である。
前記第1絶縁膜、前記第2絶縁膜、および前記ゲート絶縁膜の形成材料も特に制限されず、SiO2、Al2O3、SiN、Si3N4、Ta2O5、HfO2、ZrO2およびこれらの化合物などから自由に選ぶことが可能である。さらに他の絶縁膜を含む場合も、同様である。
また、前記各実施形態においては、半導体層109、108、107には窒化物系半導体(III族窒化物半導体)を用いた構造を示したが、本発明はこれに限定されるものではない。すなわち、本発明の半導体装置において、前記半導体層の形成材料は特に制限されず、例えば、シリコン(Si)、炭化シリコン(SiC)、砒化物系半導体(InGaAs、AlGaAsなど)、燐化物系半導体(AlInGaPなど)、ダイヤモンド(C)、セレン化物系半導体(ZnMgSSeなど)など、どのような材料でも良い。これらの半導体材料に対しても、広く本発明のフィールドプレートの配置を適用し、耐圧向上効果を得ることができる。なお、前記のとおり、本発明のフィールドプレートの配置は、ゲート電極とドレイン電極との間のドリフト領域の距離が小さい電界効果トランジスタ(FET)に適用するとより高い効果を発揮する。このため、本発明は、たとえば、窒化ガリウム(GaN)、炭化シリコン(SiC)、ダイヤモンド(C)などのワイドギャップ半導体材料を用いた電界効果トランジスタ(FET)に適用するのが特に好ましい。
また、前記各実施形態では、チャネル層材料としてGaNを用いたが、窒化インジウムガリウム(InGaN)、AlGaN、InAlN、InAlGaN、InNなど他のIII族窒化物半導体を用いても良いし、Si、SiC等を用いても良い。
また、前記各実施形態では、キャリア供給層材料としてAlGaNを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記III族窒化物半導体は、例えば、InGaN、AlGaN、InAlN、InAlGaN、GaN、AlNなどであっても良い。
また、前記各実施形態では、チャネル層とキャリア供給層とのヘテロ接合構造を用いたが、キャリア供給層を設けなくても良い。この場合には、前記チャネル層を、例えば、n型のGaN等のIII族窒化物半導体、若しくは、n型のSi、SiC等によって構成すれば良い。
前記第1の電極、前記第2の電極、および前記ソース電極等の形成材料は、特に限定されない。例えば、前記各実施形態では、ソース電極、ドレイン電極、カソード電極の材料としてTi/Al/Ni/Auを用いたが、Ti/Al/モリブデン(Mo)/Au、Ti/Al/ニオビウム(Nb)/Au、Ti/Alなど他の材料を用いても良い。
また、前記各実施形態では、ゲート電極およびアノード電極の材料としてNi/Auを用いたが、Ti/Pt/Au、パラディウム(Pd)/Auなど他の材料を用いても良い。さらに、前記各実施形態では、前記第1の電極、前記第2の電極、および前記ソース電極の形状は、底面が矩形の直方体状としたが、これには限定されない。例えば、前記第1の電極および前記第2の電極の形状が、それぞれ底面が半円形の半円板形状であり、前記半円形の直線部分が対向していても良い。
前記各実施形態では、フィールドプレートの材料としてTi/Pt/Auを用いたが、Ni/Au、Pd/Auなど他の材料を用いても良い。また、フィールドプレートの底面形状は、図示のように矩形としたが、三角形や他の多角形であっても良いし、または、他の任意の形状(例えば円形等)であっても良い。
[実施例1]
図2の構造を有するFETを、前記第2の実施形態に記載の方法で実際に作製した。このFETは、ゲート電極102とドレイン電極103との間の距離が13μmであり、耐圧630Vを達成することができた。
[実施例2]
図3の構造を有するFETを、前記第3の実施形態(前記第2の実施形態)に記載の方法で実際に作製した。このFETは、ゲート電極102とドレイン電極103との間の距離が13μmであり、耐圧610Vを達成することができた。
[実施例3]
図4の構造を有するFETを、前記第4の実施形態(前記第2の実施形態)に記載の方法で実際に作製した。このFETは、ゲート電極102とドレイン電極103との間の距離が13μmであり、耐圧630Vを達成することができた。