JP2000022163A - 分離構造とその分離構造を備える半導体装置 - Google Patents
分離構造とその分離構造を備える半導体装置Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 半導体装置の耐圧特性の劣化を防止すること
が可能な分離構造を提供する。 【解決手段】 半導体基板３の主表面に形成された第１
および第２の導電領域６、２３の間に位置し、第１およ
び第２の導電領域６、２３を電気的に分離する分離構造
であって、半導体基板３の主表面よりも深い位置に形成
された第１の導電体２９ａと、第１の導電体２９ａから
見て、第１の導電領域６の位置する方向と逆の方向に位
置し、半導体基板３の主表面よりも深い位置に形成され
た絶縁体２８ｂ、２８ｃと、絶縁体２８ｂ、２８ｃから
見て、第１の導電体２９ａの位置する方向と逆の方向に
位置し、半導体基板３の主表面よりも深い位置に形成さ
れた第２の導電体２９ｂとを備える分離構造。
が可能な分離構造を提供する。 【解決手段】 半導体基板３の主表面に形成された第１
および第２の導電領域６、２３の間に位置し、第１およ
び第２の導電領域６、２３を電気的に分離する分離構造
であって、半導体基板３の主表面よりも深い位置に形成
された第１の導電体２９ａと、第１の導電体２９ａから
見て、第１の導電領域６の位置する方向と逆の方向に位
置し、半導体基板３の主表面よりも深い位置に形成され
た絶縁体２８ｂ、２８ｃと、絶縁体２８ｂ、２８ｃから
見て、第１の導電体２９ａの位置する方向と逆の方向に
位置し、半導体基板３の主表面よりも深い位置に形成さ
れた第２の導電体２９ｂとを備える分離構造。
Description
【０００１】
【発明の属する技術分野】この発明は、分離構造とその
分離構造を備える半導体装置に関するものであり、より
特定的には、電界集中の発生を抑制することが可能な分
離構造とその分離構造を備える半導体装置に関する。
分離構造を備える半導体装置に関するものであり、より
特定的には、電界集中の発生を抑制することが可能な分
離構造とその分離構造を備える半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとして、ＳＯＩ
（Silicon On Insulator）基板上に形成されたｐチャネ
ルＬＩＧＢＴ（Lateral Insulated Gate Bipolar Trans
ister）が知られている。このＬＩＧＢＴは、高電圧大
電流を必要とする電動機などによく用いられるＭＯＳゲ
ート制御のパワーデバイスである。図５１は、従来のｐ
チャネルＬＩＧＢＴを示す断面図である。図５１を参照
して、以下に従来のｐチャネルＬＩＧＢＴの構造を説明
する。
（Silicon On Insulator）基板上に形成されたｐチャネ
ルＬＩＧＢＴ（Lateral Insulated Gate Bipolar Trans
ister）が知られている。このＬＩＧＢＴは、高電圧大
電流を必要とする電動機などによく用いられるＭＯＳゲ
ート制御のパワーデバイスである。図５１は、従来のｐ
チャネルＬＩＧＢＴを示す断面図である。図５１を参照
して、以下に従来のｐチャネルＬＩＧＢＴの構造を説明
する。
【０００３】図５１を参照して、従来のｐチャネルＬＩ
ＧＢＴは、半導体基板１０１と、埋込酸化膜１０２と、
ｎ- 型のＳＯＩ層１０３と、ｐチャネルＭＯＳトランジ
スタ１０４と、ｐ+ 型エミッタ拡散領域１０５と、ｎ型
エミッタ拡散領域１０６と、ｐ- 拡散領域１０７と、ｐ
コレクタ拡散領域１０９と、ｎ+ コレクタ拡散領域１１
０と、ゲート絶縁膜１０８と、フィールド酸化膜１１１
ａと、第１のマルチフィールドプレート１１２ａ〜１１
２ｃと、第２のマルチフィールドプレート１１４ａ〜１
１４ｄと、エミッタ電極１１６と、コレクタ電極１１７
とを備える。
ＧＢＴは、半導体基板１０１と、埋込酸化膜１０２と、
ｎ- 型のＳＯＩ層１０３と、ｐチャネルＭＯＳトランジ
スタ１０４と、ｐ+ 型エミッタ拡散領域１０５と、ｎ型
エミッタ拡散領域１０６と、ｐ- 拡散領域１０７と、ｐ
コレクタ拡散領域１０９と、ｎ+ コレクタ拡散領域１１
０と、ゲート絶縁膜１０８と、フィールド酸化膜１１１
ａと、第１のマルチフィールドプレート１１２ａ〜１１
２ｃと、第２のマルチフィールドプレート１１４ａ〜１
１４ｄと、エミッタ電極１１６と、コレクタ電極１１７
とを備える。
【０００４】半導体基板１０１上には埋込酸化膜１０２
が形成されている。埋込酸化膜１０２上にはｎ- 型のＳ
ＯＩ層１０３が形成されている。ＳＯＩ層１０３の所定
領域には、ｐ+ 型エミッタ拡散領域１０５と、ｎ型エミ
ッタ拡散領域１０６と、ｐ-拡散領域１０７と、ｐ型コ
レクタ拡散領域１０９と、ｎ+ 型コレクタ拡散領域１１
０とが形成されている。ｐ- 拡散領域１０７上に位置す
る領域において、ＳＯＩ層１０３の主表面上にはフィー
ルド酸化膜１１１ａが形成される。ＳＯＩ層１０３の主
表面上には、ゲート絶縁膜１０８が形成されている。ゲ
ート絶縁膜１０８上には、ゲート電極１２０が形成され
ている。ｐ+ 型エミッタ拡散領域１０５と、ｐ- 拡散領
域１０７と、ゲート絶縁膜１０８と、ゲート電極１２０
とから、ｐチャネルＭＯＳトランジスタ１０４が形成さ
れている。また、ｐ型コレクタ拡散領域１０９は、ｐ-
拡散領域１０７に接触するように形成されている。ＳＯ
Ｉ層１０３の主表面とフィールド酸化膜１１１ａとの上
には、ドープトポリシリコンなどの導電体膜からなる第
１のマルチフィールドプレート１１２ａ〜１１２ｃが形
成されている。この第１のマルチフィールドプレート１
１２ａ〜１１２ｃとゲート電極１２０との上に、層間絶
縁膜１１３が形成されている。層間絶縁膜１１３上に
は、アルミ配線などにより第２のマルチフィールドプレ
ート１１４ａ〜１１４ｄが形成されている。ｐ+ 型エミ
ッタ拡散領域５とｎ型エミッタ拡散領域６とに電気的に
接続するように、エミッタ電極１１６が形成されてい
る。ｐ型コレクタ拡散領域１０９とｎ+ 型コレクタ拡散
領域１１０とに電気的に接続するように、コレクタ電極
１１７が形成されている。エミッタ電極１１６とコレク
タ電極１１７と第２のマルチフィールドプレート１１４
ａ〜１１４ｄとの上に、ガラスコート絶縁膜１１５が形
成されている。フィールド酸化膜１１１ｂを含むトレン
チ分離構造１１８は、ｐ型コレクタ拡散領域１０９に隣
接するように形成されている。また、半導体基板１０１
の裏面には、全面にわたって裏面電極１２１が形成され
ている。
が形成されている。埋込酸化膜１０２上にはｎ- 型のＳ
ＯＩ層１０３が形成されている。ＳＯＩ層１０３の所定
領域には、ｐ+ 型エミッタ拡散領域１０５と、ｎ型エミ
ッタ拡散領域１０６と、ｐ-拡散領域１０７と、ｐ型コ
レクタ拡散領域１０９と、ｎ+ 型コレクタ拡散領域１１
０とが形成されている。ｐ- 拡散領域１０７上に位置す
る領域において、ＳＯＩ層１０３の主表面上にはフィー
ルド酸化膜１１１ａが形成される。ＳＯＩ層１０３の主
表面上には、ゲート絶縁膜１０８が形成されている。ゲ
ート絶縁膜１０８上には、ゲート電極１２０が形成され
ている。ｐ+ 型エミッタ拡散領域１０５と、ｐ- 拡散領
域１０７と、ゲート絶縁膜１０８と、ゲート電極１２０
とから、ｐチャネルＭＯＳトランジスタ１０４が形成さ
れている。また、ｐ型コレクタ拡散領域１０９は、ｐ-
拡散領域１０７に接触するように形成されている。ＳＯ
Ｉ層１０３の主表面とフィールド酸化膜１１１ａとの上
には、ドープトポリシリコンなどの導電体膜からなる第
１のマルチフィールドプレート１１２ａ〜１１２ｃが形
成されている。この第１のマルチフィールドプレート１
１２ａ〜１１２ｃとゲート電極１２０との上に、層間絶
縁膜１１３が形成されている。層間絶縁膜１１３上に
は、アルミ配線などにより第２のマルチフィールドプレ
ート１１４ａ〜１１４ｄが形成されている。ｐ+ 型エミ
ッタ拡散領域５とｎ型エミッタ拡散領域６とに電気的に
接続するように、エミッタ電極１１６が形成されてい
る。ｐ型コレクタ拡散領域１０９とｎ+ 型コレクタ拡散
領域１１０とに電気的に接続するように、コレクタ電極
１１７が形成されている。エミッタ電極１１６とコレク
タ電極１１７と第２のマルチフィールドプレート１１４
ａ〜１１４ｄとの上に、ガラスコート絶縁膜１１５が形
成されている。フィールド酸化膜１１１ｂを含むトレン
チ分離構造１１８は、ｐ型コレクタ拡散領域１０９に隣
接するように形成されている。また、半導体基板１０１
の裏面には、全面にわたって裏面電極１２１が形成され
ている。
【０００５】図５１に示したような断面構造を有するＬ
ＩＧＢＴは、中心線１１９に対して対称に形成され、た
とえば、図５２に示すように、ほぼ円形状のレイアウト
を有する。図５２は、従来のＬＩＧＢＴの一例の鳥瞰図
である。なお、図５２においては、円形状のレイアウト
を有するＬＩＧＢＴを示したが、ＬＩＧＢＴのレイアウ
トとしては円形状だけでなく、中心線１１９に対して対
称な方形状、長方形状などでもよい。
ＩＧＢＴは、中心線１１９に対して対称に形成され、た
とえば、図５２に示すように、ほぼ円形状のレイアウト
を有する。図５２は、従来のＬＩＧＢＴの一例の鳥瞰図
である。なお、図５２においては、円形状のレイアウト
を有するＬＩＧＢＴを示したが、ＬＩＧＢＴのレイアウ
トとしては円形状だけでなく、中心線１１９に対して対
称な方形状、長方形状などでもよい。
【０００６】次に、図５３を参照して、図５１に示した
従来のＬＩＧＢＴのオフ動作について説明する。図５３
は、従来のＬＩＧＢＴのオフ動作を説明するための断面
模式図である。
従来のＬＩＧＢＴのオフ動作について説明する。図５３
は、従来のＬＩＧＢＴのオフ動作を説明するための断面
模式図である。
【０００７】図５３を参照して、従来のＬＩＧＢＴのオ
フ動作時には、エミッタ電極１１６は正の電位（＋Ｖ）
を有する電源に接続される。ゲート電極１２０は、電源
電位と同じ電位に設定される。コレクタ電極１１７と裏
面電極１２１とはともに接地され、アース電位を保って
いる。
フ動作時には、エミッタ電極１１６は正の電位（＋Ｖ）
を有する電源に接続される。ゲート電極１２０は、電源
電位と同じ電位に設定される。コレクタ電極１１７と裏
面電極１２１とはともに接地され、アース電位を保って
いる。
【０００８】この電位状態で、ｐ- 拡散領域７およびｐ
型コレクタ拡散領域１０９とｎ- 型のＳＯＩ層１０３と
の間の境界面Ｊ１のｐｎ接合部から、ｎ- 型のＳＯＩ層
１０３側に向かって空乏層が伸長する。そして、この伸
張した空乏層において、第１の電位ポテンシャル１２２
が形成される。なお、これはＲＥＳＵＲＦ効果（REduce
d SURFace effect）と呼ばれ、横型デバイスの高耐圧化
を図る際に使用される基本的な手法である。
型コレクタ拡散領域１０９とｎ- 型のＳＯＩ層１０３と
の間の境界面Ｊ１のｐｎ接合部から、ｎ- 型のＳＯＩ層
１０３側に向かって空乏層が伸長する。そして、この伸
張した空乏層において、第１の電位ポテンシャル１２２
が形成される。なお、これはＲＥＳＵＲＦ効果（REduce
d SURFace effect）と呼ばれ、横型デバイスの高耐圧化
を図る際に使用される基本的な手法である。
【０００９】従来のＬＩＧＢＴにおいては、縦方向にお
けるシリコンと酸化膜との電圧負荷分担はそれぞれの誘
電率の比により決定される。一方、横方向については、
第１のマルチフィールドプレート１１２ａ〜１１２ｃと
第２のマルチフィールドプレート１１４ａ〜１１４ｄと
により、電界緩和が図られている。つまり、第１および
第２のマルチフィールドプレート１１２ａ〜１１２ｃ、
１１４ａ〜１１４ｄは、絶縁膜と導電体膜とからなる容
量結合によって、第１の電位ポテンシャル１２２のデバ
イス表面領域での分布を均一化させている（以下、容量
性電位分割と呼ぶ）。この結果、第１の電位ポテンシャ
ル１２２が局所的に不均一となり、電界集中が発生する
ことに起因するアバランシェ現象の発生を抑制すること
ができる。
けるシリコンと酸化膜との電圧負荷分担はそれぞれの誘
電率の比により決定される。一方、横方向については、
第１のマルチフィールドプレート１１２ａ〜１１２ｃと
第２のマルチフィールドプレート１１４ａ〜１１４ｄと
により、電界緩和が図られている。つまり、第１および
第２のマルチフィールドプレート１１２ａ〜１１２ｃ、
１１４ａ〜１１４ｄは、絶縁膜と導電体膜とからなる容
量結合によって、第１の電位ポテンシャル１２２のデバ
イス表面領域での分布を均一化させている（以下、容量
性電位分割と呼ぶ）。この結果、第１の電位ポテンシャ
ル１２２が局所的に不均一となり、電界集中が発生する
ことに起因するアバランシェ現象の発生を抑制すること
ができる。
【００１０】このように、従来のＬＩＧＢＴにおけるオ
フ動作時には、トレンチ分離構造１１８に電圧負荷が及
ぶことはない。トレンチ分離構造１１８は、図５４に示
すように、デバイス外領域１２３に外部電位（ＶEX）が
与えられた際に発生する第２の電位ポテンシャル１２５
を負担し、デバイス内部とデバイス外領域１２３との間
の絶縁を保持することを主な機能としている。ここで、
図５４は、トレンチ分離構造１１８の機能を説明するた
めの断面模式図である。
フ動作時には、トレンチ分離構造１１８に電圧負荷が及
ぶことはない。トレンチ分離構造１１８は、図５４に示
すように、デバイス外領域１２３に外部電位（ＶEX）が
与えられた際に発生する第２の電位ポテンシャル１２５
を負担し、デバイス内部とデバイス外領域１２３との間
の絶縁を保持することを主な機能としている。ここで、
図５４は、トレンチ分離構造１１８の機能を説明するた
めの断面模式図である。
【００１１】
【発明が解決しようとする課題】上記のようなＬＩＧＢ
Ｔを、例えばワンチップインバータのハイサイドドライ
バーとして使用する場合には、ＬＩＧＢＴの電流駆動能
力の向上（通電することのできる電流量を大きくするこ
と）が求められる。この電流駆動能力の向上のための１
つの方法として、ゲート電極１２０（図５１参照）のチ
ャネル幅（周長）を長くすることが有効である。そし
て、このゲート電極１２０の周長を長くする方法の１つ
として、ＬＩＧＢＴのエミッタ電極１１６とコレクタ電
極１１７との配置を図５５に示すように逆転させること
が考えられる。図５５は、エミッタ電極とコレクタ電極
との配置を従来とは逆転させたＬＩＧＢＴの断面図であ
る。図５５を参照して、エミッタ電極１１６とコレクタ
電極１１７との配置を逆転させることにより、ゲート電
極１２０が中心線１１９から従来よりも遠い位置に形成
されることになる。このため、中心線１１９に対称な円
形状などのレイアウトとなるようにＬＩＧＢＴを形成す
る場合、従来よりも、ゲート電極１２０の周長を長くす
ることができる。これにより、ＬＩＧＢＴをオン動作さ
せた際、エミッタ電極１１６からｐチャネルＭＯＳトラ
ンジスタ１０４を介して、より多くのホール電流をコレ
クタ電極１１７へと供給することができる。
Ｔを、例えばワンチップインバータのハイサイドドライ
バーとして使用する場合には、ＬＩＧＢＴの電流駆動能
力の向上（通電することのできる電流量を大きくするこ
と）が求められる。この電流駆動能力の向上のための１
つの方法として、ゲート電極１２０（図５１参照）のチ
ャネル幅（周長）を長くすることが有効である。そし
て、このゲート電極１２０の周長を長くする方法の１つ
として、ＬＩＧＢＴのエミッタ電極１１６とコレクタ電
極１１７との配置を図５５に示すように逆転させること
が考えられる。図５５は、エミッタ電極とコレクタ電極
との配置を従来とは逆転させたＬＩＧＢＴの断面図であ
る。図５５を参照して、エミッタ電極１１６とコレクタ
電極１１７との配置を逆転させることにより、ゲート電
極１２０が中心線１１９から従来よりも遠い位置に形成
されることになる。このため、中心線１１９に対称な円
形状などのレイアウトとなるようにＬＩＧＢＴを形成す
る場合、従来よりも、ゲート電極１２０の周長を長くす
ることができる。これにより、ＬＩＧＢＴをオン動作さ
せた際、エミッタ電極１１６からｐチャネルＭＯＳトラ
ンジスタ１０４を介して、より多くのホール電流をコレ
クタ電極１１７へと供給することができる。
【００１２】しかし、図５５に示すようにエミッタ電極
１１６とコレクタ電極１１７との配置を従来とは逆にし
た場合には、オフ動作時に耐圧が低下するという問題が
発生していた。この耐圧の低下という問題について、図
５６を参照して説明する。図５６は、図５５に示したＬ
ＩＧＢＴのオフ動作を説明するための断面模式図であ
る。
１１６とコレクタ電極１１７との配置を従来とは逆にし
た場合には、オフ動作時に耐圧が低下するという問題が
発生していた。この耐圧の低下という問題について、図
５６を参照して説明する。図５６は、図５５に示したＬ
ＩＧＢＴのオフ動作を説明するための断面模式図であ
る。
【００１３】図５６を参照して、従来のＬＩＧＢＴのオ
フ動作時と同様、エミッタ電極１１６は正の電位（＋
Ｖ）を有する電源に接続され、ゲート電極１２０は電源
電位と同じ電位に保たれている。コレクタ電極１１７と
裏面電極１２１とは、ともに接地され、アース電位を保
っている。このような電位状態におけるｎ- 型のＳＯＩ
層１０３での空乏層の伸張と電位ポテンシャルの分布と
は、基本的には図５３に示した従来のＬＩＧＢＴのオフ
動作時における空乏層と電位ポテンシャルとの分布を反
転したものになる。そのため、ＬＩＧＢＴのデバイス内
においては、第１および第２のマルチフィールドプレー
ト１１２ａ〜１１２ｃ、１１４ａ〜１１４ｄによる電界
緩和効果とＲＥＳＵＲＦ効果とにより、耐圧を維持する
ための条件は保たれている。
フ動作時と同様、エミッタ電極１１６は正の電位（＋
Ｖ）を有する電源に接続され、ゲート電極１２０は電源
電位と同じ電位に保たれている。コレクタ電極１１７と
裏面電極１２１とは、ともに接地され、アース電位を保
っている。このような電位状態におけるｎ- 型のＳＯＩ
層１０３での空乏層の伸張と電位ポテンシャルの分布と
は、基本的には図５３に示した従来のＬＩＧＢＴのオフ
動作時における空乏層と電位ポテンシャルとの分布を反
転したものになる。そのため、ＬＩＧＢＴのデバイス内
においては、第１および第２のマルチフィールドプレー
ト１１２ａ〜１１２ｃ、１１４ａ〜１１４ｄによる電界
緩和効果とＲＥＳＵＲＦ効果とにより、耐圧を維持する
ための条件は保たれている。
【００１４】しかし、図５５に示したＬＩＧＢＴのオフ
動作においては、図５６に示すように、第３の電位ポテ
ンシャル１２６がトレンチ分離構造１１８に侵入してい
る。このとき、エミッタ電極１１６の下に位置する領域
からトレンチ分離構造１１８にかけて、電界集中を抑制
するような作用を発揮する構造が存在しないため、トレ
ンチ分離構造１１８とｎ- 型のＳＯＩ層１０３との境界
領域１２７において、局所的に電界集中が発生すること
があった。このような電界集中が発生すると、アバラン
シェ現象が発生し、その結果、ＬＩＧＢＴのオフ動作時
の耐圧が低下するという問題が発生していた。
動作においては、図５６に示すように、第３の電位ポテ
ンシャル１２６がトレンチ分離構造１１８に侵入してい
る。このとき、エミッタ電極１１６の下に位置する領域
からトレンチ分離構造１１８にかけて、電界集中を抑制
するような作用を発揮する構造が存在しないため、トレ
ンチ分離構造１１８とｎ- 型のＳＯＩ層１０３との境界
領域１２７において、局所的に電界集中が発生すること
があった。このような電界集中が発生すると、アバラン
シェ現象が発生し、その結果、ＬＩＧＢＴのオフ動作時
の耐圧が低下するという問題が発生していた。
【００１５】このように、耐圧が低下するという問題が
発生するため、ＬＩＧＢＴの電極レイアウトを自由に変
更することは従来困難であった。
発生するため、ＬＩＧＢＴの電極レイアウトを自由に変
更することは従来困難であった。
【００１６】本発明はこのような課題を解決するために
なされたものであり、本発明の１つの目的は、半導体装
置の耐圧特性の劣化を防止することが可能な分離構造を
提供することである。
なされたものであり、本発明の１つの目的は、半導体装
置の耐圧特性の劣化を防止することが可能な分離構造を
提供することである。
【００１７】本発明のもう１つの目的は、電極配置など
のレイアウトを変更した場合にも、耐圧特性が劣化する
ことを防止することが可能な半導体装置を提供すること
である。
のレイアウトを変更した場合にも、耐圧特性が劣化する
ことを防止することが可能な半導体装置を提供すること
である。
【００１８】
【課題を解決するための手段】この発明の一の局面にお
ける分離構造は、半導体基板の主表面に形成された、第
１の導電領域と第２の導電領域とを分離する分離構造で
あって、電位調節手段を備える。電位調節手段は、半導
体基板の主表面よりも深い位置に形成され、第１の導電
領域と第２の導電領域との間に電界が形成された際に、
電界中の電位を段階的に低くする（請求項１）。
ける分離構造は、半導体基板の主表面に形成された、第
１の導電領域と第２の導電領域とを分離する分離構造で
あって、電位調節手段を備える。電位調節手段は、半導
体基板の主表面よりも深い位置に形成され、第１の導電
領域と第２の導電領域との間に電界が形成された際に、
電界中の電位を段階的に低くする（請求項１）。
【００１９】このため、半導体基板の主表面よりも深い
位置において、局所的に電界集中が発生することを有効
に防止できる。この結果、電界集中に起因して、分離構
造における絶縁耐圧が低下することを防止できる。
位置において、局所的に電界集中が発生することを有効
に防止できる。この結果、電界集中に起因して、分離構
造における絶縁耐圧が低下することを防止できる。
【００２０】上記一の局面における分離構造において、
電位調節手段は、第１の導電体と絶縁体と第２の導電体
とを含んでいてもよい。第１の導電体は、半導体基板の
主表面よりも深い位置に形成されていてもよい。絶縁体
は、第１の導電体から見て、第１の導電領域の位置する
方向と逆の方向に位置する領域に形成されてもよく、第
２の導電体は、絶縁体から見て、第１の導電体の位置す
る方向と逆の方向に位置する領域に形成されてもよい
（請求項２）。
電位調節手段は、第１の導電体と絶縁体と第２の導電体
とを含んでいてもよい。第１の導電体は、半導体基板の
主表面よりも深い位置に形成されていてもよい。絶縁体
は、第１の導電体から見て、第１の導電領域の位置する
方向と逆の方向に位置する領域に形成されてもよく、第
２の導電体は、絶縁体から見て、第１の導電体の位置す
る方向と逆の方向に位置する領域に形成されてもよい
（請求項２）。
【００２１】このため、第１および第２の導電体と絶縁
体とにより、容量を形成することができる。そして、第
１の導電領域と第２の導電領域との間に電界が形成され
た場合には、この第１および第２の導電体と絶縁体とが
容量として作用するので、絶縁膜の表面に沿うように等
電位面を形成することができる。この結果、等電位面の
位置を制御することが可能となり、分離構造における局
所的な電界集中の発生を防止することができる。
体とにより、容量を形成することができる。そして、第
１の導電領域と第２の導電領域との間に電界が形成され
た場合には、この第１および第２の導電体と絶縁体とが
容量として作用するので、絶縁膜の表面に沿うように等
電位面を形成することができる。この結果、等電位面の
位置を制御することが可能となり、分離構造における局
所的な電界集中の発生を防止することができる。
【００２２】上記一の局面における分離構造では、第１
および第２の導電体と絶縁体とは、半導体基板に形成さ
れた溝の内部に形成されていてもよい（請求項３）。
および第２の導電体と絶縁体とは、半導体基板に形成さ
れた溝の内部に形成されていてもよい（請求項３）。
【００２３】上記一の局面における分離構造では、第１
の導電領域と第２の導電領域との間の領域において、半
導体基板には側壁を有する第１および第２の溝が形成さ
れていてもよく、絶縁体は、第１および第２の溝の側壁
上に形成されていてもよい。また、第１の導電体は、第
１の溝の内部において絶縁体上に形成されていてもよ
く、第２の導電体は、第２の溝の内部において絶縁体上
に形成されていてもよい（請求項４）。
の導電領域と第２の導電領域との間の領域において、半
導体基板には側壁を有する第１および第２の溝が形成さ
れていてもよく、絶縁体は、第１および第２の溝の側壁
上に形成されていてもよい。また、第１の導電体は、第
１の溝の内部において絶縁体上に形成されていてもよ
く、第２の導電体は、第２の溝の内部において絶縁体上
に形成されていてもよい（請求項４）。
【００２４】この発明の他の局面における分離構造は、
半導体基板の主表面に形成された第１の導電領域と第２
の導電領域との間に位置し、第１の導電領域と第２の導
電領域とを電気的に分離する分離構造であって、第１の
導電体と絶縁体と第２の導電体とを備える。第１の導電
体は、半導体基板の主表面よりも深い位置に形成されて
いる。絶縁体は、第１の導電体から見て、第１の導電領
域の位置する方向と逆の方向に位置し、半導体基板の主
表面よりも深い位置に形成されている。第２の導電体
は、絶縁体から見て、第１の導電体の位置する方向と逆
の方向に位置し、半導体基板の主表面よりも深い位置に
形成されている（請求項５）。
半導体基板の主表面に形成された第１の導電領域と第２
の導電領域との間に位置し、第１の導電領域と第２の導
電領域とを電気的に分離する分離構造であって、第１の
導電体と絶縁体と第２の導電体とを備える。第１の導電
体は、半導体基板の主表面よりも深い位置に形成されて
いる。絶縁体は、第１の導電体から見て、第１の導電領
域の位置する方向と逆の方向に位置し、半導体基板の主
表面よりも深い位置に形成されている。第２の導電体
は、絶縁体から見て、第１の導電体の位置する方向と逆
の方向に位置し、半導体基板の主表面よりも深い位置に
形成されている（請求項５）。
【００２５】このため、第１および第２の導電領域の間
において、半導体基板の主表面よりも深い位置に、第１
の導電体と絶縁体と第２の導電体とからなる容量を形成
することができる。そのため、第１および第２の導電領
域に電圧が印加され、第１および第２の導電領域の間に
電界が形成される場合にも、この第１および第２の導電
体と絶縁体とが容量として作用するので、絶縁体の表面
に沿うように等電位面を形成することができる。このた
め、半導体基板の主表面よりも深い領域において、この
第１および第２の導電体と絶縁体との位置を調節するこ
とにより、等電位面の位置を制御することが可能とな
る。この結果、局所的な電界集中の発生を防止すること
ができる。
において、半導体基板の主表面よりも深い位置に、第１
の導電体と絶縁体と第２の導電体とからなる容量を形成
することができる。そのため、第１および第２の導電領
域に電圧が印加され、第１および第２の導電領域の間に
電界が形成される場合にも、この第１および第２の導電
体と絶縁体とが容量として作用するので、絶縁体の表面
に沿うように等電位面を形成することができる。このた
め、半導体基板の主表面よりも深い領域において、この
第１および第２の導電体と絶縁体との位置を調節するこ
とにより、等電位面の位置を制御することが可能とな
る。この結果、局所的な電界集中の発生を防止すること
ができる。
【００２６】上記他の局面における分離構造では、第１
および第２の導電体と絶縁体とが、半導体基板に形成さ
れた溝の内部に形成されていてもよい（請求項６）。
および第２の導電体と絶縁体とが、半導体基板に形成さ
れた溝の内部に形成されていてもよい（請求項６）。
【００２７】上記他の局面における分離構造では、第１
の導電領域と第２の導電領域との間の領域において、半
導体基板に側壁を有する第１および第２の溝が形成され
ていてもよく、絶縁体が第１および第２の溝の側壁上に
形成されていてもよい。また、第１の導電体が、第１の
溝の内部において絶縁体上に形成されていてもよく、第
２の導電体が、第２の溝の内部において絶縁体上に形成
されていてもよい（請求項７）。
の導電領域と第２の導電領域との間の領域において、半
導体基板に側壁を有する第１および第２の溝が形成され
ていてもよく、絶縁体が第１および第２の溝の側壁上に
形成されていてもよい。また、第１の導電体が、第１の
溝の内部において絶縁体上に形成されていてもよく、第
２の導電体が、第２の溝の内部において絶縁体上に形成
されていてもよい（請求項７）。
【００２８】上記他の局面における分離構造では、分離
絶縁膜と第１および第２のフィールドプレート導電体膜
と隔離絶縁膜とをさらに備えていてもよい。分離絶縁膜
は、第１および第２の導電体および絶縁体上に位置する
領域において、半導体基板の主表面上に形成されていて
もよく、第１のフィールドプレート導電体膜は分離絶縁
膜上に形成されていてもよい。また、第２のフィールド
プレート導電体膜は、分離絶縁膜上において、第１のフ
ィールドプレート導電体膜から第２の導電領域に近い位
置に、間隔を隔てて形成されていてもよく、隔離絶縁膜
は、第１のフィールドプレート導電体膜と第２のフィー
ルドプレート導電体膜との間に形成されていてもよい
（請求項８）。
絶縁膜と第１および第２のフィールドプレート導電体膜
と隔離絶縁膜とをさらに備えていてもよい。分離絶縁膜
は、第１および第２の導電体および絶縁体上に位置する
領域において、半導体基板の主表面上に形成されていて
もよく、第１のフィールドプレート導電体膜は分離絶縁
膜上に形成されていてもよい。また、第２のフィールド
プレート導電体膜は、分離絶縁膜上において、第１のフ
ィールドプレート導電体膜から第２の導電領域に近い位
置に、間隔を隔てて形成されていてもよく、隔離絶縁膜
は、第１のフィールドプレート導電体膜と第２のフィー
ルドプレート導電体膜との間に形成されていてもよい
（請求項８）。
【００２９】このため、半導体基板の主表面上に位置す
る領域に、第１および第２のフィールドプレート導電体
膜と隔離絶縁膜とからなる容量を形成することができ
る。そして、第１および第２の導電領域に電圧が印加さ
れ、第１および第２の導電領域の間に電界が形成される
場合にも、この第１および第２のフィールドプレート導
電体膜と隔離絶縁膜とが容量として作用するので、隔離
絶縁膜の表面に沿うように等電位面を形成することがで
きる。これにより、分離絶縁膜上において、第１および
第２のフィールドプレート導電体膜と隔離絶縁膜との位
置を調節することにより、等電位面の位置を制御するこ
とができる。そして、半導体基板の主表面よりも深い領
域に形成された第１および第２の導電体と絶縁体とから
なる容量と、分離絶縁膜上に形成された第１および第２
のフィールドプレート導電体膜と隔離絶縁膜とからなる
容量とにより、より確実に等電位面の位置を制御するこ
とができ、この結果、局所的な電界集中の発生をより確
実に防止することができる。
る領域に、第１および第２のフィールドプレート導電体
膜と隔離絶縁膜とからなる容量を形成することができ
る。そして、第１および第２の導電領域に電圧が印加さ
れ、第１および第２の導電領域の間に電界が形成される
場合にも、この第１および第２のフィールドプレート導
電体膜と隔離絶縁膜とが容量として作用するので、隔離
絶縁膜の表面に沿うように等電位面を形成することがで
きる。これにより、分離絶縁膜上において、第１および
第２のフィールドプレート導電体膜と隔離絶縁膜との位
置を調節することにより、等電位面の位置を制御するこ
とができる。そして、半導体基板の主表面よりも深い領
域に形成された第１および第２の導電体と絶縁体とから
なる容量と、分離絶縁膜上に形成された第１および第２
のフィールドプレート導電体膜と隔離絶縁膜とからなる
容量とにより、より確実に等電位面の位置を制御するこ
とができ、この結果、局所的な電界集中の発生をより確
実に防止することができる。
【００３０】上記他の局面における分離構造では、第１
のフィールドプレート導電体膜が、抵抗素子を介して第
１の導電領域と電気的に接続されていてもよく、第２の
フィールドプレート導電体膜が、抵抗素子を介して第２
の導電領域と電気的に接続されていてもよく、第１のフ
ィールドプレート導電体膜と第２のフィールドプレート
導電体膜とが、抵抗素子を介して電気的に接続されてい
てもよい（請求項９）。
のフィールドプレート導電体膜が、抵抗素子を介して第
１の導電領域と電気的に接続されていてもよく、第２の
フィールドプレート導電体膜が、抵抗素子を介して第２
の導電領域と電気的に接続されていてもよく、第１のフ
ィールドプレート導電体膜と第２のフィールドプレート
導電体膜とが、抵抗素子を介して電気的に接続されてい
てもよい（請求項９）。
【００３１】このため、第１および第２の導電領域に印
加される電圧と、抵抗素子の抵抗値とを調節することに
より、第１および第２のフィールドプレート導電体膜の
電位を決定することができる。これにより、隔離絶縁膜
の表面に沿うように形成される等電位面の電位を確実に
決定することができる（以下、抵抗性電位分割と呼
ぶ）。この結果、第１および第２のフィールドプレート
導電体膜を形成する工程などにおいて、導電性の異物が
半導体基板上の分離絶縁膜の付近に付着したような場合
や、隔離絶縁膜が局所的に不均一に形成される場合、さ
らには、分離構造の外部から電気的なノイズが加えられ
るといった外乱が存在するような場合にも、等電位面の
位置を確実に制御することができ、電界集中の発生を確
実に防止することができる。
加される電圧と、抵抗素子の抵抗値とを調節することに
より、第１および第２のフィールドプレート導電体膜の
電位を決定することができる。これにより、隔離絶縁膜
の表面に沿うように形成される等電位面の電位を確実に
決定することができる（以下、抵抗性電位分割と呼
ぶ）。この結果、第１および第２のフィールドプレート
導電体膜を形成する工程などにおいて、導電性の異物が
半導体基板上の分離絶縁膜の付近に付着したような場合
や、隔離絶縁膜が局所的に不均一に形成される場合、さ
らには、分離構造の外部から電気的なノイズが加えられ
るといった外乱が存在するような場合にも、等電位面の
位置を確実に制御することができ、電界集中の発生を確
実に防止することができる。
【００３２】また、抵抗素子の抵抗値などを調節するこ
とにより、第１および第２のフィールドプレート導電体
膜の電位を調節することができるので、第１および第２
のフィールドプレート導電体膜および隔離絶縁膜などの
レイアウトの自由度を大きくすることができる。
とにより、第１および第２のフィールドプレート導電体
膜の電位を調節することができるので、第１および第２
のフィールドプレート導電体膜および隔離絶縁膜などの
レイアウトの自由度を大きくすることができる。
【００３３】上記他の局面における分離構造では、層間
絶縁膜と第３および第４のフィールドプレート導電体膜
と上層絶縁膜とを備えていてもよい。層間絶縁膜は第１
および第２のフィールドプレート導電体膜上に形成され
ていてもよく、第３のフィールドプレート導電体膜は層
間絶縁膜上に形成されていてもよい。また、第４のフィ
ールドプレート導電体膜は、層間絶縁膜上において、第
３のフィールドプレート導電体膜と電気的に絶縁され、
かつ、間隔を隔てて形成されていてもよく、上層絶縁膜
は、第３のフィールドプレート導電体膜と第４のフィー
ルドプレート導電体膜との間に形成されていてもよい
（請求項１０）。
絶縁膜と第３および第４のフィールドプレート導電体膜
と上層絶縁膜とを備えていてもよい。層間絶縁膜は第１
および第２のフィールドプレート導電体膜上に形成され
ていてもよく、第３のフィールドプレート導電体膜は層
間絶縁膜上に形成されていてもよい。また、第４のフィ
ールドプレート導電体膜は、層間絶縁膜上において、第
３のフィールドプレート導電体膜と電気的に絶縁され、
かつ、間隔を隔てて形成されていてもよく、上層絶縁膜
は、第３のフィールドプレート導電体膜と第４のフィー
ルドプレート導電体膜との間に形成されていてもよい
（請求項１０）。
【００３４】このため、層間絶縁膜上に第３および第４
のフィールドプレート導電体膜と上層絶縁膜とからなる
容量を形成することができる。この第３および第４のフ
ィールドプレート導電体膜と上層絶縁膜との位置を調節
することにより、上層絶縁膜の表面に沿うように形成さ
れる等電位面の位置を制御することができる。この結
果、局所的な電界集中の発生をより確実に防止すること
ができる。
のフィールドプレート導電体膜と上層絶縁膜とからなる
容量を形成することができる。この第３および第４のフ
ィールドプレート導電体膜と上層絶縁膜との位置を調節
することにより、上層絶縁膜の表面に沿うように形成さ
れる等電位面の位置を制御することができる。この結
果、局所的な電界集中の発生をより確実に防止すること
ができる。
【００３５】また、抵抗性電位分割機能を有する第１お
よび第２のフィールドプレート導電体膜と、容量性電位
分割機能を有する第３および第４のフィールドプレート
導電体膜とを両方備えることにより、第１〜第４のフィ
ールドプレート導電体膜のレイアウト上の制約やリーク
電流値の許容量などの設計条件に合わせて、抵抗性電位
分割機能と容量性電位分割機能との負荷バランスを調節
し、より適した電位分割機能を実現することが可能とな
る。
よび第２のフィールドプレート導電体膜と、容量性電位
分割機能を有する第３および第４のフィールドプレート
導電体膜とを両方備えることにより、第１〜第４のフィ
ールドプレート導電体膜のレイアウト上の制約やリーク
電流値の許容量などの設計条件に合わせて、抵抗性電位
分割機能と容量性電位分割機能との負荷バランスを調節
し、より適した電位分割機能を実現することが可能とな
る。
【００３６】上記他の局面における分離構造では、半導
体基板下に形成された下層絶縁膜をさらに備えていても
よく、第１の導電領域は、下層絶縁膜と接するように形
成されていてもよい（請求項１１）。
体基板下に形成された下層絶縁膜をさらに備えていても
よく、第１の導電領域は、下層絶縁膜と接するように形
成されていてもよい（請求項１１）。
【００３７】このため、第１の導電領域に第２の導電領
域よりも高い電圧を印加した際に、第１の導電領域下に
は、電界が形成される半導体基板領域が存在しないの
で、第１の導電領域下に位置する下層絶縁膜の内部にお
いて電界を形成することができる。ここで、半導体基板
における絶縁耐圧の値よりも、絶縁膜における絶縁耐圧
の値の方が大きいため、絶縁耐圧の劣化を防止し、より
大きな電界強度に対しても絶縁状態を保つことができ
る。
域よりも高い電圧を印加した際に、第１の導電領域下に
は、電界が形成される半導体基板領域が存在しないの
で、第１の導電領域下に位置する下層絶縁膜の内部にお
いて電界を形成することができる。ここで、半導体基板
における絶縁耐圧の値よりも、絶縁膜における絶縁耐圧
の値の方が大きいため、絶縁耐圧の劣化を防止し、より
大きな電界強度に対しても絶縁状態を保つことができ
る。
【００３８】また、従来電界集中が発生しやすかった分
離構造と第１の導電領域下に位置する半導体基板との境
界領域において電界集中が発生しないので、分離構造に
おける耐圧を確実に維持することができる。
離構造と第１の導電領域下に位置する半導体基板との境
界領域において電界集中が発生しないので、分離構造に
おける耐圧を確実に維持することができる。
【００３９】上記他の局面における分離構造では、溝が
上面と下面とを有していてもよく、上面は下面の平面積
より小さい平面積を有していてもよい。また、第１およ
び第２の導電体が下面に形成されていてもよい（請求項
１２）。
上面と下面とを有していてもよく、上面は下面の平面積
より小さい平面積を有していてもよい。また、第１およ
び第２の導電体が下面に形成されていてもよい（請求項
１２）。
【００４０】このため、従来、電界集中が発生しやすい
領域であった、分離構造の下部と半導体基板との境界領
域の近傍において、第１および第２の導電体を形成する
ことができる。このため、この第１および第２の導電体
と絶縁体とが抵抗性電位分割機能あるいは容量性電位分
割機能を有することにより、分離構造の下部と半導体基
板の境界領域においてより確実に電界集中の発生を防止
することができる。
領域であった、分離構造の下部と半導体基板との境界領
域の近傍において、第１および第２の導電体を形成する
ことができる。このため、この第１および第２の導電体
と絶縁体とが抵抗性電位分割機能あるいは容量性電位分
割機能を有することにより、分離構造の下部と半導体基
板の境界領域においてより確実に電界集中の発生を防止
することができる。
【００４１】上記他の局面における分離構造では、溝上
に位置する領域において、半導体基板の主表面上に形成
された分離絶縁膜をさらに備えてもよい。また、溝にお
ける上面の端部は、分離絶縁膜の端部より内側に位置し
ていてもよく、溝における下面の端部は、分離絶縁膜の
端部より外側に位置していてもよい（請求項１３）。
に位置する領域において、半導体基板の主表面上に形成
された分離絶縁膜をさらに備えてもよい。また、溝にお
ける上面の端部は、分離絶縁膜の端部より内側に位置し
ていてもよく、溝における下面の端部は、分離絶縁膜の
端部より外側に位置していてもよい（請求項１３）。
【００４２】上記他の局面における分離構造では、溝は
上面と下面とを有していてもよく、上面は下面の平面積
より大きい平面積を有していてもよく、第１および第２
の導電体が下面に形成されていてもよい（請求項１
４）。
上面と下面とを有していてもよく、上面は下面の平面積
より大きい平面積を有していてもよく、第１および第２
の導電体が下面に形成されていてもよい（請求項１
４）。
【００４３】上記他の局面における分離構造では、第３
および第４の導電体と側壁絶縁膜とをさらに備えていて
もよい。第３および第４の導電体は、溝の側面上に形成
されていてもよく、側壁絶縁膜は、第３および第４の導
電体の間に形成されていてもよい（請求項１５）。
および第４の導電体と側壁絶縁膜とをさらに備えていて
もよい。第３および第４の導電体は、溝の側面上に形成
されていてもよく、側壁絶縁膜は、第３および第４の導
電体の間に形成されていてもよい（請求項１５）。
【００４４】このため、第３および第４の導電体と側壁
絶縁膜とにより容量を形成することができる。そして、
第１および第２の導電領域が半導体基板の主表面の比較
的浅い領域に形成され、第１および第２の導電領域に電
圧を印加することにより形成される電界の等電位面が半
導体基板の内部にまで延在するような場合にも、この第
３および第４の導電体と側壁絶縁膜とからなる容量によ
り、この半導体基板の内部にまで延在するような等電位
面の位置を調節することができる。この結果、半導体基
板の内部での電界集中の発生を防止することができる。
絶縁膜とにより容量を形成することができる。そして、
第１および第２の導電領域が半導体基板の主表面の比較
的浅い領域に形成され、第１および第２の導電領域に電
圧を印加することにより形成される電界の等電位面が半
導体基板の内部にまで延在するような場合にも、この第
３および第４の導電体と側壁絶縁膜とからなる容量によ
り、この半導体基板の内部にまで延在するような等電位
面の位置を調節することができる。この結果、半導体基
板の内部での電界集中の発生を防止することができる。
【００４５】上記他の局面における分離構造では、第１
の導電体が抵抗素子を介して第１の導電領域と電気的に
接続されていてもよく、第２の導電体が抵抗素子を介し
て第２の導電領域と電気的に接続されていてもよい。ま
た、第１の導電体と第２の導電体とは、抵抗素子を介し
て電気的に接続されていてもよい（請求項１６）。
の導電体が抵抗素子を介して第１の導電領域と電気的に
接続されていてもよく、第２の導電体が抵抗素子を介し
て第２の導電領域と電気的に接続されていてもよい。ま
た、第１の導電体と第２の導電体とは、抵抗素子を介し
て電気的に接続されていてもよい（請求項１６）。
【００４６】このため、第１および第２の導電領域に印
加される電圧と抵抗素子の抵抗値とから、第１および第
２の導電体における電位を決定することができ、第１お
よび第２の導電体に抵抗性電位分割機能を持たせること
ができる。このため、局所的な電界集中の発生をより確
実に防止することができる。
加される電圧と抵抗素子の抵抗値とから、第１および第
２の導電体における電位を決定することができ、第１お
よび第２の導電体に抵抗性電位分割機能を持たせること
ができる。このため、局所的な電界集中の発生をより確
実に防止することができる。
【００４７】また、第１および第２の導電体が形成され
る位置を変更した場合にも、第１および第２の導電領域
に印加される電圧と抵抗素子の抵抗値とを調節すれば、
第１および第２の導電体における電位を任意に決定する
ことができるので、第１および第２の導電体のレイアウ
トの自由度を大きくすることができる。
る位置を変更した場合にも、第１および第２の導電領域
に印加される電圧と抵抗素子の抵抗値とを調節すれば、
第１および第２の導電体における電位を任意に決定する
ことができるので、第１および第２の導電体のレイアウ
トの自由度を大きくすることができる。
【００４８】この発明の別の局面における分離構造は、
半導体基板の主表面に形成された第１の導電領域と第２
の導電領域との間に位置し、第１の導電領域と第２の導
電領域とを分離する分離構造であって、抵抗性フィール
ドプレート構造と容量性フィールドプレート構造とを備
える。この抵抗性フィールドプレート構造と容量性フィ
ールドプレート構造とは、層間絶縁膜を介して積層され
ている。
半導体基板の主表面に形成された第１の導電領域と第２
の導電領域との間に位置し、第１の導電領域と第２の導
電領域とを分離する分離構造であって、抵抗性フィール
ドプレート構造と容量性フィールドプレート構造とを備
える。この抵抗性フィールドプレート構造と容量性フィ
ールドプレート構造とは、層間絶縁膜を介して積層され
ている。
【００４９】抵抗性フィールドプレート構造は、第１お
よび第２のフィールドプレート導電体膜を含む。第１の
フィールドプレート導電体膜は、第１の導電領域と第２
の導電領域との間に形成され、第１の導電領域と抵抗素
子を介して電気的に接続されている。第２のフィールド
プレート導電体膜は、第１のフィールドプレート導電体
膜および第２の導電領域とそれぞれ抵抗素子を介して電
気的に接続され、かつ、第１のフィールドプレート導電
体膜から見て第２の導電領域の位置する方向に間隔を隔
てて形成されている。
よび第２のフィールドプレート導電体膜を含む。第１の
フィールドプレート導電体膜は、第１の導電領域と第２
の導電領域との間に形成され、第１の導電領域と抵抗素
子を介して電気的に接続されている。第２のフィールド
プレート導電体膜は、第１のフィールドプレート導電体
膜および第２の導電領域とそれぞれ抵抗素子を介して電
気的に接続され、かつ、第１のフィールドプレート導電
体膜から見て第２の導電領域の位置する方向に間隔を隔
てて形成されている。
【００５０】容量性フィールドプレート構造は、第３お
よび第４のフィールドプレート導電体膜と絶縁膜とを含
む。第３のフィールドプレート導電体膜は第１の導電領
域と第２の導電領域との間に形成されている。第４のフ
ィールドプレート導電体膜は、第３のフィールドプレー
ト導電体膜と電気的に絶縁され、かつ、間隔を隔てて形
成されている。絶縁膜は、第３のフィールドプレート導
電体膜と第４のフィールドプレート導電体膜との間に形
成されている（請求項１７）。
よび第４のフィールドプレート導電体膜と絶縁膜とを含
む。第３のフィールドプレート導電体膜は第１の導電領
域と第２の導電領域との間に形成されている。第４のフ
ィールドプレート導電体膜は、第３のフィールドプレー
ト導電体膜と電気的に絶縁され、かつ、間隔を隔てて形
成されている。絶縁膜は、第３のフィールドプレート導
電体膜と第４のフィールドプレート導電体膜との間に形
成されている（請求項１７）。
【００５１】このため、分離構造がそれぞれ特性の異な
る抵抗性フィールドプレート構造と容量性フィールドプ
レート構造とを備えるので、分離構造に要求される特性
がさまざまに変化するような場合にも、それらの要求特
性に合わせた特性を有する分離構造を容易に得ることが
できる。
る抵抗性フィールドプレート構造と容量性フィールドプ
レート構造とを備えるので、分離構造に要求される特性
がさまざまに変化するような場合にも、それらの要求特
性に合わせた特性を有する分離構造を容易に得ることが
できる。
【００５２】具体的には、抵抗性フィールドプレート構
造では、第１および第２のフィールドプレート導電体膜
における電位は、第１および第２の導電領域に印加され
る電圧と抵抗素子の抵抗値とから決定され、第１および
第２のフィールドプレート導電体膜のレイアウトを変更
しても、それによって影響を受けることはない。そのた
め、第１および第２のフィールドプレート導電体膜のレ
イアウトの自由度を大きくすることができる。一方、容
量性フィールドプレート構造においては、第３および第
４のフィールドプレート導電体膜は電気的に絶縁され、
この第３および第４のフィールドプレート導電体膜によ
って第１および第２の導電領域が電気的に接続されるこ
とはないので、第１および第２の導電領域の間における
リーク電流をほぼゼロにすることができる。このよう
に、それぞれ特徴の異なる２つのタイプのフィールドプ
レート構造を備えることにより、さまざまな特性の分離
構造を容易に実現することができる。
造では、第１および第２のフィールドプレート導電体膜
における電位は、第１および第２の導電領域に印加され
る電圧と抵抗素子の抵抗値とから決定され、第１および
第２のフィールドプレート導電体膜のレイアウトを変更
しても、それによって影響を受けることはない。そのた
め、第１および第２のフィールドプレート導電体膜のレ
イアウトの自由度を大きくすることができる。一方、容
量性フィールドプレート構造においては、第３および第
４のフィールドプレート導電体膜は電気的に絶縁され、
この第３および第４のフィールドプレート導電体膜によ
って第１および第２の導電領域が電気的に接続されるこ
とはないので、第１および第２の導電領域の間における
リーク電流をほぼゼロにすることができる。このよう
に、それぞれ特徴の異なる２つのタイプのフィールドプ
レート構造を備えることにより、さまざまな特性の分離
構造を容易に実現することができる。
【００５３】この発明のさらに他の局面における半導体
装置は、半導体基板の主表面に形成された第１の素子と
第２の素子との間に位置し、第１の素子と第２の素子と
を電気的に分離する分離構造を備える半導体装置であっ
て、第１および第２の導電体と絶縁体とを含む分離構造
を備える。第１の導電体は半導体基板の主表面よりも深
い位置に形成されている。絶縁体は、第１の導電体から
見て、第１の素子の位置する方向と逆の方向に位置し、
半導体基板の主表面よりも深い位置に形成されている。
第２の導電体は、絶縁体から見て、第１の導電体の位置
する方向と逆の方向に位置し、半導体基板の主表面より
も深い位置に形成されている（請求項１８）。
装置は、半導体基板の主表面に形成された第１の素子と
第２の素子との間に位置し、第１の素子と第２の素子と
を電気的に分離する分離構造を備える半導体装置であっ
て、第１および第２の導電体と絶縁体とを含む分離構造
を備える。第１の導電体は半導体基板の主表面よりも深
い位置に形成されている。絶縁体は、第１の導電体から
見て、第１の素子の位置する方向と逆の方向に位置し、
半導体基板の主表面よりも深い位置に形成されている。
第２の導電体は、絶縁体から見て、第１の導電体の位置
する方向と逆の方向に位置し、半導体基板の主表面より
も深い位置に形成されている（請求項１８）。
【００５４】このため、第１および第２の素子の間に電
界が形成されるような場合にも、第１および第２の導電
体と絶縁体とからなる容量が形成されることにより、絶
縁体の表面に沿うように等電位面を形成することができ
る。そして、この第１および第２の導電体と絶縁体との
位置を調節することにより、等電位面の位置を制御する
ことができるので、局所的な電界集中の発生を防止する
ことができる。
界が形成されるような場合にも、第１および第２の導電
体と絶縁体とからなる容量が形成されることにより、絶
縁体の表面に沿うように等電位面を形成することができ
る。そして、この第１および第２の導電体と絶縁体との
位置を調節することにより、等電位面の位置を制御する
ことができるので、局所的な電界集中の発生を防止する
ことができる。
【００５５】上記さらに他の局面における半導体装置で
は、第１の素子が、円周状に形成され、エミッタ電極と
コレクタ電極とを含む絶縁ゲート型バイポーラトランジ
スタであってもよく、分離構造は絶縁ゲート型バイポー
ラトランジスタの周囲を囲むように形成されていてもよ
い。また、エミッタ電極は、コレクタ電極よりも、円周
状に形成された絶縁ゲート型バイポーラトランジスタの
外周に近い領域に形成されていてもよい（請求項１
９）。
は、第１の素子が、円周状に形成され、エミッタ電極と
コレクタ電極とを含む絶縁ゲート型バイポーラトランジ
スタであってもよく、分離構造は絶縁ゲート型バイポー
ラトランジスタの周囲を囲むように形成されていてもよ
い。また、エミッタ電極は、コレクタ電極よりも、円周
状に形成された絶縁ゲート型バイポーラトランジスタの
外周に近い領域に形成されていてもよい（請求項１
９）。
【００５６】ここで、絶縁ゲート型バイポーラトランジ
スタは、高電圧大電流を必要とする電動機などに適用さ
れるパワーデバイスであり、このような絶縁ゲート型バ
イポーラトランジスタに適用される分離構造には高い絶
縁耐圧が求められる。そのため、本発明による分離構造
を、このような絶縁ゲート型バイポーラトランジスタに
適用すれば、特に顕著な効果を得ることができる。
スタは、高電圧大電流を必要とする電動機などに適用さ
れるパワーデバイスであり、このような絶縁ゲート型バ
イポーラトランジスタに適用される分離構造には高い絶
縁耐圧が求められる。そのため、本発明による分離構造
を、このような絶縁ゲート型バイポーラトランジスタに
適用すれば、特に顕著な効果を得ることができる。
【００５７】また、分離構造が第１および第２の導電体
と絶縁体とからなる電位分割機能を有しているので、絶
縁ゲート型バイポーラトランジスタのエミッタ電極をコ
レクタ電極よりも絶縁ゲート型バイポーラトランジスタ
の外周に近い領域に形成しても、電界集中が発生するこ
とを防止できる。このため、絶縁ゲート型バイポーラト
ランジスタのエミッタ電極とコレクタ電極との配置の自
由度を大きくすることができる。
と絶縁体とからなる電位分割機能を有しているので、絶
縁ゲート型バイポーラトランジスタのエミッタ電極をコ
レクタ電極よりも絶縁ゲート型バイポーラトランジスタ
の外周に近い領域に形成しても、電界集中が発生するこ
とを防止できる。このため、絶縁ゲート型バイポーラト
ランジスタのエミッタ電極とコレクタ電極との配置の自
由度を大きくすることができる。
【００５８】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。
施の形態を説明する。
【００５９】（実施の形態１）図１は、本発明の半導体
装置の実施の形態１を示す断面図である。図１を参照し
て、半導体装置を説明する。
装置の実施の形態１を示す断面図である。図１を参照し
て、半導体装置を説明する。
【００６０】図１を参照して、半導体装置は、ｐチャネ
ルＬＩＧＢＴであり、トレンチ分離構造１８と、ｐ+ 型
エミッタ拡散領域５と、ｎ型エミッタ拡散領域６と、ｐ
- 拡散領域７と、ｐ型コレクタ拡散領域９と、ｎ+ 型コ
レクタ拡散領域１０と、ゲート絶縁膜８と、ゲート電極
２０と、エミッタ電極１６と、コレクタ電極１７と、第
１のマルチフィールドプレート１２ａ〜１２ｃと第２の
マルチフィールドプレート１４ａ〜１４ｄとを備える。
半導体基板１上には埋込酸化膜２が形成されている。埋
込酸化膜２上にはｎ-型のＳＯＩ層３が形成されてい
る。ＳＯＩ層３の主表面にはｐ+ 型エミッタ拡散領域５
と、ｎ型エミッタ拡散領域６と、ｐ- 拡散領域７と、ｐ
型コレクタ拡散領域９と、ｎ+ 型コレクタ拡散領域１０
とが形成されている。ＳＯＩ層３の主表面上には、フィ
ールド酸化膜１１ａが形成されている。ＳＯＩ層３の主
表面上には、ゲート絶縁膜８を介して、ゲート電極２０
が形成されている。このゲート電極２０とゲート絶縁膜
８とｐ+ 型エミッタ拡散領域５とｐ- 拡散領域７とか
ら、ｐチャネルＭＯＳトランジスタ４が形成されてい
る。ＳＯＩ層３の主表面上とフィールド酸化膜１１ａ上
とには、第１のマルチフィールドプレート１２ａ〜１２
ｃが形成されている。第１のマルチフィールドプレート
１２ａ〜１２ｃ上には、層間絶縁膜１３ａが形成されて
いる。ｐ+ 型エミッタ拡散領域５とｎ型エミッタ拡散領
域６とに接触し、層間絶縁膜１３ａ上に延在するように
エミッタ電極１６が形成されている。ｐ型コレクタ拡散
領域９とｎ+ 型コレクタ拡散領域１０とに接触し、層間
絶縁膜１３ａ上に延在するようにコレクタ電極１７が形
成されている。層間絶縁膜１３ａ上には、第２のマルチ
フィールドプレート１４ａ〜１４ｄが形成されている。
第２のマルチフィールドプレート１４ａ〜１４ｄ上に
は、ガラスコート絶縁膜１５が形成されている。また、
トレンチ分離構造１８によりこのｐチャネルＬＩＧＢＴ
が形成されたデバイス領域はデバイス外領域２３と分離
されている。
ルＬＩＧＢＴであり、トレンチ分離構造１８と、ｐ+ 型
エミッタ拡散領域５と、ｎ型エミッタ拡散領域６と、ｐ
- 拡散領域７と、ｐ型コレクタ拡散領域９と、ｎ+ 型コ
レクタ拡散領域１０と、ゲート絶縁膜８と、ゲート電極
２０と、エミッタ電極１６と、コレクタ電極１７と、第
１のマルチフィールドプレート１２ａ〜１２ｃと第２の
マルチフィールドプレート１４ａ〜１４ｄとを備える。
半導体基板１上には埋込酸化膜２が形成されている。埋
込酸化膜２上にはｎ-型のＳＯＩ層３が形成されてい
る。ＳＯＩ層３の主表面にはｐ+ 型エミッタ拡散領域５
と、ｎ型エミッタ拡散領域６と、ｐ- 拡散領域７と、ｐ
型コレクタ拡散領域９と、ｎ+ 型コレクタ拡散領域１０
とが形成されている。ＳＯＩ層３の主表面上には、フィ
ールド酸化膜１１ａが形成されている。ＳＯＩ層３の主
表面上には、ゲート絶縁膜８を介して、ゲート電極２０
が形成されている。このゲート電極２０とゲート絶縁膜
８とｐ+ 型エミッタ拡散領域５とｐ- 拡散領域７とか
ら、ｐチャネルＭＯＳトランジスタ４が形成されてい
る。ＳＯＩ層３の主表面上とフィールド酸化膜１１ａ上
とには、第１のマルチフィールドプレート１２ａ〜１２
ｃが形成されている。第１のマルチフィールドプレート
１２ａ〜１２ｃ上には、層間絶縁膜１３ａが形成されて
いる。ｐ+ 型エミッタ拡散領域５とｎ型エミッタ拡散領
域６とに接触し、層間絶縁膜１３ａ上に延在するように
エミッタ電極１６が形成されている。ｐ型コレクタ拡散
領域９とｎ+ 型コレクタ拡散領域１０とに接触し、層間
絶縁膜１３ａ上に延在するようにコレクタ電極１７が形
成されている。層間絶縁膜１３ａ上には、第２のマルチ
フィールドプレート１４ａ〜１４ｄが形成されている。
第２のマルチフィールドプレート１４ａ〜１４ｄ上に
は、ガラスコート絶縁膜１５が形成されている。また、
トレンチ分離構造１８によりこのｐチャネルＬＩＧＢＴ
が形成されたデバイス領域はデバイス外領域２３と分離
されている。
【００６１】そして、このような構造を有するｐチャネ
ルＬＩＧＢＴが、中心線１９を中心として、図２に示す
ようにほぼ円周状に形成されている。ここで、図２は、
半導体装置の鳥瞰図である。そして、ｐチャネルＬＩＧ
ＢＴのまわりを囲むように、トレンチ分離構造１８が形
成されている。また、半導体基板１の裏面には、裏面電
極２１が形成されている。
ルＬＩＧＢＴが、中心線１９を中心として、図２に示す
ようにほぼ円周状に形成されている。ここで、図２は、
半導体装置の鳥瞰図である。そして、ｐチャネルＬＩＧ
ＢＴのまわりを囲むように、トレンチ分離構造１８が形
成されている。また、半導体基板１の裏面には、裏面電
極２１が形成されている。
【００６２】ここで、図３を参照して、トレンチ分離構
造１８を説明する。図３は、図１に示した半導体装置の
部分拡大断面図である。
造１８を説明する。図３は、図１に示した半導体装置の
部分拡大断面図である。
【００６３】図３を参照して、トレンチ分離構造１８
は、溝４７ａ〜４７ｃの内部に形成されたトレンチ側壁
絶縁膜２８ａ〜２８ｆとポリシリコン埋込膜２９ａ〜２
９ｃと、フィールド酸化膜１１ｂと、第３のマルチフィ
ールドプレート３０ａ〜３０ｄと、第４のマルチフィー
ルドプレート３２ａ〜３２ｃとを備える。
は、溝４７ａ〜４７ｃの内部に形成されたトレンチ側壁
絶縁膜２８ａ〜２８ｆとポリシリコン埋込膜２９ａ〜２
９ｃと、フィールド酸化膜１１ｂと、第３のマルチフィ
ールドプレート３０ａ〜３０ｄと、第４のマルチフィー
ルドプレート３２ａ〜３２ｃとを備える。
【００６４】ＳＯＩ層３に、溝４７ａ〜４７ｃが形成さ
れている。溝４７ａ〜４７ｃの側壁上には、トレンチ側
壁絶縁膜２８ａ〜２８ｆが形成されている。トレンチ側
壁絶縁膜２８ａ〜２８ｆ上には、溝４７ａ〜４７ｃの内
部を充填するようにポリシリコン埋込膜２９ａ〜２９ｃ
が形成されている。このポリシリコン埋込膜２９ａ〜２
９ｃは、ドープトポリシリコンまたはノンドープトポリ
シリコンを用いる。
れている。溝４７ａ〜４７ｃの側壁上には、トレンチ側
壁絶縁膜２８ａ〜２８ｆが形成されている。トレンチ側
壁絶縁膜２８ａ〜２８ｆ上には、溝４７ａ〜４７ｃの内
部を充填するようにポリシリコン埋込膜２９ａ〜２９ｃ
が形成されている。このポリシリコン埋込膜２９ａ〜２
９ｃは、ドープトポリシリコンまたはノンドープトポリ
シリコンを用いる。
【００６５】溝４７ａ〜４７ｃ上に位置する領域におい
て、ＳＯＩ層３の主表面にはフィールド酸化膜１１ｂが
形成されている。ＳＯＩ層３の主表面上とフィールド酸
化膜１１ｂ上とには、第３のマルチフィールドプレート
３０ａ〜３０ｄが形成されている。また、マルチフィー
ルドプレート３０ａ、３０ｄとＳＯＩ層３との間には、
絶縁薄膜３１ａ、３１ｂがそれぞれ形成されている。こ
こで、第３のマルチフィールドプレート３０ａ〜３０ｄ
は、第１のマルチフィールドプレート１２ａ〜１２ｃ
（図１参照）と同様に、ドープトポリシリコンなどの導
電体により構成されている。また、この第３のマルチフ
ィールドプレート３０ａ〜３０ｄの寸法パターンは、溝
４７ａ〜４７ｃの開口パターンと対応している。そし
て、第３のマルチフィールドプレート３０ａ〜３０ｄは
溝４７ａ〜４７ｃの間に位置する領域上にそれぞれ形成
されている。
て、ＳＯＩ層３の主表面にはフィールド酸化膜１１ｂが
形成されている。ＳＯＩ層３の主表面上とフィールド酸
化膜１１ｂ上とには、第３のマルチフィールドプレート
３０ａ〜３０ｄが形成されている。また、マルチフィー
ルドプレート３０ａ、３０ｄとＳＯＩ層３との間には、
絶縁薄膜３１ａ、３１ｂがそれぞれ形成されている。こ
こで、第３のマルチフィールドプレート３０ａ〜３０ｄ
は、第１のマルチフィールドプレート１２ａ〜１２ｃ
（図１参照）と同様に、ドープトポリシリコンなどの導
電体により構成されている。また、この第３のマルチフ
ィールドプレート３０ａ〜３０ｄの寸法パターンは、溝
４７ａ〜４７ｃの開口パターンと対応している。そし
て、第３のマルチフィールドプレート３０ａ〜３０ｄは
溝４７ａ〜４７ｃの間に位置する領域上にそれぞれ形成
されている。
【００６６】第３のマルチフィールドプレート３０ａ〜
３０ｄ上には、層間絶縁膜１３ｂが形成されている。層
間絶縁膜１３ｂ上には、第４のマルチフィールドプレー
ト３２ａ〜３２ｃと、第４のマルチフィールドプレート
の終端構成要素３３とが形成されている。そして、第４
のマルチフィールドプレート３２ａ〜３２ｃの寸法パタ
ーンは、第３のマルチフィールドプレート３０ａ〜３０
ｄのパターンと対応している。そして、第４のマルチフ
ィールドプレート３２ａ〜３２ｃは、第３のマルチフィ
ールドプレート３０ａ〜３０ｄの間に位置する領域上に
それぞれ形成されている。
３０ｄ上には、層間絶縁膜１３ｂが形成されている。層
間絶縁膜１３ｂ上には、第４のマルチフィールドプレー
ト３２ａ〜３２ｃと、第４のマルチフィールドプレート
の終端構成要素３３とが形成されている。そして、第４
のマルチフィールドプレート３２ａ〜３２ｃの寸法パタ
ーンは、第３のマルチフィールドプレート３０ａ〜３０
ｄのパターンと対応している。そして、第４のマルチフ
ィールドプレート３２ａ〜３２ｃは、第３のマルチフィ
ールドプレート３０ａ〜３０ｄの間に位置する領域上に
それぞれ形成されている。
【００６７】また、第４のマルチフィールドプレートの
終端構成要素３３は、デバイス外領域２３と電気的に接
続されている。そして、第４のマルチフィールドプレー
ト３２ａ〜３２ｃと第４のマルチフィールドプレートの
終端構成要素３３とは、エミッタ電極１６と同様にアル
ミニウムなどにより構成されている。そして、第４のマ
ルチフィールドプレート３２ａ〜３２ｃ上にはガラスコ
ート絶縁膜（図示せず）が形成されている。
終端構成要素３３は、デバイス外領域２３と電気的に接
続されている。そして、第４のマルチフィールドプレー
ト３２ａ〜３２ｃと第４のマルチフィールドプレートの
終端構成要素３３とは、エミッタ電極１６と同様にアル
ミニウムなどにより構成されている。そして、第４のマ
ルチフィールドプレート３２ａ〜３２ｃ上にはガラスコ
ート絶縁膜（図示せず）が形成されている。
【００６８】次に、図４を参照して、半導体装置のオフ
動作について説明する。図４は、図１に示した半導体装
置のオフ動作を説明するための断面模式図である。
動作について説明する。図４は、図１に示した半導体装
置のオフ動作を説明するための断面模式図である。
【００６９】図４を参照して、半導体装置のオフ動作の
際には、エミッタ電極１６は正の電位（＋Ｖ）を持つ電
源に接続される。ゲート電極２０（図１参照）は、電源
電位と同電位に保たれる。裏面電極２１とコレクタ電極
１７（図１参照）とは、ともに接地され、アース電位を
保っている。また、デバイス外領域２３および第４のマ
ルチフィールドプレートの終端構成要素３３にはアース
電位が与えられる。このような電位状態において、発生
する電位ポテンシャル３４は、まず第４のマルチフィー
ルドプレート３２ａ〜３２ｃの容量性電位分割作用によ
り、ほぼ均一な分布となるよう緩和される。また、電位
ポテンシャル３４は、第３のマルチフィールドプレート
３０ａ〜３０ｄの容量性電位分割作用によっても、その
分布が均一となるように再度緩和される。そして、第３
のマルチフィールドプレート３０ａ〜３０ｄの寸法パタ
ーンは、トレンチ分離構造１８を構成する溝４７ａ〜４
７ｃの寸法パターンと呼応している。そのため、溝４７
ａ〜４７ｃの内部に形成されたトレンチ側壁絶縁膜２８
ａ〜２８ｆには、第３のマルチフィールドプレート３０
ａ〜３０ｄにより分割された電位ポテンシャル３４がほ
ぼ均等に配分される。そして、この電位ポテンシャル３
４は、ともに埋込酸化膜２の内部において、デバイス本
体でのＲＥＳＵＲＦ効果により形成された電位ポテンシ
ャルと接続する。これは、電位ポテンシャル３４が、ト
レンチ側壁絶縁膜２８ａ〜２８ｆに沿うように、ほぼ均
一な分布状態のまま第３のマルチフィールドプレート３
０ａ〜３０ｄ、第４のマルチフィールドプレート３２ａ
〜３２ｃが存在する領域から埋込酸化膜２の内部にまで
延在するためである。
際には、エミッタ電極１６は正の電位（＋Ｖ）を持つ電
源に接続される。ゲート電極２０（図１参照）は、電源
電位と同電位に保たれる。裏面電極２１とコレクタ電極
１７（図１参照）とは、ともに接地され、アース電位を
保っている。また、デバイス外領域２３および第４のマ
ルチフィールドプレートの終端構成要素３３にはアース
電位が与えられる。このような電位状態において、発生
する電位ポテンシャル３４は、まず第４のマルチフィー
ルドプレート３２ａ〜３２ｃの容量性電位分割作用によ
り、ほぼ均一な分布となるよう緩和される。また、電位
ポテンシャル３４は、第３のマルチフィールドプレート
３０ａ〜３０ｄの容量性電位分割作用によっても、その
分布が均一となるように再度緩和される。そして、第３
のマルチフィールドプレート３０ａ〜３０ｄの寸法パタ
ーンは、トレンチ分離構造１８を構成する溝４７ａ〜４
７ｃの寸法パターンと呼応している。そのため、溝４７
ａ〜４７ｃの内部に形成されたトレンチ側壁絶縁膜２８
ａ〜２８ｆには、第３のマルチフィールドプレート３０
ａ〜３０ｄにより分割された電位ポテンシャル３４がほ
ぼ均等に配分される。そして、この電位ポテンシャル３
４は、ともに埋込酸化膜２の内部において、デバイス本
体でのＲＥＳＵＲＦ効果により形成された電位ポテンシ
ャルと接続する。これは、電位ポテンシャル３４が、ト
レンチ側壁絶縁膜２８ａ〜２８ｆに沿うように、ほぼ均
一な分布状態のまま第３のマルチフィールドプレート３
０ａ〜３０ｄ、第４のマルチフィールドプレート３２ａ
〜３２ｃが存在する領域から埋込酸化膜２の内部にまで
延在するためである。
【００７０】この結果、トレンチ分離構造１８とＳＯＩ
層３との界面近傍領域２７において従来問題となってい
た局所的な電界集中が発生することを防止できる。この
結果、電界集中の発生に起因して半導体装置の絶縁耐圧
が低下することを有効に防止できる。
層３との界面近傍領域２７において従来問題となってい
た局所的な電界集中が発生することを防止できる。この
結果、電界集中の発生に起因して半導体装置の絶縁耐圧
が低下することを有効に防止できる。
【００７１】また、このように、界面近傍領域２７にお
ける局所的な電界集中を防止することができるので、図
１に示すように、ｐチャネルＬＩＧＢＴの構造をエミッ
タ電極１６とコレクタ電極１７との配置を従来とは入れ
替えた構造とした場合にも、オフ動作時において所定の
絶縁耐圧を得ることができる。この結果、ｐチャネルＬ
ＩＧＢＴのエミッタ電極１６とコレクタ電極１７のレイ
アウトについて、自由度を従来よりも大きくすることが
できる。
ける局所的な電界集中を防止することができるので、図
１に示すように、ｐチャネルＬＩＧＢＴの構造をエミッ
タ電極１６とコレクタ電極１７との配置を従来とは入れ
替えた構造とした場合にも、オフ動作時において所定の
絶縁耐圧を得ることができる。この結果、ｐチャネルＬ
ＩＧＢＴのエミッタ電極１６とコレクタ電極１７のレイ
アウトについて、自由度を従来よりも大きくすることが
できる。
【００７２】図５〜９は、図３に示した半導体装置の製
造工程を説明するための断面図である。図５〜９を参照
して、半導体装置の製造工程を説明する。
造工程を説明するための断面図である。図５〜９を参照
して、半導体装置の製造工程を説明する。
【００７３】図５を参照して、半導体基板（図示せず）
上に埋込酸化膜２が形成されている。埋込酸化膜２上に
ｎ- 型のＳＯＩ層３が形成されている。ＳＯＩ層３上に
は、レジストパターン４６が形成されている。
上に埋込酸化膜２が形成されている。埋込酸化膜２上に
ｎ- 型のＳＯＩ層３が形成されている。ＳＯＩ層３上に
は、レジストパターン４６が形成されている。
【００７４】次に、このレジストパターン４６をマスク
として用いて、ＳＯＩ層３をエッチングにより除去する
ことにより、溝４７ａ〜４７ｃ（図６参照）を形成す
る。その後、レジストパターン４６を除去する。このよ
うにして、図６に示すような構造を得る。
として用いて、ＳＯＩ層３をエッチングにより除去する
ことにより、溝４７ａ〜４７ｃ（図６参照）を形成す
る。その後、レジストパターン４６を除去する。このよ
うにして、図６に示すような構造を得る。
【００７５】次に、図７に示すように、ＳＯＩ層３上と
溝４７ａ〜４７ｃの内部とにトレンチ側壁絶縁膜となる
絶縁膜２８ａ〜２８ｆを形成する。絶縁膜２８ａ〜２８
ｆ上にポリシリコン膜４８を形成する。
溝４７ａ〜４７ｃの内部とにトレンチ側壁絶縁膜となる
絶縁膜２８ａ〜２８ｆを形成する。絶縁膜２８ａ〜２８
ｆ上にポリシリコン膜４８を形成する。
【００７６】次に、図８に示すように、ＳＯＩ層３上に
位置する絶縁膜２８ａ〜２８ｆとポリシリコン膜４８と
をエッチングにより除去する。このようにして、溝４７
ａ〜４７ｃの内部にポリシリコン埋込膜２９ａ〜２９ｃ
を形成する。
位置する絶縁膜２８ａ〜２８ｆとポリシリコン膜４８と
をエッチングにより除去する。このようにして、溝４７
ａ〜４７ｃの内部にポリシリコン埋込膜２９ａ〜２９ｃ
を形成する。
【００７７】次に、図９に示すように、溝４７ａ〜４７
ｃ上に位置する領域において、ＳＯＩ層３の表面上にフ
ィールド酸化膜１１ｂを形成する。
ｃ上に位置する領域において、ＳＯＩ層３の表面上にフ
ィールド酸化膜１１ｂを形成する。
【００７８】その後、従来の第１および第２のマルチフ
ィールドプレート１２ａ〜１２ｃ、１４ａ〜１４ｄ（図
１参照）と同様の製造工程により、フィールド酸化膜１
１ｂ上に第３のマルチフィールドプレート３０ａ〜３０
ｄ、第４のマルチフィールドプレート３２ａ〜３２ｃな
どを形成する。このようにして、図３に示す半導体装置
を得ることができる。
ィールドプレート１２ａ〜１２ｃ、１４ａ〜１４ｄ（図
１参照）と同様の製造工程により、フィールド酸化膜１
１ｂ上に第３のマルチフィールドプレート３０ａ〜３０
ｄ、第４のマルチフィールドプレート３２ａ〜３２ｃな
どを形成する。このようにして、図３に示す半導体装置
を得ることができる。
【００７９】図１０は、本発明による半導体装置の実施
の形態１の変形例を示す部分拡大断面図である。図１０
を参照して、半導体装置を説明する。
の形態１の変形例を示す部分拡大断面図である。図１０
を参照して、半導体装置を説明する。
【００８０】図１０を参照して、半導体装置は、図３に
示した半導体装置と同様にｐチャネルＬＩＧＢＴをデバ
イス外領域から分離するためのトレンチ分離構造を備
え、このトレンチ分離構造１８に隣接して形成されてい
るｐチャネルＬＩＧＢＴは、基本的に図１に示したｐチ
ャネルＬＩＧＢＴと同様の構造を備える。また、トレン
チ分離構造１８における、ＳＯＩ層３の表面上の構造
は、基本的に図３に示した分離構造と同様の構造を備え
る。ただし、図１０に示した半導体装置では、トレンチ
分離構造１８が、ＳＯＩ層３の上面および下面に形成さ
れた溝５０ａ〜５０ｆと、ｐチャネルＬＩＧＢＴが形成
されたデバイス領域とデバイス外領域２３とを電気的に
分離するためのｐ+ 拡散領域４９ａ、４９ｂとを備え
る。溝５０ａ〜５０ｆの内部には、絶縁膜５１ａ〜５１
ｃ、５５ａ〜５５ｃが形成されている。絶縁膜５１ａ〜
５１ｃ、５５ａ〜５５ｃ上には、溝５０ａ〜５０ｆの内
部を充填するように、ポリシリコン埋込膜５２ａ〜５２
ｆが形成されている。
示した半導体装置と同様にｐチャネルＬＩＧＢＴをデバ
イス外領域から分離するためのトレンチ分離構造を備
え、このトレンチ分離構造１８に隣接して形成されてい
るｐチャネルＬＩＧＢＴは、基本的に図１に示したｐチ
ャネルＬＩＧＢＴと同様の構造を備える。また、トレン
チ分離構造１８における、ＳＯＩ層３の表面上の構造
は、基本的に図３に示した分離構造と同様の構造を備え
る。ただし、図１０に示した半導体装置では、トレンチ
分離構造１８が、ＳＯＩ層３の上面および下面に形成さ
れた溝５０ａ〜５０ｆと、ｐチャネルＬＩＧＢＴが形成
されたデバイス領域とデバイス外領域２３とを電気的に
分離するためのｐ+ 拡散領域４９ａ、４９ｂとを備え
る。溝５０ａ〜５０ｆの内部には、絶縁膜５１ａ〜５１
ｃ、５５ａ〜５５ｃが形成されている。絶縁膜５１ａ〜
５１ｃ、５５ａ〜５５ｃ上には、溝５０ａ〜５０ｆの内
部を充填するように、ポリシリコン埋込膜５２ａ〜５２
ｆが形成されている。
【００８１】このため、ｐチャネルＬＩＧＢＴのオフ動
作の際には、ポリシリコン埋込膜５２ａ〜５２ｆと絶縁
膜５１ａ〜５１ｃ、５５ａ〜５５ｃとが容量として作用
し、溝５０ａ〜５０ｆの側壁に形成された絶縁膜５１ａ
〜５１ｃ、５５ａ〜５５ｃに沿うように等電位面を形成
することができるので、図３に示した半導体装置のトレ
ンチ分離構造と同様の効果を得ることができる。
作の際には、ポリシリコン埋込膜５２ａ〜５２ｆと絶縁
膜５１ａ〜５１ｃ、５５ａ〜５５ｃとが容量として作用
し、溝５０ａ〜５０ｆの側壁に形成された絶縁膜５１ａ
〜５１ｃ、５５ａ〜５５ｃに沿うように等電位面を形成
することができるので、図３に示した半導体装置のトレ
ンチ分離構造と同様の効果を得ることができる。
【００８２】図１１〜１７は、図１０に示した半導体装
置の製造工程を説明するための断面図である。図１１〜
１７を参照して、半導体装置の製造工程を説明する。
置の製造工程を説明するための断面図である。図１１〜
１７を参照して、半導体装置の製造工程を説明する。
【００８３】図１１に示すように、まず、ｎ- 型のＳＯ
Ｉ層となる半導体基板３（以下、ＳＯＩ層３と呼ぶ）の
下面にレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとして、異方性エッチングに
よりＳＯＩ層３の一部を除去することにより、溝５０ａ
〜５０ｃを形成する。その後、レジストパターンを除去
する。
Ｉ層となる半導体基板３（以下、ＳＯＩ層３と呼ぶ）の
下面にレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとして、異方性エッチングに
よりＳＯＩ層３の一部を除去することにより、溝５０ａ
〜５０ｃを形成する。その後、レジストパターンを除去
する。
【００８４】次に、図１２に示すように、ＳＯＩ層３の
下面と溝５０ａ〜５０ｃの内部とに絶縁膜５１を形成す
る。絶縁膜５１上にポリシリコン膜４８を形成する。
下面と溝５０ａ〜５０ｃの内部とに絶縁膜５１を形成す
る。絶縁膜５１上にポリシリコン膜４８を形成する。
【００８５】次に、図１３に示すように、ＳＯＩ層３の
下面上に位置する絶縁膜５１とポリシリコン膜４８とを
エッチングにより除去する。
下面上に位置する絶縁膜５１とポリシリコン膜４８とを
エッチングにより除去する。
【００８６】次に、図１４に示すように、ＳＯＩ層３の
下面に埋込酸化膜２が形成された半導体基板（図示せ
ず）を接合する。ＳＯＩ層３の上面上にレジストパター
ン５３を形成する。
下面に埋込酸化膜２が形成された半導体基板（図示せ
ず）を接合する。ＳＯＩ層３の上面上にレジストパター
ン５３を形成する。
【００８７】次に、図１５に示すように、レジストパタ
ーン５３（図１４参照）をマスクとして用いて、エッチ
ングによりＳＯＩ層３の一部を除去することにより、溝
５０ｄ〜５０ｆを形成する。その後、レジストパターン
５３を除去する。
ーン５３（図１４参照）をマスクとして用いて、エッチ
ングによりＳＯＩ層３の一部を除去することにより、溝
５０ｄ〜５０ｆを形成する。その後、レジストパターン
５３を除去する。
【００８８】次に、図１６に示すように、ＳＯＩ層３の
上面上と溝５０ｄ〜５０ｆの内部とに絶縁膜５４を形成
する。絶縁膜５４上にポリシリコン膜４８を形成する。
上面上と溝５０ｄ〜５０ｆの内部とに絶縁膜５４を形成
する。絶縁膜５４上にポリシリコン膜４８を形成する。
【００８９】次に、図１７に示すように、ＳＯＩ層３の
上面上に位置する絶縁膜５４とポリシリコン膜４８とを
エッチングにより除去する。このようにして、溝５０ｄ
〜５０ｆの内部に絶縁膜５５ａ〜５５ｃとポリシリコン
埋込膜５２ｄ〜５２ｆを形成する。
上面上に位置する絶縁膜５４とポリシリコン膜４８とを
エッチングにより除去する。このようにして、溝５０ｄ
〜５０ｆの内部に絶縁膜５５ａ〜５５ｃとポリシリコン
埋込膜５２ｄ〜５２ｆを形成する。
【００９０】その後、ｐ+ 拡散領域４９ａ、４９ｂ（図
１０参照）やフィールド酸化膜１１ｂなどを形成するこ
とにより、図１０に示す半導体装置を得ることができ
る。
１０参照）やフィールド酸化膜１１ｂなどを形成するこ
とにより、図１０に示す半導体装置を得ることができ
る。
【００９１】（実施の形態２）図１８は、本発明による
半導体装置の実施の形態２を示す部分拡大断面図であ
る。図１８を参照して、半導体装置を説明する。
半導体装置の実施の形態２を示す部分拡大断面図であ
る。図１８を参照して、半導体装置を説明する。
【００９２】図１８を参照して、半導体装置は、基本的
には図３に示した本発明の実施の形態１による半導体装
置と同様の構造を備える。ただし、この図１８に示した
半導体装置では、ｎ型エミッタ拡散領域６が埋込酸化膜
２と接触するように形成されている。
には図３に示した本発明の実施の形態１による半導体装
置と同様の構造を備える。ただし、この図１８に示した
半導体装置では、ｎ型エミッタ拡散領域６が埋込酸化膜
２と接触するように形成されている。
【００９３】この図１８に示した半導体装置のオフ動作
時の作用について、図１９を参照して説明する。図１９
は、図１８に示した半導体装置のオフ動作を説明するた
めの断面模式図である。
時の作用について、図１９を参照して説明する。図１９
は、図１８に示した半導体装置のオフ動作を説明するた
めの断面模式図である。
【００９４】図１９を参照して、半導体装置は、基本的
に図３に示した本発明の実施の形態１による半導体装置
と同様の構造を備えるトレンチ分離構造を有するので、
本発明の実施の形態１による半導体装置と同様の効果を
得ることができる。また、ｎ型エミッタ拡散領域６が埋
込酸化膜２に接触するように形成されているので、ｐチ
ャネルＬＩＧＢＴの本体で発生した空乏層は、トレンチ
分離構造１８とＳＯＩ層３との界面近傍領域２７にまで
侵入することができない。このため、エミッタ電極１６
の下部において、電位ポテンシャル３５はＳＯＩ層３か
ら埋込酸化膜２へと押し出されたように分布する。この
ため、界面近傍領域２７における局所的な電界集中の発
生をより確実に防止することができる。
に図３に示した本発明の実施の形態１による半導体装置
と同様の構造を備えるトレンチ分離構造を有するので、
本発明の実施の形態１による半導体装置と同様の効果を
得ることができる。また、ｎ型エミッタ拡散領域６が埋
込酸化膜２に接触するように形成されているので、ｐチ
ャネルＬＩＧＢＴの本体で発生した空乏層は、トレンチ
分離構造１８とＳＯＩ層３との界面近傍領域２７にまで
侵入することができない。このため、エミッタ電極１６
の下部において、電位ポテンシャル３５はＳＯＩ層３か
ら埋込酸化膜２へと押し出されたように分布する。この
ため、界面近傍領域２７における局所的な電界集中の発
生をより確実に防止することができる。
【００９５】（実施の形態３）図２０は、本発明による
半導体装置の実施の形態３を示す平面模式図である。ま
た、図２１は、図２０の線分１００−１００における断
面模式図である。図２０および２１を参照して、半導体
装置を説明する。
半導体装置の実施の形態３を示す平面模式図である。ま
た、図２１は、図２０の線分１００−１００における断
面模式図である。図２０および２１を参照して、半導体
装置を説明する。
【００９６】図２０を参照して、半導体装置は、その分
離構造に一体型螺旋フィールドプレート構造３６を備え
る。一体型螺旋フィールドプレート構造３６に囲まれた
デバイスは、本発明の実施の形態１における半導体装置
と同様にｐチャネルＬＩＧＢＴである。そして、このｐ
チャネルＬＩＧＢＴを囲むように、トレンチ分離構造１
８（図２参照）が形成されている。このトレンチ分離構
造１８上に、一体型螺旋フィールドプレート構造３６が
形成されている。一体型螺旋フィールドプレート構造３
６上には、図３に示した半導体装置と同様に、マルチフ
ィールドプレート３２ａ〜３２ｃ（図２１参照）が形成
されている。
離構造に一体型螺旋フィールドプレート構造３６を備え
る。一体型螺旋フィールドプレート構造３６に囲まれた
デバイスは、本発明の実施の形態１における半導体装置
と同様にｐチャネルＬＩＧＢＴである。そして、このｐ
チャネルＬＩＧＢＴを囲むように、トレンチ分離構造１
８（図２参照）が形成されている。このトレンチ分離構
造１８上に、一体型螺旋フィールドプレート構造３６が
形成されている。一体型螺旋フィールドプレート構造３
６上には、図３に示した半導体装置と同様に、マルチフ
ィールドプレート３２ａ〜３２ｃ（図２１参照）が形成
されている。
【００９７】一体型螺旋フィールドプレート構造３６
は、高抵抗な導電体薄膜からなり、たとえば、窒素含有
量の多いシリコン膜などが用いられる。一体型螺旋フィ
ールドプレート構造３６の内周端は、デバイス本体の電
極、たとえば、ｐチャネルＬＩＧＢＴのエミッタ電極１
６（図１参照）と電気的に接続される。一方、一体型螺
旋フィールドプレート構造３６の外周端は、デバイス外
領域２３と電気的に接続され、半導体装置のオフ動作の
際には、アース電位に保たれる。
は、高抵抗な導電体薄膜からなり、たとえば、窒素含有
量の多いシリコン膜などが用いられる。一体型螺旋フィ
ールドプレート構造３６の内周端は、デバイス本体の電
極、たとえば、ｐチャネルＬＩＧＢＴのエミッタ電極１
６（図１参照）と電気的に接続される。一方、一体型螺
旋フィールドプレート構造３６の外周端は、デバイス外
領域２３と電気的に接続され、半導体装置のオフ動作の
際には、アース電位に保たれる。
【００９８】このように、一体型螺旋フィールドプレー
ト構造３６を、高抵抗な導電体薄膜から構成することに
より、この導電体薄膜の抵抗値と、一体型螺旋フィール
ドプレート構造の内周端からの距離とにより、一体型螺
旋フィールドプレート構造３６ａ〜３６ｄ（図２１参
照）の各位置での電位を決定することができる。このた
め、半導体装置のオフ動作時において、トレンチ分離構
造１８に電位ポテンシャルが形成されるような場合に
も、その電位ポテンシャルの等電位面の位置を一体型螺
旋フィールドプレート構造３６ａ〜３６ｄのそれぞれの
電位によって強制的に固定する（以下、この機能を抵抗
性電位分割と呼ぶ）ことができる。このため、一体型螺
旋フィールドプレート構造３６ａ〜３６ｄの近傍に導電
性の異物などが存在する場合にも、その異物の存在によ
り電位ポテンシャルの等電位面の位置は、ほとんど影響
を受けることがない。また、外部から電気的なノイズな
どが加えられた場合にも、図３に示した第３および第４
のマルチフィールドプレート３０ａ〜３０ｄ、３２ａ〜
３２ｃなどの容量性電位分割機能を有するマルチフィー
ルドプレートよりも電位ポテンシャルの等電位面の位置
を安定させることができる。
ト構造３６を、高抵抗な導電体薄膜から構成することに
より、この導電体薄膜の抵抗値と、一体型螺旋フィール
ドプレート構造の内周端からの距離とにより、一体型螺
旋フィールドプレート構造３６ａ〜３６ｄ（図２１参
照）の各位置での電位を決定することができる。このた
め、半導体装置のオフ動作時において、トレンチ分離構
造１８に電位ポテンシャルが形成されるような場合に
も、その電位ポテンシャルの等電位面の位置を一体型螺
旋フィールドプレート構造３６ａ〜３６ｄのそれぞれの
電位によって強制的に固定する（以下、この機能を抵抗
性電位分割と呼ぶ）ことができる。このため、一体型螺
旋フィールドプレート構造３６ａ〜３６ｄの近傍に導電
性の異物などが存在する場合にも、その異物の存在によ
り電位ポテンシャルの等電位面の位置は、ほとんど影響
を受けることがない。また、外部から電気的なノイズな
どが加えられた場合にも、図３に示した第３および第４
のマルチフィールドプレート３０ａ〜３０ｄ、３２ａ〜
３２ｃなどの容量性電位分割機能を有するマルチフィー
ルドプレートよりも電位ポテンシャルの等電位面の位置
を安定させることができる。
【００９９】また、図２１に示すように、抵抗性電位分
割機能を有する一体型螺旋フィールドプレート構造３６
ａ〜３６ｄ上に、絶縁膜（図示せず）を介して容量性電
位分割機能を有するマルチフィールドプレート３２ａ〜
３２ｃを形成している。このように、抵抗性電位分割機
能を有するフィールドプレート構造と容量性電位分割機
能を有するマルチフィールドプレート構造とを併用する
ので、本発明の実施の形態１のように容量性電位分割機
能を有するマルチフィールドプレート３０ａ〜３０ｄ、
３２ａ〜３２ｃのみを用いる場合よりも、より確実に電
位ポテンシャルの電位分布の均一化を図ることができ
る。
割機能を有する一体型螺旋フィールドプレート構造３６
ａ〜３６ｄ上に、絶縁膜（図示せず）を介して容量性電
位分割機能を有するマルチフィールドプレート３２ａ〜
３２ｃを形成している。このように、抵抗性電位分割機
能を有するフィールドプレート構造と容量性電位分割機
能を有するマルチフィールドプレート構造とを併用する
ので、本発明の実施の形態１のように容量性電位分割機
能を有するマルチフィールドプレート３０ａ〜３０ｄ、
３２ａ〜３２ｃのみを用いる場合よりも、より確実に電
位ポテンシャルの電位分布の均一化を図ることができ
る。
【０１００】また、容量性電位分割機能を有するマルチ
フィールドプレート３２ａ〜３２ｃは、デバイス領域と
デバイス外領域とが絶縁されているので、リーク電流は
ほとんど発生しないが、レイアウトの自由度が抵抗性電
位分割機能を有するフィールドプレート構造よりも相対
的に劣るという特性を有する。一方、抵抗性電位分割機
能を有する一体型螺旋フィールドプレート構造３６ａ〜
３６ｄは、その材質の抵抗値などを調節することにより
等電位面の位置を制御でき、レイアウトの自由度を大き
くすることができるが、デバイス領域とデバイス外領域
とが完全には絶縁されていないので、リーク電流が発生
するという特性を有する。このように、異なる特性を有
するフィールドプレート構造を併用することにより、さ
まざまな要求特性に対応した分離構造を容易に得ること
ができる。
フィールドプレート３２ａ〜３２ｃは、デバイス領域と
デバイス外領域とが絶縁されているので、リーク電流は
ほとんど発生しないが、レイアウトの自由度が抵抗性電
位分割機能を有するフィールドプレート構造よりも相対
的に劣るという特性を有する。一方、抵抗性電位分割機
能を有する一体型螺旋フィールドプレート構造３６ａ〜
３６ｄは、その材質の抵抗値などを調節することにより
等電位面の位置を制御でき、レイアウトの自由度を大き
くすることができるが、デバイス領域とデバイス外領域
とが完全には絶縁されていないので、リーク電流が発生
するという特性を有する。このように、異なる特性を有
するフィールドプレート構造を併用することにより、さ
まざまな要求特性に対応した分離構造を容易に得ること
ができる。
【０１０１】なお、従来、デバイス内でのＲＥＳＵＲＦ
効果を助長するために、デバイスの電極間に接続された
一体型抵抗性フィールドプレート構造が提案された例
（K.Endo,Y.Baba,Y.Udo,M.Yasui and Y.Sano, "A 500V
1A 1-ChipInverter IC with aNew Electric Field Redu
ction Structure" ISPSD 94 pp.379-383 (1994)）は有
るが、トレンチ分離構造上において、デバイスの一方の
主電極と外部電極とを接続して構成した例はない。
効果を助長するために、デバイスの電極間に接続された
一体型抵抗性フィールドプレート構造が提案された例
（K.Endo,Y.Baba,Y.Udo,M.Yasui and Y.Sano, "A 500V
1A 1-ChipInverter IC with aNew Electric Field Redu
ction Structure" ISPSD 94 pp.379-383 (1994)）は有
るが、トレンチ分離構造上において、デバイスの一方の
主電極と外部電極とを接続して構成した例はない。
【０１０２】（実施の形態４）図２２は、本発明による
半導体装置の実施の形態４を示す部分拡大断面図であ
る。図２２を参照して、半導体装置を説明する。
半導体装置の実施の形態４を示す部分拡大断面図であ
る。図２２を参照して、半導体装置を説明する。
【０１０３】図２２を参照して、半導体装置は、基本的
には図１８に示した半導体装置と同様の構造を備える。
ただし、フィールド酸化膜１１ｂ下には、逆Ｖ字形分離
構造３７が形成されている。逆Ｖ字形分離構造３７は、
側壁絶縁膜３８と、埋込絶縁膜３９と、第５のマルチフ
ィールドプレート４０ａ〜４０ｆとを備える。フィール
ド酸化膜１１ｂ下に形成された溝の側壁には、側壁絶縁
膜３８が形成されている。側壁絶縁膜３８上には、その
内部を充填するように埋込絶縁膜３９が形成されてい
る。埋込絶縁膜３９の下面には、溝４４ａ〜４４ｆが形
成されている。埋込絶縁膜３９の下面上と溝４４ａ〜４
４ｆの内部とには絶縁膜５６が形成されている。そし
て、溝４４ａ〜４４ｆを充填するように、導電体膜から
なる第５のマルチフィールドプレート４０ａ〜４０ｆが
形成されている。この第５のマルチフィールドプレート
４０ａ〜４０ｆは、電気的に互いに絶縁されており、本
発明の実施の形態１において示した第１〜第４のマルチ
フィールドプレートと同様に容量性電位分割機能を有す
る。
には図１８に示した半導体装置と同様の構造を備える。
ただし、フィールド酸化膜１１ｂ下には、逆Ｖ字形分離
構造３７が形成されている。逆Ｖ字形分離構造３７は、
側壁絶縁膜３８と、埋込絶縁膜３９と、第５のマルチフ
ィールドプレート４０ａ〜４０ｆとを備える。フィール
ド酸化膜１１ｂ下に形成された溝の側壁には、側壁絶縁
膜３８が形成されている。側壁絶縁膜３８上には、その
内部を充填するように埋込絶縁膜３９が形成されてい
る。埋込絶縁膜３９の下面には、溝４４ａ〜４４ｆが形
成されている。埋込絶縁膜３９の下面上と溝４４ａ〜４
４ｆの内部とには絶縁膜５６が形成されている。そし
て、溝４４ａ〜４４ｆを充填するように、導電体膜から
なる第５のマルチフィールドプレート４０ａ〜４０ｆが
形成されている。この第５のマルチフィールドプレート
４０ａ〜４０ｆは、電気的に互いに絶縁されており、本
発明の実施の形態１において示した第１〜第４のマルチ
フィールドプレートと同様に容量性電位分割機能を有す
る。
【０１０４】次に、図２２に示した半導体装置のオフ動
作について図２３を参照して説明する。図２３は、図２
２に示した半導体装置のオフ動作を説明するための断面
模式図である。
作について図２３を参照して説明する。図２３は、図２
２に示した半導体装置のオフ動作を説明するための断面
模式図である。
【０１０５】図２３を参照して、エミッタ電極１６や裏
面電極２１などの電位状態は、基本的に図４に示した本
発明の実施の形態１による半導体装置のオフ動作時と同
様である。そして、第５のマルチフィールドプレート４
０ａ〜４０ｆが、容量性電位分割機能を有するため、本
発明の実施の形態２による半導体装置と同様の効果を得
ることができる。また、逆Ｖ字形分離構造３７において
は、埋込絶縁膜３９の下面を上面よりも大きくしている
ので、第５のマルチフィールドプレート４０ａ〜４０ｆ
の数をフィールド酸化膜１１ｂ上の構造を変化させずに
多くすることができる。このため、埋込絶縁膜３９の下
面において、電位ポテンシャル４１における等電位面を
より多くの等電位面へと分割することができ、逆Ｖ字形
分離構造３７とＳＯＩ層３との界面近傍領域４２におけ
る局所的な電界集中をより確実に防止することができ
る。このため、オフ動作時における絶縁耐圧の劣化をよ
り確実に防止することができる。
面電極２１などの電位状態は、基本的に図４に示した本
発明の実施の形態１による半導体装置のオフ動作時と同
様である。そして、第５のマルチフィールドプレート４
０ａ〜４０ｆが、容量性電位分割機能を有するため、本
発明の実施の形態２による半導体装置と同様の効果を得
ることができる。また、逆Ｖ字形分離構造３７において
は、埋込絶縁膜３９の下面を上面よりも大きくしている
ので、第５のマルチフィールドプレート４０ａ〜４０ｆ
の数をフィールド酸化膜１１ｂ上の構造を変化させずに
多くすることができる。このため、埋込絶縁膜３９の下
面において、電位ポテンシャル４１における等電位面を
より多くの等電位面へと分割することができ、逆Ｖ字形
分離構造３７とＳＯＩ層３との界面近傍領域４２におけ
る局所的な電界集中をより確実に防止することができ
る。このため、オフ動作時における絶縁耐圧の劣化をよ
り確実に防止することができる。
【０１０６】図２４〜３１は、図２２に示した半導体装
置の製造工程を説明するための断面図である。図２４〜
３１を参照して、半導体装置の製造工程を説明する。
置の製造工程を説明するための断面図である。図２４〜
３１を参照して、半導体装置の製造工程を説明する。
【０１０７】まず、図２４に示すように、ＳＯＩ層３の
下面にＫＯＨなどを用いた異方性エッチングにより逆Ｖ
字形の溝を形成する。そして、ＳＯＩ層３の下面と溝の
内部とを熱酸化することにより、側壁絶縁膜３８を形成
する。
下面にＫＯＨなどを用いた異方性エッチングにより逆Ｖ
字形の溝を形成する。そして、ＳＯＩ層３の下面と溝の
内部とを熱酸化することにより、側壁絶縁膜３８を形成
する。
【０１０８】次に、図２５に示すように、側壁絶縁膜３
８上にＢＰＳＧ、ＴＥＯＳなどの絶縁膜を堆積した後、
平坦化工程を行ない、埋込絶縁膜３９を形成する。な
お、埋込絶縁膜３９の下面とＳＯＩ層３の下面上に位置
する側壁絶縁膜３８の下面とが、ほぼ同一平面を形成し
ている。
８上にＢＰＳＧ、ＴＥＯＳなどの絶縁膜を堆積した後、
平坦化工程を行ない、埋込絶縁膜３９を形成する。な
お、埋込絶縁膜３９の下面とＳＯＩ層３の下面上に位置
する側壁絶縁膜３８の下面とが、ほぼ同一平面を形成し
ている。
【０１０９】次に、図２６に示すように、側壁絶縁膜３
８と埋込絶縁膜３９との下面上にレジストパターン４３
を形成する。このレジストパターン４３をマスクとして
用いて、異方性エッチングにより埋込絶縁膜３９の一部
を除去することにより、溝４４ａ〜４４ｆを形成する。
８と埋込絶縁膜３９との下面上にレジストパターン４３
を形成する。このレジストパターン４３をマスクとして
用いて、異方性エッチングにより埋込絶縁膜３９の一部
を除去することにより、溝４４ａ〜４４ｆを形成する。
【０１１０】次に、図２７に示すように、レジストパタ
ーン４３（図２６参照）を除去した後、埋込絶縁膜３９
の下面と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形成
する。
ーン４３（図２６参照）を除去した後、埋込絶縁膜３９
の下面と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形成
する。
【０１１１】次に、図２８に示すように、側壁絶縁膜３
８の下面上と絶縁膜５６上とにドープトポリシリコン膜
４５を形成する。
８の下面上と絶縁膜５６上とにドープトポリシリコン膜
４５を形成する。
【０１１２】次に、図２９に示すように、平坦化工程を
行なうことにより、第５のマルチフィールドプレート４
０ａ〜４０ｃを形成する。このとき、側壁絶縁膜３８の
下面と第５のマルチフィールドプレート４０ａ〜４０ｃ
の下面とは、ほぼ同一平面を形成するように平坦化され
ている。
行なうことにより、第５のマルチフィールドプレート４
０ａ〜４０ｃを形成する。このとき、側壁絶縁膜３８の
下面と第５のマルチフィールドプレート４０ａ〜４０ｃ
の下面とは、ほぼ同一平面を形成するように平坦化され
ている。
【０１１３】次に、図３０に示すように、ＳＯＩ層３の
下面に、埋込酸化膜２が形成された半導体基板１を接着
する。そして、１１００〜１２００℃程度の高温熱処理
により、接着強度を向上させる。
下面に、埋込酸化膜２が形成された半導体基板１を接着
する。そして、１１００〜１２００℃程度の高温熱処理
により、接着強度を向上させる。
【０１１４】次に、図３１に示すように、ＳＯＩ層３の
上面を研磨することにより、ＳＯＩ層３の厚さが所定の
厚さとなるように調節する。
上面を研磨することにより、ＳＯＩ層３の厚さが所定の
厚さとなるように調節する。
【０１１５】その後、フィールド酸化膜１１ｂ（図２２
参照）などを形成することにより、図２２に示す半導体
装置を得ることができる。
参照）などを形成することにより、図２２に示す半導体
装置を得ることができる。
【０１１６】（実施の形態５）図３２は、本発明による
半導体装置の実施の形態５を示す部分拡大断面図であ
る。図３２を参照して、半導体装置を説明する。
半導体装置の実施の形態５を示す部分拡大断面図であ
る。図３２を参照して、半導体装置を説明する。
【０１１７】図３２を参照して、半導体装置は、基本的
には図２２に示した本発明の実施の形態４による半導体
装置と同様の構造を備える。ただし、この図３２に示し
た半導体装置においては、逆Ｖ字形分離構造３７の底部
に形成された第５のマルチフィールドプレート４０ａ〜
４０ｆが、抵抗性電位分割機能を有する。具体的には、
第５のマルチフィールドプレート４０ａ〜４０ｆの平面
形状は、図２０に示した本発明の実施の形態３による半
導体装置における一体型螺旋フィールドプレート構造３
６と同様の形状であり、この第５のマルチフィールドプ
レート４０ａ〜４０ｆの内周端４０ａは、ｎ型エミッタ
拡散領域６と電気的に接続されている。また、この第５
のマルチフィールドプレート４０ａ〜４０ｆの外周端に
あたるマルチフィールドプレート４０ｆは、デバイス外
領域２３と電気的に接続されている。そして、第５のマ
ルチフィールドプレート４０ａ〜４０ｆは、高抵抗な導
電体、たとえば窒素含有量の多いシリコンなどにより構
成されている。
には図２２に示した本発明の実施の形態４による半導体
装置と同様の構造を備える。ただし、この図３２に示し
た半導体装置においては、逆Ｖ字形分離構造３７の底部
に形成された第５のマルチフィールドプレート４０ａ〜
４０ｆが、抵抗性電位分割機能を有する。具体的には、
第５のマルチフィールドプレート４０ａ〜４０ｆの平面
形状は、図２０に示した本発明の実施の形態３による半
導体装置における一体型螺旋フィールドプレート構造３
６と同様の形状であり、この第５のマルチフィールドプ
レート４０ａ〜４０ｆの内周端４０ａは、ｎ型エミッタ
拡散領域６と電気的に接続されている。また、この第５
のマルチフィールドプレート４０ａ〜４０ｆの外周端に
あたるマルチフィールドプレート４０ｆは、デバイス外
領域２３と電気的に接続されている。そして、第５のマ
ルチフィールドプレート４０ａ〜４０ｆは、高抵抗な導
電体、たとえば窒素含有量の多いシリコンなどにより構
成されている。
【０１１８】このため、図３２に示した半導体装置で
は、図２２に示した本発明の実施の形態４による半導体
装置によって得られる効果と同様の効果に加えて、図２
１に示した本発明の実施の形態３による半導体装置の一
体型螺旋フィールドプレート構造３６ａ〜３６ｄと同様
の効果を得ることができる。
は、図２２に示した本発明の実施の形態４による半導体
装置によって得られる効果と同様の効果に加えて、図２
１に示した本発明の実施の形態３による半導体装置の一
体型螺旋フィールドプレート構造３６ａ〜３６ｄと同様
の効果を得ることができる。
【０１１９】図３３〜３８は、図３２に示した半導体装
置の製造工程を説明するための断面図である。図３３〜
３８を参照して、半導体装置の製造工程を説明する。
置の製造工程を説明するための断面図である。図３３〜
３８を参照して、半導体装置の製造工程を説明する。
【０１２０】まず、図２４および２５に示した本発明の
実施の形態４による半導体装置の製造工程を実施した
後、側壁絶縁膜３８上と埋込絶縁膜３９の下面上とにレ
ジストパターン４３を形成する。このレジストパターン
４３をマスクとして、埋込絶縁膜３９の一部をエッチン
グにより除去する。このようにして、溝４４ａ〜４４ｆ
を形成する。
実施の形態４による半導体装置の製造工程を実施した
後、側壁絶縁膜３８上と埋込絶縁膜３９の下面上とにレ
ジストパターン４３を形成する。このレジストパターン
４３をマスクとして、埋込絶縁膜３９の一部をエッチン
グにより除去する。このようにして、溝４４ａ〜４４ｆ
を形成する。
【０１２１】次に、図３４に示すように、レジストパタ
ーン４３（図３３参照）を除去した後、埋込絶縁膜３９
の下面上と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形
成する。
ーン４３（図３３参照）を除去した後、埋込絶縁膜３９
の下面上と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形
成する。
【０１２２】次に、図３５に示すように、側壁絶縁膜３
８と絶縁膜５６との上にレジストパターン６０を形成す
る。
８と絶縁膜５６との上にレジストパターン６０を形成す
る。
【０１２３】次に、図３６に示すように、レジストパタ
ーン６０をマスクとして用いて、エッチングにより側壁
絶縁膜３８の一部を除去する。このようにして、側壁絶
縁膜３８に開口部５９ａ、５９ｂを形成する。その後、
レジストパターン６０を除去する。
ーン６０をマスクとして用いて、エッチングにより側壁
絶縁膜３８の一部を除去する。このようにして、側壁絶
縁膜３８に開口部５９ａ、５９ｂを形成する。その後、
レジストパターン６０を除去する。
【０１２４】次に、図３７に示すように、溝４４ａ〜４
４ｆを埋込むように、窒素を多く含むシリコン膜６３を
形成する。
４ｆを埋込むように、窒素を多く含むシリコン膜６３を
形成する。
【０１２５】次に、図３８に示すように、平坦化工程を
行なうことにより、抵抗性電位分割機能を有する第５の
マルチフィールドプレート４０ａ〜４０ｆを形成する。
行なうことにより、抵抗性電位分割機能を有する第５の
マルチフィールドプレート４０ａ〜４０ｆを形成する。
【０１２６】その後、図３０および３１に示す本発明の
実施の形態４による半導体装置の製造工程を実施するこ
とにより、図３２に示す半導体装置を得ることができ
る。
実施の形態４による半導体装置の製造工程を実施するこ
とにより、図３２に示す半導体装置を得ることができ
る。
【０１２７】（実施の形態６）図３９は、本発明による
半導体装置の実施の形態６を示す部分拡大断面図であ
る。図３９を参照して、半導体装置を説明する。
半導体装置の実施の形態６を示す部分拡大断面図であ
る。図３９を参照して、半導体装置を説明する。
【０１２８】図３９を参照して、半導体装置は、基本的
には図３２に示した半導体装置と同様の構造を備える。
ただし、この図３９に示した半導体装置においては、逆
Ｖ字形分離構造３７において、抵抗性電位分割機能を有
する第５のマルチフィールドプレートの内周端４０ａ
が、ポリシリコン膜６１ａを介して、エミッタ電極１６
と電気的に接続されている。また、第５のマルチフィー
ルドプレートの外周端４０ｄは、ポリシリコン膜６１ｂ
を介して、第４のマルチフィールドプレートの終端構成
要素３３と電気的に接続されている。この第４のマルチ
フィールドプレートの終端構成要素３３は、デバイス外
領域２３と電気的に接続されている。具体的には、ポリ
シリコン膜６１ａ、６１ｂの上に位置する領域におい
て、層間絶縁膜１３ｂとフィールド酸化膜１１ｂとの一
部を除去することにより形成された開口部６２ａ、６２
ｂの内部にまで延在するように、それぞれ、エミッタ電
極１６と第４のマルチフィールドプレートの終端構成要
素３３とが形成されている。そして、開口部６２ａの底
部において、エミッタ電極１６とポリシリコン膜６１ａ
とが電気的に接続されている。また、開口部６２ｂの底
部において、第４のマルチフィールドプレートの終端構
成要素３３とポリシリコン膜６１ｂとが電気的に接続さ
れている。
には図３２に示した半導体装置と同様の構造を備える。
ただし、この図３９に示した半導体装置においては、逆
Ｖ字形分離構造３７において、抵抗性電位分割機能を有
する第５のマルチフィールドプレートの内周端４０ａ
が、ポリシリコン膜６１ａを介して、エミッタ電極１６
と電気的に接続されている。また、第５のマルチフィー
ルドプレートの外周端４０ｄは、ポリシリコン膜６１ｂ
を介して、第４のマルチフィールドプレートの終端構成
要素３３と電気的に接続されている。この第４のマルチ
フィールドプレートの終端構成要素３３は、デバイス外
領域２３と電気的に接続されている。具体的には、ポリ
シリコン膜６１ａ、６１ｂの上に位置する領域におい
て、層間絶縁膜１３ｂとフィールド酸化膜１１ｂとの一
部を除去することにより形成された開口部６２ａ、６２
ｂの内部にまで延在するように、それぞれ、エミッタ電
極１６と第４のマルチフィールドプレートの終端構成要
素３３とが形成されている。そして、開口部６２ａの底
部において、エミッタ電極１６とポリシリコン膜６１ａ
とが電気的に接続されている。また、開口部６２ｂの底
部において、第４のマルチフィールドプレートの終端構
成要素３３とポリシリコン膜６１ｂとが電気的に接続さ
れている。
【０１２９】このように構成することで、図３２に示し
た本発明の実施の形態５による半導体装置と同様の効果
を得ることができる。
た本発明の実施の形態５による半導体装置と同様の効果
を得ることができる。
【０１３０】なお、逆Ｖ字型の溝の内部は、埋込絶縁膜
６６が形成されている。図４０〜４３は、図３９に示し
た半導体装置の製造工程を説明するための断面図であ
る。図４０〜４３を参照して、以下に半導体装置の製造
工程を説明する。
６６が形成されている。図４０〜４３は、図３９に示し
た半導体装置の製造工程を説明するための断面図であ
る。図４０〜４３を参照して、以下に半導体装置の製造
工程を説明する。
【０１３１】まず、図４０に示すように、ＳＯＩ層３の
下面にＫＯＨなどを用いた異方性エッチングを用いて溝
を形成する。そして、ＳＯＩ層３の下面上と溝の内部と
に側壁絶縁膜３８を形成する。側壁絶縁膜３８上にポリ
シリコン膜６１を形成する。ポリシリコン膜６１上に埋
込絶縁膜６６を形成する。そして、平坦化工程を行なう
ことにより、図４０に示すような構造を得る。
下面にＫＯＨなどを用いた異方性エッチングを用いて溝
を形成する。そして、ＳＯＩ層３の下面上と溝の内部と
に側壁絶縁膜３８を形成する。側壁絶縁膜３８上にポリ
シリコン膜６１を形成する。ポリシリコン膜６１上に埋
込絶縁膜６６を形成する。そして、平坦化工程を行なう
ことにより、図４０に示すような構造を得る。
【０１３２】次に、側壁絶縁膜３８の下面上と埋込絶縁
膜６６の下面上とにレジストパターン（図示せず）を形
成する。このレジストパターンをマスクとして用いて、
埋込絶縁膜６６の一部を除去することにより、溝４４ａ
〜４４ｄを形成する。このようにして、図４１に示すよ
うな構造を得る。
膜６６の下面上とにレジストパターン（図示せず）を形
成する。このレジストパターンをマスクとして用いて、
埋込絶縁膜６６の一部を除去することにより、溝４４ａ
〜４４ｄを形成する。このようにして、図４１に示すよ
うな構造を得る。
【０１３３】次に、図４２に示すように、溝４４ａ〜４
４ｄを埋込むように窒素含有量の多いシリコン膜６３を
形成する。
４ｄを埋込むように窒素含有量の多いシリコン膜６３を
形成する。
【０１３４】次に、側壁絶縁膜３８上に位置するシリコ
ン膜６３を除去し、平坦化工程を行なうことにより、第
５のマルチフィールドプレート構造４０ａ〜４０ｄ（図
４３参照）を形成する。
ン膜６３を除去し、平坦化工程を行なうことにより、第
５のマルチフィールドプレート構造４０ａ〜４０ｄ（図
４３参照）を形成する。
【０１３５】その後、図３０および３１に示した本発明
の実施の形態４による半導体装置の製造工程と同様の工
程を行なうことにより、図４３に示すような構造を得
る。
の実施の形態４による半導体装置の製造工程と同様の工
程を行なうことにより、図４３に示すような構造を得
る。
【０１３６】その後、フィールド酸化膜１１ｂなどを形
成することにより、図３９に示す半導体装置を得ること
ができる。
成することにより、図３９に示す半導体装置を得ること
ができる。
【０１３７】（実施の形態７）図４４は、本発明による
半導体装置の実施の形態７を示す部分拡大断面図であ
る。図４４を参照して、半導体装置を説明する。
半導体装置の実施の形態７を示す部分拡大断面図であ
る。図４４を参照して、半導体装置を説明する。
【０１３８】図４４を参照して、半導体装置は、基本的
には図２２に示した本発明の実施の形態４による半導体
装置と同様の構造を備える。ただし、図４４に示す半導
体装置は、フィールド酸化膜１１ｂ下に形成された分離
構造が順Ｖ字形分離構造５８であり、側壁絶縁膜３８上
にも第５のマルチフィールドプレート４０ａ、４０ｂ、
４０ｅ、４０ｆが形成されている。また、ｎ型エミッタ
拡散領域６は、埋込酸化膜２に接していない。
には図２２に示した本発明の実施の形態４による半導体
装置と同様の構造を備える。ただし、図４４に示す半導
体装置は、フィールド酸化膜１１ｂ下に形成された分離
構造が順Ｖ字形分離構造５８であり、側壁絶縁膜３８上
にも第５のマルチフィールドプレート４０ａ、４０ｂ、
４０ｅ、４０ｆが形成されている。また、ｎ型エミッタ
拡散領域６は、埋込酸化膜２に接していない。
【０１３９】第５のマルチフィールドプレート４０ａ〜
４０ｆの表面には、絶縁膜５７ａ〜５７ｆが形成されて
いる。また、順Ｖ字形分離構造５８の内部を充填するよ
うに、ポリシリコン膜６５が形成されている。
４０ｆの表面には、絶縁膜５７ａ〜５７ｆが形成されて
いる。また、順Ｖ字形分離構造５８の内部を充填するよ
うに、ポリシリコン膜６５が形成されている。
【０１４０】図４５を参照して、図４４に示した半導体
装置のオフ動作を説明する。図４５は、図４４に示した
半導体装置のオフ動作を説明するための断面模式図であ
る。
装置のオフ動作を説明する。図４５は、図４４に示した
半導体装置のオフ動作を説明するための断面模式図であ
る。
【０１４１】図４５を参照して、半導体装置では、順Ｖ
字形分離構造５８の底面および側面に第５のマルチフィ
ールドプレート４０ａ〜４０ｆが形成されているので、
ｎ型エミッタ拡散領域６がＳＯＩ層３の表面の浅い領域
に形成された場合において、電位ポテンシャル４１がＳ
ＯＩ層３の内部にまで侵入するように形成される場合に
も、このＳＯＩ層３の内部に侵入する電位ポテンシャル
の等電位面の位置を調節することができ、局所的な電界
集中の発生を抑制することができる。この結果、電界集
中に起因する絶縁耐圧の低下を防止することができる。
字形分離構造５８の底面および側面に第５のマルチフィ
ールドプレート４０ａ〜４０ｆが形成されているので、
ｎ型エミッタ拡散領域６がＳＯＩ層３の表面の浅い領域
に形成された場合において、電位ポテンシャル４１がＳ
ＯＩ層３の内部にまで侵入するように形成される場合に
も、このＳＯＩ層３の内部に侵入する電位ポテンシャル
の等電位面の位置を調節することができ、局所的な電界
集中の発生を抑制することができる。この結果、電界集
中に起因する絶縁耐圧の低下を防止することができる。
【０１４２】図４６〜５０は、図４４に示した半導体装
置の製造工程を説明するための断面図である。図４６〜
５０を参照して、半導体装置の製造工程を説明する。
置の製造工程を説明するための断面図である。図４６〜
５０を参照して、半導体装置の製造工程を説明する。
【０１４３】まず、図４６に示すように、埋込酸化膜２
が形成された半導体基板１（図示せず）が下面に接着さ
れたｎ- 型のＳＯＩ層３の表面に、ＫＯＨなどを用いた
異方性エッチングによりＶ字溝を形成する。ＳＯＩ層３
の表面と溝の内部とに側壁絶縁膜３８を形成する。側壁
絶縁膜３８上にドープトポリシリコン膜４５を形成す
る。ドープトポリシリコン膜４５上に絶縁膜５５を形成
する。絶縁膜５５上にポリシリコン膜６１を形成する。
その後、ＳＯＩ層３の表面上に位置するドープトポリシ
リコン膜４５と絶縁膜５５とポリシリコン膜６１とをエ
ッチングにより除去する。このようにして、図４６に示
すような構造を得る。
が形成された半導体基板１（図示せず）が下面に接着さ
れたｎ- 型のＳＯＩ層３の表面に、ＫＯＨなどを用いた
異方性エッチングによりＶ字溝を形成する。ＳＯＩ層３
の表面と溝の内部とに側壁絶縁膜３８を形成する。側壁
絶縁膜３８上にドープトポリシリコン膜４５を形成す
る。ドープトポリシリコン膜４５上に絶縁膜５５を形成
する。絶縁膜５５上にポリシリコン膜６１を形成する。
その後、ＳＯＩ層３の表面上に位置するドープトポリシ
リコン膜４５と絶縁膜５５とポリシリコン膜６１とをエ
ッチングにより除去する。このようにして、図４６に示
すような構造を得る。
【０１４４】次に、図４７に示すように、側壁絶縁膜３
８とポリシリコン膜６１との上にレジストパターン６０
を形成する。
８とポリシリコン膜６１との上にレジストパターン６０
を形成する。
【０１４５】次に、図４８に示すように、レジストパタ
ーン６０をマスクとして用いて、異方性エッチングによ
りポリシリコン膜６１と絶縁膜５５とドープトポリシリ
コン膜４５との一部を除去する。このようにして、溝６
４ａ〜６４ｇを形成する。
ーン６０をマスクとして用いて、異方性エッチングによ
りポリシリコン膜６１と絶縁膜５５とドープトポリシリ
コン膜４５との一部を除去する。このようにして、溝６
４ａ〜６４ｇを形成する。
【０１４６】次に、図４９に示すように、レジストパタ
ーン６０を除去する。そして、異方性エッチングによ
り、ポリシリコン膜６１を除去する。このようにして、
溝の内部には、第５のマルチフィールドプレート４０ａ
〜４０ｆを形成することができる。また、第５のマルチ
フィールドプレート４０ａ〜４０ｆの上部表面には、絶
縁膜５５ａ〜５５ｆが残存している。
ーン６０を除去する。そして、異方性エッチングによ
り、ポリシリコン膜６１を除去する。このようにして、
溝の内部には、第５のマルチフィールドプレート４０ａ
〜４０ｆを形成することができる。また、第５のマルチ
フィールドプレート４０ａ〜４０ｆの上部表面には、絶
縁膜５５ａ〜５５ｆが残存している。
【０１４７】次に、残存する絶縁膜５５ａ〜５５ｆをエ
ッチングにより除去する。そして、第５のマルチフィー
ルドプレート４０ａ〜４０ｆの表面に熱酸化膜などの絶
縁膜５５ａ〜５５ｆ（図５０参照）を形成する。そし
て、溝内部を埋込むように、ポリシリコン膜６５（図５
０参照）を形成する。その後、ＳＯＩ層３の上部表面上
に位置するポリシリコン膜をエッチングにより除去する
ことにより、図５０に示すような構造を得る。
ッチングにより除去する。そして、第５のマルチフィー
ルドプレート４０ａ〜４０ｆの表面に熱酸化膜などの絶
縁膜５５ａ〜５５ｆ（図５０参照）を形成する。そし
て、溝内部を埋込むように、ポリシリコン膜６５（図５
０参照）を形成する。その後、ＳＯＩ層３の上部表面上
に位置するポリシリコン膜をエッチングにより除去する
ことにより、図５０に示すような構造を得る。
【０１４８】そして、フィールド酸化膜１１ｂ（図４４
参照）などを形成することにより、図４４に示すような
構造を容易に得ることができる。
参照）などを形成することにより、図４４に示すような
構造を容易に得ることができる。
【０１４９】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【０１５０】
【発明の効果】以上のように、請求項１〜１９に記載の
発明によれば、半導体装置の耐圧特性の劣化を防止する
ことが可能な分離構造および電極配置などのレイアウト
を変更した場合に耐圧特性が劣化することを防止するこ
とが可能な半導体装置を提供することができる。
発明によれば、半導体装置の耐圧特性の劣化を防止する
ことが可能な分離構造および電極配置などのレイアウト
を変更した場合に耐圧特性が劣化することを防止するこ
とが可能な半導体装置を提供することができる。
【図１】 本発明による半導体装置の実施の形態１を示
す断面図である。
す断面図である。
【図２】 図１に示した半導体装置の全体を示す鳥瞰図
である。
である。
【図３】 図１に示した半導体装置の部分拡大断面図で
ある。
ある。
【図４】 図１に示した半導体装置のオフ動作を説明す
るための断面模式図である。
るための断面模式図である。
【図５】 図３に示した半導体装置の製造工程の第１工
程を説明するための断面図である。
程を説明するための断面図である。
【図６】 図３に示した半導体装置の製造工程の第２工
程を説明するための断面図である。
程を説明するための断面図である。
【図７】 図３に示した半導体装置の製造工程の第３工
程を説明するための断面図である。
程を説明するための断面図である。
【図８】 図３に示した半導体装置の製造工程の第４工
程を説明するための断面図である。
程を説明するための断面図である。
【図９】 図３に示した半導体装置の製造工程の第５工
程を説明するための断面図である。
程を説明するための断面図である。
【図１０】 本発明による半導体装置の実施の形態１の
変形例を示す部分拡大断面図である。
変形例を示す部分拡大断面図である。
【図１１】 図１０に示した半導体装置の製造工程の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図１２】 図１０に示した半導体装置の製造工程の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図１３】 図１０に示した半導体装置の製造工程の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図１４】 図１０に示した半導体装置の製造工程の第
４工程を説明するための断面図である。
４工程を説明するための断面図である。
【図１５】 図１０に示した半導体装置の製造工程の第
５工程を説明するための断面図である。
５工程を説明するための断面図である。
【図１６】 図１０に示した半導体装置の製造工程の第
６工程を説明するための断面図である。
６工程を説明するための断面図である。
【図１７】 図１０に示した半導体装置の製造工程の第
７工程を説明するための断面図である。
７工程を説明するための断面図である。
【図１８】 本発明による半導体装置の実施の形態２を
示す部分拡大断面図である。
示す部分拡大断面図である。
【図１９】 図１８に示した半導体装置のオフ動作を説
明するための断面模式図である。
明するための断面模式図である。
【図２０】 本発明による半導体装置の実施の形態３を
示す平面模式図である。
示す平面模式図である。
【図２１】 図２０における線分１００−１００におけ
る断面模式図である。
る断面模式図である。
【図２２】 本発明による半導体装置の実施の形態４を
示す部分拡大断面図である。
示す部分拡大断面図である。
【図２３】 図２２に示した半導体装置のオフ動作を説
明するための断面模式図である。
明するための断面模式図である。
【図２４】 図２２に示した半導体装置の製造工程の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図２５】 図２２に示した半導体装置の製造工程の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図２６】 図２２に示した半導体装置の製造工程の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図２７】 図２２に示した半導体装置の製造工程の第
４工程を説明するための断面図である。
４工程を説明するための断面図である。
【図２８】 図２２に示した半導体装置の製造工程の第
５工程を説明するための断面図である。
５工程を説明するための断面図である。
【図２９】 図２２に示した半導体装置の製造工程の第
６工程を説明するための断面図である。
６工程を説明するための断面図である。
【図３０】 図２２に示した半導体装置の製造工程の第
７工程を説明するための断面図である。
７工程を説明するための断面図である。
【図３１】 図２２に示した半導体装置の製造工程の第
８工程を説明するための断面図である。
８工程を説明するための断面図である。
【図３２】 本発明による半導体装置の実施の形態５を
示す部分拡大断面図である。
示す部分拡大断面図である。
【図３３】 図３２に示した半導体装置の製造工程の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図３４】 図３２に示した半導体装置の製造工程の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図３５】 図３２に示した半導体装置の製造工程の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図３６】 図３２に示した半導体装置の製造工程の第
４工程を説明するための断面図である。
４工程を説明するための断面図である。
【図３７】 図３２に示した半導体装置の製造工程の第
５工程を説明するための断面図である。
５工程を説明するための断面図である。
【図３８】 図３２に示した半導体装置の製造工程の第
６工程を説明するための断面図である。
６工程を説明するための断面図である。
【図３９】 本発明による半導体装置の実施の形態６を
示す部分拡大断面図である。
示す部分拡大断面図である。
【図４０】 図３９に示した半導体装置の製造工程の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図４１】 図３９に示した半導体装置の製造工程の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図４２】 図３９に示した半導体装置の製造工程の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図４３】 図３９に示した半導体装置の製造工程の第
４工程を説明するための断面図である。
４工程を説明するための断面図である。
【図４４】 本発明による半導体装置の実施の形態７を
示す部分拡大断面図である。
示す部分拡大断面図である。
【図４５】 図４４に示した半導体装置のオフ動作を説
明するための断面模式図である。
明するための断面模式図である。
【図４６】 図４４に示した半導体装置の製造工程の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図４７】 図４４に示した半導体装置の製造工程の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図４８】 図４４に示した半導体装置の製造工程の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図４９】 図４４に示した半導体装置の製造工程の第
４工程を説明するための断面図である。
４工程を説明するための断面図である。
【図５０】 図４４に示した半導体装置の製造工程の第
５工程を説明するための断面図である。
５工程を説明するための断面図である。
【図５１】 従来の半導体装置を示す断面図である。
【図５２】 図５１に示した従来の半導体装置の全体を
示す鳥瞰図である。
示す鳥瞰図である。
【図５３】 図５１に示した従来の半導体装置のオフ動
作を説明するための断面模式図である。
作を説明するための断面模式図である。
【図５４】 図５１に示した従来の半導体装置のトレン
チ分離構造の機能を説明するための断面模式図である。
チ分離構造の機能を説明するための断面模式図である。
【図５５】 エミッタ電極とコレクタ電極との配置を逆
転させたＬＩＧＢＴを示す断面図である。
転させたＬＩＧＢＴを示す断面図である。
【図５６】 図５５に示したＬＩＧＢＴのオフ動作を説
明するための断面模式図である。
明するための断面模式図である。
１ 半導体基板、２ 埋込酸化膜、３ ｎ+ 型のＳＯＩ
層、４ ｐチャネルＭＯＳトランジスタ、５ ｐ+ 型エ
ミッタ拡散領域、６ ｎ型エミッタ拡散領域、７ ｐ-
拡散領域、８ ゲート絶縁膜、９ ｐ型コレクタ拡散領
域、１０ ｎ+型コレクタ拡散領域、１１，１１ａ，１
１ｂ フィールド酸化膜、１２ａ〜１２ｃ，１４ａ〜１
４ｄ，３０ａ〜３０ｅ，３２ａ〜３２ｄ，４０ａ〜４０
ｆ マルチフィールドプレート、１３ａ，１３ｂ 層間
絶縁膜、１５ ガラスコート絶縁膜、１６ エミッタ電
極、１７ コレクタ電極、１８ トレンチ分離構造、１
９中心線、２０ ゲート電極、２１ 裏面電極、２２，
２５，２６，３０，３４，３５，４１ 電位ポテンシャ
ル、２３ デバイス外領域、２７，４２ 境界近傍領
域、２８ａ〜２８ｆ トレンチ側壁絶縁膜、２９ａ〜２
９ｃ ポリシリコン埋込膜、３１ａ，３１ｂ 絶縁薄
膜、３３ マルチフィールドプレートの終端構成要素、
３６ 一体型螺旋フィールドプレート構造、３７ 逆Ｖ
字形分離構造、３８ 側壁絶縁膜、３９ 埋込絶縁膜、
４３，４６，５３，６０ レジストパターン、４４ａ〜
４４ｆ，４７ａ〜４７ｃ，５０ａ〜５０ｆ，６４ａ〜６
４ｇ 溝、４５ ドープトポリシリコン膜、４８，６
５，６１，６１ａ，６１ｂ，６５ポリシリコン膜、４９
ａ，４９ｂ ｐ+ 拡散領域、５１，５１ａ〜５１ｃ，５
４，５５ａ〜５５ｃ，５６，５７ａ〜５７ｆ 絶縁膜、
５２ａ〜５２ｆ ポリシリコン埋込膜、５８ 順Ｖ字形
分離構造、５９ａ，５９ｂ，６２ａ，６２ｂ 開口部、
６３ 窒素含有量の多いシリコン膜。
層、４ ｐチャネルＭＯＳトランジスタ、５ ｐ+ 型エ
ミッタ拡散領域、６ ｎ型エミッタ拡散領域、７ ｐ-
拡散領域、８ ゲート絶縁膜、９ ｐ型コレクタ拡散領
域、１０ ｎ+型コレクタ拡散領域、１１，１１ａ，１
１ｂ フィールド酸化膜、１２ａ〜１２ｃ，１４ａ〜１
４ｄ，３０ａ〜３０ｅ，３２ａ〜３２ｄ，４０ａ〜４０
ｆ マルチフィールドプレート、１３ａ，１３ｂ 層間
絶縁膜、１５ ガラスコート絶縁膜、１６ エミッタ電
極、１７ コレクタ電極、１８ トレンチ分離構造、１
９中心線、２０ ゲート電極、２１ 裏面電極、２２，
２５，２６，３０，３４，３５，４１ 電位ポテンシャ
ル、２３ デバイス外領域、２７，４２ 境界近傍領
域、２８ａ〜２８ｆ トレンチ側壁絶縁膜、２９ａ〜２
９ｃ ポリシリコン埋込膜、３１ａ，３１ｂ 絶縁薄
膜、３３ マルチフィールドプレートの終端構成要素、
３６ 一体型螺旋フィールドプレート構造、３７ 逆Ｖ
字形分離構造、３８ 側壁絶縁膜、３９ 埋込絶縁膜、
４３，４６，５３，６０ レジストパターン、４４ａ〜
４４ｆ，４７ａ〜４７ｃ，５０ａ〜５０ｆ，６４ａ〜６
４ｇ 溝、４５ ドープトポリシリコン膜、４８，６
５，６１，６１ａ，６１ｂ，６５ポリシリコン膜、４９
ａ，４９ｂ ｐ+ 拡散領域、５１，５１ａ〜５１ｃ，５
４，５５ａ〜５５ｃ，５６，５７ａ〜５７ｆ 絶縁膜、
５２ａ〜５２ｆ ポリシリコン埋込膜、５８ 順Ｖ字形
分離構造、５９ａ，５９ｂ，６２ａ，６２ｂ 開口部、
６３ 窒素含有量の多いシリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５Ｚ 29/91 Ｄ
Claims (19)
- 【請求項１】 半導体基板の主表面に形成された、第１
の導電領域と第２の導電領域とを分離する分離構造であ
って、 前記半導体基板の主表面よりも深い位置に形成され、前
記第１の導電領域と前記第２の導電領域との間に電界が
形成された際に、前記電界中の電位を段階的に低くする
電位調節手段を備える分離構造。 - 【請求項２】 前記電位調節手段は、 前記半導体基板の主表面よりも深い位置に形成された第
１の導電体と、 前記第１の導電体から見て、前記第１の導電領域の位置
する方向と逆の方向に位置する領域に形成された絶縁体
と、 前記絶縁体から見て、前記第１の導電体の位置する方向
と逆の方向に位置する領域に形成された第２の導電体と
を含む、請求項１に記載の分離構造。 - 【請求項３】 前記第１および第２の導電体と前記絶縁
体とは、前記半導体基板に形成された溝の内部に形成さ
れている、請求項２に記載の分離構造。 - 【請求項４】 前記第１の導電領域と前記第２の導電領
域との間の領域において、前記半導体基板には側壁を有
する第１および第２の溝が形成され、 前記絶縁体は、前記第１および第２の溝の前記側壁上に
形成され、 前記第１の導電体は、前記第１の溝の内部において前記
絶縁体上に形成され、 前記第２の導電体は、前記第２の溝の内部において前記
絶縁体上に形成されている、請求項２に記載の分離構
造。 - 【請求項５】 半導体基板の主表面に形成された第１の
導電領域と第２の導電領域との間に位置し、前記第１の
導電領域と前記第２の導電領域とを分離する分離構造で
あって、 前記半導体基板の主表面よりも深い位置に形成された第
１の導電体と、 前記第１の導電体から見て、前記第１の導電領域の位置
する方向と逆の方向に位置し、前記半導体基板の主表面
よりも深い位置に形成された絶縁体と、 前記絶縁体から見て、前記第１の導電体の位置する方向
と逆の方向に位置し、前記半導体基板の主表面よりも深
い位置に形成された第２の導電体とを備える分離構造。 - 【請求項６】 前記第１および第２の導電体と前記絶縁
体とは、前記半導体基板に形成された溝の内部に形成さ
れている、請求項５に記載の分離構造。 - 【請求項７】 前記第１の導電領域と前記第２の導電領
域との間の領域において、前記半導体基板には側壁を有
する第１および第２の溝が形成され、 前記絶縁体は、前記第１および第２の溝の前記側壁上に
形成され、 前記第１の導電体は、前記第１の溝の内部において前記
絶縁体上に形成され、 前記第２の導電体は、前記第２の溝の内部において前記
絶縁体上に形成されている、請求項５に記載の分離構
造。 - 【請求項８】 前記第１および第２の導電体と絶縁体と
の上に位置する領域において、前記半導体基板の主表面
上に形成された分離絶縁膜と、 前記分離絶縁膜上に形成された第１のフィールドプレー
ト導電体膜と、 前記分離絶縁膜上において、前記第１のフィールドプレ
ート導電体膜から前記第２の導電領域に近い位置に、間
隔を隔てて形成された第２のフィールドプレート導電体
膜と、 前記第１のフィールドプレート導電体膜と前記第２のフ
ィールドプレート導電体膜との間に形成された隔離絶縁
膜とをさらに備える、請求項５〜７のいずれか１項に記
載の分離構造。 - 【請求項９】 前記第１のフィールドプレート導電体膜
は、抵抗素子を介して前記第１の導電領域と電気的に接
続され、 前記第２のフィールドプレート導電体膜は、抵抗素子を
介して前記第２の導電領域と電気的に接続され、 前記第１のフィールドプレート導電体膜と、前記第２の
フィールドプレート導電体膜とは、抵抗素子を介して電
気的に接続されている、請求項８に記載の分離構造。 - 【請求項１０】 前記第１および第２のフィールドプレ
ート導電体膜上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成された第３のフィールド
プレート導電体膜と、 前記第１の層間絶縁膜上において、前記第３のフィール
ドプレート導電体膜と電気的に絶縁され、かつ、間隔を
隔てて形成された第４のフィールドプレート導電体膜
と、 前記第３のフィールドプレート導電体膜と前記第４のフ
ィールドプレート導電体膜との間に形成された上層絶縁
膜とを備える、請求項９に記載の分離構造。 - 【請求項１１】 前記半導体基板下に形成された下層絶
縁膜をさらに備え、 前記第１の導電領域は、前記下層絶縁膜と接するように
形成されている、請求項５〜１０のいずれか１項に記載
の分離構造。 - 【請求項１２】 前記溝は上面と下面とを有し、 前記上面は、前記下面の平面積より小さい平面積を有
し、 前記第１および第２の導電体は、前記下面に形成されて
いる、請求項６に記載の分離構造。 - 【請求項１３】 前記溝上に位置する領域において、前
記半導体基板の主表面上に形成された分離絶縁膜をさら
に備え、 前記溝における前記上面の端部は、前記分離絶縁膜の端
部より内側に位置し、 前記溝における前記下面の端部は、前記分離絶縁膜の端
部より外側に位置する、請求項１２に記載の分離構造。 - 【請求項１４】 前記溝は上面と下面とを有し、 前記上面は、前記下面の平面積より大きい平面積を有
し、 前記第１および第２の導電体は、前記下面に形成されて
いる、請求項６に記載の分離構造。 - 【請求項１５】 前記溝の側面上に形成された第３およ
び第４の導電体と、 前記第３および第４の導電体の間に形成された側壁絶縁
膜とをさらに備える、請求項１４に記載の分離構造。 - 【請求項１６】 前記第１の導電体は、抵抗素子を介し
て前記第１の導電領域と電気的に接続され、 前記第２の導電体は、抵抗素子を介して前記第２の導電
領域と電気的に接続され、 前記第１の導電体と前記第２の導電体とは、抵抗素子を
介して電気的に接続されている、請求項１２〜１５のい
ずれか１項に記載の分離構造。 - 【請求項１７】 半導体基板の主表面に形成された第１
の導電領域と第２の導電領域の間に位置し、前記第１の
導電領域と前記第２の導電領域とを分離する分離構造で
あって、 前記第１の導電領域と前記第２の導電領域との間に形成
され、前記第１の導電領域と抵抗素子を介して電気的に
接続されている第１のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜および前記第２
の導電領域とそれぞれ抵抗素子を介して電気的に接続さ
れ、かつ、前記第１のフィールドプレート導電体膜から
見て前記第２の導電領域の位置する方向に間隔を隔てて
形成された第２のフィールドプレート導電体膜とを含む
抵抗性フィールドプレート構造と、 前記第１の導電領域と前記第２の導電領域との間に形成
された第３のフィールドプレート導電体膜と、前記第３
のフィールドプレート導電体膜と電気的に絶縁され、か
つ、間隔を隔てて形成された第４のフィールドプレート
導電体膜と、前記第３のフィールドプレート導電体膜と
前記第４のフィールドプレート導電体膜との間に位置す
る絶縁膜とを含む容量性フィールドプレート構造とを備
え、 前記抵抗性フィールドプレート構造と前記容量性フィー
ルドプレート構造とが層間絶縁膜を介して積層されてい
る、分離構造。 - 【請求項１８】 半導体基板の主表面に形成された第１
の素子と第２の素子との間に位置し、前記第１の素子と
前記第２の素子とを分離する分離構造を備える半導体装
置であって、 前記半導体基板の主表面よりも深い位置に形成された第
１の導電体と、 前記第１の導電体から見て、前記第１の素子の位置する
方向と逆の方向に位置し、前記半導体基板の主表面より
も深い位置に形成された絶縁体と、 前記絶縁体から見て、前記第１の導電体の位置する方向
と逆の方向に位置し、前記半導体基板の主表面よりも深
い位置に形成された第２の導電体とを含む分離構造を備
える半導体装置。 - 【請求項１９】 前記第１の素子は、円周状に形成さ
れ、エミッタ電極とコレクタ電極とを含む絶縁ゲート型
バイポーラトランジスタであり、 前記分離構造は、前記絶縁ゲート型バイポーラトランジ
スタの周囲を囲むように形成され、 前記エミッタ電極は、前記コレクタ電極よりも、円周状
に形成された前記絶縁ゲート型バイポーラトランジスタ
の外周に近い領域に形成されている、請求項１８に記載
の半導体装置。
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