JP2013232577A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧を保持しながら機械的強度の低下が抑制される半導体装置を提供する。
【解決手段】コレクタ電極１８と半導体基板１とによって挟まれた領域に、空洞領域４が位置する部分と、空洞領域が位置していない部分とが存在する。空洞領域が形成されていない半導体基板１の部分とコレクタ電極１８との間には、絶縁膜２、絶縁膜２０および絶縁膜１７によって電気的に分離されたフローティングシリコン層２１が形成されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ＳＯＩ基板を適用した半導体装置に関するものである。
誘導電動機等の負荷を動作させるためのインバータ回路では、スイッチング素子として、たとえば、横型の絶縁ゲート型バイポーラトランジスタ（ＬＩＧＢＴ：Lateral Insulated Gate Bipolar Transistor）が適用されている。この種の半導体装置では、ｎチャネル型のＬＩＧＢＴが形成される基板として、ＳＯＩ（Silicon On Insulator）基板が適用されている。ＳＯＩ基板では、半導体基板の主表面上に絶縁膜を介在させてＮ-半導体層が形成されている。
Ｎ-半導体層には、その表面から所定の深さにわたり第１Ｐ型不純物領域が形成されている。その第１Ｐ型不純物領域を側方と下方から取り囲むように、第１Ｎ型不純物領域が形成されている。第１Ｐ型不純物領域の表面に接触するようにコレクタ電極が形成されている。コレクタ電極の直下に位置する、Ｎ-半導体層と半導体基板との間の部分には、空洞領域が形成されている。
第１Ｎ型不純物領域と距離を隔てられたＮ-半導体層の所定の領域には、その表面から所定の深さにわたり第２Ｎ型不純物領域が形成されている。その第２Ｎ型不純物領域を側方と下方から取り囲むように、第２Ｐ型不純物領域が形成されている。第２Ｎ型不純物領域とＮ-半導体層とによって挟まれた第２Ｐ型不純物領域の部分の表面上にゲート絶縁膜を介在させてゲート電極が形成されている。また、第２Ｐ型不純物領域の表面と第２Ｎ型不純物領域の表面とに接触するように、エミッタ電極が形成されている。エミッタ電極、コレクタ電極およびゲート電極により、ＬＩＧＢＴの各電極が構成される。
半導体装置がオフの状態では、第２Ｐ型不純物領域とＮ-半導体層との界面から主としてＮ-半導体層へ向かって空乏層が拡がる。このとき、Ｎ-半導体層の不純物濃度と厚さを調整することによって、Ｎ-半導体層の全体を空乏化させることができ、Ｎ-半導体層の表面における電界がおよそ均一になる状態において最大の耐圧が得られる。
この状態のもとで、エミッタ（電極）とコレクタ（電極）との距離（間隔）を拡げていくと、最終的にはコレクタ（電極）直下のＮ-半導体層の部分における電界の集中によって全体の耐圧が制限されることになる。また、第１Ｎ型不純物領域とコレクタ電極を、エミッタ電極が位置する側へ向かって延在させることは、ＩＧＢＴの基本動作に不要ではあるが、オフ状態においてＮ-半導体層の表面付近における空乏層の伸びを抑える効果がある。
Ｎ-半導体層と半導体基板との間の部分に空洞領域を形成する構造は、耐圧を上げるための構造であり、たとえば、特許文献１，２，３において提案されている。半導体基板（シリコン）、絶縁膜（シリコン酸化膜）および空洞領域の積層構造において、電界強度の比は、誘電率の比の逆数に相当する。ここで、Ｎ-半導体層（シリコン）、絶縁膜（シリコン酸化膜）および空洞領域の誘電率の比は、およそ１２：４：１になることから、空洞領域における電圧降下を大きく設定できることになり、その分Ｎ-半導体層の部分における電圧降下を小さくすることができる。これにより、Ｎ-半導体層の部分における電界を緩和させて空乏層の伸びを抑制し、結果として、半導体装置の耐圧を向上させることができる。
特許第２７３９０１８号公報 特開２００６−１４８０１７号公報 特開２００６−１７３２０４号公報
しかしながら、従来の半導体装置では次のような問題点があった。上述したように、空洞領域は、ＬＩＧＢＴ等の半導体素子の電気的特性に影響を与えることなく半導体装置の高耐圧化に貢献できる一方で、半導体装置の機械的強度を低下させることになる。このため、たとえば、半導体装置としてのパッケージの電極へワイヤボンディングを行ったり、パッケージを樹脂封止によって行う際の応力等によって、半導体装置が破壊されるおそれがあった。
本発明は、そのような開発の一環においてなされたものであり、その目的は、高耐圧を保持しながら機械的強度の低下が抑制される半導体装置を提供することである。
本発明に係る半導体装置は、半導体基板と第１絶縁膜と所定の導電型の半導体層と第２絶縁膜と第１電極とを備えている。半導体基板は主表面を有し、接地電圧が印加される。第１絶縁膜は、半導体基板の主表面を覆うように形成されている。半導体層は、第１絶縁膜を覆うように形成されている。第２絶縁膜は、半導体層を覆うように形成されている。第１電極は、第２絶縁膜における所定の領域を覆うように形成され、接地電圧よりも高い所定の電圧が印加される。第１電極と半導体基板とによって挟まれた領域には、半導体基板と第１絶縁膜との間に空洞が形成された領域と、半導体基板と第１絶縁膜との間に空洞が形成されていない領域とが位置する。空洞が形成された領域の直上に位置する半導体層の部分には、第１電極に電気的に接続されて、所定の半導体素子が形成される素子形成領域が形成されている。空洞が形成されていない領域に位置する半導体基板の部分と第１電極との間には電界緩和領域が形成されている。電界緩和領域では、第１電極に印加される所定の電圧と半導体基板に印加される接地電圧との間に直列に接続される複数のコンデンサが形成されている。
本発明に係る半導体装置によれば、高耐圧を保持しながら機械的強度の低下を抑制することができる。
本発明の実施の形態１に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。 同実施の形態において、半導体装置における電界緩和の効果を説明するための部分断面図である。 本発明の実施の形態２に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置における電界緩和の効果を説明するための部分断面図である。 本発明の実施の形態３に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置における電界緩和の効果を説明するための部分断面図である。 本発明の実施の形態４に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置における電界緩和の効果を説明するための部分断面図である。 本発明の実施の形態５に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置における電界緩和の効果を説明するための部分断面図である。 本発明の実施の形態６に係る半導体装置のうち、第１例に係る半導体装置を示す部分断面図である。 同実施の形態において、第２例に係る半導体装置を示す部分断面図である。 同実施の形態において、第３例に係る半導体装置を示す部分断面図である。 同実施の形態において、第４例に係る半導体装置を示す部分断面図である。 同実施の形態において、第５例に係る半導体装置を示す部分断面図である。 本発明の実施の形態７に係る半導体装置のうち、第１例に係る半導体装置を示す部分断面図である。 同実施の形態において、第２例に係る半導体装置を示す部分断面図である。 同実施の形態において、第３例に係る半導体装置を示す部分断面図である。 同実施の形態において、第４例に係る半導体装置を示す部分断面図である。 同実施の形態において、第５例に係る半導体装置を示す部分断面図である。 本発明の実施の形態８に係る半導体装置のうち、第１例に係る半導体装置を示す部分断面図である。 同実施の形態において、第２例に係る半導体装置を示す部分断面図である。 同実施の形態において、第３例に係る半導体装置を示す部分断面図である。 同実施の形態において、第４例に係る半導体装置を示す部分断面図である。 同実施の形態において、第５例に係る半導体装置を示す部分断面図である。 本発明の実施の形態９に係る半導体装置のうち、第１例に係る半導体装置を示す部分断面図である。 同実施の形態において、第２例に係る半導体装置を示す部分断面図である。 同実施の形態において、第３例に係る半導体装置を示す部分断面図である。 同実施の形態において、第４例に係る半導体装置を示す部分断面図である。 同実施の形態において、第５例に係る半導体装置を示す部分断面図である。 本発明の各実施の形態において、空洞領域の配置構造を示す第１の部分断面図である。 本発明の各実施の形態において、空洞領域の配置構造を示す第２の部分断面図である。 本発明の各実施の形態において、空洞領域の配置構造を示す第３の部分断面図である。
実施の形態１
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ１（図１参照）として、ｎチャネル型の横型のＩＧＢＴ（ＬＩＧＢＴ）を例に挙げて、その第１例について説明する。
図１に示すように、半導体装置ＳＤでは、半導体素子ＳＥ１は線分Ｓ１に対して対称な断面構造とされる。まず、ＳＯＩ基板として、半導体基板１の主表面上に、ＢＯＸ（Buried Oxide）層と称される絶縁膜２を介在させて、所定の厚さのＮ-半導体層３が形成されたＳＯＩ基板ＳＵＢが用いられる。ここで、絶縁膜２５によって囲まれ、他から分離された領域をＮ-半導体層３ａと称する。また、半導体基板とはシリコン基板を意味し、絶縁膜は特段の説明がない限りはシリコン酸化膜を意味する。
後述するように、半導体基板１とＮ-半導体層３ａとの間には、所定の位置に空洞領域４が形成されている。Ｎ-半導体層３ａにおける所定の領域には、Ｎ-半導体層３ａの表面から所定の深さにわたり、コレクタとしてのＰ型不純物領域１１が形成されている。そのＰ型不純物領域１１を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＰ型不純物領域１１よりも深い領域にわたり、バッファ領域としてのＮ型不純物領域１２が形成されている。
Ｎ型不純物領域１２から距離を隔てられたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、エミッタとしてのＮ型不純物領域１３が形成されている。そのＮ型不純物領域１３を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＮ型不純物領域１３よりも深い領域にわたり、ボディ（ベース）としてのＰ型不純物領域１４が形成されている。少なくともＮ型不純物領域１３とＮ-半導体層３ａとによって挟まれた、コレクタ側にあたるＰ型不純物領域１４の部分の表面上に、ゲート絶縁膜１５を介在させて、たとえば、多結晶シリコン膜からなるゲート電極１６が形成されている。
そのゲート電極１６を含むＮ-半導体層３ａの表面を覆うように、層間絶縁膜としての絶縁膜１７が形成されている。絶縁膜１７の表面における所定の領域には、絶縁膜１７に形成された開口部を介して、Ｐ型不純物領域１１に接触する、金属膜からなるコレクタ電極１８が形成されている。また、絶縁膜１７の表面には、絶縁膜に形成された他の開口部を介して、Ｎ型不純物領域１３およびＰ型不純物領域１４に接触する、金属膜からなるエミッタ電極１９が形成されている。
本半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域に、空洞領域４が位置する部分と、空洞領域が位置していない部分とが存在する。したがって、空洞領域４は、コレクタ電極１８の全体ではなく、コレクタ電極１８と部分的に対向するように形成されている。具体的には、コレクタ電極１８の中央部の直下には、空洞領域が形成されていない。なお、空洞領域４内は、大気が充填されているか、または、真空とされる。
空洞領域４が形成されていない半導体基板１の部分とコレクタ電極１８との間には、絶縁膜２、絶縁膜２０および絶縁膜１７によって電気的に分離されたフローティングシリコン層２１（Ｎ-半導体層３）が形成されている。絶縁膜２，２０，１７およびフローティングシリコン層２１によって、空洞領域が形成されていない半導体基板１の部分とコレクタ電極１８との間の電界が緩和されることになり、絶縁膜２，２０，１７およびフローティングシリコン層２１は電界緩和領域として機能する。このように、本半導体装置ＳＤは、コレクタ電極１８と半導体基板１とによって挟まれた領域の一部に空洞領域を配置させない構造とされる。
次に、上述した半導体装置ＳＤにおける半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）の動作について説明する。まず、ゲート電極１６に所定のしきい値電圧よりも高い電圧を印加することにより、ゲート電極１６の直下に位置するＰ型不純物領域１４の表面部分にｎ型のチャネルが形成される。チャネルが形成されると、エミッタ電極１９からＮ型不純物領域１３およびチャネルを経てＮ-半導体層３ａへ電子が注入され、一方、コレクタ電極１８からＰ型不純物領域１１を経てＮ-半導体層３ａへホール（正孔）が注入される。これにより、Ｎ-半導体層３ａの抵抗値が伝導度変調により下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１６にしきい値電圧よりも低い電圧を印加すると、Ｐ型不純物領域１４に形成されたチャネルが消滅する。チャネルが消滅すると、Ｎ-半導体層３ａへの電子の注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１９あるいはコレクタ電極１８へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域の一部に空洞領域を配置させない構造が採用されている。これにより、半導体装置ＳＤの耐圧を確保しながら機械的強度が低下するのを抑制することができる。このことについて、比較例を交えて説明する。
比較例に係る半導体装置は、コレクタ電極と半導体基板とによって挟まれた領域に、コレクタ電極の全体と対向するように空洞領域が形成されて、電界緩和領域が形成されていない点を除けば、図１に示される半導体装置の構造と実質的に同じである。図２に示すように、半導体基板１０１とＮ-半導体層１０３との間に絶縁膜１０２を介在させたＳＯＩ基板ＳＵＢが用いられる。Ｎ-半導体層１０３には、絶縁膜１２５によって囲まれ、他から分離されたＮ-半導体層１０３ａが形成されている。Ｎ-半導体層１０３ａにおける所定の領域には、Ｎ-半導体層１０３ａの表面から所定の深さにわたり、Ｐ型不純物領域１１１が形成されている。そのＰ型不純物領域１１１を側方と下方とから取り囲むように、Ｎ-半導体層１０３ａの表面からＰ型不純物領域１１１よりも深い領域にわたりＮ型不純物領域１１２が形成されている。
Ｎ型不純物領域１１２から距離を隔てられたＮ-半導体層１０３ａの部分には、Ｎ-半導体層１０３ａの表面から所定の深さにわたりＮ型不純物領域１１３が形成されている。そのＮ型不純物領域１１３を側方と下方とから取り囲むように、Ｎ-半導体層１０３ａの表面からＮ型不純物領域１１３よりも深い領域にわたりＰ型不純物領域１１４が形成されている。Ｎ型不純物領域１１３とＮ-半導体層１０３ａとによって挟まれたＰ型不純物領域１１４の部分の表面上に、ゲート絶縁膜１１５を介在させてゲート電極１１６が形成されている。
そのゲート電極１１６を覆うように絶縁膜１１７が形成されている。絶縁膜１１７の表面における所定の領域には、絶縁膜１１７に形成された開口部を介して、Ｐ型不純物領域１１１に接触するコレクタ電極１１８が形成されている。また、絶縁膜１１７の表面には、絶縁膜に形成された他の開口部を介して、Ｎ型不純物領域１１３およびＰ型不純物領域１１４に接触するエミッタ電極１１９が形成されている。
比較例に係る半導体装置では、ゲート電極１１６に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層１０３ａへ電子とホールが注入されて、Ｎ-半導体層１０３ａの抵抗値が伝導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１１６にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層１０３ａへの電子の注入が止まり、Ｎ-半導体層１０３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１１９あるいはコレクタ電極１１８へ排出されることによって消滅して、電流が遮断される状態（オフ状態）となる。
半導体装置（ＬＩＧＢＴ）がオフ状態では、エミッタ電極１１９には接地電位（０Ｖ）が印加され、コレクタ電極１１８には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層１０３ａのほぼ全域が空乏化される。Ｎ-半導体層１０３ａがほぼ空乏化されることで、特に、コレクタ電極１１８の直下に位置するＮ-半導体層１０３ａの部分と絶縁膜１０２との界面における電界が強くなる。そこで、耐圧を向上させるために、以下の理由に基づいて、比較例のように、コレクタ電極１１８の直下に空洞領域１０４を設けた構造が採用されていた。
比較例に係る半導体装置では、コレクタ電極１１８と半導体基板１０１とによって挟まれた領域に、コレクタ電極１１８の全体と対向するように空洞領域１０４が形成されている。Ｎ-半導体層１０３ａ（シリコン）、絶縁膜１０２（シリコン酸化膜）および空洞領域１０４の積層構造における電界強度の比は、誘電率の比の逆数に相当する。ここで、Ｎ-半導体層１０３ａ（シリコン）、絶縁膜（シリコン酸化膜）および空洞領域の誘電率の比は、およそ１２：４：１である。このことから、電界強度の比は、１：３：１２となり、空洞領域１０４における電圧降下を大きくすることができる分、Ｎ-半導体層１０３ａの部分における電圧降下を小さくすることができる。これにより、Ｎ-半導体層１０３ａの部分における電界を緩和させることができる。
しかしながら、比較例に係る半導体装置では、コレクタ電極１１８の全体と対向するように空洞領域１０４が形成されているために、機械的強度が低下するおそれがある。このため、ワイヤボンディングや樹脂封止等の際に、加わる力によって半導体装置が破壊されるおそれがある。
比較例に対して、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域に、コレクタ電極１８と部分的に対向するように空洞領域４が形成されている。コレクタ電極１８の直下における、空洞領域が形成されていない半導体基板１の部分と、コレクタ電極１８との間には、電界緩和領域ＥＲが形成されている。
図３に示すように、オフ状態において、たとえば１０００Ｖ程度の高電圧が印加されるコレクタ電極１８（またはＰ型不純物領域１１）と、接地電位に固定されている半導体基板１との間の電界は、空洞領域４によって電圧降下（面積ＤＰ１に相当）を十分に大きくすることができる分、Ｎ-半導体層３ａにおける電圧降下（面積ＤＰ２に相当）を小さくすることができる。これにより、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界を緩和させることができる。なお、図３に示す電界プロファイルは、空洞領域４のほぼ中央付近を通る縦方向の線分（図示せず）に沿った理想的なものである。
一方、空洞領域４が位置していない、半導体基板１とコレクタ電極１８との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１によって電界緩和領域ＥＲが形成されている。絶縁膜２と絶縁膜１７との間に、電気的に分離されたフローティングシリコン層２１が介在することで、電界緩和領域では、半導体基板（電極）１、絶縁膜（誘電体）２およびフローティングシリコン層（電極）２１によるコンデンサＣ１Ｖと、フローティングシリコン層（電極）２１、絶縁膜（誘電体）１７およびコレクタ電極（電極）１８によるコンデンサＣ２Ｖとが直列に接続された構造になる。
これにより、１０００Ｖ程度の高電圧が印加されるコレクタ電極１８と、接地電位に固定されている半導体基板１との電圧が、コンデンサＣ１Ｖによる電圧降下とコンデンサＣ２Ｖによる電圧降下とに分割されて、縦方向の電界が緩和されることになる。
ここで、コレクタ電極１８に１０００Ｖ程度の高電圧が印加される場合に、絶縁膜１７および絶縁膜２の容量（誘電率、膜厚等）を調整することにより、フローティングシリコン層２１の電圧が、たとえば５００Ｖになるとする。そうすると、通常、熱酸化膜が適用される絶縁膜２では、膜厚が約１．５μｍ程度であれば、５００Ｖの耐圧を確保することが可能である。また、ＣＶＤ（Chemical Vapor Deposition）酸化膜が適用される絶縁膜１７では、膜厚が約５μｍ程度であれば、５００Ｖの耐圧を確保することができ、しかも、生産コストを上げることなく形成することができる。これにより、空洞領域が形成されていない半導体基板１の部分とコレクタ電極１８との間の電界が緩和されて、耐圧が確保される。
こうして、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域において、コレクタ電極１８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を、電界緩和領域ＥＲを伴うように設けることで、コレクタ電極の全体と対向するように空洞領域が形成された半導体装置（比較例）と比べて、耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。特に、コレクタ電極１８へワイヤを直接ボンディングするような場合に、半導体装置ＳＤが損傷を受けるのを防止することができる。
実施の形態２
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ１（図４参照）として、ｎチャネル型の横型のＩＧＢＴ（ＬＩＧＢＴ）を例に挙げて、その第２例について説明する。なお、以下の各実施の形態では、図面の簡略化のために、半導体装置の構造としては、半導体素子の対称性により、線分Ｓ１（図１の枠Ａ参照）よりも右半分の領域を示す。
前述した半導体装置（図１参照）において、半導体素子（ｎチャネル型のＬＩＧＢＴ）ＳＥ１がオフ状態では、Ｎ-半導体層３ａにおける絶縁膜２０側の部分は空乏化されることになる。このため、Ｎ-半導体層３ａとフローティングシリコン層２１との間の電界は、コレクタ電極１８と半導体基板１との間の電界に比べて弱いといえる。しかしながら、電界が弱いとはいえ、Ｎ-半導体層３ａとフローティングシリコン層２１とを絶縁する絶縁膜２０の膜厚が薄くなると、Ｎ-半導体層３ａとフローティングシリコン層２１との間の耐圧を確保する必要がある。第２例は、その対応策の一例である。
図４に示すように、本半導体装置ＳＤの電界緩和領域ＥＲでは、Ｎ-半導体層３に、Ｎ-半導体層３の表面から絶縁膜２に達する絶縁膜２０ａ，２０ｂ，２０ｃが互いに間隔を隔てて形成されている。絶縁膜２０ａと絶縁膜２０ｂとの間には、Ｎ-半導体層３の部分からなる、電気的に分離されたフローティングシリコン層２１ａが位置する。また、絶縁膜２０ｂと絶縁膜２０ｃとの間には、Ｎ-半導体層３の部分からなる、電気的に分離されたフローティングシリコン層２１ｂが位置する。
なお、これ以外の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置ＳＤにおける半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）では、ゲート電極１６に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層３ａへ電子とホールが注入されて、Ｎ-半導体層３ａの抵抗値が伝導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１６にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層３ａへの電子の注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１９あるいはコレクタ電極１８へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）がオフ状態では、エミッタ電極１９には接地電位が印加され、コレクタ電極１８には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、すでに説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とコレクタ電極１８との間の領域には、絶縁膜２，１７およびフローティングシリコン層２１に加えて、絶縁膜２０ａ，２０ｂ，２０ｃおよびフローティングシリコン層２１ａ，２１ｂによって、電界緩和領域ＥＲが形成されている。
このため、図５に示すように、電界緩和領域ＥＲでは、コンデンサＣ１ＶとコンデンサＣ２Ｖとが直列に接続された構造に加えて、Ｎ-半導体層（電極）３ａ、絶縁膜（誘電体）２０ａおよびフローティングシリコン層（電極）２１ａによるコンデンサＣ１Ｈと、フローティングシリコン層（電極）２１ａ、絶縁膜（誘電体）２０ｂおよびフローティングシリコン層（電極）２１ｂによるコンデンサＣ２Ｈと、フローティングシリコン層（電極）２１ｂ、絶縁膜（誘電体）２０ｃおよびフローティングシリコン層（電極）２１によるコンデンサＣ３Ｈとが直列に接続された構造になる。
これにより、１０００Ｖ程度の高電圧が印加されるコレクタ電極１８（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下とに分割されて、横方向の電界が緩和されることになる。
ここで、コレクタ電極１８に１０００Ｖ程度の高電圧が印加される場合に、絶縁膜１７および絶縁膜２の容量（誘電率、膜厚等）を調整することにより、フローティングシリコン層２１の電圧が、たとえば５００Ｖになるとする。前述したように、ＣＶＤ酸化膜を適用した絶縁膜では、その膜厚が約５μｍ程度であれば、５００Ｖの耐圧を確保することができる。
そうすると、コンデンサＣ１ＨとコンデンサＣ２ＨとコンデンサＣ３Ｈとが直列に接続された構造では、絶縁膜２０ａ，２０ｂ，２０ｃのそれぞれの厚さとしては、約５μｍの３分の１の膜厚（約１．７μｍ）によって、５００Ｖの耐圧を確保できることになる。これにより、同じ耐圧を確保する場合に、生産コストの削減を図ることができる。すなわち、Ｎ-半導体層３ａに、膜厚に相当する幅約１．７μｍの開口部を間隔を隔てて３つ形成して絶縁膜を充填する方が、幅約５μｍの開口部を形成して絶縁膜を充填する場合に比べて、堆積すべき絶縁膜の膜厚は薄くて済む。
また、それぞれ同じ膜厚の絶縁膜を形成する場合には、３層の絶縁膜２０ａ，２０ｂ，２０ｃを形成する方が、１層の絶縁膜を形成する場合に比べて、耐圧が向上する。なお、縦方向の電界は、すでに説明したように、直列に接続されたコンデンサＣ１ＶとコンデンサＣ２Ｖとによって緩和されることになる。
こうして、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域において、コレクタ電極１８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、コレクタ電極の全体と対向するように空洞領域が形成された半導体装置（比較例）と比べて、縦方向と横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態３
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ１（図６参照）として、ｎチャネル型の横型のＩＧＢＴ（ＬＩＧＢＴ）を例に挙げて、その第３例について説明する。第３例は、前述したのと同様に、Ｎ-半導体層３ａとフローティングシリコン層２１との間の耐圧を確保するための対応策の他の例である。
本半導体装置の電界緩和領域ＥＲでは、ＬＩＧＢＴ等の半導体素子を他の半導体素子と電気的に分離するためのトレンチ分離構造が利用される。図６に示すように、Ｎ-半導体層３の表面から絶縁膜２に達するトレンチの側壁を覆うように絶縁膜２０ａ，２０ｂが形成され、さらに、そのトレンチを充填するように、それぞれ電気的に分離されたポリシリコン膜２２ａ，２２ｂが形成されている。
また、トレンチとトレンチとの間には、Ｎ-半導体層３の部分からなる、電気的に分離されたフローティングシリコン層２１ａが位置する。なお、これ以外の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置ＳＤにおける半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）では、ゲート電極１６に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層３ａへ電子とホールが注入されて、Ｎ-半導体層３ａの抵抗値が伝導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１６にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層３ａへの電子の注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１９あるいはコレクタ電極１８へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）がオフ状態では、エミッタ電極１９には接地電位が印加され、コレクタ電極１８には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、すでに説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とコレクタ電極１８との間の領域には、絶縁膜２，１７およびフローティングシリコン層２１に加えて、トレンチに充填される絶縁膜２０ａ（２０ｂ）およびポリシリコン膜２２ａ（２２ｂ）よって、電界緩和領域ＥＲが形成されている。
このため、図７に示すように、電界緩和領域ＥＲでは、コンデンサＣ１ＶとコンデンサＣ２Ｖとが直列に接続された構造に加えて、Ｎ-半導体層（電極）３ａ、絶縁膜（誘電体）２０ａおよびポリシリコン膜（電極）２２ａによるコンデンサＣ１Ｈと、ポリシリコン膜（電極）２２ａ、絶縁膜（誘電体）２０ａおよびフローティングシリコン層（電極）２１ａによるコンデンサＣ２Ｈと、フローティングシリコン層（電極）２１ａ、絶縁膜（誘電体）２０ｂおよびポリシリコン膜（電極）２２ｂによるコンデンサＣ３Ｈと、ポリシリコン膜（電極）２２ｂ、絶縁膜（誘電体）２０ｂおよびフローティングシリコン層（電極）２１によるコンデンサＣ４Ｈとが直列に接続された構造になる。
これにより、１０００Ｖ程度の高電圧が印加されるコレクタ電極１８（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下と、コンデンサＣ４Ｈによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、横方向の電界が緩和されることになる。しかも、半導体素子を電気的に分離するためのトレンチ分離構造を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
こうして、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域において、コレクタ電極１８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、コレクタ電極の全体と対向するように空洞領域が形成された半導体装置（比較例）と比べて、縦方向と横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態４
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ１（図８参照）として、ｎチャネル型の横型のＩＧＢＴ（ＬＩＧＢＴ）を例に挙げて、その第４例について説明する。
図８に示すように、本半導体装置ＳＤでは、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃが形成されている。なお、これ以外の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置ＳＤにおける半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）では、ゲート電極１６に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層３ａへ電子とホールが注入されて、Ｎ-半導体層３ａの抵抗値が伝導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１６にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層３ａへの電子の注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１９あるいはコレクタ電極１８へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）がオフ状態では、エミッタ電極１９には接地電位が印加され、コレクタ電極１８には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、すでに説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とコレクタ電極１８との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１に加えて、絶縁膜１７中に形成されたポリシリコン膜２２ｃによって、電界緩和領域ＥＲが形成されている。
このため、図９に示すように、電界緩和領域ＥＲでは、コンデンサＣＶ１に加えて、フローティングシリコン層（電極）２１、絶縁膜（誘電体）１７およびポリシリコン膜（電極）２２ｃによるコンデンサＣ２Ｖと、ポリシリコン膜（電極）２２ｃ、絶縁膜（誘電体）１７およびコレクタ電極（電極）１８によるコンデンサＣＶ３とが直列に接続された構造になる。
これにより、１０００Ｖ程度の高電圧が印加されるコレクタ電極１８と、空洞領域が形成されていない半導体基板１の部分との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。しかも、ポリシリコン膜２２ｃを、ＬＩＧＢＴのゲート電極１６を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
こうして、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域において、コレクタ電極１８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、コレクタ電極の全体と対向するように空洞領域が形成された半導体装置（比較例）と比べて、特に、縦方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態５
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ１（図１０参照）として、ｎチャネル型の横型のＩＧＢＴ（ＬＩＧＢＴ）を例に挙げて、その第５例について説明する。
図１０に示すように、本半導体装置ＳＤでは、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃが形成されている。さらに、絶縁膜１７とフローティングシリコン層２１との間に絶縁膜２３が形成され、その絶縁膜２３中に、電気的に分離されたポリシリコン膜２２ｄが形成されている。なお、これ以外の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置ＳＤにおける半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）では、ゲート電極１６に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層３ａへ電子とホールが注入されて、Ｎ-半導体層３ａの抵抗値が伝導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１６にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層３ａへの電子の注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１９あるいはコレクタ電極１８へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ１（ｎチャネル型のＬＩＧＢＴ）がオフ状態では、エミッタ電極１９には接地電位が印加され、コレクタ電極１８には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、すでに説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とコレクタ電極１８との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１に加えて、絶縁膜１７中に形成されたポリシリコン膜２２ｃと、絶縁膜２３およびその絶縁膜２３中に形成されたポリシリコン膜２２ｄとによって、電界緩和領域ＥＲが形成されている。
このため、図１１に示すように、電界緩和領域ＥＲでは、コンデンサＣＶ１に加えて、フローティングシリコン層（電極）２１、絶縁膜（誘電体）２３およびポリシリコン膜（電極）２２ｄによるコンデンサＣ２Ｖと、ポリシリコン膜（電極）２２ｄ、絶縁膜（誘電体）２３，１７およびポリシリコン膜（電極）２２ｃによるコンデンサＣＶ３と、ポリシリコン膜（電極）２２ｃ、絶縁膜（誘電体）１７およびコレクタ電極（電極）１８によるコンデンサＣＶ４とが直列に接続された構造になる。
これにより、１０００Ｖ程度の高電圧が印加されるコレクタ電極１８と、空洞領域が形成されていない半導体基板１の部分との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下と、コンデンサＣ４Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
こうして、上述した半導体装置ＳＤでは、コレクタ電極１８と半導体基板１とによって挟まれた領域において、コレクタ電極１８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、コレクタ電極の全体と対向するように空洞領域が形成された半導体装置（比較例）と比べて、特に、縦方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態６
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ２（図１２〜図１６参照）として、ｎチャネル型の横型のＤＭＯＳ（ＬＤＭＯＳ：Lateral Double diffused Metal Oxide Semiconductor）を例に挙げて説明する。
（第１例）
図１２に示すように、Ｎ-半導体層３の所定の領域に位置する部分（Ｎ-半導体層３ａ）では、Ｎ-半導体層３ａの表面から所定の深さにわたり、ドレインとしてのＮ型不純物領域３１が形成されている。Ｎ型不純物領域３１から距離を隔てられたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、ソースとしてのＮ型不純物領域３２が形成されている。
そのＮ型不純物領域３２を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＮ型不純物領域３２よりも深い領域にわたり、ボディ（ベース）としてのＰ型不純物領域３３が形成されている。Ｎ型不純物領域３２とＮ-半導体層３ａとによって挟まれたＰ型不純物領域３３の部分の表面上に、ゲート絶縁膜３４を介在させてゲート電極３５が形成されている。
そのゲート電極３５を覆うように絶縁膜１７が形成されている。絶縁膜１７の表面における所定の領域には、絶縁膜１７に形成された開口部を介して、Ｎ型不純物領域３１に接触するドレイン電極３７が形成されている。また、絶縁膜１７の表面には、絶縁膜に形成された他の開口部を介して、Ｎ型不純物領域３２およびＰ型不純物領域３３に接触するソース電極３８が形成されている。
なお、これ以外の空洞領域４および電界緩和領域ＥＲ等の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤにおける半導体素子ＳＥ２（ｎチャネル型のＬＤＭＯＳ）の動作について説明する。まず、ゲート電極３５に所定のしきい値電圧よりも高い電圧を印加することにより、ゲート電極３５の直下に位置するＰ型不純物領域３３の部分にｎ型のチャネルが形成される。チャネルが形成されると、ソース電極３８からＮ型不純物領域３２およびチャネルを経てＮ-半導体層３ａへ電子が流れる。これにより、ドレイン側からソース側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極３５にしきい値電圧よりも低い電圧を印加すると、Ｐ型不純物領域３３に形成されたチャネルが消滅する。チャネルが消滅すると、Ｎ-半導体層３ａへ向かう電子の流れが止まり、電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ２（ｎチャネル型のＬＤＭＯＳ）がオフ状態では、ソース電極３８には接地電位が印加され、ドレイン電極３７には、たとえば、約１０００Ｖ程度の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、実施の形態１において説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とドレイン電極３７との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１によって、電界緩和領域ＥＲが形成されている。これにより、図３において説明したのと同様に、１０００Ｖ程度の高電圧が印加されるドレイン電極３７と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下とコンデンサＣ２Ｖによる電圧降下とに分割されて、縦方向の電界が緩和されることになる。
（第２例）
本半導体装置ＳＤでは、電界緩和領域として、図１３に示すように、Ｎ-半導体層３の表面から絶縁膜２に達する絶縁膜２０ａ，２０ｂ，２０ｃを互いに間隔を隔てて形成した、図４に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図５について説明したのと同様に、１０００Ｖ程度の高電圧が印加されるドレイン電極３７（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下とに分割されて、横方向の電界が緩和されることになる。
（第３例）
本半導体装置ＳＤでは、電界緩和領域として、図１４に示すように、Ｎ-半導体層３の表面から絶縁膜２に達するトレンチの側壁を覆うように絶縁膜２０ａ，２０ｂを形成し、さらに、そのトレンチを充填するように、それぞれ電気的に分離されたポリシリコン膜２２ａ，２２ｂを形成した、図６に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図７について説明したのと同様に、１０００Ｖ程度の高電圧が印加されるドレイン電極３７（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下と、コンデンサＣ４Ｈによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、横方向の電界が緩和されることになる。しかも、半導体素子を電気的に分離するためのトレンチ分離構造を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第４例）
本半導体装置ＳＤでは、電界緩和領域として、図１５に示すように、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃを形成した、図８に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図９について説明したのと同様に、１０００Ｖ程度の高電圧が印加されるドレイン電極３７（Ｎ-半導体層３ａ）と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。しかも、ポリシリコン膜２２ｃを、ＬＤＭＯＳのゲート電極３５を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第５例）
本半導体装置ＳＤでは、電界緩和領域として、図１６に示すように、絶縁膜１７中へのポリシリコン膜２２ｃの形成に加え、絶縁膜１７とフローティングシリコン層２１との間に絶縁膜２３を形成し、その絶縁膜２３中に、電気的に分離されたポリシリコン膜２２ｄを形成した、図１０に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図１１について説明したのと同様に、１０００Ｖ程度の高電圧が印加されるドレイン電極３７（Ｎ-半導体層３ａ）と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下と、コンデンサＣ４Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
こうして、本半導体装置（第１例〜第５例）では、ドレイン電極３７と半導体基板１とによって挟まれた領域において、ドレイン電極３７と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、ドレイン電極の全体と対向するように空洞領域が形成された半導体装置と比べて、縦方向および横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態７
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ３（図１７〜図２１参照）として、ｐチャネル型のＬＩＧＢＴを例に挙げて説明する。
（第１例）
図１７に示すように、Ｎ-半導体層３の所定の領域に位置する部分（Ｎ-半導体層３ａ）では、Ｎ-半導体層３ａの表面から所定の深さにわたり、エミッタとしてのＰ型不純物領域４１が形成されている。そのＰ型不純物領域４１を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＰ型不純物領域４１よりも深い領域にわたり、ボディ（ベース）としてのＮ型不純物領域４２が形成されている。
Ｎ型不純物領域４２から距離を隔てられたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、コレクタとしてのＮ型不純物領域４３が形成されている。そのＮ型不純物領域４３を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＮ型不純物領域４３よりも深い領域にわたり、ドリフト領域としてのＰ型不純物領域４４が形成されている。Ｎ型不純物領域４２とＰ型不純物領域４４とによって挟まれたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、ドリフト領域としてのＰ-不純物領域４５が形成されている。
Ｐ型不純物領域４１とＰ-不純物領域４５とによって挟まれたＮ型不純物領域４２の部分の表面上に、ゲート絶縁膜４６を介在させてゲート電極４７が形成されている。そのゲート電極４７を覆うように絶縁膜１７が形成されている。絶縁膜１７の表面には、絶縁膜に形成された開口部を介して、Ｐ型不純物領域４１およびＮ型不純物領域４２に接触するエミッタ電極４８が形成されている。また、絶縁膜１７の表面における所定の領域には、絶縁膜１７に形成された他の開口部を介して、Ｎ型不純物領域４３に接触するコレクタ電極４９が形成されている。
なお、これ以外の空洞領域４および電界緩和領域ＥＲ等の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤにける半導体素子ＳＥ３（ｐチャネル型のＬＩＧＢＴ）の動作について説明する。まず、ゲート電極４７に所定のしきい値電圧（＜０Ｖ）よりも低い電圧を印加することにより、ゲート電極４７の直下に位置するＮ型不純物領域４２の部分にｐ型のチャネルが形成される。チャネルが形成されると、エミッタ電極４８からＰ型不純物領域４１、チャネルおよびＰ-不純物領域４５を経てＮ-半導体層３ａへホール（正孔）が注入され、一方、コレクタ電極４９からＮ型不純物領域４３を経てＮ-半導体層３ａへ電子が注入される。これにより、Ｎ-半導体層３ａの抵抗値が伝導度変調により下がり、エミッタ側からコレクタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極４７にしきい値電圧よりも高い電圧を印加すると、Ｎ型不純物領域４２に形成されたチャネルが消滅する。チャネルが消滅すると、Ｎ-半導体層３ａへのホールの注入が止まり、Ｎ-半導体層３ａに蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極４８あるいはコレクタ電極４９へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ３（ｐチャネル型のＬＩＧＢＴ）がオフ状態では、コレクタ電極４９に対してエミッタ電極４８に高圧の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、実施の形態１において説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とエミッタ電極４８との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１によって、電界緩和領域ＥＲが形成されている。これにより、図３において説明したのと同様に、コレクタ電極４９に対して高電圧が印加されるエミッタ電極４８と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下とコンデンサＣ２Ｖによる電圧降下とに分割されて、縦方向の電界が緩和されることになる。
（第２例）
本半導体装置ＳＤでは、電界緩和領域として、図１８に示すように、Ｎ-半導体層３の表面から絶縁膜２に達する絶縁膜２０ａ，２０ｂ，２０ｃを互いに間隔を隔てて形成した、図４に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図５について説明したのと同様に、高電圧が印加されるエミッタ電極４８（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下とに分割されて、横方向の電界が緩和されることになる。
（第３例）
本半導体装置ＳＤでは、電界緩和領域として、図１９に示すように、Ｎ-半導体層３の表面から絶縁膜２に達するトレンチの側壁を覆うように絶縁膜２０ａ，２０ｂを形成し、さらに、そのトレンチを充填するように、それぞれ電気的に分離されたポリシリコン膜２２ａ，２２ｂを形成した、図６に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図７について説明したのと同様に、高電圧が印加されるエミッタ４８（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下と、コンデンサＣ４Ｈによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、横方向の電界が緩和されることになる。しかも、半導体素子を電気的に分離するためのトレンチ分離構造を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第４例）
本半導体装置ＳＤでは、電界緩和領域として、図２０に示すように、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃを形成した、図８に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図９について説明したのと同様に、高電圧が印加されるエミッタ電極４８と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。しかも、ポリシリコン膜２２ｃを、ＬＤＭＯＳのゲート電極４７を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第５例）
本半導体装置ＳＤでは、電界緩和領域として、図２１に示すように、絶縁膜１７中へのポリシリコン膜２２ｃの形成に加え、絶縁膜１７とフローティングシリコン層２１との間に絶縁膜２３を形成し、その絶縁膜２３中に、電気的に分離されたポリシリコン膜２２ｄを形成した、図１０に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図１１について説明したのと同様に、高電圧が印加されるエミッタ電極４８（Ｎ-半導体層３ａ）と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下と、コンデンサＣ４Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
こうして、本半導体装置（第１例〜第５例）では、エミッタ電極４８と半導体基板１とによって挟まれた領域において、エミッタ電極４８と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、エミッタ電極の全体と対向するように空洞領域が形成された半導体装置と比べて、縦方向および横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態８
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ４（図２２〜図２６参照）として、ｐチャネル型の横型のＤＭＯＳ（ＬＤＭＯＳ）を例に挙げて説明する。
（第１例）
図２２に示すように、Ｎ-半導体層３の所定の領域に位置する部分（Ｎ-半導体層３ａ）では、Ｎ-半導体層３ａの表面から所定の深さにわたり、ソースとしてのＰ型不純物領域５１が形成されている。そのＰ型不純物領域５１を側方と下方とから取り囲むように、Ｎ-半導体層３ａの表面からＰ型不純物領域５１よりも深い領域にわたり、ボディ（ベース）としてのＮ型不純物領域５２が形成されている。
Ｎ型不純物領域５２から距離を隔てられたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、ドレインとしてのＰ型不純物領域５３が形成されている。Ｎ型不純物領域５２とＰ型不純物領域５３とによって挟まれたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、ドリフト領域としてのＰ-不純物領域５４が形成されている。Ｐ型不純物領域５１とＰ-不純物領域５４とによって挟まれたＮ型不純物領域５２の部分の表面上に、ゲート絶縁膜５５を介在させてゲート電極５６が形成されている。
そのゲート電極５６を覆うように絶縁膜１７が形成されている。絶縁膜１７の表面には、絶縁膜に形成された開口部を介して、Ｐ型不純物領域５１およびＮ型不純物領域５２に接触するソース電極５７が形成されている。また、絶縁膜１７の表面における所定の領域には、絶縁膜１７に形成された他の開口部を介して、Ｐ型不純物領域５３に接触するドレイン電極５８が形成されている。
なお、これ以外の空洞領域４および電界緩和領域ＥＲ等の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤにおける半導体素子ＳＥ４（ｐチャネル型のＬＤＭＯＳ）の動作について説明する。まず、ゲート電極５６に所定のしきい値電圧（＜０Ｖ）よりも低い電圧を印加することにより、ゲート電極５６の直下に位置するＮ型不純物領域５２の部分にｐ型のチャネルが形成される。チャネルが形成されると、ソース電極５７からチャネルおよびＰ-不純物領域５４を経てＰ型不純物領域５３へホールが流れる。これにより、ソース側からドレイン側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極５６にしきい値電圧よりも高い電圧を印加すると、Ｎ型不純物領域５２に形成されたチャネルが消滅する。チャネルが消滅すると、Ｐ-不純物領域５４へ向かうホールの流れが止まり、電流が遮断される状態（オフ状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ４（ｐチャネル型のＬＤＭＯＳ）がオフ状態では、ドレイン電極５８に対してソース電極５７に高圧の電圧が印加された状態になり、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、実施の形態１において説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とソース電極５７との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１によって、電界緩和領域ＥＲが形成されている。これにより、図３において説明したのと同様に、ドレイン電極５８に対して高電圧が印加されるソース電極５７と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下とコンデンサＣ２Ｖによる電圧降下とに分割されて、縦方向の電界が緩和されることになる。
（第２例）
本半導体装置ＳＤでは、電界緩和領域として、図２３に示すように、Ｎ-半導体層３の表面から絶縁膜２に達する絶縁膜２０ａ，２０ｂ，２０ｃを互いに間隔を隔てて形成した、図４に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図５について説明したのと同様に、高電圧が印加されるソース電極５７（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下とに分割されて、横方向の電界が緩和されることになる。
（第３例）
本半導体装置ＳＤでは、電界緩和領域として、図２４に示すように、Ｎ-半導体層３の表面から絶縁膜２に達するトレンチの側壁を覆うように絶縁膜２０ａ，２０ｂを形成し、さらに、そのトレンチを充填するように、それぞれ電気的に分離されたポリシリコン膜２２ａ，２２ｂを形成した、図６に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図７について説明したのと同様に、高電圧が印加されるソース電極５７（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下と、コンデンサＣ４Ｈによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、横方向の電界が緩和されることになる。しかも、半導体素子を電気分離するためのトレンチ分離構造を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第４例）
本半導体装置ＳＤでは、電界緩和領域として、図２５に示すように、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃを形成した、図８に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図９について説明したのと同様に、高電圧が印加されるソース電極５７と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。しかも、ポリシリコン膜２２ｃを、ＬＤＭＯＳのゲート電極５６を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第５例）
本半導体装置ＳＤでは、電界緩和領域として、図２６に示すように、絶縁膜１７中へのポリシリコン膜２２ｃの形成に加え、絶縁膜１７とフローティングシリコン層２１との間に絶縁膜２３を形成し、その絶縁膜２３中に、電気的に分離されたポリシリコン膜２２ｄを形成した、図１０に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図１１について説明したのと同様に、高電圧が印加されるソース電極５７（Ｎ-半導体層３ａ）と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下と、コンデンサＣ４Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
こうして、本半導体装置（第１例〜第５例）では、ソース電極５７と半導体基板１とによって挟まれた領域において、ソース電極５７と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、ソース電極の全体と対向するように空洞領域が形成された半導体装置と比べて、縦方向および横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
実施の形態９
ここでは、ＳＯＩ基板に形成される半導体素子ＳＥ５（図２７〜図３１参照）として、横型のＰＩＮ（P Intrinsic N）ダイオードを例に挙げて説明する。
（第１例）
図２７に示すように、Ｎ-半導体層３の所定の領域に位置する部分（Ｎ-半導体層３ａ）では、Ｎ-半導体層３ａの表面から所定の深さにわたり、カソードとしてのＮ型不純物領域６１が形成されている。Ｎ型不純物領域６１から距離を隔てられたＮ-半導体層３ａの部分には、Ｎ-半導体層３ａの表面から所定の深さにわたり、アノードとしてのＰ型不純物領域６２が形成されている。
そのＮ型不純物領域６１およびＰ型不純物領域６２を覆うように絶縁膜１７が形成されている。絶縁膜１７の表面における所定の領域には、絶縁膜に形成された開口部を介して、Ｎ型不純物領域６１に接触するカソード電極６３が形成されている。また、絶縁膜１７の表面には、絶縁膜１７に形成された他の開口部を介して、Ｐ型不純物領域６２に接触するアノード電極６４が形成されている。
なお、これ以外の空洞領域４および電界緩和領域ＥＲ等の構成については、図１に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤにおける半導体素子ＳＥ５（ＰＩＮダイオード）の動作について説明する。アノード電極６４に正電圧を印加するとともに、カソード電極６３に負電圧を印加する（順方向）ことによって、Ｎ-半導体層３ａに対して、Ｎ型不純物領域６１から電子が注入されるとともに、Ｐ型不純物領域６２からホールが注入されて、Ｎ-半導体層３ａの導電率が上がり、アノード側からカソード側へ電流が流れる状態（順バイアス状態）となる。
一方、アノード電極６４に負電圧を印加するとともに、カソード電極６３に正電圧を印加する（逆方向）ことによって、Ｎ-半導体層３ａに注入された電子とホールが最終的に消滅し、電流が遮断される状態（逆バイアス状態）となる。
上述した半導体装置ＳＤにおいて、半導体素子ＳＥ５（ＰＩＮダイオード）が逆バイアス状態では、カソード電極６３に正電圧が印加され、アノード電極６４に負電圧が印加されることで、Ｎ-半導体層３ａのほぼ全域が空乏化される。このとき、すでに説明したように、ほぼ空乏化されたＮ-半導体層３ａと絶縁膜２との界面に生じる電界は、空洞領域４によって緩和されることになる。
一方、空洞領域４が位置していない、半導体基板１とカソード電極６３との間の領域には、絶縁膜２，２０，１７およびフローティングシリコン層２１によって、電界緩和領域ＥＲが形成されている。これにより、図３において説明したのと同様に、正電圧が印加されるカソード電極６３と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下とコンデンサＣ２Ｖによる電圧降下とに分割されて、縦方向の電界が緩和されることになる。
（第２例）
本半導体装置ＳＤでは、電界緩和領域として、図２８に示すように、Ｎ-半導体層３の表面から絶縁膜２に達する絶縁膜２０ａ，２０ｂ，２０ｃを互いに間隔を隔てて形成した、図４に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図５について説明したのと同様に、正電圧が印加されるカソード電極６３（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下とに分割されて、横方向の電界が緩和されることになる。
（第３例）
本半導体装置ＳＤでは、電界緩和領域として、図２９に示すように、Ｎ-半導体層３の表面から絶縁膜２に達するトレンチの側壁を覆うように絶縁膜２０ａ，２０ｂを形成し、さらに、そのトレンチを充填するように、それぞれ電気的に分離されたポリシリコン膜２２ａ，２２ｂを形成した、図６に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図７について説明したのと同様に、正電圧が印加されるカソード電極６３（Ｎ-半導体層３ａ）とフローティングシリコン層２１との電圧が、コンデンサＣ１Ｈによる電圧降下と、コンデンサＣ２Ｈによる電圧降下と、コンデンサＣ３Ｈによる電圧降下と、コンデンサＣ４Ｈによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、横方向の電界が緩和されることになる。しかも、半導体素子を電気分離するためのトレンチ分離構造を形成する際に同時に形成することで、工程数を増やすことなく電界緩和領域ＥＲを形成することができる。
（第４例）
本半導体装置ＳＤでは、電界緩和領域として、図３０に示すように、絶縁膜１７中に、電気的に分離されたポリシリコン膜２２ｃを形成した、図８に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図９について説明したのと同様に、正電圧が印加されるカソード電極６３と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
（第５例）
本半導体装置ＳＤでは、電界緩和領域として、図３１に示すように、絶縁膜１７中へのポリシリコン膜２２ｃの形成に加え、絶縁膜１７とフローティングシリコン層２１との間に絶縁膜２３を形成し、その絶縁膜２３中に、電気的に分離されたポリシリコン膜２２ｄを形成した、図１０に示される電界緩和領域ＥＲと同様の電界緩和領域ＥＲを適用してもよい。
この場合には、図１１について説明したのと同様に、正電圧が印加されるカソード電極６３（Ｎ-半導体層３ａ）と、接地電位に固定されている半導体基板１との間の電圧が、コンデンサＣ１Ｖによる電圧降下と、コンデンサＣ２Ｖによる電圧降下と、コンデンサＣ３Ｖによる電圧降下と、コンデンサＣ４Ｖによる電圧降下とに分割されることになる。その結果、半導体装置ＳＤにおいて、特に、縦方向の電界が緩和されることになる。
こうして、本半導体装置（第１例〜第５例）では、カソード電極６３と半導体基板１とによって挟まれた領域において、カソード電極６３と部分的に対向するように空洞領域４を形成する一方で、空洞領域を形成しない領域を設けることで、カソード電極の全体と対向するように空洞領域が形成された半導体装置と比べて、縦方向および横方向の耐圧を確保しながら、半導体装置ＳＤの機械的強度の低下を抑制することができる。
なお、上述した各実施の形態の半導体装置では、空洞領域４の配置構造として、Ｎ-半導体層３ａおよびフローティングシリコン層２１に対して、いずれも同じ配置構造の場合を示した。空洞領域４の配置構造のバリエーションとしては、以下のような配置構造が考えられる。すなわち、耐圧に影響する空洞領域４によって囲まれた半導体基板１の領域（領域Ａ）とＮ-半導体層３ａとの相対的な位置関係に注目すると、半導体基板１の領域ＡとＮ-半導体層３ａとが、絶縁膜２（ＢＯＸ層）を挟んで互いに対向する部分がないように空洞領域４が配置されている配置構造（配置構造Ａ）と、互いに対向する部分を有するように空洞領域４が配置されている配置構造（配置構造Ｂ）とがある。
配置構造Ａとしては、上述した各実施の形態の半導体装置における空洞領域４の配置構造の他に、たとえば、図３２に示すように、空洞領域４が、Ｎ-半導体層３ａの直下の領域からフローティングシリコン層２１の直下の領域にまで延在している配置構造（配置構造Ａ１）がある。また、図３３に示すように、空洞領域４の側方に位置する絶縁膜２の直上に絶縁膜２０等が位置するように、空洞領域４が配置されている配置構造（配置構造Ａ２）がある。
配置構造Ａ１では、接地電位が印加される半導体基板１の領域Ａと、高電圧が印加されるＮ-半導体層３ａとの距離Ｓ１が確保されて、耐圧的（電界的）には有利になる。しかしながら、この配置構造Ａ１では、絶縁膜２０が充填されるトレンチをＮ-半導体層３に形成する際に、トレンチが形成される領域の直下に空洞領域４が位置することになるため、製造プロセス的には、より高い精度が要求されることになる。また、配置構造Ａ２では、半導体基板１の領域ＡとＮ-半導体層３ａとの距離Ｓ２は、距離Ｓ１（図３２参照）よりも短くなるものの、耐圧を確保するための距離としては十分な距離とされる。
一方、配置構造Ｂとしては、図３４に示すように、半導体基板１の領域Ａが、Ｎ-半導体層３ａの直下の領域にまで延在するように、空洞領域４が配置された配置構造がある。この配置構造Ｂでは、絶縁膜２０が充填されるトレンチをＮ-半導体層３に形成する際に、トレンチが形成される領域の直下に半導体基板１の領域Ａが位置することになるため、製造プロセス的には有利になる。
しかしながら、この配置構造Ｂでは、接地電位が印加される半導体基板１の領域Ａと、高電圧が印加されるＮ-半導体層３ａとが、厚さｔの絶縁膜２を介在させて互いに対向する部分が存在するため、耐圧的（電界的）には一般に厳しくなる。このため、発明者らの評価によれば、半導体基板１の領域ＡとＮ-半導体層３ａとが互いに対向する距離Ｓ３としては、Ｎ型不純物領域１２（図１等参照）、Ｎ型不純物領域３１（図１２等参照）、Ｎ型不純物領域４２（図１７等参照）、Ｎ型不純物領域５２（図２２等参照）またはＮ型不純物領域６１（図２７等参照）の横方向の長さ程度に抑えておく必要があることが判明した。
また、上述した各実施の形態に半導体装置では、Ｎ-半導体層３ａに形成される半導体素子として、ＩＧＢＴ、ＤＭＯＳ、ＰＩＮダイオードを例に挙げて説明した。半導体素子としては、これらの半導体素子の他に、たとえば、ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、拡散抵抗およびキャパシタ等の半導体素子を形成してもよい。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本半導体装置は、ＳＯＩ基板を適用した半導体装置に有効に利用される。
ＳＤ 半導体装置、ＳＵＢ ＳＯＩ基板、Ｃ１Ｖ，Ｃ２Ｖ，Ｃ３Ｖ，Ｃ４Ｖ，Ｃ１Ｈ，Ｃ２Ｈ，Ｃ３Ｈ，Ｃ４Ｈ コンデンサ、１ 半導体基板、２ 絶縁膜、３，３ａ Ｎ-半導体層、４ 空洞領域、１１ Ｐ型不純物領域、１２ Ｎ型不純物領域、１３ Ｎ型不純物領域、１４ Ｐ型不純物領域、１５ ゲート絶縁膜、１６ ゲート電極、１７ 絶縁膜、１８ コレクタ電極、１９ エミッタ電極、２０ 絶縁膜、２１ フローティングシリコン層、２０ａ，２０ｂ，２０ｃ 絶縁膜、２１ａ，２１ｂ フローティングシリコン層、２２ａ，２２ｂ，２２ｃ，２２ｄ ポリシリコン膜、２３ 絶縁膜、２５ 絶縁膜、３１ Ｎ型不純物領域、３２ Ｎ型不純物領域、３３ Ｐ型不純物領域、３４ ゲート絶縁膜、３５ ゲート電極、３７ ドレイン電極、３８ ソース電極、４１ Ｐ型不純物領域、４２ Ｎ型不純物領域、４３ Ｎ型不純物領域、４４ Ｐ型不純物領域、４５ Ｐ-不純物領域、４６ ゲート絶縁膜、４７ ゲート電極、４８ エミッタ電極、４９ コレクタ電極、５１ Ｐ型不純物領域、５２ Ｎ型不純物領域、５３ Ｐ型不純物領域、５４ Ｐ-不純物領域、５５ ゲート絶縁膜、５６ ゲート電極、５７ ソース電極、５８ ドレイン電極、６１ Ｎ型不純物領域、６２ Ｐ型不純物領域、６３ カソード電極、６４ アノード電極、ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４，ＳＥ５，ＳＥ６ 半導体素子。

Claims (12)

  1. 主表面を有し、接地電圧が印加される半導体基板と、
    前記半導体基板の前記主表面を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜を覆うように形成された所定の導電型の半導体層と、
    前記半導体層を覆うように形成された第２絶縁膜と、
    前記第２絶縁膜における所定の領域を覆うように形成され、前記接地電圧よりも高い所定の電圧が印加される第１電極と
    を備え、
    前記第１電極と前記半導体基板とによって挟まれた領域には、
    前記半導体基板と前記第１絶縁膜との間に空洞が形成された領域と、
    前記半導体基板と前記第１絶縁膜との間に空洞が形成されていない領域と
    が位置し、
    前記空洞が形成された領域の直上に位置する前記半導体層の部分には、前記第１電極に電気的に接続されて、所定の半導体素子が形成される素子形成領域が形成され、
    前記空洞が形成されていない領域に位置する前記半導体基板の部分と前記第１電極との間には電界緩和領域が形成され、
    前記電界緩和領域では、前記第１電極に印加される前記所定の電圧と前記半導体基板に印加される前記接地電圧との間に直列に接続される複数のコンデンサが形成された、半導体装置。
  2. 前記電界緩和領域では、前記第１絶縁膜と前記第２絶縁膜との間に、電気的に分離されたフローティング部が形成され、
    前記コンデンサは、
    前記半導体基板と前記フローティング部との間に接続される第１コンデンサと、
    前記第１電極と前記フローティング部との間に接続される第２コンデンサと
    を含む、請求項１記載の半導体装置。
  3. 前記コンデンサは、前記フローティング部と前記素子形成領域との間に直列に接続される第３コンデンサを含む、請求項１または２に記載の半導体装置。
  4. 前記第３コンデンサは、前記フローティング部と前記素子形成領域との間にそれぞれ間隔を隔てて形成された、前記第３コンデンサの誘電体をなす複数の第３絶縁膜を含む、請求項３記載の半導体装置。
  5. 前記第３コンデンサは、複数の前記第３絶縁膜中のそれぞれに形成された、前記第３コンデンサの電極をなす電気的に分離された第１導電体部を含む、請求項４記載の半導体装置。
  6. 前記第２コンデンサは、前記第２絶縁膜中に形成された、前記第２コンデンサの電極をなす電気的に分離された第２導電体部を含む、請求項２〜５のいずれかに記載の半導体装置。
  7. 前記第２コンデンサは、
    前記第２絶縁膜と前記フローティング部との間に形成された、前記第２コンデンサの誘電体をなす第４絶縁膜と、
    前記第４絶縁膜中に形成された、前記第２コンデンサの電極をなす電気的に分離された第３導電体部と
    を含む、請求項６記載の半導体装置。
  8. 前記素子形成領域には、前記半導体素子として、コレクタおよびエミッタを含むｎチャネル型の横型絶縁ゲート型バイポーラトランジスタが形成され、
    前記第１電極は、コレクタ電極として前記コレクタに電気的に接続された、請求項１〜７のいずれかに記載の半導体装置。
  9. 前記素子形成領域には、前記半導体素子として、ドレインおよびソースを含むｎチャネル型の横型のＤＭＯＳトランジスタが形成され、
    前記第１電極は、ドレイン電極として前記ドレインに電気的に接続された、請求項１〜７のいずれかに記載の半導体装置。
  10. 前記素子形成領域には、前記半導体素子として、コレクタおよびエミッタを含むｐチャネル型の横型絶縁ゲート型バイポーラトランジスタが形成され、
    前記第１電極は、エミッタ電極として前記エミッタに電気的に接続された、請求項１〜７のいずれかに記載の半導体装置。
  11. 前記素子形成領域には、前記半導体素子として、ドレインおよびソースを含むｐチャネル型の横型のＤＭＯＳトランジスタが形成され、
    前記第１電極は、ソース電極として前記ソースに電気的に接続された、請求項１〜７のいずれかに記載の半導体装置。
  12. 前記素子形成領域には、前記半導体素子として、カソードおよびアノードを含む横型ダイオードが形成され、
    前記第１電極は、カソード電極として前記カソードに電気的に接続された、請求項１〜７のいずれかに記載の半導体装置。
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