TWI485855B - 半導體裝置 - Google Patents

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Junichi Yamashita
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Mitsubishi Electric Corp
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Description

半導體裝置
本發明係關於半導體裝置，特別關於應用SOI(絕緣層上覆矽)基板的半導體裝置。
用以使感應電動機的負載動作之反相器電路中，開關元件例如應用橫型絕緣閘型雙極電極體(LIGBT：Lateral Insulated Gate Bipolar Transistor)。這種半導體裝置中，形成n通道型的LIGBT的基板，係應用SOI(絕緣層上覆矽)基板。SOI基板中，半導體基板的主表面上以絕緣膜介於其間形成N- 半導體層。
N- 半導體層中，從表面通過既定深度形成第1P型不純物區域。形成第1N型不純物區域，從側方和下方包圍其第1P型不純物區域。形成集極電極，接觸第1P型不純物區域的表面。位於集極電極的正下方，在N- 半導體層與半導體基板之間的部分，形成空乏區域。
與第1N型不純物區域隔開距離的N- 半導體層的既定區域中，從其表面通過既定的深度形成第2N型不純物區域。形成第2P型不純物區域，從側方和下方包圍其第2N型不純物區域。第2N型不純物區域與N- 半導體層所夾的第2P型不純物區域的部分的表面上，以閘極絕緣膜介於其間，形成閘 極電極。又，形成射極電極，接觸第2P型不純物區域的表面與第2N型不純物區域的表面。以射極電極、集極及閘極電極，構成LIGBT的各電極。
半導體裝置切斷的狀態中，空乏層主要從第2P型不純物區域與N- 半導體層之間的界面往N- 半導體層擴大。此時，藉由調整N- 半導體層的不純物濃度及厚度，可以使N- 半導體層的全體空乏化，N- 半導體層表面的電場成為大致相等的狀態下，得到最大耐壓。
在此狀態下，射極(電極)與集極(電極)之間的距離(間隔)擴大下去時，最後集極(電極)正下方的N- 半導體層的部分中，由於電場集中，將會限制全體的耐壓。又，使第1N型不純物區域與集極電極往射極電極所在位置側延伸，在IGBT的基本動作中不需要，但在切斷狀態中N- 半導體層的表面附近有抑制空乏層延伸的效果。
N- 半導體層與半導體基板之間的部分形成空乏區域的構造，係用以提高耐壓的構造，例如，在專利文件1(專利第2739018號公報)、專利文件2(專利公開第2006-148017號公報)以及專利文件3(專利公開第2006-173204號公報)中提出。半導體基板(矽)、絕緣膜(氧化矽膜)及空乏區域的堆疊構造中，電場強度比相當於介電率比的倒數。在此，由於N- 半導體層(矽)、絕緣膜(氧化矽膜)及空乏區域的介電率比大約12：4：1，可以設定增大空乏區域的電壓下降，因此N- 半導體層部分可以減少電壓下降。因此，使N- 半導體層部分的電場緩和，抑制空乏層的延伸，結果，可以提高半導體裝置的耐壓。
不過，習知的半導體裝置中有以下的問題點。如上述，空乏區域，不影響LIGBT等的半導體元件的電氣特性，可以貢獻半導體裝置的高耐壓化，而另一方面使半導體裝置的機械強度降低。因此，例如對半導體裝置的封裝電極進行連線焊接，以樹脂封住進行封裝之際的應力等，有破壞半導體裝置之虞。
本發明係在如此開發的一環中形成，其目的係保持高耐壓的同時，提供抑制機械的強度下降的半導體裝置。
根據本發明的半導體裝置，包括半導體基板、第1絕緣膜、既定的導電型半導體層、第2絕緣膜與第1電極。半導體基板具有主表面，施加以接地電壓。第1絕緣膜，覆蓋半導體基板的主表面而形成。半導體層，覆蓋第1絕緣膜而形成。第2絕緣膜，覆蓋半導體層而形成。第1電極，覆蓋第2絕緣膜中的既定區域而形成，施加以高於接地電壓的既定電壓。第1電極與半導體基板所夾的區域，係半導體基板與第1絕緣膜之間形成空乏的區域、與半導體基板與第1絕緣膜之間未形成空乏的區域所在位置。位於形成空乏的區域的正上方之半導體層的部分中，電性連接至第1電極，形成既定的半導體元件形成的元件形成區域。位於未形成空乏區域的半導體基板的部分與第1電極之間形成電場緩和區域。電場緩和區域中，施加於第1電極的既定電壓與施加於半導體基板的接地電壓之間形成串聯連接的複數的電容器。
根據本發明的半導體裝置，保持高耐壓的同時， 可以抑制機械強度的下降。
此發明的上述及其他目的、特徵、形態及優點，根據關聯附加的圖面而理解之本發明相關的其次的詳細說明，應變得清楚。
1‧‧‧半導體基板
2‧‧‧絕緣膜
3‧‧‧N- 半導體層
3a‧‧‧N- 半導體層
4‧‧‧空乏區域
11‧‧‧P型不純物區域
12‧‧‧N型不純物區域
13‧‧‧N型不純物區域
14‧‧‧P型不純物區域
15‧‧‧閘極絕緣膜
16‧‧‧閘極電極
17‧‧‧絕緣膜
18‧‧‧集極電極
19‧‧‧射極電極
20‧‧‧絕緣膜
20a、20b、20c‧‧‧絕緣膜
21‧‧‧浮動矽層
21a、21b‧‧‧浮動矽層
22a、22b、22c‧‧‧多晶矽膜
22d‧‧‧多晶矽膜
23‧‧‧絕緣膜
25‧‧‧絕緣膜
31‧‧‧N型不純物區域
33‧‧‧P型不純物區域
34‧‧‧閘極絕緣膜
35‧‧‧閘極電極
37‧‧‧汲極電極
38‧‧‧源極電極
41‧‧‧P型不純物區域
42‧‧‧N型不純物區域
43‧‧‧N型不純物區域
44‧‧‧P型不純物區域
45‧‧‧P- 不純物區域
46‧‧‧閘極絕緣膜
47‧‧‧閘極電極
48‧‧‧射極電極
49‧‧‧集極電極
51‧‧‧P型不純物區域
52‧‧‧N型不純物區域
53‧‧‧P型不純物區域
54‧‧‧P- 型不純物區域
55‧‧‧閘極絕緣膜
56‧‧‧閘極電極
57‧‧‧源極電極
58‧‧‧汲極電極
61‧‧‧N型不純物區域
62‧‧‧P型不純物區域
63‧‧‧陰極電極
64‧‧‧陽極電極
101‧‧‧半導體基板
102‧‧‧絕緣膜
103‧‧‧N- 半導體層
103a‧‧‧N- 半導體層
104‧‧‧電洞區域
111‧‧‧P型不純物區域
112‧‧‧N型不純物區域
113‧‧‧N型不純物區域
114‧‧‧P型不純物區域
115‧‧‧閘極絕緣膜
116‧‧‧閘極電極
117‧‧‧絕緣膜
118‧‧‧集極電極
119‧‧‧射極電極
125‧‧‧絕緣膜
C1H‧‧‧電容器
C2H‧‧‧電容器
C3H‧‧‧電容器
C1V‧‧‧電容器
C2V‧‧‧電容器
C3V‧‧‧電容器
C4V‧‧‧電容器
ER‧‧‧電場緩和區域
S1‧‧‧線段
SD‧‧‧半導體裝置
SE1‧‧‧半導體元件
SE2‧‧‧半導體元件
SE3‧‧‧半導體元件
SE4‧‧‧半導體元件
SE5‧‧‧半導體元件
SUB‧‧‧SOI(絕緣層上覆矽)基板
[第1圖]係根據本發明第一實施例的半導體裝置之剖面圖；[第2圖]係根據比較例的半導體裝置之剖面圖；[第3圖]係同實施例中，用以說明半導體裝置中電場緩和效果之部分剖面圖；[第4圖]係根據本發明第二實施例的半導體裝置之部分剖面圖；[第5圖]係同實施例中，用以說明半導體裝置中電場緩和效果之部分剖面圖；[第6圖]係根據本發明第三實施例的半導體裝置之部分剖面圖；[第7圖]係同實施例中，用以說明半導體裝置中電場緩和效果之部分剖面圖；[第8圖]係根據本發明第四實施例的半導體裝置之部分剖面圖；[第9圖]係同實施例中，用以說明半導體裝置中電場緩和效果之部分剖面圖；[第10圖]係根據本發明第五實施例的半導體裝置之部分 剖面圖；[第11圖]係同實施例中，用以說明半導體裝置中電場緩和效果之部分剖面圖；[第12圖]係顯示根據本發明第六實施例的半導體裝置中，關於第1例的半導體裝置的部分剖面圖；[第13圖]係顯示同實施例中，關於第2例的半導體裝置的部分剖面圖；[第14圖]係顯示同實施例中，關於第3例的半導體裝置的部分剖面圖；[第15圖]係顯示同實施例中，關於第4例的半導體裝置的部分剖面圖；[第16圖]係顯示同實施例中，關於第5例的半導體裝置的部分剖面圖；[第17圖]係顯示根據本發明第七實施例的半導體裝置中，關於第1例的半導體裝置的部分剖面圖；[第18圖]係顯示同實施例中，關於第2例的半導體裝置的部分剖面圖；[第19圖]係顯示同實施例中，關於第3例的半導體裝置的部分剖面圖；[第20圖]係顯示同實施例中，關於第4例的半導體裝置的部分剖面圖；[第21圖]係顯示同實施例中，關於第5例的半導體裝置的部分剖面圖；[第22圖]係顯示根據本發明第8實施例的半導體裝置 中，關於第1例的半導體裝置的部分剖面圖；[第23圖]係顯示同實施例中，關於第2例的半導體裝置的部分剖面圖；[第24圖]係顯示同實施例中，關於第3例的半導體裝置的部分剖面圖；[第25圖]係顯示同實施例中，關於第4例的半導體裝置的部分剖面圖；[第26圖]係顯示同實施例中，關於第5例的半導體裝置的部分剖面圖；[第27圖]係顯示根據本發明第九實施例的半導體裝置中，關於第1例的半導體裝置的部分剖面圖；[第28圖]係顯示同實施例中，關於第2例的半導體裝置的部分剖面圖；[第29圖]係顯示同實施例中，關於第3例的半導體裝置的部分剖面圖；[第30圖]係顯示同實施例中，關於第4例的半導體裝置的部分剖面圖；[第31圖]係顯示同實施例中，關於第5例的半導體裝置的部分剖面圖；[第32圖]係顯示本發明的各實施例中，空乏區域的配置構造之第1部分剖面圖；[第33圖]係顯示本發明的各實施例中，空乏區域的配置構造之第2部分剖面圖；以及[第34圖]係顯示本發明的各實施例中，空乏區域的配置 構造之第3部分剖面圖。
 [第一實施例]
在此，SOI基板上形成的半導體元件SE1(參照第1圖)，舉n通道型的橫型IGBT(LIGBT)為例，說明關於其第1例。
如第1圖所示，半導體裝置SD中，半導體元件SE1對線段S1係對稱的剖面構造。首先，SOI基板，使用在半導體基板1的主表面上，稱作BOX(埋入氧化物)層的絕緣膜2介於其間，形成既定厚度的N- 半導體層3的SOI基板SUB。在此，以絕緣膜25包圍，與其他分離的區域，稱作N- 半導體層3a。又，半導體基板指矽基板，絕緣膜只要沒有特別說明，就是指氧化矽膜。
如後述，半導體基板1與N- 半導體層3a之間，在既定位置形成空乏區域4。N- 半導體層3a中的既定區域中，從N- 半導體層3a的表面通過既定深度，形成作為集極的P型不純物區域11。從側方及下方包圍其P型不純物區域11，從N- 半導體層3a的表面通過比P型不純物區域11深的區域，形成作為緩衝區域的N型不純物區域12。
與N型不純物區域12隔開距離的N- 半導體層3a的部分，從N- 半導體層3a的表面通過既定深度，形成作為射極的N型不純物區域13。從側方及下方包圍其N型不純物區域13，從N- 半導體層3a的表面通過比N型不純物區域13深的區域，形成作為本體(基底)的P型不純物區域14。至少N型 不純物區域13和N- 半導體層3a所夾，接觸集極側的P型不純物區域14的部分的表面上，以閘極絕緣膜15介於其間，形成例如多晶矽構成的閘極電極16。
形成作為層間絕緣膜的絕緣膜17，覆蓋包含其閘極電極16的N- 半導體層3a的表面。絕緣膜17表面上的既定區域，通過絕緣膜17中形成的開口，形成接觸P型不純物區域11並以金屬膜構成的集極電極18。又，絕緣膜17的表面上，通過絕緣膜中形成的其他開口部，接觸N型不純物區域13和P型不純物區域14，形成金屬膜構成的射極電極19。
半導體裝置SD中，集極電極18與半導體基板1所夾的區域中，存在空乏區域4所在位置的部分及不置放空乏區域的部分。因此，空乏區域4，非對向集極電極18的全體而是對向部分的集極電極18而形成。具體而言，集極電極18的中央部正下方，未形成空乏區域。又，空乏區域4內，填充大氣或是真空。
未形成空乏區域4的半導體基板1的部分與集極電極18之間，形成以絕緣膜2、絕緣膜20及絕緣膜17電性分離的浮動矽層21(N- 半導體層3)。由於絕緣膜2、20、17及浮動矽層21，未形成空乏區域的半導體基板1的部分與集極電極18之間的電場緩和，絕緣膜2、20、17及浮動矽層21作用為電場緩和區域。於是，本半導體裝置SD，係在集極電極18與半導體基板1所夾的區域的一部分不配置空乏區域的構造。
其次，說明關於上述半導體裝置SD中半導體元件SE1(n通道型的LIGBT)的動作。首先，由於對閘極電極16施 加比既定臨界電壓高的電壓，位於閘極電極16的正下方的P型不純物區域14的表面部分形成n型通道。通道形成時，從射極電極19經由N型不純物區域13及通道注入電子至N- 半導體層3a。另一方面，從集極電極18經由P型不純物區域11注入電洞(hole)至N- 半導體層3a。因此，N- 半導體層3a的電阻值因傳導率調變而下降，成為電流從集極側流向射極側的狀態(導通狀態)。
另一方面，對閘極電極16施加比既定臨界電壓低的電壓時，P型不純物區域14中形成的通道消滅。通道消滅時，停止對N- 半導體層3a注入電子，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極19或集極電極18排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD，採用在集極電極18與半導體基板1所夾的區域的一部分不配置空乏區域的構造。因此，確保半導體裝置SD的耐壓的同時，可以抑制機械強度的下降，關於此，加入比較例來說明。
根據比較例的半導體裝置，在集極電極與半導體基板所夾區域中，與集極電極的全體對向，形成空乏區域，不形成電場緩和區域，除了這點之外，與第1圖所示的半導體裝置的構造實質上相同。如第2圖所示，使用半導體基板101與N- 半導體層103間以絕緣膜102介於其間的SOI基板SUB。N- 半導體層103，以絕緣膜125包圍，形成與其他分離的N- 半導體層103a。N- 半導體層103a中的既定區域中，N- 半導體層103a從表面通過既定深度，形成P型不純物區域111。從側方 及下方包圍此P型不純物區域111，從N- 半導體層103a的表面通過比P型不純物區域111深的區域，形成N型不純物區域112。
與N型不純物區域112隔開距離的N- 半導體層103a的部分，從N- 半導體層103a的表面通過既定深度，形成N型不純物區域113。從側方及下方包圍其N型不純物區域113，從N- 半導體層103a的表面通過比N型不純物區域113深的區域，形成P型不純物區域114。N型不純物區域113和N- 半導體層103a所夾，在P型不純物區域114的部分的表面上，以閘極絕緣膜115介於其間，形成閘極電極116。
形成絕緣膜117，覆蓋其閘極電極116。絕緣膜17表面上的既定區域，通過絕緣膜117中形成的開口，形成接觸P型不純物區域111的集極電極118。又，絕緣膜117的表面上，通過絕緣膜中形成的其他開口部，形成接觸N型不純物區域113和P型不純物區域114的射極電極119。
根據比較例的半導體裝置，由於對閘極電極116施加比既定臨界電壓高的電壓，注入電子與電洞至N- 半導體層103a，N- 半導體層103a的電阻值因傳導率調變而下降，成為電流從集極側流向射極側的狀態(導通狀態)。
另一方面，由於對閘極電極116施加比既定臨界電壓低的電壓，停止對N- 半導體層103a注入電子，N- 半導體層103a內累積的電子與電洞或因再結合而消滅，或由於往射極電極119或集極電極118排出而消滅，最後成為電流切斷狀態(off狀態)。
半導體裝置(LIGBT)在切斷狀態下，成為對射極電極119施加接地電位(0V)，對集極電極118，例如施加約1000V左右的電壓的狀態，N- 半導體層103a大致全區空乏化。由於N- 半導體層103a大致空乏化，特別是位於集極電極118正下方的N- 半導體層103a的部分與絕緣膜102之間的界面中的電場變強。於是，為了提高耐壓，根據以下的理由，如同比較例，採用集極電極118的正下方設置空乏區域104的構造。
根據比較例的半導體裝置中，在集極電極118與半導體基板101所夾區域中，與集極電極118的全體對向，形成空乏區域104。N- 半導體層103a(矽)、絕緣膜102(氧化矽膜)及空乏區域104的堆疊構造中，電場強度比相當於介電率比的倒數。在此，由於N- 半導體層103a(矽)、絕緣膜(氧化矽膜)及空乏區域的介電率比大約12：4：1。據此，電場強度比為1：3：12，可以增加空乏區域104的電壓下降，因此N- 半導體層103a部分可以減少電壓下降。因此，可以使N- 半導體層103a部分的電場緩和。
不過，根據比較例的半導體裝置中，由於形成空乏區域104與集極電極118全體對向，有機械強度下降之虞。因此，連線焊接、樹脂封住之際，由於施加的力，有破壞半導體裝置之虞。
相對於比較例，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，形成空乏區域4，與集極電極18部分對向。集極電極18的正下方，未形成空乏區域的半導體基板1的部分與集極電極18之間，形成電場緩和區域ER。
如第3圖所示，切斷狀態中，施加例如1000V左右的高電壓之集極電極18(或是P型不純物區域11)與固定在接地電位的半導體基板1之間的電場，由於空乏區域4電壓下降(相當於面積DP1)可以充分增加，因此可以減少N- 半導體層3a中的電壓下降(相當於面積DP2)。因此，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面產生的電場可以緩和。又，第3圖所示的電場剖面沿著通過空乏區域4的大致中央附近的縱方向線段(未圖示)是理想的。
另一方面，不置放空乏區域4並且在半導體基板1與集極電極18之間的區域，由絕緣膜2、20、17及浮動矽層21形成電場緩和區域ER。絕緣膜2與絕緣膜17之間，由於電性分離的浮動矽層21介於其間，電場緩和區域中，成為由半導體基板(電極)1、絕緣膜(介電質)2及浮動矽層(電極)21產生的電容器C1V、以及由浮動矽層(電極)21、絕緣膜(介電質)17及集極電極(電極)18產生的電容器C2V串聯連接之構造。
因此，施加1000V左右高電壓的集極電極18與固定於接地電位半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降與電容器C2V產生的電壓下降，會緩和縱方向的電場。
在此，對集極電極18施加1000V左右高電壓時，藉由調整絕緣膜17及絕緣膜2的電容(介電率、膜厚)，浮動矽層21的電壓，例如假設為500V。於是，通常，應用熱氧化膜的絕緣膜2，膜厚約1.5微米(μm)左右的話，可以確保500V的耐壓。又，應用CVD(化學氣相沉積)氯化膜的絕緣膜17，膜厚 約5微米(μm)左右的話，可以確保500V的耐壓。而且，可以不增加生產成本形成。因此，緩和未形成空乏區域的半導體基板1的部分與集極電極18之間的電場，確保耐壓。
於是，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，一方面形成空乏區域4，與集極電極18部分對向，另一方面由於伴隨電場緩和區域ER而設置不形成空乏區域的區域，相較於對向集極電極全體形成空乏區域的半導體裝置(比較例)，確保耐壓的同時，可以抑制半導體裝置SD的機械強度下降。特別是，如對集極電極18直接焊接接線時，可以防止半導體裝置SD的受損。
[第二實施例]
在此，SOI基板上形成的半導體元件SE1(參照第4圖)，舉n通道型的橫型IGB(LIGBT)為例，說明關於其第2例。又，以下的各實施例中，為了簡化圖面，半導體裝置的構造，根據半導體元件的對稱性，顯示線段S1(參照第1圖的框A)的右半區域。
前述的半導體裝置(參照第1圖)中，半導體元件(n通道型的LIGBT)SE1在切斷狀態下，N- 半導體層3a中絕緣膜20側的部分成為空乏化。因此，N- 半導體層3a與浮動矽層21之間的電場，可以說比集極電極18與半導體基板1之間的電場弱。不過，雖說電場弱，與絕緣N- 半導體層3a及浮動矽層21絕緣的絕緣膜20的膜厚變薄時，必須確保N- 半導體層3a與浮動矽層21之間的耐壓。第2例係其範例之一。
如第4圖所示，半導體裝置SD的電場緩和區域 ER中，N- 半導體層3，從N- 半導體層3的表面到絕緣膜2，絕緣膜20a、20b、20c互相隔開間隔形成。絕緣膜20a與絕緣膜20b之間，係N- 半導體層3的部分構成之電性分離的浮動矽層21a所在之處。又，絕緣膜20b與絕緣膜20c之間，係由N- 半導體層3的部分構成，電性分離的浮動矽層21b所在之處。
又，關於除此以外的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
上述半導體裝置SD中的半導體元件SE1(n通道型LIGBT)，藉由對閘極電極16施加比既定的臨界電壓高的電壓，注入電子與電洞至N- 半導體層3a，N- 半導體層3a的電阻值因傳導率調變而下降，成為電流從集極側流向射極側的狀態(導通狀態)。
另一方面，藉由對閘極電極16施加比臨界電壓低的電壓，停止對N- 半導體層3a注入電子，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極19或集極電極18排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE1(n通道型LIGBT)在切斷狀態下，成為對射極電極19施加接地電位，對集極電極18施加例如約1000V左右的電壓的狀態，N- 半導體層3a大致全區空乏化。此時，如已經說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與集極電極18之間的區域，以絕緣膜20a、20b、20c及浮動 矽層21a、21b，加入絕緣膜2、17及浮動矽層21，形成電場緩和區域ER。
因此，如第5圖所示，電場緩和區域ER中，加入電容器C1V與電容器C2V串聯連接的構造，形成由N- 半導體層(電極)3a、絕緣膜(介電質)20a及浮動矽層(電極)21a產生的電容器C1H、以及由浮動矽層(電極)21a、絕緣膜(介電質)20a及浮動矽層(電極)21b產生的電容器C2H、以及浮動矽層(電極)21b、絕緣膜(介電質)20c及浮動矽層(電極)21產生的電容器C3H串聯連接的構造。
因此，施加例如約1000V左右的高電壓之集極電極18(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降與電容器C3H產生的電壓下降，將會緩和橫方向的電場。
在此，對集極電極18施加1000V左右的高電壓時，藉由調整絕緣膜17及絕緣膜2的電容(介電率、膜厚)，浮動矽層21的電壓，例如假設為500V。如前述，應用CVD氧化膜的絕緣膜，其膜厚約5微米的話，可以確保500V的耐壓。
於是，電容器C1H、電容器C2H與電容器C3H串聯連接的構造中，藉由絕緣膜20a、20b、20c分別的厚度為約5微米的3分之1的膜厚(約1.7微米)，可以確保500V的耐壓。因此，確保相同耐壓的情況下，可以力求削減生產成本。即，N- 半導體層3a中，相當於膜厚的寬度約1.7μm的開口部以間隔隔開形成3個再填充絕緣膜，相較於形成寬度約5μm的開口部再填充絕緣膜的情況，應堆疊的絕緣膜以薄的膜厚就可以解 決。
又，分別形成相同膜厚的絕緣膜的情況下，形成3層的絕緣膜20a、20b、20c，相較於形成1層的絕緣膜之情況，耐壓提高。又，縱方向的電場，如已說明的，會因串聯連接的電容器C1V與電容器C2V緩和。
於是，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，一方面形成空乏區域4，與集極電極18部分對向，另一方面由於設置不形成空乏區域的區域，相較於對向集極電極全體形成空乏區域的半導體裝置(比較例)，確保縱方向與橫方向耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第三實施例]
在此，SOI基板上形成的半導體元件SE1(參照第6圖)，舉n通道型的橫型IGBT(LIGBT)為例，說明關於其第3例。第3例，與上述相同，係用以確保N- 半導體層3a與浮動矽層21之間耐壓的另一範例。
本半導體裝置的電場緩和區域ER中，利用用以電性分離LIGBT等的半導體元件與其他半導體元件之溝渠分離構造。如第6圖所示，形成絕緣膜20a、20b，覆蓋從N- 半導體層3的表面到達絕緣膜2的溝渠側壁，又，形成分別電性分離的多晶矽膜22a、22b，填充其溝渠。
又，溝渠與溝渠之間，係以N- 半導體層3的部分構成之電性分離的浮動矽層21a所在位置。又，除此以外的構成，因為與第1圖所示的半導體裝置SD相同，相同構件附以 相同符號，不重複其說明。
上述半導體裝置SD中的半導體元件SE1(n通道型的LIGBT)，藉由對閘極電極16施加比既定臨界電壓高的電壓，對N- 半導體層3a注入電子與電洞，N- 半導體層3a的電阻值由於傳導率調變下降，成為電流從集極流往射極側的狀態(導通狀態)。
另一方面，藉由對閘極電極16施加比臨界電壓低的電壓，停止對N- 半導體層3a注入電子，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極19或集極電極18排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE1(n通道型LIGBT)在切斷狀態下，成為對射極電極19施加接地電位，對集極電極18施加例如約1000V左右的電壓的狀態，N- 半導體層3a大致全區空乏化。此時，如已經說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與集極電極18之間的區域，以填充溝渠的絕緣膜20a(20b)以及多晶矽膜22a(22b)，加入絕緣膜2、17及浮動矽層21，形成電場緩和區域ER。
因此，如第7圖所示，電場緩和區域ER中，加入電容器C1V與電容器C2V串聯連接的構造，形成由N- 半導體層(電極)3a、絕緣膜(介電質)20a及多晶矽膜(電極)22a產生的電容器C1H、由多晶矽膜(電極)22a、絕緣膜(介電質)20a及浮 動矽層(電極)21a產生的電容器C2H、由浮動矽層(電極)21a、絕緣膜(介電質)20b及多晶矽膜(電極)22b產生的電容器C3H、以及由多晶矽膜(電極)22b、絕緣膜(介電質)20b及浮動矽層(電極)21產生的電容器C4H串聯連接的構造。
因此，施加1000V左右的高電壓的集極電極18(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降、電容器C3H產生的電壓下降、與電容器C4H產生的電壓下降。結果，半導體裝置SD中，將會特別緩和橫方向的電場。而且，藉由形成用以電性分離的溝渠分離構造之際同時形成半導體元件，可以不增加步驟數而形成電場緩和區域ER。
於是，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，一方面形成空乏區域4，與集極電極18部分對向，另一方面由於設置不形成空乏區域的區域，相較於對向集極電極全體形成空乏區域的半導體裝置(比較例)，確保縱方向與橫方向耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第四實施例]
在此，SOI基板上形成的半導體元件SE1(參照第8圖)，舉n通道型的橫型IGBT(LIGBT)為例，說明關於其第4例。
如第8圖所示，本半導體裝置SD，在絕緣膜17中，形成電性分離的多晶矽膜22c。又，關於除此以外的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一 符號，不重複其說明。
上述半導體裝置SD中的半導體元件SE1(n通道型的LIGBT)，藉由對閘極電極16施加比既定臨界電壓高的電壓，對N- 半導體層3a注入電子與電洞，N- 半導體層3a的電阻值由於傳導率調變下降，成為電流從集極流往射極側的狀態(導通狀態)。
另一方面，藉由對閘極電極16施加比臨界電壓低的電壓，停止對N- 半導體層3a注入電子，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極19或集極電極18排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE1(n通道型LIGBT)在切斷狀態下，成為對射極電極19施加接地電位，對集極電極18施加例如約1000V左右的電壓的狀態，N- 半導體層3a大致全區空乏化。此時，如已經說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與集極電極18之間的區域，以絕緣膜17中形成的多晶矽膜22c，加入絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。
因此，如第9圖所示，電場緩和區域ER中，加入電容器C1V，形成由浮動矽層(電極)21、絕緣膜(介電質)17及多晶矽膜(電極)22c產生的電容器C2V、以及由多晶矽膜(電極)22c、絕緣膜(介電質)17及集極電極(電極)18產生的電容器 C3V串聯連接的構造。
因此，施加1000V左右的高電壓的集極電極18與未形成空乏區域半導體基板1的部分之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、與電容器C3V產生的電壓下降。結果，半導體裝置SD中，將會特別緩和縱方向的電場。而且，藉由形成LIGBT的閘極電極16之際同時形成多晶矽膜22c，可以不增加步驟數而形成電場緩和區域ER。
於是，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，一方面形成空乏區域4，與集極電極18部分對向，另一方面由於設置不形成空乏區域的區域，相較於對向集極電極全體形成空乏區域的半導體裝置(比較例)，特別確保縱方向耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第五實施例]
在此，SOI基板上形成的半導體元件SE1(參照第10圖)，舉n通道型的橫型IGBT(LIGBT)為例，說明關於其第5例。
如第10圖所示，本半導體裝置SD，在絕緣膜17中，形成電性分離的多晶矽膜22c。又，絕緣膜17與浮動矽層21之間形成絕緣膜23，其絕緣膜23中，形成電性分離的多晶矽膜22d。又，關於除此以外的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
上述半導體裝置SD中的半導體元件SE1(n通道型 的LIGBT)，藉由對閘極電極16施加比既定臨界電壓高的電壓，對N- 半導體層3a注入電子與電洞，N- 半導體層3a的電阻值由於傳導率調變下降，成為電流從集極流往射極側的狀態(導通狀態)。
另一方面，藉由對閘極電極16施加比臨界電壓低的電壓，停止對N- 半導體層3a注入電子，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極19或集極電極18排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE1(n通道型LIGBT)在切斷狀態下，成為對射極電極19施加接地電位，對集極電極18施加例如約1000V左右的電壓的狀態，N- 半導體層3a大致全區空乏化。此時，如已經說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與集極電極18之間的區域，以絕緣膜17中形成的多晶矽膜22c、絕緣膜23及其絕緣膜23中形成的多晶矽膜22d，加入絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。
因此，如第11圖所示，電場緩和區域ER中，加入電容器C1V，形成由浮動矽層(電極)21、絕緣膜(介電質)23及多晶矽膜(電極)22d產生的電容器C2V、以及由多晶矽膜(電極)22d、絕緣膜(介電質)23、17及多晶矽膜(電極)22c產生的電容器C3V、以及由多晶矽膜22c、絕緣膜(介電質)17及集極電極(電極)18產生的電容器C4V串聯連接的構造。
因此，施加1000V左右的高電壓的集極電極18與未形成空乏區域半導體基板1的部分之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、電容器C3V產生的電壓下降、與電容器C4V產生的電壓下降。結果，半導體裝置SD中，將會特別緩和縱方向的電場。
於是，上述半導體裝置SD，在集極電極18與半導體基板1所夾區域中，一方面形成空乏區域4，與集極電極18部分對向，另一方面由於設置不形成空乏區域的區域，相較於對向集極電極全體形成空乏區域的半導體裝置(比較例)，特別確保縱方向耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第六實施例]
在此，SOI基板上形成的半導體元件SE2(參照第12~16圖)，舉n通道型的橫型DMOS(LDMOS：橫向擴散金屬氧化物半導體)為例說明。
(第1例)
如第12圖所示，位於N- 半導體層3的既定區域的部分(N- 半導體層3a)中，從N- 半導體層3a的表面通過既定深度，形成作為汲極的N型不純物區域31。與N型不純物區域31隔開距離的N- 半導體層3a的部分中，從N- 半導體層3a表面通過既定的深度形成作為源極的N型不純物區域32。
從側方與下方包圍其N型不純物區域32，從N- 半導體層3a通過比N型不純物區域32深的區域，形成作為本體(基底)的P型不純物區域33。N型不純物區域32與N- 半導 體層3a所夾的P型不純物區域33的部分表面上，閘極絕緣膜34介於其間，形成閘極電極35。
形成絕緣膜17，覆蓋其閘極電極35。絕緣膜17的表面上的既定區域中，通過絕緣膜17中形成的開口部，形成接觸N型不純物區域31的汲極電極37。又，絕緣膜17的表面上，通過絕緣膜中形成的其他開口部，形成接觸N型不純物區域32及P型不純物區域33的源極電極38。
又，關於除此以外的空乏區域4及電場緩和區域ER等的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
其次，說明關於上述半導體裝置SD的半導體元件SE2(n通道型LDMOS)的動作。首先，藉由對閘極電極35施加比既定臨界電壓高的電壓，位於閘極電極35的正下方的P型不純物區域33的部分形成n型通道。形成通道時，電子從源極電極38經過N型不純物區域32及通道流往N- 半導體層3a。因此，成為電流從汲極側流往源極側的狀態(導通狀態)。
另一方面，對閘極電極35施加比臨界電壓低的電壓時，P型不純物區域33中形成的通道消滅。通道消滅時，電子停止流往N- 半導體層3a，成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE2(n通道型LDMOS)在切斷狀態下，成為對源極電極38施加接地電位，對汲極電極37施加例如約1000V左右的電壓的狀態，N- 半導體層3a大致全區空乏化。此時，如已經於第一實施例中說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的 電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與汲極電極37之間的區域，以絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。因此，與第3圖中的說明相同，施加1000V左右的高電壓的汲極電極37、與固定至接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降與電容器C2V產生的電壓下降，將會緩和縱方向的電場。
(第2例)
半導體裝置SD中，電場緩和區域，可以應用如第13圖所示，形成從N- 半導體層3的表面到達絕緣膜2互相以間隔隔開的絕緣膜20a、20b、20c，應用與第4圖所示的電場緩和區域ER相同的電場緩和區域ER也可以。
此時，與關於第5圖的說明相同，施加1000V左右的高電壓的汲極電極37(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降與電容器C3H產生的電壓下降，將會緩和橫方向的電場。
(第3例)
半導體裝置SD中，電場緩和區域，可以應用如第14圖所示，從N- 半導體層3的表面到達絕緣膜2，形成絕緣膜20a、20b覆蓋溝渠的側壁，又，形成分別電性分離的多晶矽膜22a、22b，填充其溝渠，與第6圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第7圖的說明相同，施加1000V左 右的高電壓的汲極電極37(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降、電容器C3H產生的電壓下降與電容器C4H產生的電壓下降。結果，半導體裝置SD中，將會特別緩和橫方向的電場。而且，藉由形成用以電性分離的溝渠分離構造之際同時形成半導體元件，可以不增加步驟數而形成電場緩和區域ER。
(第4例)
半導體裝置SD中，電場緩和區域，可以應用如第15圖所示，絕緣膜17中形成電性分離的多晶矽膜22c，與第8圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第9圖的說明相同，施加1000V左右的高電壓的汲極電極37(N- 半導體層3a)與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降與電容器C3V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。而且，藉由形成LDMOS的閘極電極35之際同時形成多晶矽膜22c，可以不增加步驟數而形成電場緩和區域ER。
(第5例)
半導體裝置SD中，電場緩和區域，可以應用如第16圖所示，加入絕緣膜17中形成多晶矽膜22c，絕緣膜17和浮動矽層21之間形成絕緣膜23，其絕緣膜23中形成電性分離的多晶矽膜22d，與第10圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第11圖的說明相同，施加1000V左右的高電壓的汲極電極37(N- 半導體層3a)與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、電容器C3V產生的電壓下降與電容器C4V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。
於是，本半導體裝置(第1例~第5例)中，汲極電極37與半導體基板1所夾的區域中，一方面形成空乏區域4，與汲極電極37部分對向，另一方面藉由設置不形成空乏區域的區域，相較於與汲極電極全體對向形成空乏區域的半導體裝置，確保縱方向及橫方向的耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第七實施例]
在此，SOI基板上形成的半導體元件SE3(參照第17~21圖)，舉p通道型的LIGBT為例說明。
(第1例)
如第17圖所示，位於N- 半導體層3的既定區域的部分(N- 半導體層3a)中，從N- 半導體層3a的表面通過既定深度，形成作為射極的P型不純物區域41。從側方及下方包圍其P型不純物區域41，從N- 半導體層3a的表面通過比P型不純物區域41深的區域，形成作為本體(基底)的N型不純物區域42。
與N型不純物區域42隔開距離的N- 半導體層3a的部分，從N- 半導體層3a的表面通過既定深度，形成作為集 極的N型不純物區域43。從側方及下方包圍其N型不純物區域43，從N- 半導體層3a的表面通過比N型不純物區域43深的區域，形成作為漂移區域的P型不純物區域44。N型不純物區域42和P型不純物區域44所夾的N- 半導體層3a部分，從N- 半導體層3a的表面通過既定深度，形成作為漂移區域的P- 不純物區域45。
P型不純物區域41與P- 不純物區域45所夾的N型不純物區域42的部分表面上，閘極絕緣膜46介於其間，形成閘極電極47。形成絕緣膜17，覆蓋其閘極電極47。絕緣膜17的表面上，通過絕緣膜中形成的開口部，形成接觸P型不純物區域41及N型不純物區域42的射極電極48。又，絕緣膜17的表面上的既定區域中，通過絕緣膜17中形成的其他開口部，形成接觸N型不純物區域43的集極電極49。
又，關於除此以外的空乏區域4及電場緩和區域ER等的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
其次，說明關於上述半導體裝置SD中的半導體元件SE3(p通道型LIGBT)的動作。首先，藉由對閘極電極47施加比既定臨界電壓(<0V)低的電壓，在位於閘極電極47的正下方的N型不純物區域42的部分形成p型通道。形成通道時，電洞(hole)從射極電極48經過P型不純物區域41、通道及P- 不純物區域45流往N- 半導體層3a。另一方面，電子從集極電極49經由N型不純物區域43注入N- 半導體層3a。因此，N- 半導體層3a的電阻值因傳導率調變而下降，成為電流從射極 側流向集極側的狀態(導通狀態)。
另一方面，對閘極電極47施加比臨界電壓高的電壓時，N型不純物區域42中形成的通道消滅。通道消滅時，停止對N- 半導體層3a注入電洞，N- 半導體層3a內累積的電子與電洞或因再結合而消滅，或由於往射極電極48或集極電極49排出而消滅，最後成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE3(p通道型LIGBT)在切斷狀態下，成為對於集極電極49，施加高電壓至射極電極48的狀態，N- 半導體層3a大致全區空乏化。此時，如已經於第一實施例中說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與射極電極48之間的區域，以絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。因此，與第3圖中的說明相同，對於集極電極49施加高電壓的射極電極48、與固定至接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降與電容器C2V產生的電壓下降，將會緩和縱方向的電場。
(第2例)
半導體裝置SD中，電場緩和區域，可以應用如第18圖所示，形成從N- 半導體層3的表面到達絕緣膜2互相以間隔隔開的絕緣膜20a、20b、20c，與第4圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第5圖的說明相同，施加高電壓的 射極電極48(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降與電容器C3H產生的電壓下降，將會緩和橫方向的電場。
(第3例)
半導體裝置SD中，電場緩和區域，可以應用如第19圖所示，從N- 半導體層3的表面到達絕緣膜2，形成絕緣膜20a、20b覆蓋溝渠的側壁，又，形成分別電性分離的多晶矽膜22a、22b，填充其溝渠，與第6圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第7圖的說明相同，施加高電壓的射極電極48(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降、電容器C3H產生的電壓下降與電容器C4H產生的電壓下降。結果，半導體裝置SD中，將會特別緩和橫方向的電場。而且，藉由形成用以電性分離的溝渠分離構造之際同時形成半導體元件，可以不增加步驟數而形成電場緩和區域ER。
(第4例)
半導體裝置SD中，電場緩和區域，可以應用如第20圖所示，絕緣膜17中形成電性分離的多晶矽膜22c，與第8圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第9圖的說明相同，施加高電壓的射極電極48與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降與電容器C3V產生的電壓下降。結果，在半導體裝置SD 中，將會特別緩和縱方向的電場。而且，藉由形成LDMOS的閘極電極47之際同時形成多晶矽膜22c，可以不增加步驟數而形成電場緩和區域ER。
(第5例)
半導體裝置SD中，電場緩和區域，可以應用如第21圖所示，加入絕緣膜17中形成多晶矽膜22c，絕緣膜17和浮動矽層21之間形成絕緣膜23，其絕緣膜23中形成電性分離的多晶矽膜22d，與第10圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第11圖的說明相同，施加高電壓的射極電極48(N- 半導體層3a)與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、電容器C3V產生的電壓下降與電容器C4V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。
於是，本半導體裝置(第1例~第5例)中，射極電極48與半導體基板1所夾的區域中，一方面形成空乏區域4，與射極電極48部分對向，另一方面藉由設置不形成空乏區域的區域，相較於與射極電極全體對向形成空乏區域的半導體裝置，確保縱方向及橫方向的耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第八實施例]
在此，SOI基板上形成的半導體元件SE4(參照第22~26圖)，舉p通道型的橫型DMOS(LDMOS)為例說明。
(第1例)
如第22圖所示，位於N- 半導體層3的既定區域的部分(N- 半導體層3a)中，從N- 半導體層3a的表面通過既定深度，形成作為源極的P型不純物區域51。從側方及下方包圍其P型不純物區域51，從N- 半導體層3a的表面通過比P型不純物區域51深的區域，形成作為本體(基底)的N型不純物區域52。
與N型不純物區域52隔開距離的N- 半導體層3a的部分，從N- 半導體層3a的表面通過既定深度，形成作為汲極的P型不純物區域53。N型不純物區域52與P型不純物區域53所夾的N- 半導體層3a的部分中，從N- 半導體層3a的表面通過既定深度，形成作為漂移區域的P- 型不純物區域54。P型不純物區域51與P- 型不純物區域54所夾的N型不純物區域52的部分表面上，閘極絕緣膜55介於其間，形成閘極電極56。
形成絕緣膜17，覆蓋其閘極電極56。絕緣膜17的表面上，通過絕緣膜中形成的開口部，形成接觸P型不純物區域51及N型不純物區域52的源極電極57。又，絕緣膜17的表面上的既定區域中，通過絕緣膜17中形成的其他開口部，形成接觸P型不純物區域53的汲極電極58。
又，關於除此以外的空乏區域4及電場緩和區域ER等的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
其次，說明關於上述半導體裝置SD的半導體元件SE4(p通道型LDMOS)的動作。首先，藉由對閘極電極56施加 比既定臨界電壓(<0V)低的電壓，位於閘極電極56的正下方的N型不純物區域52的部分形成p型通道。形成通道時，電洞(hole)從源極電極57經過通道及P- 不純物區域54流往P型不純物區域53。因此，成為電流從源極側流向汲極側的狀態(導通狀態)。
另一方面，對閘極電極56施加比臨界電壓高的電壓時，N型不純物區域52中形成的通道消滅。通道消滅時，停止對P- 型不純物區域54注入電洞，成為電流切斷狀態(off狀態)。
上述半導體裝置SD中，半導體元件SE4(p通道型LDMOS)在切斷狀態下，成為對於汲極電極58，施加高電壓至源極電極57的狀態，N- 半導體層3a大致全區空乏化。此時，如已經於第一實施例中說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與源極電極57之間的區域，以絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。因此，與第3圖中的說明相同，對於汲極電極58施加高電壓的源極電極57、與固定至接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降與電容器C2V產生的電壓下降，將會緩和縱方向的電場。
(第2例)
半導體裝置SD中，電場緩和區域，可以應用如第23圖所示，形成從N- 半導體層3的表面到達絕緣膜2互相以 間隔隔開的絕緣膜20a、20b、20c，與第4圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第5圖的說明相同，施加高電壓的源極電極57(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降與電容器C3H產生的電壓下降，將會緩和橫方向的電場。
(第3例)
半導體裝置SD中，電場緩和區域，可以應用如第24圖所示，從N- 半導體層3的表面到達絕緣膜2，形成絕緣膜20a、20b覆蓋溝渠的側壁，又，形成分別電性分離的多晶矽膜22a、22b，填充其溝渠，與第6圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第7圖的說明相同，施加高電壓的源極電極57(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降、電容器C3H產生的電壓下降與電容器C4H產生的電壓下降。結果，半導體裝置SD中，將會特別緩和橫方向的電場。而且，藉由形成用以電性分離的溝渠分離構造之際同時形成半導體元件，可以不增加步驟數而形成電場緩和區域ER。
(第4例)
半導體裝置SD中，電場緩和區域，可以應用如第25圖所示，絕緣膜17中形成電性分離的多晶矽膜22c，與第8圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第9圖的說明相同，施加高電壓的 源極電極57與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降與電容器C3V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。而且，藉由形成LDMOS的閘極電極56之際同時形成多晶矽膜22c，可以不增加步驟數而形成電場緩和區域ER。
(第5例)
半導體裝置SD中，電場緩和區域，可以應用如第26圖所示，加入絕緣膜17中形成的多晶矽膜22c，絕緣膜17和浮動矽層21之間形成絕緣膜23，其絕緣膜23中形成電性分離的多晶矽膜22d，與第10圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第11圖的說明相同，施加高電壓的源極電極57(N- 半導體層3a)與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、電容器C3V產生的電壓下降與電容器C4V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。
於是，本半導體裝置(第1例~第5例)中，源極電極57與半導體基板1所夾的區域中，一方面形成空乏區域4，與源極電極57部分對向，另一方面藉由設置不形成空乏區域的區域，相較於與源極電極全體對向形成空乏區域的半導體裝置，確保縱方向及橫方向的耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
[第九實施例]
在此，SOI基板上形成的半導體元件SE5(參照第27~31圖)，舉橫型的PIN(P Intrinsic N)二極體為例說明。
(第1例)
如第27圖所示，位於N- 半導體層3的既定區域的部分(N- 半導體層3a)中，從N- 半導體層3a的表面通過既定深度，形成作為陰極的N型不純物區域61。與N型不純物區域61隔開距離的N- 半導體層3a的部分中，從N- 半導體層3a的表面通過既定的深度形成作為陽極的P型不純物區域62。
形成絕緣膜17，覆蓋其N型不純物區域61及P型不純物區域62。絕緣膜17的表面上的既定區域中，通過絕緣膜中形成的開口部，形成接觸N型不純物區域61的陰極電極63。又，絕緣膜17的表面上，通過絕緣膜17中形成的其他開口部，形成接觸P型不純物區域62的陽極電極64。
又，關於除此以外的空乏區域4及電場緩和區域ER等的構成，由於與第1圖所示的半導體裝置SD相同，同一構件附以同一符號，不重複其說明。
其次，說明關於上述半導體裝置SD中的半導體元件SE5(PIN二極體)的動作。首先，對陽極電極64施加正電壓的同時，藉由對陰極電極63施加(順方向)負電壓，對於N- 半導體層3a，從N型不純物區域61注入電子的同時，從P型不純物區域62注入電洞，N- 半導體層3a的導電率上升，成為電流從陽極側流往陰極側的狀態(順偏壓狀態)。
另一方面，對陽極電極64施加負電壓的同時，藉 由對陰極電極63施加(逆方向)正電壓，注入N- 半導體層3a的電子與電洞最後消滅，成為電流切斷狀態(逆偏壓狀態)。
上述半導體裝置SD中，半導體元件SE5(PIN二極體)在逆偏壓狀態下，藉由對陰極電極63施加正電壓，對陽極電極64施加負電壓，N- 半導體層3a大致全區空乏化。此時，如已經說明的，大致空乏化的N- 半導體層3a與絕緣膜2之間的界面中產生的電場，會因空乏區域4緩和。
另一方面，不置放空乏區域4，且在半導體基板1與陰極電極63之間的區域，以絕緣膜2、20、17及浮動矽層21，形成電場緩和區域ER。因此，與第3圖中的說明相同，施加正電壓的陰極電極63、與固定至接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降與電容器C2V產生的電壓下降，將會緩和縱方向的電場
(第2例)
半導體裝置SD中，電場緩和區域，可以應用如第28圖所示，形成從N- 半導體層3的表面到達絕緣膜2互相以間隔隔開的絕緣膜20a、20b、20c，與第4圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第5圖的說明相同，施加正電壓的陰極電極63(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降與電容器C3H產生的電壓下降，將會緩和橫方向的電場。
(第3例)
半導體裝置SD中，電場緩和區域，可以應用如第 29圖所示，從N- 半導體層3的表面到達絕緣膜2，形成絕緣膜20a、20b覆蓋溝渠的側壁，又，形成分別電性分離的多晶矽膜22a、22b，填充其溝渠，與第6圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第7圖的說明相同，施加正電壓的陰極電極63(N- 半導體層3a)與浮動矽層21之間的電壓，分割為電容器C1H產生的電壓下降、電容器C2H產生的電壓下降、電容器C3H產生的電壓下降與電容器C4H產生的電壓下降。結果，半導體裝置SD中，將會特別緩和橫方向的電場。而且，藉由形成用以電性分離的溝渠分離構造之際同時形成半導體元件，可以不增加步驟數而形成電場緩和區域ER。
(第4例)
半導體裝置SD中，電場緩和區域，可以應用如第30圖所示，絕緣膜17中形成電性分離的多晶矽膜22c，與第8圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第9圖的說明相同，施加正電壓的陰極電極63與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降與電容器C3V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。
(第5例)
半導體裝置SD中，電場緩和區域，可以應用如第31圖所示，加入絕緣膜17中形成的多晶矽膜22c，絕緣膜17和浮動矽層21之間形成絕緣膜23，其絕緣膜23中形成電性分 離的多晶矽膜22d，與第10圖所示的電場緩和區域ER相同的電場緩和區域ER。
此時，與關於第11圖的說明相同，施加正電壓的陰極電極63(N- 半導體層3a)與固定於接地電位的半導體基板1之間的電壓，分割為電容器C1V產生的電壓下降、電容器C2V產生的電壓下降、電容器C3V產生的電壓下降與電容器C4V產生的電壓下降。結果，在半導體裝置SD中，將會特別緩和縱方向的電場。
於是，本半導體裝置(第1例~第5例)中，陰極電極63與半導體基板1所夾的區域中，一方面形成空乏區域4，與陰極電極63部分對向，另一方面藉由設置不形成空乏區域的區域，相較於與陰極電極全體對向形成空乏區域的半導體裝置，確保縱方向及橫方向的耐壓的同時，可以抑制半導體裝置SD的機械強度下降。
又，上述各實施例的半導體裝置中，空乏區域4的配置構造，對於N- 半導體層3a及浮動矽層21，都顯示相同配置構造的情況。空乏區域4的配置構造變化，考慮以下的配置構造。即，注意影響耐壓的空乏區域4所包圍的半導體基板1的區域(區域A)與N- 半導體層3a之間的相對位置關係時，半導體基板1的區域(區域A)與N- 半導體層3a之間夾住絕緣膜2(BOX層)，具有：配置空乏區域4的配置構造(配置構造A)，沒有互相對向的部分；以及配置空乏區域4的配置構造(配置構造B)，有互相對向的部分。
配置構造A，在上述各實施例的半導體裝置中空 乏區域4的其他配置構造中，例如，如第32圖所示，空乏區域4，具有從N- 半導體層3a的正下方區域延伸到浮動矽層21的正下方區域為止的配置構造(配置構造A1)。又，如第33圖所示，位於空乏區域4側方的絕緣膜2的正上方置放絕緣膜20等，配置空乏區域4的配置構造(配置構造A2)。
配置構造A1中，確保施加接地電位的半導體基板1的區域A與施加高電壓的N- 半導體層3a之間的距離S1，成為對耐壓(電場)有利。不過，此配置構造A1中，填充絕緣膜20的溝渠在N- 半導體層3中形成之際，因為形成溝渠的區域的正下方成為空乏區域4所在的位置，製造過程中，將會要求更高的精度。又，配置構造A2中，半導體基板1的區域A與N- 半導體層3a之間的距離S2，雖然比距離S1(參照第32圖)短，但作為用以確保耐壓的距離，被視為充分的距離。
另一方面，配置構造B，如第34圖所示，半導體基板1的區域A，具有延伸到N- 半導體層3a的正下方為止，配置空乏區域4的配置構造。此配置構造B中，填充絕緣膜20的溝渠在N- 半導體層3中形成之際，因為形成溝渠的區域的正下方成為半導體基板1的區域A所在的位置，成為對製造過程有利。
不過，此配置構造B中，施加接地電位的半導體基板1的區域A與施加高電壓的N- 半導體層3a之間，由於存在厚度t的絕緣膜2介於其間互相對向的部分，一般變得對耐壓(電場)不利。因此，根據發明者的評價，半導體基板1的區域A與N- 半導體層3a之間互相對向的距離S3，已判明必須先 抑制N型不純物區域12(參照第1圖等)、N型不純物區域31(參照第12圖)、N型不純物區域42(參照第17圖)、N型不純物區域52(參照第22圖)或N型不純物區域61(參照第27圖)等的橫方向的長度程度。
又，上述各實施例的半導體裝置中，N- 半導體層3a中形成的半導體元件，舉IGBT、DMOS、PIN二極體為例說明。半導體元件，除了這些半導體元件之外，也可以形成例如MOS電晶體、雙極電晶體、二極體、擴散電阻及電容器等的半導體元件。
已詳細說明並指示了此發明，但應清楚理解這只用於例示，並非限定，而是根據附加的申請範圍解釋發明的範圍。
1‧‧‧半導體基板
2‧‧‧絕緣膜
3‧‧‧N- 半導體層
3a‧‧‧N- 半導體層
4‧‧‧空乏區域
11‧‧‧P型不純物區域
12‧‧‧N型不純物區域
13‧‧‧N型不純物區域
14‧‧‧P型不純物區域
15‧‧‧閘極絕緣膜
16‧‧‧閘極電極
17‧‧‧絕緣膜
18‧‧‧集極電極
19‧‧‧射極電極
20‧‧‧絕緣膜
21‧‧‧浮動矽層
25‧‧‧絕緣膜
A‧‧‧框
S1‧‧‧線段
SD‧‧‧半導體裝置
SE1‧‧‧半導體元件
SUB‧‧‧SOI(絕緣層上覆矽)基板

Claims (12)

  1. 一種半導體裝置，包括：半導體基板，具有主表面，施加以接地電壓；第1絕緣膜，覆蓋上述半導體基板的主表面而形成；既定的導電型半導體層，覆蓋上述第1絕緣膜而形成；第2絕緣膜，覆蓋上述半導體層而形成；以及第1電極，覆蓋上述第2絕緣膜中的既定區域而形成，施加以高於上述接地電壓的既定電壓；其中，上述第1電極與上述半導體基板所夾的區域中，置放：上述半導體基板與上述第1絕緣膜之間形成空乏的區域；以及上述半導體基板與上述第1絕緣膜之間未形成空乏的區域；位於形成上述空乏的區域的正上方之半導體層的部分中，電性連接至上述第1電極，形成既定的半導體元件形成的元件形成區域；位於未形成上述空乏區域的上述半導體基板的部分與上述第1電極之間形成電場緩和區域；以及上述電場緩和區域中，施加於上述第1電極的上述既定電壓與施加於上述半導體基板的上述接地電壓之間形成串聯連接的複數的電容器。
  2. 如申請專利範圍第1項所述的半導體裝置，其中上述電場緩和區域中，上述第1絕緣膜與上述第2絕緣膜之間，形成電性分離的浮動部；以及 上述電容器包括：第1電容器，在上述半導體基板與上述浮動部之間連接；第2電容器，在上述第1電極與上述浮動部之間連接。
  3. 如申請專利範圍第1項所述的半導體裝置，其中上述電容器包括：第3電容器，在上述浮動部與上述元件形成區域之間串聯連接。
  4. 如申請專利範圍第3項所述的半導體裝置，其中上述第3電容器包括：複數的第3絕緣膜，在上述浮動部與上述元件形成區域之間分別隔開間隔而形成，構成上述第3電容器的介電質。
  5. 如申請專利範圍第4項所述的半導體裝置，其中上述第3電容器包括：電性分離的第1導電體部，分別形成於複數的上述第3絕緣膜中，構成上述第3電容器的電極。
  6. 如申請專利範圍第2項所述的半導體裝置，其中上述第2電容器包括：電性分離的第2導電體部，形成於上述第2絕緣膜中，構成上述第2電容器的電極。
  7. 如申請專利範圍第6項所述的半導體裝置，其中上述第2電容器包括：第4絕緣膜，在上述第2絕緣膜與上述浮動部之間形成，構成上述第2電容器的介電質；以及電性分離的第3導電體部，在上述第4絕緣膜中形成，構 成上述第2電容器的電極。
  8. 如申請專利範圍第1項所述的半導體裝置，其中上述元件形成區域中，上述半導體元件，以包含集極及射極的n通道型的橫型絕緣閘型雙極電晶體形成；以及上述第1電極，作為集極電極電性連接至上述集極。
  9. 如申請專利範圍第1項所述的半導體裝置，其中上述元件形成區域中，上述半導體元件，以包含汲極及源極的n通道型的橫型DMOS電晶體形成；以及上述第1電極，作為汲極電極電性連接至上述汲極。
  10. 如申請專利範圍第1項所述的半導體裝置，其中上述元件形成區域中，上述半導體元件，以包含集極及射極的p通道型的橫型絕緣閘型雙極電晶體形成；以及上述第1電極，作為射極電極電性連接至上述射極。
  11. 如申請專利範圍第1項所述的半導體裝置，其中上述元件形成區域中，上述半導體元件，以包含汲極及源極的p通道型的橫型DMOS電晶體形成；以及上述第1電極，作為源極電極電性連接至上述源極。
  12. 如申請專利範圍第1項所述的半導體裝置，其中上述元件形成區域中，上述半導體元件，以包含陰極及陽極的橫型二極體形成；以及上述第1電極，作為陰極電極電性連接至上述陰極。
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