JP4420196B2 - 誘電体分離型半導体装置およびその製造方法 - Google Patents

誘電体分離型半導体装置およびその製造方法 Download PDF

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Description

この発明は、一対の半導体基板を埋め込み酸化膜を介して貼り合わせてなる誘電体分離型半導体装置およびその製造方法に関し、特に多孔質酸化膜が埋め込み酸化膜の真下に接するように形成されてなる誘電体分離型半導体装置およびその製造方法に関するものである。
従来より、誘電体分離型半導体装置は、種々提案されている（たとえば、後述する特許文献１参照）。
特許文献１中の図５２および図５３に参照されるように、誘電体分離型半導体装置の半導体基板には、上面および下面にそれぞれ誘電体層および裏面電極が設けられ、誘電体層の上面にはｎ−型半導体層が設けられている。
また、誘電体層は、半導体基板とｎ−型半導体層とを誘電体分離しており、第１絶縁膜はｎ−型半導体層を所定範囲で区画している。
第１絶縁膜により区画された所定範囲において、ｎ−型半導体層の上面には比較的低い抵抗値のｎ＋型半導体領域が形成され、さらに、ｎ＋型半導体領域を取り囲むようにｐ＋型半導体領域が形成されている。また、ｎ＋型半導体領域およびｐ＋型半導体領域には、それぞれカソード電極およびアノード電極が接続されており、カソード電極およびアノード電極は、第２絶縁膜によって互いに絶縁されている。
また、特許文献１中の図５４に参照されるように、アノード電極および裏面電極をいずれも０Ｖに設定し、カソード電極に正の電圧を漸次増加させると、ｎ−型半導体層とｐ＋型半導体領域との間のｐｎ接合から第１空乏層が伸長する。このとき、半導体基板はグランド電位に固定されており、誘電体層を介してフィールドプレートとして働くので、第１空乏層に加えて、ｎ−型半導体層と誘電体層との境界面からｎ−型半導体層の上面に向かう方向に第２空乏層が伸長する。
このように、第２空乏層が伸びることにより、第１空乏層がカソード電極に向かって伸び易くなり、ｎ−型半導体層とｐ＋型半導体領域との間のｐｎ接合での電界は緩和される。この効果は、一般にＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果として知られている。
また、特許文献１中の図５５に参照されるように、ｐ＋型半導体領域から十分離れた位置の断面での電界強度分布において、第２空乏層の鉛直方向幅をｘ、誘電体層の厚さをｔ０とし、ｎ−型半導体層の上面を横軸の原点に対応させると、上記断面における全電圧降下Ｖは、以下の式（３）で表される。
Ｖ＝ｑ・Ｎ／（ε２・ε０）×（ｘ２／２＋ε２・ｔ０・ｘ／ε３）・・・（３）
ただし、式（３）において、Ｎはｎ型半導体層の不純物濃度［ｃｍ−３］、ε０は真空の誘電率［Ｃ・Ｖ−１・ｃｍ−１］、ε２はｎ−型半導体層の比誘電率、ε３は誘電体層の比誘電率である。
式（３）より、全電圧降下量Ｖを等しく保ちながら誘電体層の厚さｔ０を厚くすると、第２空乏層の鉛直方向幅ｘが短くなることが分かる。これはＲＥＳＵＲＦ効果が弱くなることを意味する。
一方、ｎ−型半導体層とｐ＋型半導体領域との間のｐｎ接合での電界集中、およびｎ−型半導体層とｎ＋型半導体領域との界面での電界集中によるアバランシェ破壊が発生しない条件下では、半導体装置の耐圧は、最終的にはｎ＋型半導体領域の直下における、ｎ−型半導体層と誘電体層との界面での電界集中によるアバランシェ破壊で決定される。
このような条件が満足されるように半導体装置を構成するには、ｐ＋型半導体領域とｎ＋型半導体領域との距離を十分長く設定し、ｎ−型半導体層の厚さｄとその不純物濃度を最適化すればよい。
上記条件は、特許文献１中の図５６に参照されるように、ｎ−型半導体層と誘電体層との界面からｎ−型半導体層の表面にまで空乏化したときに、ｎ−型半導体層と誘電体層との界面での電界集中が丁度アバランシェ破壊条件を満たすことが一般的に知られている。この場合、空乏層は、ｎ＋型半導体領域に達し、ｎ−型半導体層の全体を空乏化している。
このような条件下での耐圧Ｖは、以下の式（４）で表される。
Ｖ＝Ｅｃｒ・（ｄ／２＋ε２・ｔ０／ε３）・・・（４）
ただし、式（４）において、Ｅｃｒはアバランシェ破壊を起こす臨界電界強度であり、ｎ＋型半導体領域の厚さは無視されているものとする。
上記特許文献１中の図５７に参照されるように、ｎ＋型半導体領域の直下の断面における垂直方向の電界強度分布において、ｎ−型半導体層と誘電体層との境界（原点から電極側へ距離ｄの位置）における電界強度は、臨界電界強度Ｅｃｒに達している。
ｎ−型半導体層をシリコンで形成し、誘電体層をシリコン酸化膜で形成して、半導体装置の耐圧Ｖを計算する場合、一般的な値として、ｄ＝４×１０−４、ｔ０＝２×１０−４を採用する。
また、臨界電界強度Ｅｃｒは、ｎ−型半導体層の厚さｄに影響されるが、この場合は、およそ、
Ｅｃｒ＝４×１０５
で表される。この臨界電界強度Ｅｃｒと、ε２（＝１１．７）、ε３（＝３．９）を上記式（４）に代入すると、耐圧Ｖは、以下の式（５）で表される。
Ｖ＝３２０Ｖ・・・（５）
よって、ｎ−型半導体層の厚さｄが１μｍ増加すると、以下の式（６）で表される電圧上昇ΔＶが得られる。
ΔＶ＝Ｅｃｒ×０．５×１０−４＝２０［Ｖ］・・・（６）
また、誘電体層の厚さｔ０が１μｍ増加すると、以下の式（７）で表される電圧上昇ΔＶが得られる。
ΔＶ＝Ｅｃｒ×１１．７×１０−４／３．９＝１２０［Ｖ］・・・（７）
式（６）、（７）の結果から明らかなように、ｎ−型半導体層よりも誘電体層を厚く設定することによる耐圧上昇のほうが大きく、耐圧を上昇させるためには、誘電体層を厚く設定することが効果的であることが分かる。
しかも、ｎ−型半導体層を厚く設定すると、第１絶縁膜を形成するためには、より深いトレンチエッチング技術が必要となり、新たな技術開発を必要とするので好ましくない。
しかし、誘電体層の厚さｔ０を増大させると、上述のように、第２空乏層の伸びｘが小さくなり、ＲＥＳＵＲＦ効果が低減する。すなわち、ｐ＋型半導体領域とｎ−型半導体層との間のｐｎ接合での電界集中が増大し、このｐｎ接合でのアバランシェ破壊によって耐圧が制限されることになる。
特許第２７３９０１８号公報（同公報中の図５２〜図５７）
従来の誘電体分離型半導体装置は以上のように、誘電体層の厚さｔ０とｎ−型半導体層の厚さｄとに依存して半導体装置の耐圧が制限されるという問題点があった。
この発明は、上記のような問題点を解決するためになされたもので、誘電体層の厚さと第１半導体層の厚さとに依存して半導体装置の耐圧が制限されることを防ぎつつ、高耐圧を実現した誘電体分離型半導体装置およびその製造方法を得ることを目的とする。
この発明による誘電体分離型半導体装置は、半導体基板と、上記半導体基板の主面に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、上記半導体基板の主面の多孔質化されていない表面を酸化して形成された酸化膜層と上記第１半導体層の貼り合わせ面に形成された酸化膜とからなり、又は上記第１半導体層の貼り合わせ面に形成された酸化膜からなり、該半導体基板と該第１半導体層との貼り合わせ部の全域にわたって配置された主誘電体層と、上記第１半導体層の表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層と、上記第２半導体層から離間して該第２半導体層を取り囲むように上記第１半導体層に形成された高不純物濃度の第２導電型の第３半導体層と、上記第３半導体層の外周縁を取り囲み、かつ、上記第１半導体層の表面から上記主誘電体層に到るように該第１半導体層に形成されたリング状絶縁層と、上記第２半導体層の表面に接合配置された第１主電極と、上記第３半導体層の表面に接合配置された第２主電極と、上記半導体基板の主面に対向する裏面に形成された裏面電極と、上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成された第１補助誘電体層とを備え、上記第１補助誘電体層は、上記第１主電極の真下位置を含んで、該第１主電極側から上記第１および第２主電極間の距離Ｌの４０％を超え、上記第３半導体層の真下位置を含まない範囲まで広がった領域に形成されているとともに、多孔質酸化膜によって構成され、埋め込み空洞が、上記リング状絶縁層の真下位置で、上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成されているものである。
この発明によれば、主誘電体層の厚さを薄くして、ＲＥＳＵＲＦ効果を損なうことがないようにし、第１補助誘電体層の形成された範囲において誘電体層の総厚を厚くして、電圧降下を稼いで耐圧を向上される。また、第１補助誘電体層が酸化膜形成レートの大きい多孔質酸化膜によって構成されているので、製造時間、製造コストを著しく低減できる。
実施の形態１．
図１はこの発明の実施の形態１に係る誘電体分離型半導体装置を示す断面斜視図、図２はこの発明の実施の形態１に係る誘電体分離型半導体装置を示す要部断面図である。
図１および図２において、埋め込み酸化膜層３（主誘電体層）および裏面電極８が半導体基板１の上面および下面にそれぞれ設けられ、ｎ−型半導体層２（低不純物濃度の第１導電型の第１半導体層）が埋め込み酸化膜層３の上面に設けられている。この埋め込み酸化膜層３は、半導体基板１とｎ−型半導体層２とを誘電体分離する誘電体層として機能している。また、絶縁層９（トレンチ分離）がｎ−型半導体層２の表面から埋め込み酸化膜層３に到るようにｎ−型半導体層２を貫通するようにリング状に形成され、ｎ−型半導体層２を所定の範囲（リング状）に区画している。
この絶縁層９により区画された所定の範囲において、ｎ−型半導体層２より低抵抗のｎ＋型半導体領域４（高不純物濃度の第１導電型の第２半導体層）がｎ−型半導体層２の上面に形成され、ｐ＋型半導体領域５（高不純物濃度の第２導電型の第３半導体層）がｎ＋型半導体領域４を取り囲むようにｎ−型半導体層２内に選択的に形成されている。ｎ＋型半導体領域４およびｐ＋型半導体領域５には、それぞれ第１主電極６および第２主電極７が接続されている。そして、第１主電極６および第２主電極７が絶縁膜１１により互いに電気的に絶縁されている。
第１多孔質酸化膜領域１０（第１補助誘電体層）は、第１主電極６の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されている。また、ｎ＋型半導体領域１２がｐ＋型半導体領域５の上面に選択的に形成され、ｐ＋型半導体領域５とともに第２主電極７と接続されている。さらに、第２主電極７の近傍で、かつ、第１主電極６に近い方において、ゲート電極１４が絶縁膜１１に内包されて形成されている。絶縁膜１１は、例えば酸化膜で構成され、ゲート電極１４の真下にある絶縁膜１１の領域がゲート酸化膜１３として機能する。
このように構成された誘電体分離型半導体装置１００は、ゲート電極１４が、ゲート酸化膜１３を介してｐ＋型半導体領域５、ｎ＋型半導体領域１２およびｎ−型半導体層２と対峙する構造となり、第２主電極７をソース電極とし、第１主電極６をドレイン電極とするｎチャンネルＭＯＳトランジスタ（パワーデバイス）として機能する。
図３はこの発明の実施の形態１に係る誘電体分離型半導体装置１００の順方向耐圧の保持動作を説明するための断面図、図４は図３のＡ−Ａ'線での断面における電界強度分布を示す説明図である。
図３においては、埋め込み酸化膜層３の厚さｔ０と、第１多孔質酸化膜領域１０のエッジ１６と、ｎ−型半導体層２に関連した空乏層１５ａ、１５ｂと、空乏層１５ｂの厚さｘと、第１主電極６と第２主電極７との距離Ｌとが示されている。
図３において、第２主電極７および裏面電極８をいずれも接地電位（０Ｖ）に設定し、第１主電極６に正の電圧（＋Ｖ）を与えてこれを漸次増加させると、ｎ−型半導体層２とｐ＋型半導体領域５との間のｐｎ接合から空乏層１５ａが伸びる。
このとき、半導体基板１は、誘電体層（埋め込み酸化膜層３および第１多孔質酸化膜領域１０）を介して、接地電位に固定されたフィールドプレートとして働くので、空乏層１５ａに加えて、ｎ−型半導体層２と誘電体層との境界面から、ｎ−型半導体層２の上面に向かう方向に空乏層１５ｂが伸びる。
従って、ＲＥＳＵＲＦ効果により、ｎ−型半導体層２とｐ＋型半導体領域５との間のｐｎ接合での電界は緩和される。
図４は、ｐ＋型半導体領域５から十分に離れた位置（図３のＡ−Ａ'線での断面）における電界強度の分布を示している。
図４において、横軸は裏面電極８側の位置、縦軸は電界強度を示しており、空乏層１５ｂの厚さ（伸び）ｘ、埋め込み酸化膜層３の厚さｔ０として、ｎ−型半導体層２の上面を横軸の原点に対応させている。
Ａ−Ａ'線での断面における全電圧降下Ｖは、従来の誘電体分離型半導体装置の場合と同様に、前述の式（３）で表される。
つまり、全電圧降下が等しくても、埋め込み酸化膜層３の厚さｔ０を厚く設定すると、空乏層１５ｂの伸びｘが短くなり、ＲＥＳＵＲＦ効果が低減する。
一方、ｎ−型半導体層２とｐ＋型半導体領域５との間のｐｎ接合での電界集中、および、ｎ−型半導体層２とｎ＋型半導体領域４との界面での電界集中によるアバランシェ破壊が発生しない条件下においては、半導体装置１００の耐圧は、最終的には、ｎ＋型半導体領域４の直下におけるｎ−型半導体層２と埋め込み酸化膜層３との界面での電界集中によるアバランシェ破壊で決定される。
このような条件が満足されるように半導体装置１００を構成するためには、ｐ＋型半導体領域５とｎ＋型半導体領域４との距離Ｌを十分長く設定し、ｎ−型半導体層２の厚さｄとその不純物濃度Ｎとを最適化すればよい。たとえば、耐圧６００Ｖを想定すると、距離Ｌは、７０μｍ〜１００μｍ程度に設計することができる。
図５は上記条件下における誘電体分離型半導体装置１００の順方向耐圧の保持動作を説明するための断面図である。
上記条件は、「ｎ−型半導体層２と埋め込み酸化膜層３との界面からｎ−型半導体層２の表面にまで空乏化したときに、ｎ−型半導体層２と埋め込み酸化膜層３との界面での電界集中が丁度アバランシェ条件を満たす状態」を意味することが一般的に知られている。
図５において、空乏層１５ｂは、ｎ＋型半導体領域４に達し、ｎ−型半導体層２の全体が空乏化していることが示されている。
このような条件での耐圧Ｖは、ｎ＋型半導体領域４の直下（すなわち、図５内のＢ−Ｂ'線での断面）における全電圧降下で示され、以下の式（８）のように表される。
Ｖ＝Ｅｃｒ・（ｄ／２＋ε２・ｔ１／ε３）・・・（８）
ただし、式（８）において、ｔ１は誘電体層の総厚（埋め込み酸化膜層３に第１多孔質酸化膜領域１０を加えた厚さ）〔ｃｍ〕であり、ｎ＋型半導体領域４の厚さは無視されているものとする。
なお、式（８）は、前述の式（４）中の厚さｔ０を、厚さｔ１で置き換えたものに等しい。
図６はＢ−Ｂ'線での断面における電界強度分布を示す説明図である。
図６において、ｎ−型半導体層２と誘電体層との境界（原点から電極８側へ距離ｄの位置）における電界強度は、臨界電界強度Ｅｃｒに達している。
すなわち、前述の式（３）と上記式（８）とから分かるように、埋め込み酸化膜層３において厚さｔ０を比較的薄く設定して、ＲＥＳＵＲＦ効果を損なうことがないようにする一方で、第１多孔質酸化膜領域１０の形成された範囲において誘電体層の総厚ｔ１を比較的厚く設定することにより、電圧降下を稼いで耐圧を従来の場合よりも向上させることができる。
ここで、第１および第２主電極６、７間の距離Ｌに対する第１多孔質酸化膜領域１０の幅Ｗの割合（Ｗ／Ｌ）と耐圧との関係について図７を参照しつつ説明する。なお、図７では、縦軸に規格化された耐圧を示し、横軸にＷ／Ｌを示している。
図７から、第１多孔質酸化膜領域１０の幅Ｗが第１および第２主電極６、７間の距離Ｌの４０％未満の領域では、第１多孔質酸化膜領域１０の幅Ｗが大きくなると耐圧が急激に大きくなることが分かる。そして、第１多孔質酸化膜領域１０の幅Ｗが第１および第２主電極６、７間の距離Ｌの４０％を超えると、ほぼ所定値の耐圧が得られることが分かる。
このことから、第１多孔質酸化膜領域１０のエッジ１６は、耐圧を考慮すれば、第１および第２主電極６、７間の距離Ｌに対して、第１主電極６側から第２主電極７に向かって４０％以上の位置に設定することが望ましい。
また、この誘電体分離型半導体装置１００においては、埋め込み酸化膜層３の厚さｔ０を薄くして、ＲＥＳＵＲＦ効果を損なうことがないようにし、第１多孔質酸化膜領域１０の形成された範囲において誘電体層の総厚ｔ１を厚くして、電圧降下を稼いで耐圧を向上させている。ここで、多孔質シリコンの酸化レートは、そのポロジティによって変化し、数十倍〜１００倍まで高速化制御することができる。そこで、多孔質シリコンを酸化する場合、通常の酸化膜形成レートに比べて数十倍の高速で酸化することができる。そこで、耐圧を向上させるために厚くする誘電体層部分を通常の酸化膜で形成した場合、数日から１週間以上の処理時間が必要であったが、多孔質酸化膜は、その前段階の形状である多孔質シリコンを形成する時間を含めても半日以上かかることはなく、製造時間、製造コストを著しく低減できる。
なお、上述の「ポロジティ」の概念は、「粗密度」である。つまり、ポロジティとは、単結晶シリコンが多孔質シリコン（又はポーラスシリコン）に加工される際に、溶出したシリコンの重量と多結晶シリコンが形成された領域の大きさとから規定される物理量であり、多孔質シリコンの形状特性「所謂ガサガサの程度」を表す。このポロジティ（Ｐ）は以下の式（９）で規定される（Appl. Phys. Lett, 42(4), pp.386-388, R.P.Holmstrom and J.Y.Chi参照）。
Ｐ＝Δｍ／（σ×Ａ×ｔ） ・・・（９）
ただし、式（９）において、Δｍは多孔質化に伴い溶出したシリコンの重量（ｇ）、σはシリコンの比重（２．３３ｇ／ｃｍ３）、Ａは多孔質シリコンが形成された表面積（ｃｍ２）、ｔは多孔質シリコンの膜厚（ｃｍ）である。
このポロジティは０から１の間で変化する物理量であり、「０」は単結晶シリコンそのものを表し、「１」は完全にエッチングされた空間の状態を表す。つまり、ポロジティが１に近いほどガサガサの膜となる。
つぎに、この誘電体分離型半導体装置１００の製造方法について図８を参照しつつ説明する。
まず、半導体基板としてｐ型シリコン基板２０を用意する。そして、図８の（ａ）に示されるように、ｐ型シリコン基板２０の主面上にｎ＋拡散領域２１およびｐ＋拡散領域２２を形成する。この時、ｎ＋拡散領域２１は、ｐ＋拡散領域２２を取り囲むように形成される。そして、ｐ型シリコン基板２０をＨＦ溶液中で陽極化成を行う。これにより、ｐ型シリコン基板２０の裏面側からｐ＋拡散領域２２に向けて陽極化成電流２３が流れ、図８の（ｂ）に示されるように、ｐ＋拡散領域２２が多孔質シリコン領域２２ａとなる。
ついで、ｐ型シリコン基板２０に酸化処理を施し、図８の（ｃ）に示されるように、酸化膜領域２４および第１多孔質酸化膜領域１０が形成される。ここでは、３００℃以下の低温で一旦多孔質シリコン領域２２ａ内を酸化雰囲気に暴露した後、１１００℃以上の高温で酸化している。これにより、多孔質シリコンの凝縮が抑制され、剥離を伴わない第１多孔質酸化膜領域１０を得ることができる。なお、上記の酸化は、高圧酸化を用いて行っても、同様の効果が得られる。
ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、第１多孔質酸化膜領域１０と酸化膜２５とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。これにより、図８の（ｄ）に示されるＳＯＩ（silicon On Insulator）構造が得られる。ここで、酸化膜領域２４および酸化膜層２５が埋め込み酸化膜層３に相当する。
ついで、ＳＯＩプロセスにより、図８の（ｅ）に示されるｎチャンネルＨＶ−ＭＯＳを形成した誘電体分離型半導体装置１００を作製する。
なお、図８の（ｄ）の製造工程は、図示していないが、例えば、次のプロセスによりなされる。
まず、ｎ−型半導体層２上に酸化膜を形成し、絶縁膜９に対応する酸化膜の部位を除去し、当該酸化膜をマスクにしてｎ−型半導体層２をエッチングして酸化膜層２５に到る溝を作製する。そして、一旦酸化膜を除去した後、熱酸化によって再度酸化膜を形成し、この酸化膜のエッチバックを行って溝を絶縁膜９で埋め込む。
ついで、ｎ−型半導体層２上に酸化膜を形成し、酸化膜のパターニングを行う。そして、このパターニングした酸化膜をマスクとしてボロン注入、アニールを行い、ｐ＋型半導体領域５を形成する。また、同様に、イオン注入、アニールにより、ｎ＋型半導体領域４を形成する。また、同様に、イオン注入、アニールにより、ｎ＋型半導体領域１２を形成する。さらに、絶縁膜１１、ゲート電極１４、第１および第２主電極６、７を形成する。最後に、半導体基板１の裏面全面をポリッシュ処理し、半導体基板１の裏面上に形成された酸化膜領域２４を除去して、金属蒸着層（たとえば、Ｔｉ／Ｎｉ／Ａｕの３層蒸着など）からなる裏面電極８を形成し、誘電体分離型半導体装置１００が作製される。
この誘電体分離型半導体装置１００の製造方法によれば、ｎ型シリコン基板とｐ型シリコン基板２０との貼り合わせ工程に先立って、ｐ型シリコン基板２０の主面にｐ＋拡散領域２２とｎ＋拡散領域２１とを形成し、陽極化成電流を通電してｐ＋拡散領域２２を多孔質シリコン領域２２ａに形成し、多孔質シリコン領域２２ａを酸化して第１多孔質酸化膜領域１０を形成するようにしているので、大きな電圧降下を負担する誘電体層の厚膜部分を短時間に作製でき、製造時間、製造コストを低減できる。
また、３００℃以下の低温で一旦多孔質シリコン領域２２ａ内を酸化雰囲気に暴露した後、１１００℃以上の高温で酸化するようにしているので、多孔質シリコンの凝縮が抑制され、剥離を伴わない第１多孔質酸化膜領域１０を作製することができる。
実施の形態２．
図９はこの発明の実施の形態２に係る誘電体分離型半導体装置を示す断面図である。
図９において、第２多孔質酸化膜領域３０が、絶縁層９の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
この実施の形態２による誘電体分離型半導体装置１０１においては、上記実施の形態１の効果に加えて、第２多孔質酸化膜領域３０（第２補助誘電体層）が、絶縁層９の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されているので、絶縁層９（トレンチ分離）形成時に発生するストレスが第２多孔質酸化膜領域３０によって緩和される。そこで、絶縁層９周辺での欠陥の発生が抑制されるとともにピエゾ効果によるパワーデバイスのオン特性変化を防止することができ、パワーデバイスの動作信頼性を向上させることができる。
なお、上記実施の形態１による製造方法における図８の（ａ）、（ｂ）の工程において、第１多孔質酸化膜領域１０および第２多孔質酸化膜領域３０の形成領域にｐ＋拡散領域２２を形成し、ｐ型シリコン基板２０の裏面側からｐ＋拡散領域２２に向けて陽極化成電流２３を通電して、ｐ型シリコン基板２０に第１多孔質酸化膜領域１０および第２多孔質酸化膜領域３０を形成する。以降、図８の（ｃ）〜（ｅ）の工程を実行して、誘電体分離型半導体装置１０１を作製することができる。
実施の形態３．
図１０はこの発明の実施の形態３に係る誘電体分離型半導体装置を示す断面図、図１１はこの発明の実施の形態３に係る誘電体分離型半導体装置の製造方法を説明する工程断面図である。
図１０において、第１空洞領域３１（埋め込み空洞）が、絶縁層９の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
つぎに、このように構成された誘電体分離型半導体装置１０２の製造方法について図１１を参照しつつ説明する。
まず、半導体基板としてのｐ型シリコン基板２０を用意する。そして、ｐ型シリコン基板２０の主面上にｎ＋拡散領域２１および第１および第２ｐ＋拡散領域３２、３３を形成する。この時、ｎ＋拡散領域２１は、第１ｐ＋拡散領域３２を取り囲むように形成され、第２ｐ＋拡散領域３３は、絶縁層９の真下位置に位置するようにリング状に形成されている。ついで、図１１の（ａ）に示されるように、ｐ型シリコン基板２０の主面上に酸化膜３４を形成し、第１ｐ＋型拡散領域３２が露出するように酸化膜３４をパターニングする。そして、ｐ型シリコン基板２０の裏面側から第１ｐ＋拡散領域３２に向けて陽極化成電流２３が通電される。これにより、第１ｐ＋拡散領域３２が多孔質シリコン領域３２ａとなる。
ついで、酸化膜３４を除去した後、上述実施の形態１と同様の酸化処理をｐ型シリコン基板２０に施す。これにより、多孔質シリコン領域３２ａが酸化された第１多孔質酸化膜領域１０となり、酸化膜領域２４がｐ型シリコン基板２０の主面側の第１多孔質酸化膜領域１０を除く領域に形成される。そして、第２ｐ＋拡散領域３３が露出するように酸化膜領域２４をパターニングする。その後、図１１の（ｂ）に示されるように、比較的高い電圧の陽極化成電流３５を通電し、第２ｐ＋拡散領域３３を電解研磨３６する。これにより、図１１の（ｃ）に示されるように、第２ｐ＋拡散領域３３が除去されて、第１空洞領域３１がｐ型シリコン基板２０に形成される。
ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、第１多孔質酸化膜領域１０と酸化膜２５とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。これにより、図１１の（ｄ）に示されるＳＯＩ（silicon On Insulator）構造が得られる。ここで、酸化膜領域２４および酸化膜層２５が埋め込み酸化膜層３に相当する。
ついで、上記実施の形態１と同様に、ＳＯＩプロセスにより、図１１の（ｅ）に示されるｎチャンネルＨＶ−ＭＯＳを形成した誘電体分離型半導体装置１０２を作製する。
この実施の形態３による誘電体分離型半導体装置１０２においては、上記実施の形態１の効果に加えて、第１空洞領域３１が、絶縁層９の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されているので、絶縁層９（トレンチ分離）形成時に発生するストレスが第１空洞領域３１によって緩和される。そこで、絶縁層９周辺での欠陥の発生が抑制されるとともにピエゾ効果によるパワーデバイスのオン特性変化を防止することができ、パワーデバイスの動作信頼性を向上させることができる。この結果、パワーデバイスの高耐圧化とデバイス内包ストレスの軽減とを同時に実現できる。
実施の形態４．
図１２はこの発明の実施の形態４に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域の形成工程を説明する工程断面図である。
つぎに、この実施の形態４による誘電体分離型半導体装置の製造方法について図１２を参照しつつ説明する。
まず、上記実施の形態１における図８の（ａ）、（ｂ）の工程を実施し、ｐ型シリコン基板２０の主面上に多孔質シリコン領域２２ａを形成する。
ついで、図１２の（ａ）に示されるように、ｐ型シリコン基板２０を３００℃以下の温度範囲で真空加熱３７する。これにより、多孔質シリコン領域２２ａ内が乾燥・脱気される。
ついで、図１２の（ｂ）に示されるように、ｐ型シリコン基板２０を１０気圧以上の酸素雰囲気内に配置し、電子線３８を照射する。これにより、ｐ型シリコン基板２０の主面近傍にオゾン３９が発生し、多孔質シリコン領域２２ａおよびｐ型シリコン基板２０の主面側が酸化され、ｐ型シリコン基板２０の主面側に酸化膜領域２４および第１多孔質酸化膜領域１０が形成される。
ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、第１多孔質酸化膜領域１０と酸化膜２５とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。これにより、図１２の（ｃ）に示されるＳＯＩ構造が得られる。ここで、酸化膜領域２４および酸化膜層２５が埋め込み酸化膜層３に相当する。
ついで、上記実施の形態１と同様に、ＳＯＩプロセスにより、ｎチャンネルＨＶ−ＭＯＳを形成した誘電体分離型半導体装置を作製する。
この実施の形態４によれば、ｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ工程に先立って行われる酸化工程が低温環境下で行われることになり、酸化工程での異物の発生を低減でき、同時に酸化膜領域２４と第１多孔質酸化膜領域１０との境界領域に新たなストレスの発生を軽減できる。これにより、ｐ型シリコン基板２０の主面の酸化面における凹凸が抑制され、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせる際に、未接着領域の発生が抑制されるとともに、貼り合わせ強度が向上される。その結果、ＳＯＩ基板の製造不良率が低減され、より信頼性の高いデバイスを得ることができる。
実施の形態５．
図１３はこの発明の実施の形態５に係る誘電体分離型半導体装置における耐圧印加状態を説明する断面図、図１４はこの発明の実施の形態５に係る誘電体分離型半導体装置の製造方法における多孔質シリコン領域形成工程を説明する工程断面図である。
図１３において、第１多孔質酸化膜領域４０（第１補助誘電体層）は、第１主電極６の真下位置で、埋め込み酸化膜層３の下面に接するように半導体基板１内に形成されている。そして、第１多孔質酸化膜領域４０の外周部の埋め込み酸化膜層３に接する部位が径方向に張り出して張り出し部４０ａを構成している。
なお、他の構成は上記実施の形態１と同様に構成されている。
このように構成された誘電体分離型半導体装置１０３の製造方法について説明する。
まず、図１４に示されるように、ｎ＋拡散領域２１およびｐ＋拡散領域２２をｐ型シリコン基板２０の主面にそれぞれ選択的に形成し、さらにｎ＋埋め込み拡散領域４１をｎ＋拡散領域２１およびｐ＋拡散領域２２の外縁部の真下に跨る範囲で、かつ、ｎ＋拡散領域２１と隣接する深さをもって形成し、その後陽極化成電流２３を通電して多孔質シリコン領域４２を形成する。この陽極化成電流２３の電流経路がｐ−基板領域とｐ＋拡散領域とに限定されることから、多孔質シリコン領域４２は逆凸形状となる。
ついで、ｐ型シリコン基板２０を酸化して、張り出し部４０ａを外周部に有する逆凸形状の第１多孔質酸化膜領域４０および酸化膜領域２４を形成する。以降、ｎ型シリコン基板とｐ型シリコン基板２０とを貼り合わせ、ｎ型シリコン基板を研磨して形成されたｎ−型半導体層２にパワーデバイスを形成し、誘電体分離型半導体装置１０３を得る。
ここで、上記実施の形態１による誘電体分離型半導体装置１００において、第２主電極７および裏面電極８をアース電位に接地させ、第１主電極６に＋の極性の高電圧を印加すると、図１５に示されるように、電位ポテンシャル４４がｎ−型半導体層２、酸化膜層２５、酸化膜領域２４、第１多孔質酸化膜領域１０に渡って形成される。この電位ポテンシャル４４においては、電界集中４５が第１多孔質酸化膜領域１０の端部に起こる。この電界集中４５は、動作不安定や過度の電界集中による絶縁破壊をもたらす要因となる。
一方、この誘電体分離型半導体装置１０３において、第２主電極７および裏面電極８をアース電位に接地させ、第１主電極６に＋の極性の高電圧を印加すると、図１３に示されるように、電位ポテンシャル４３がｎ−型半導体層２、酸化膜層２５、酸化膜領域２４、第１多孔質酸化膜領域４０に渡って形成される。そして、電位ポテンシャル４３は、第１多孔質酸化膜領域４０の張り出し部４０ａの張り出し形状に沿って伸張し、上述の第１多孔質酸化膜領域１０の端部における電界集中４５が緩和される。そこで、電界集中４５に起因する動作不安定や絶縁破壊の発生が抑制され、デバイス特性の劣化を回避することができる。
実施の形態６．
図１６はこの発明に係る誘電体分離型半導体装置の製造方法に適用される陽極化成を説明する模式図、図１７はこの発明の実施の形態６に係る誘電体分離型半導体装置の製造方法における多孔質シリコン領域形成工程を説明する工程断面図である。
まず、陽極化成について図１６を参照しつつ説明する。なお、説明の便宜上、ウエハ中央部に位置する部材に”ａ”を付し、ウエハ周辺部に位置する部材に”ｂ”を付している。
ｎ＋拡散領域５１およびｐ＋拡散領域５２ａ、５２ｂがｐ型シリコンウエハ５０の主面にそれぞれ選択的に形成され、酸化膜領域５３がｐ＋拡散領域５２ａ、５２ｂを露出するようにｐ型シリコンウエハ５０の主面に形成されている。このように構成されたｐ型シリコンウエハ５０をＨＦ溶液中に浸漬し、一対のＰｔ電極５４間に電圧を印加し、陽極化成を行う。この時、陽極化成電流５５ａ、５５ｂがｐ型シリコンウエハ５０の裏面側からｐ＋拡散領域５２ａ、５２ｂに向けて流れ、ｐ＋拡散領域５２ａ、５２ｂがそれぞれ多孔質シリコン領域５６ａ、５６ｂとなる。
ここで、陽極化成電流５５ａの電流経路の抵抗成分をＲ１、Ｒ２、Ｒ３、形成される多孔質シリコン領域５６ａの深さをｔｐとし、陽極化成電流５５ｂの電流経路の抵抗成分をＲ１’、Ｒ２’、Ｒ３’、形成される多孔質シリコン領域５６ｂの深さをｔｐ’とする。
各位置における電流経路の全抵抗（Ｒ１＋Ｒ２＋Ｒ３）と（Ｒ１’＋Ｒ２’＋Ｒ３’）との間に不均衡が発生した場合、その大小関係に反比例する形でｔｐとｔｐ’との間にも不均衡が発生する。結果として、ｐ型シリコンウエハ５０内での多孔質シリコン領域の深さのバラツキが拡大することになる。これは、パワーデバイス製造後にその実力耐圧値のバラツキをもたらすことになる。
この実施の形態６では、図１７に示されるように、ｎ＋拡散領域２１およびｐ＋拡散領域２２をｐ型シリコン基板２０の主面にそれぞれ選択的に形成し、さらにｎ＋埋め込み拡散領域４６をｐ＋拡散領域２２およびｎ＋拡散領域２１の外縁部の真下に跨る範囲で、かつ、ｎ＋拡散領域２１と離れた深さをもって形成し、その後陽極化成電流２３を通電して多孔質シリコン領域４７を形成している。
そこで、陽極化成電流２３は、ｐ型シリコン基板２０の裏面側からｎ＋埋め込み拡散領域４６を迂回してｐ＋拡散領域２２に到達する電流経路を流れる。そして、多孔質シリコンは、陽極化成電流２３の電流経路を遡上する形で成長し、ｎ＋埋め込み拡散領域４６に到達した段階で深さ方向への成長がストップされ、深さｔｐ”の多孔質シリコン領域４７が得られる。
ついで、例えば図８の（ｃ）〜（ｅ）の工程に準拠して、ｐ型シリコン基板２０を酸化し、ｎ型シリコン基板とｐ型シリコン基板２０とを貼り合わせ、ｎ型シリコン基板を研磨して形成されたｎ−型半導体層２にパワーデバイスを形成し、誘電体分離型半導体装置を得る。
このように、この実施の形態６による多孔質シリコン領域の形成方法では、ｎ＋埋め込み拡散領域４６をｐ＋拡散領域２２およびｎ＋拡散領域２１の外縁部の真下に跨る範囲で、かつ、ｎ＋拡散領域２１と離れた深さをもって形成しているので、陽極化成による多孔質シリコンの成長はｎ＋埋め込み拡散領域４６に到達した段階でストップされる。このように、ｎ＋埋め込み拡散領域４６の深さ方向の位置によって多孔質シリコン領域４７の深さを制御することができるので、電流経路における全抵抗値が仮にばらついても、ウエハ全面に均一な深さの多孔質シリコン領域４７を形成することが可能となる。
従って、この多孔質シリコン領域の形成方法を用いれば、所望の特性を備えたパワーデバイスを安定して高歩留まりで製造することができる。
実施の形態７．
図１８はこの発明の実施の形態１に係る誘電体分離型半導体装置の製造方法における酸化工程および貼り合わせ工程を説明する工程断面図、図１９はこの発明の実施の形態７に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。
まず、ｐ型シリコン基板とｎ型シリコン基板との貼り合わせ工程に先立って多孔質酸化膜領域をｐ型シリコン基板に形成する場合について図１８を参照しつつ説明する。
ｐ型シリコン基板２０の主面上にｎ＋拡散領域およびｐ＋拡散領域を形成し、ｐ型シリコン基板２０をＨＦ溶液中で陽極化成を行う。これにより、図１８の（ａ）に示されるように、多孔質シリコン領域２２ａが形成されたｐ型シリコン基板２０を得る。
ついで、３００℃以下の低温で一旦多孔質シリコン領域２２ａ内を酸化雰囲気に暴露した後、１１００℃以上の高温で酸化して、酸化膜領域２４および第１多孔質酸化膜領域１０を形成する。
この酸化工程では、多孔質シリコン領域２２ａのポロジティが不均一な場合、酸化膜の成長レートとストレス分布に不均衡が生じ、結果として、図１８の（ｂ）に示されるように、第１多孔質酸化膜領域１０の表面に凸凹形状を発生させる恐れがある。
そして、第１多孔質酸化膜領域１０の表面に凸凹形状が発生した場合、図１８の（ｃ）に示されるように、ｐ型シリコン基板２０とｎ型シリコン基板（ｎ−型半導体層２）との貼り合わせ不良（未接着領域）４８を誘発する恐れがある。
また、多孔質シリコン領域形成から酸化完了までに拡前処理や酸化処理などの一連の作業が必要となり、異物４９が付着する恐れがある。異物４９の付着は、ｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ不良（未接着領域）４８の誘発につながる。
この実施の形態７による誘電体分離型半導体装置１０４では、図１９に示されるように、第１多孔質酸化膜領域５８が、酸化膜層２５の下面に接するようにｐ型シリコン基板２０内に形成されており、第１主電極６の真下位置を含んで、第１および第２主電極６、７間の距離Ｌに対して、第１主電極６側から第２主電極７に向かって４０％を超える範囲まで広がった円盤状の主部５８ａ（第１補助誘電体層）と、主部５８ａから第２主電極７の真下側まで所定幅で延出する延出部５８ｂ（第３補助誘電体層）とから構成されている。そして、裏面開口部５９が、絶縁膜９の真下位置で、ｐ型シリコン基板２０の裏面側から酸化膜層２５に到るように形成されている。さらに、第１多孔質酸化膜領域５８の延出部５８ｂが裏面開口部５９に露出している。
なお、他の構成は上記実施の形態１と同様に構成されている。
つぎに、このように構成された誘電体分離型半導体装置１０４の製造方法について説明する。
まず、上述の第１多孔質酸化膜領域５８と同形状の多孔質シリコン領域５７が形成されたｐ型シリコン基板２０を得る。ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、多孔質シリコン領域５７が形成されているｐ型シリコン基板２０の主面と酸化膜層２５が形成されているｎ型シリコン基板の主面とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。さらに、ＳＯＩプロセスにより、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成する。その後、ドライエッチング、ＫＯＨによるエッチングなどにより、ｐ型シリコン基板２０の裏面側から絶縁層９の真下の酸化膜層２５に到るように裏面開口部５９を形成する。ここで、多孔質シリコン領域５７の一部が裏面開口部５９に露出している。
ついで、この状態で高濃度オゾン雰囲気中に曝す。これにより、オゾン６０による多孔質シリコン領域５７の酸化が裏面開口部５９から第１主電極６側に進行し、第１多孔質酸化膜領域５８が形成される。
この実施の形態７においても、第１多孔質酸化膜領域５８の主部５８ａの端部が、第１および第２主電極６、７間の距離Ｌに対して、第１主電極６側から第２主電極７に向かって４０％以上の位置に位置しているので、上記実施の形態１と同様に、第１多孔質酸化膜領域５８により電圧降下を稼いで耐圧を向上させている。
また、この実施の形態７によれば、多孔質シリコン領域５７が形成されたｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、ｎ型シリコン基板を研磨してｎ−型半導体層２を形成し、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成した後、ｐ型シリコン基板２０に裏面開口部５９を形成し、裏面開口部５９からオゾン６０により多孔質シリコン領域５７を酸化するようにしている。つまり、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせた後、多孔質シリコン領域５７の酸化工程を実施することになり、上述の第１多孔質酸化膜領域の表面の凸凹形状に起因するｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ不良（未接着領域）４８の問題はない。同様に、多孔質シリコン領域形成から酸化完了までに拡前処理や酸化処理などの一連の作業に起因する異物４９の付着もなく、異物４９によるｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ不良（未接着領域）４８の発生も抑制される。
従って、貼り合わせ不良の低減と高耐圧とを両立させた誘電体分離型半導体装置およびその製造方法が得られる。
なお、本方法により形成された第１多孔質酸化膜領域５８は、多少のストレスを保持するが、予め貼り合わせられた酸化膜／シリコン界面の接着力が該ストレスに比べてはるかに強力であり、貼り合わせ不良を誘発するには到らない。また、裏面開口部５９は、表面と貫通した状態ではなく、その直径も１００μｍより小さいことから、アッセンブリ工程におけるウエハ吸着に支障を生じさせる懸念もない。
また、高濃度オゾン雰囲気において多孔質シリコン領域５７を酸化するものとしているが、酸素雰囲気において多孔質シリコン領域５７を酸化するようにしてもよい。
実施の形態８．
この実施の形態８は、上記実施の形態７において、多孔質シリコン領域５７のポロジティを０．６以上とするものである。
この実施の形態８では、多孔質シリコン領域５７のポロジティを０．６以上としているので、一定以上の酸化レートを確保できるとともに、酸化後のストレスを抑制することができる。その結果、貼り合わせ不良の低減に加えて、誘電体分離型半導体装置のパワーデバイスの動作信頼性を向上させることができる。
実施の形態９．
図２０および図２１はそれぞれこの発明の実施の形態９に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図および背面図である。
図２０および図２１において、第１多孔質酸化膜領域６２が、酸化膜層２５の下面に接するようにｐ型シリコン基板２０内に形成されており、第１主電極６の真下位置を含んで、第１および第２主電極６、７間の距離Ｌに対して、第１主電極６側から第２主電極７に向かって４０％を超える範囲まで広がった円盤状の主部６２ａ（第１補助誘電体層）と、主部６２ａから第２主電極７の真下側まで所定幅で延出する延出部６２ｂ（第３補助誘電体層）とから構成されている。そして、延出部６２ｂは、主部６２ａから周方向に等角ピッチで４つ形成されている。また、４つの裏面開口部５９が、絶縁膜９の真下位置で、ｐ型シリコン基板２０の裏面側から酸化膜層２５に到るように形成されている。そして、第１多孔質酸化膜領域６２の延出部６２ｂが各裏面開口部５９に露出している。図２１中、Ａは絶縁層９による分離領域を示し、Ｂはパワーデバイス領域を示している。
なお、他の構成は上記実施の形態７と同様に構成されている。
つぎに、このように構成された誘電体分離型半導体装置１０５の製造方法について説明する。
まず、多孔質シリコン領域６１が形成されたｐ型シリコン基板２０を得る。この多孔質シリコン領域６１は上述の第１多孔質酸化膜領域６２と同一形状に形成されている。
ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、多孔質シリコン領域６１が形成されているｐ型シリコン基板２０の主面と酸化膜２５が形成されているｎ型シリコン基板の主面とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。さらに、ＳＯＩプロセスにより、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成する。その後、ドライエッチング、ＫＯＨによるエッチングなどにより、ｐ型シリコン基板２０の裏面側から絶縁層９の真下の酸化膜層２５に到るように裏面開口部５９を形成する。ここで、多孔質シリコン領域６１の一部が各裏面開口部５９に露出している。
ついで、この状態で高濃度オゾン雰囲気中に曝す。これにより、図２０に示されるように、オゾン６０による多孔質シリコン領域６１の酸化が裏面開口部５９から第１主電極６側に進行し、第１多孔質酸化膜領域６２が形成される。
従って、この実施の形態９においても、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせた後、多孔質シリコン領域６１の酸化工程を実施しているので、上記実施の形態７と同様に、貼り合わせ不良の低減と高耐圧とを両立させることができる。
また、この実施の形態９によれば、４つの延出部６２ｂが周方向に等角ピッチで形成されているので、多孔質シリコン領域６１の酸化が図２１中上下左右方向から進行し、得られる酸化膜のストレス分布や酸化膜形状がデバイスの片側で局所的に均衡を失う恐れがない。
なお、上記実施の形態９では、４つの延出部６１ｂを周方向の等角ピッチに形成するものとしているが、延出部６１ｂの個数は４つに限定されるものではなく２つ以上であればよく、構造の対称性が確保されるように周方向に等角ピッチで形成されていればよい。
実施の形態１０．
図２２はこの発明の実施の形態１０に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。
この実施の形態１０による誘電体分離型半導体装置１０６は、裏面開口部５９に代えて表面開口部６３を設けている点を除いて、上記実施の形態７と同様に構成されている。
つぎに、この実施の形態１０に係る誘電体分離型半導体装置の製造方法について図２２を参照しつつ説明する。
まず、上記実施の形態７と同様に、多孔質シリコン領域５７が形成されたｐ型シリコン基板２０を得る。ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、酸化膜層２５の一部を除去し、酸化膜除去領域６４を形成する。なお、この酸化膜除去領域６４は、後述する絶縁層９の真下位置に位置するように形成されている。
ついで、多孔質シリコン領域５７が形成されているｐ型シリコン基板２０の主面と酸化膜層２５が形成されているｎ型シリコン基板の主面とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、図２２の（ａ）に示されるように、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。
ついで、ＳＯＩプロセスにより、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成する。そして、図２２の（ｂ）に示されるように、ドライエッチング、ＫＯＨによるエッチングなどにより、酸化膜除去領域６４の形成位置で、ｎ−型半導体層２の表面側から多孔質シリコン領域５７の底面に到るように表面開口部６３を形成する。ここで、多孔質シリコン領域５７の一部が表面開口部６３に露出している。
ついで、この状態で高濃度オゾン雰囲気中に曝す。これにより、オゾン６０による多孔質シリコン領域５７の酸化が表面開口部６３から第１主電極６側に進行し、第１多孔質酸化膜領域５８が形成される。
この実施の形態１０においても、第１多孔質酸化膜領域５８の主部５８ａの端部は、第１および第２主電極６、７間の距離Ｌに対して、第１主電極６側から第２主電極７に向かって４０％以上の位置に位置しており、第１多孔質酸化膜領域５８により電圧降下を稼いで耐圧を向上させている。
このように、この実施の形態１０においても、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせた後、多孔質シリコン領域５７の酸化工程を実施しているので、上記実施の形態７と同様に、貼り合わせ不良の低減と高耐圧とを両立させることができる。
なお、本方法により形成された第１多孔質酸化膜領域５８は、多少のストレスを保持するが、予め貼り合わせられた酸化膜／シリコン界面の接着力が該ストレスに比べてはるかに強力であり、貼り合わせ不良を誘発するには到らない。また、表面開口部６３は、裏面と貫通した状態ではなく、その直径も１００μｍより小さいことから、アッセンブリ工程におけるウエハ吸着に支障を生じさせる懸念もない。
また、この実施の形態１０においても、多孔質シリコン領域５７のポロジティを０．６以上とすれば、一定以上の酸化レートを確保できるとともに、酸化後のストレスを抑制することができる。その結果、貼り合わせ不良の低減に加えて、誘電体分離型半導体装置のパワーデバイスの動作信頼性を向上させることができる。
実施の形態１１．
図２３および図２４はそれぞれこの発明の実施の形態１１に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図および上面図である。
この実施の形態１１による誘電体分離型半導体装置１０７は、裏面開口部５９に代えて表面開口部６３を設けている点を除いて、上記実施の形態９と同様に構成されている。
つぎに、この実施の形態１０に係る誘電体分離型半導体装置の製造方法について図２３および図２４を参照しつつ説明する。
まず、上記実施の形態９と同様に、多孔質シリコン領域６１が形成されたｐ型シリコン基板２０を得る。ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、酸化膜層２５の一部を除去し、酸化膜除去領域６４を形成する。なお、この酸化膜除去領域６４は、後述する絶縁層９の真下位置に位置するように形成されている。
ついで、多孔質シリコン領域６１が形成されているｐ型シリコン基板２０の主面と酸化膜層２５が形成されているｎ型シリコン基板の主面とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。
ついで、ＳＯＩプロセスにより、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成する。そして、図２３に示されるように、ドライエッチング、ＫＯＨによるエッチングなどにより、酸化膜除去領域６４の形成位置で、ｎ−型半導体層２の表面側から多孔質シリコン領域６１の底面に到るように表面開口部６３を形成する。ここで、多孔質シリコン領域６１の一部が表面開口部６３に露出している。
ついで、この状態で高濃度オゾン雰囲気中に曝す。これにより、オゾン６０による多孔質シリコン領域６１の酸化が表面開口部６３から第１主電極６側に進行し、第１多孔質酸化膜領域６２が形成される。
従って、この実施の形態１１においても、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせた後、多孔質シリコン領域６１の酸化工程を実施しているので、上記実施の形態９と同様に、貼り合わせ不良の低減と高耐圧とを両立させることができる。
また、この実施の形態１１によれば、４つの延出部６２ｂが周方向に等角ピッチで形成されているので、多孔質シリコン領域６１の酸化が図２４中上下左右方向から進行し、得られる酸化膜のストレス分布や酸化膜形状がデバイスの片側で局所的に均衡を失う恐れがない。
なお、上記実施の形態１１では、４つの延出部６２ｂを周方向の等角ピッチに形成するものとしているが、延出部６２ｂの個数は４つに限定されるものではなく２つ以上であればよく、構造の対称性が確保されるように周方向に等角ピッチで形成されていればよい。
実施の形態１２．
図２５はこの発明の実施の形態１２に係る誘電体分離型半導体装置の製造方法を示す工程断面図である。
つぎに、この実施の形態１２による誘電体分離型半導体装置１０８の製造方法について説明する。
まず、上記実施の形態１と同様にして、多孔質シリコン領域２２ａが形成されたｐ型シリコン基板２０を得る。ついで、酸化膜層２５が主面に形成されたｎ型シリコン基板を用意する。そして、酸化膜層２５の一部を除去し、酸化膜除去領域６５を形成する。この酸化膜除去領域６５は、第１主電極６の真下位置に位置するように形成されている。
ついで、多孔質シリコン領域２２ａが形成されているｐ型シリコン基板２０の主面と酸化膜層２５が形成されているｎ型シリコン基板の主面とを密接させてｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせ、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせ強度を向上させる。そして、ｎ型シリコン基板を所定の厚みに研磨し、ｎ−型半導体層２を形成する。
ついで、ＳＯＩプロセスにより、図２５の（ａ）に示されるように、ｎ−型半導体層２にｎチャンネルＨＶ−ＭＯＳを形成する。この時、ｎ＋拡散領域４の拡散深さが酸化膜層２５に到達しており、その真下で酸化膜除去領域６５により構成される埋め込み空洞部に接している。
そして、図２５の（ｂ）に示されるように、ドライエッチング、ＫＯＨによるエッチングなどにより、酸化膜除去領域６４の形成位置で、ｎ−型半導体層２の表面側から多孔質シリコン領域２２ａに到るように表面開口部６３を形成する。この状態で、高濃度オゾン雰囲気に曝し、オゾン６０により多孔質シリコン領域２２ａを酸化し、第１多孔質酸化膜領域１０が形成される。
この実施の形態１２においても、ｐ型シリコン基板２０とｎ型シリコン基板とを貼り合わせた後、多孔質シリコン領域２２ａの酸化工程を実施することになり、上述の第１多孔質酸化膜領域の表面の凸凹形状に起因するｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ不良（未接着領域）４８の問題はない。同様に、多孔質シリコン領域形成から酸化完了までに拡前処理や酸化処理などの一連の作業に起因する異物４９の付着もなく、異物４９によるｐ型シリコン基板２０とｎ型シリコン基板との貼り合わせ不良（未接着領域）４８の発生も抑制される。
従って、貼り合わせ不良の低減と高耐圧とを両立させた誘電体分離型半導体装置およびその製造方法が得られる。
なお、本方法により形成された第１多孔質酸化膜領域１０は、多少のストレスを保持するが、予め貼り合わせられた酸化膜／シリコン界面の接着力が該ストレスに比べてはるかに強力であり、貼り合わせ不良を誘発するには到らない。また、表面開口部６３は、裏面と貫通した状態ではなく、その直径も１００μｍより小さいことから、アッセンブリ工程におけるウエハ吸着に支障を生じさせる懸念もない。
なお、上記各実施の形態では、ｎ−型半導体層２にｎチャンネルＭＯＳトランジスタを構成するものとしているが、ｎ−型半導体層２に構成されるパワーデバイスとしては、ｎチャンネルＭＯＳトランジスタに限定されるものではなく、例えば、ｎｐｎトランジスタ、ｎチャンネルＭＣＴ（MOS Controlled Thyristor)、ｎチャンネルＥＳＴ（Emitter Switched Thyristor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでもよい。
この発明の実施の形態１に係る誘電体分離型半導体装置を示す断面斜視図である。 この発明の実施の形態１に係る誘電体分離型半導体装置を示す要部断面図である。 この発明の実施の形態１に係る誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。 図３のＡ−Ａ'線での断面における電界強度分布を示す説明図である。 この発明の実施の形態１による耐圧条件下における誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。 図５のＢ−Ｂ'線での断面における電界強度分布を示す説明図である。 この発明の実施の形態１に係る誘電体分離型半導体装置における第１および第２主電極間の距離Ｌに対する多孔質酸化膜領域の幅Ｗの比率（Ｗ／Ｌ）と耐圧との関係を説明する図である。 この発明の実施の形態１に係る誘電体分離型半導体装置の製造方法を説明する工程断面図である。 この発明の実施の形態２に係る誘電体分離型半導体装置を示す断面図である。 この発明の実施の形態３に係る誘電体分離型半導体装置を示す断面図である。 この発明の実施の形態３に係る誘電体分離型半導体装置の製造方法を説明する工程断面図である。 この発明の実施の形態４に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域の形成工程を説明する工程断面図である。 この発明の実施の形態５に係る誘電体分離型半導体装置における耐圧印加状態を説明する断面図である。 この発明の実施の形態５に係る誘電体分離型半導体装置の製造方法における多孔質シリコン領域形成工程を説明する工程断面図である。 この発明の実施の形態１に係る誘電体分離型半導体装置における耐圧印加状態を説明する断面図である。 この発明に係る誘電体分離型半導体装置の製造方法に適用される陽極化成を説明する模式図である。 この発明の実施の形態６に係る誘電体分離型半導体装置の製造方法における多孔質シリコン領域形成工程を説明する工程断面図である。 この発明の実施の形態１に係る誘電体分離型半導体装置の製造方法における酸化工程および貼り合わせ工程を説明する工程断面図である。 この発明の実施の形態７に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。 この発明の実施の形態９に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。 この発明の実施の形態９に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する背面図である。 この発明の実施の形態１０に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。 この発明の実施の形態１１に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する工程断面図である。 この発明の実施の形態１１に係る誘電体分離型半導体装置の製造方法における多孔質酸化膜領域形成工程を説明する上面図である。 この発明の実施の形態１２に係る誘電体分離型半導体装置の製造方法を示す工程断面図である。
符号の説明
１ 半導体基板、２ ｎ−型半導体層、３ 埋め込み酸化膜層、９ 絶縁層、１０ 第１多孔質酸化膜領域、３０ 第２多孔質酸化膜領域、３１ 第１空洞領域、４０ 第１多孔質酸化膜領域、４０ａ 張り出し部、５８ 第１多孔質酸化膜領域、５８ａ 主部、５８ｂ 延出部、５９ 裏面開口部、６２ 第１多孔質酸化膜領域、６２ａ 主部、６２ｂ 延出部、６３ 表面開口部。

Claims (16)

  1. 半導体基板と、
    上記半導体基板の主面に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記半導体基板の主面の多孔質化されていない表面を酸化して形成された酸化膜層と上記第１半導体層の貼り合わせ面に形成された酸化膜とからなり、又は上記第１半導体層の貼り合わせ面に形成された酸化膜からなり、該半導体基板と該第１半導体層との貼り合わせ部の全域にわたって配置された主誘電体層と、
    上記第１半導体層の表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層と、
    上記第２半導体層から離間して該第２半導体層を取り囲むように上記第１半導体層に形成された高不純物濃度の第２導電型の第３半導体層と、
    上記第３半導体層の外周縁を取り囲み、かつ、上記第１半導体層の表面から上記主誘電体層に到るように該第１半導体層に形成されたリング状絶縁層と、
    上記第２半導体層の表面に接合配置された第１主電極と、
    上記第３半導体層の表面に接合配置された第２主電極と、
    上記半導体基板の主面に対向する裏面に形成された裏面電極と、
    上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成された第１補助誘電体層とを備え、
    上記第１補助誘電体層は、上記第１主電極の真下位置を含んで、該第１主電極側から上記第１および第２主電極間の距離Ｌの４０％を超え、上記第３半導体層の真下位置を含まない範囲まで広がった領域に形成されているとともに、多孔質酸化膜によって構成され、
    埋め込み空洞が、上記リング状絶縁層の真下位置で、上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成されていることを特徴とする誘電体分離型半導体装置。
  2. 半導体基板と、
    上記半導体基板の主面に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記半導体基板の主面の多孔質化されていない表面を酸化して形成された酸化膜層と上記第１半導体層の貼り合わせ面に形成された酸化膜とからなり、又は上記第１半導体層の貼り合わせ面に形成された酸化膜からなり、該半導体基板と該第１半導体層との貼り合わせ部の全域にわたって配置された主誘電体層と、
    上記第１半導体層の表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層と、
    上記第２半導体層から離間して該第２半導体層を取り囲むように上記第１半導体層に形成された高不純物濃度の第２導電型の第３半導体層と、
    上記第３半導体層の外周縁を取り囲み、かつ、上記第１半導体層の表面から上記主誘電体層に到るように該第１半導体層に形成されたリング状絶縁層と、
    上記第２半導体層の表面に接合配置された第１主電極と、
    上記第３半導体層の表面に接合配置された第２主電極と、
    上記半導体基板の主面に対向する裏面に形成された裏面電極と、
    上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成された第１補助誘電体層とを備え、
    上記第１補助誘電体層は、上記第１主電極の真下位置を含んで、該第１主電極側から上記第１および第２主電極間の距離Ｌの４０％を超え、上記第３半導体層の真下位置を含まない範囲まで広がった領域に形成されているとともに、多孔質酸化膜によって構成され、
    上記第１補助誘電体層は、その外周部の上記主誘電体層に接する側が径方向外側に張り出した形状に形成されていることを特徴とする誘電体分離型半導体装置。
  3. 半導体基板と、
    上記半導体基板の主面に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記半導体基板の主面の多孔質化されていない表面を酸化して形成された酸化膜層と上記第１半導体層の貼り合わせ面に形成された酸化膜とからなり、又は上記第１半導体層の貼り合わせ面に形成された酸化膜からなり、該半導体基板と該第１半導体層との貼り合わせ部の全域にわたって配置された主誘電体層と、
    上記第１半導体層の表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層と、
    上記第２半導体層から離間して該第２半導体層を取り囲むように上記第１半導体層に形成された高不純物濃度の第２導電型の第３半導体層と、
    上記第３半導体層の外周縁を取り囲み、かつ、上記第１半導体層の表面から上記主誘電体層に到るように該第１半導体層に形成されたリング状絶縁層と、
    上記第２半導体層の表面に接合配置された第１主電極と、
    上記第３半導体層の表面に接合配置された第２主電極と、
    上記半導体基板の主面に対向する裏面に形成された裏面電極と、
    上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成された第１補助誘電体層とを備え、
    上記第１補助誘電体層は、上記第１主電極の真下位置を含んで、該第１主電極側から上記第１および第２主電極間の距離Ｌの４０％を超え、上記第３半導体層の真下位置を含まない範囲まで広がった領域に形成されているとともに、多孔質酸化膜によって構成され、
    多孔質酸化膜によって構成された第３補助誘電体層が上記第１補助誘電体層から上記リング状絶縁層の真下位置に至るように延設され、開口部が上記半導体基板の裏面又は上記第１半導体層の表面から上記第３補助誘電体層の端部に至るように形成されていることを特徴とする誘電体分離型半導体装置。
  4. 上記第１補助誘電体層から上記リング状絶縁層の真下位置に至るように延設された上記第３補助誘電体層が周方向に等角ピッチで複数配設され、上記開口部が上記第３補助誘電体層のそれぞれの端部に至るように形成されていることを特徴とする請求項３記載の誘電体分離型半導体装置。
  5. 半導体基板と、
    上記半導体基板の主面に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記半導体基板の主面の多孔質化されていない表面を酸化して形成された酸化膜層と上記第１半導体層の貼り合わせ面に形成された酸化膜とからなり、又は上記第１半導体層の貼り合わせ面に形成された酸化膜からなり、該半導体基板と該第１半導体層との貼り合わせ部の全域にわたって配置された主誘電体層と、
    上記第１半導体層の表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層と、
    上記第２半導体層から離間して該第２半導体層を取り囲むように上記第１半導体層に形成された高不純物濃度の第２導電型の第３半導体層と、
    上記第３半導体層の外周縁を取り囲み、かつ、上記第１半導体層の表面から上記主誘電体層に到るように該第１半導体層に形成されたリング状絶縁層と、
    上記第２半導体層の表面に接合配置された第１主電極と、
    上記第３半導体層の表面に接合配置された第２主電極と、
    上記半導体基板の主面に対向する裏面に形成された裏面電極と、
    上記主誘電体層の上記主面側に接した状態で上記半導体基板内に形成された第１補助誘電体層とを備え、
    上記第１補助誘電体層は、上記第１主電極の真下位置を含んで、該第１主電極側から上記第１および第２主電極間の距離Ｌの４０％を超え、上記第３半導体層の真下位置を含まない範囲まで広がった領域に形成されているとともに、多孔質酸化膜によって構成され、
    開口部が、上記第１主電極、上記第２半導体層、上記第１半導体層および上記主誘電体層を貫通して上記第１補助誘電体層に至るように形成されていることを特徴とする誘電体分離型半導体装置。
  6. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｐ＋拡散領域を含む領域を多孔質化する工程と、
    上記半導体基板の主面側および上記多孔質化された領域を酸化する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記パワーデバイスを形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  7. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、絶縁層が上記活性層を所定の範囲に画成するようにリング状に形成され、パワーデバイスが上記絶縁層により画成された上記活性層の所定の範囲内に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面に第１ｐ＋拡散領域と第２ｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記第１ｐ＋拡散領域を多孔質化する工程と、
    上記半導体基板の主面側および上記多孔質化された領域を酸化する工程と、
    上記絶縁層の真下位置に位置する第２ｐ＋拡散領域の部位を電解研磨して空洞領域を形成する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記パワーデバイスを形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  8. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｎ＋拡散領域の下部に該ｎ＋拡散領域に接し、かつ、上記ｐ＋拡散領域の外縁部にオーバーラップするように埋め込みｎ＋拡散領域を形成する工程と、
    上記ｐ＋拡散領域を多孔質化する工程と、
    上記半導体基板の主面側および上記多孔質化された領域を酸化する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記パワーデバイスを形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  9. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｐ＋拡散領域の下部に該ｐ＋拡散領域に接し、かつ、該ｐ＋拡散領域に隣接する上記ｎ＋拡散領域の外縁部の下部に該n+拡散領域から離反してオーバーラップするように埋め込みｎ＋拡散領域を形成する工程と、
    上記ｐ＋拡散領域を上記埋め込みｎ＋拡散領域に至るまで多孔質化する工程と、
    上記半導体基板の主面側および上記多孔質化された領域を酸化する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記パワーデバイスを形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  10. 上記酸化する工程は、３００℃以下の低温酸化をし、引き続いて１，１００℃以上の高温酸化をすることを特徴とする請求項６乃至請求項９のいずれか１項に記載の誘電体分離型半導体装置の製造方法。
  11. 上記酸化する工程は、３００℃以下の温度で真空加熱し、引き続いて１０気圧以上の酸素雰囲気中で電子線照射することを特徴とする請求項６乃至請求項９のいずれか１項に記載の誘電体分離型半導体装置の製造方法。
  12. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成された分離領域内に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｐ＋拡散領域を多孔質化して多孔質領域を形成する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記分離領域を形成する工程と、
    上記活性層の上記分離領域内に上記パワーデバイスを形成する工程と、
    上記分離領域の真下位置で上記半導体基板の裏面から上記多孔質領域に至る開口部を形成する工程と、
    上記多孔質領域を上記開口部を介して高濃度オゾン雰囲気又は熱酸化雰囲気に曝して該多孔質領域を酸化して上記補助誘電体層を形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  13. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成された分離領域内に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｐ＋拡散領域を多孔質化して多孔質領域を形成する工程と、
    活性層側シリコン基板の裏面に形成された酸化膜層の上記分離領域の真下位置に対応する部位の一部を除去する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記分離領域を形成する工程と、
    上記活性層の上記分離領域内に上記パワーデバイスを形成する工程と、
    上記分離領域の位置で上記活性層の表面から上記酸化膜層の除去領域を通って上記多孔質領域に至る開口部を形成する工程と、
    上記多孔質領域を上記開口部を介して高濃度オゾン雰囲気又は熱酸化雰囲気に曝して該多孔質領域を酸化して上記補助誘電体層を形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
  14. 上記多孔質領域のポロジティが０．６以上であることを特徴とする請求項１２又は請求項１３記載の誘電体分離型半導体装置の製造方法。
  15. 上記開口部が上記パワーデバイスの中心に対して周方向に等角ピッチで複数設けられていることを特徴とする請求項１２又は請求項１３記載の誘電体分離型半導体装置の製造方法。
  16. 半導体基板と活性層とが主誘電体層を介して貼り合わされ、多孔質酸化膜からなる補助誘電体層が上記主誘電体層に接した状態で上記半導体基板内に形成され、パワーデバイスが上記活性層に形成された分離領域内に形成されてなる誘電体分離型半導体装置の製造方法であって、
    上記半導体基板の主面にｐ＋拡散領域とｎ＋拡散領域とを形成する工程と、
    上記ｐ＋拡散領域を多孔質化して多孔質領域を形成する工程と、
    活性層側シリコン基板の裏面に形成された酸化膜層の上記パワーデバイスの中心位置に対応する部位の一部を除去する工程と、
    上記半導体基板と活性層側シリコン基板とを貼り合せる工程と、
    上記活性層側シリコン基板を研磨して上記活性層を形成する工程と、
    上記活性層に上記分離領域を形成する工程と、
    上記活性層の上記分離領域内に上記パワーデバイスを形成する工程と、
    上記パワーデバイスの中心位置で上記活性層の表面から上記酸化膜層の除去領域を通って上記多孔質領域に至る開口部を形成する工程と、
    上記多孔質領域を上記開口部を介して高濃度オゾン雰囲気又は熱酸化雰囲気に曝して該多孔質領域を酸化して上記補助誘電体層を形成する工程とを備えていることを特徴とする誘電体分離型半導体装置の製造方法。
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