KR100689918B1 - 유전체 분리형 반도체 장치 및 그 제조 방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 유전체층의 두께와 제1 반도체층의 두께에 의존하여 반도체 장치의 내압이 제한되는 것을 방지하면서, 고내압을 실현한 유전체 분리형 반도체 장치 및 그 제조 방법을 얻는다. 반도체 기판(1)과 n-형 반도체층(2)이 매립 산화막층(3)을 개재하여 접합되며, 제1 다공질 산화막 영역(10)이 매립 산화막층(3)에 접한 상태로 반도체 기판 내에 형성되며, 파워 디바이스가 n-형 반도체층(2)에 형성되어 있다. 그리고, 제1 다공질 산화막 영역(10)은, 파워 디바이스의 제1 주 전극(6)의 바로 아래의 위치를 포함하여, 제1 주 전극(6)측으로부터 제1 및 제2 주 전극(6, 7) 사이의 거리 L의 40%를 초과하는 범위까지 확대된 영역에 형성되어 있다.
반도체층, 유전체층, 주 전극, 다공질 산화막, 매립 산화막층, 활성층

Description

유전체 분리형 반도체 장치 및 그 제조 방법{DIELECTRIC ISOLATION TYPE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치를 도시하는 단면 사시도.
도 2는 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치를 도시하는 주요부 단면도.
도 3은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도.
도 4는 도 3의 A-A'선을 따라 취한 단면에서의 전계 강도 분포를 도시하는 설명도.
도 5는 본 발명의 실시예1에 따른 내압 조건 하에서의 유전체 분리형 반도체 장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도.
도 6은 도 5의 B-B'선을 따라 취한 단면에서의 전계 강도 분포를 도시하는 설명도.
도 7은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치에서의 제1 및 제2 주 전극 사이의 거리 L에 대한 다공질 산화막 영역의 폭 W의 비율(W/L)과 내압과의 관계를 설명하는 도면.
도 8은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치의 제조 방법을 설명하는 공정 단면도.
도 9는 본 발명의 실시예2에 따른 유전체 분리형 반도체 장치를 도시하는 단면도.
도 10은 본 발명의 실시예3에 따른 유전체 분리형 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 실시예3에 따른 유전체 분리형 반도체 장치의 제조 방법을 설명하는 공정 단면도.
도 12는 본 발명의 실시예4에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역의 형성 공정을 설명하는 공정 단면도.
도 13은 본 발명의 실시예5에 따른 유전체 분리형 반도체 장치에서의 내압 인가 상태를 설명하는 단면도.
도 14는 본 발명의 실시예5에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 실리콘 영역 형성 공정을 설명하는 공정 단면도.
도 15는 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치에서의 내압 인가 상태를 설명하는 단면도.
도 16은 본 발명에 따른 유전체 분리형 반도체 장치의 제조 방법에 적용되는 양극화성을 설명하는 모식도.
도 17은 본 발명의 실시예6에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 실리콘 영역 형성 공정을 설명하는 공정 단면도.
도 18은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 산화 공정 및 접합 공정을 설명하는 공정 단면도.
도 19는 본 발명의 실시예7에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도.
도 20은 본 발명의 실시예9에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도.
도 21은 본 발명의 실시예9에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 배면도.
도 22는 본 발명의 실시예10에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도.
도 23은 본 발명의 실시예11에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도.
도 24는 본 발명의 실시예11에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 상면도.
도 25는 본 발명의 실시예12에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : n-형 반도체층
3 : 매립 산화막층
9 : 절연층
10 : 제1 다공질 산화막 영역
30 : 제2 다공질 산화막 영역
31 : 제1 공동 영역
40 : 제1 다공질 산화막 영역
40a : 돌출부
58 : 제1 다공질 산화막 영역
58a : 주부
58b : 연장부
59 : 이면 개구부
62 : 제1 다공질 산화막 영역
62a : 주부
62b : 연장부
63 : 표면 개구부
본 발명은, 한쌍의 반도체 기판을 매립 산화막을 개재하여 접합되어 이루어지는 유전체 분리형 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 다공질 산 화막이 매립 산화막의 바로 아래에 접하도록 형성되어 이루어지는 유전체 분리형 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 유전체 분리형 반도체 장치는, 다양하게 제안되어 있다(예를 들면, 후술하는 특허 문헌1 참조).
특허 문헌1에서의 도 52 및 도 53에 참조된 바와 같이, 유전체 분리형 반도체 장치의 반도체 기판에는, 상면 및 하면에 각각 유전체층 및 이면 전극이 설치되고, 유전체층 상면에는 n-형 반도체층이 형성되어 있다.
또한, 유전체층은, 반도체 기판과 n-형 반도체층을 유전체 분리하고 있으며, 제1 절연막은 n-형 반도체층을 소정 범위로 구획하고 있다.
제1 절연막에 의해 구획된 소정 범위에서, n-형 반도체층의 상면에는 비교적 낮은 저항값의 n+형 반도체 영역이 형성되며, 또한, n+형 반도체 영역을 둘러싸도록 p+형 반도체 영역이 형성되어 있다. 또한, n+형 반도체 영역 및 p+ 형 반도체 영역에는, 각각 캐소드 전극 및 애노드 전극이 접속되어 있고, 캐소드 전극 및 애노드 전극은, 제2 절연막에 의해 상호 절연되어 있다.
또한, 특허 문헌1에서의 도 54에 참조된 바와 같이, 애노드 전극 및 이면 전극을 모두 0V로 설정하고, 캐소드 전극에 플러스의 전압을 점차 증가시키면, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합으로부터 제1 공핍층이 신장한다. 이 때, 반도체 기판은 그라운드 전위로 고정되어 있으며, 유전체층을 통해 필드 플레이트로서 기능하기 때문에, 제1 공핍층 외에, n-형 반도체층과 유전체층의 경계면으로부터 n-형 반도체층의 상면을 향하는 방향으로 제2 공핍층이 신장한다.
이와 같이, 제2 공핍층이 신장함으로써, 제1 공핍층이 캐소드 전극을 향하여 신장하기 쉬워져, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합에서의 전계는 완화된다. 이 효과는, 일반적으로 RESURF(Reduced SURface Field) 효과로서 알려져 있다.
또한, 특허 문헌1에서의 도 55에 참조된 바와 같이, p+형 반도체 영역으로부터 충분히 떨어진 위치의 단면에서의 전계 강도 분포에서, 제2 공핍층의 연직 방향 폭을 x, 유전체층의 두께를 to로 하고, n-형 반도체층의 상면을 횡축의 원점에 대응시키면, 상기 단면에서의 전체 전압 강하 V는, 이하의 수학식 1로 표현된다.
Figure 112004050921971-pat00001
단, 수학식 1에서, N은 n+형 반도체층의 불순물 농도[㎝-3], ε0은 진공의 유전율[C·V-1·㎝-1], ε2는 n-형 반도체층의 비유전률, ε 3은 유전체층의 비유전률이다.
수학식 1로부터, 전체 전압 강하량 V를 동일하게 유지하면서 유전체층의 두께 t0을 두껍게 하면, 제2 공핍층의 연직 방향 폭 x가 짧아지는 것을 알 수 있다. 이것은 RESURF 효과가 약해지는 것을 의미한다.
한편, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합에서의 전계 집중, 및 n-형 반도체층과 n+형 반도체 영역의 계면에서의 전계 집중에 의한 애밸런치 파괴가 발생하지 않는 조건 하에서는, 반도체 장치의 내압은, 최종적으로는 n+형 반도체 영역의 바로 아래에서의, n-형 반도체층과 유전체층의 계면에서의 전계 집중에 의한 애밸런치 파괴로 결정된다.
이러한 조건이 만족되도록 반도체 장치를 구성하기 위해서는, p+형 반도체 영역과 n+형 반도체 영역의 거리를 충분히 길게 설정하고, n-형 반도체층의 두께 d와 그 불순물 농도를 최적화하면 된다.
상기 조건은, 특허 문헌1에서의 도 56에 참조된 바와 같이, n-형 반도체층과 유전체층의 계면으로부터 n-형 반도체층의 표면에까지 공핍화하였을 때에, n-형 반도체층과 유전체층의 계면에서의 전계 집중이 정확히 애밸런치 파괴 조건을 만족시키는 것이 일반적으로 알려져 있다. 이 경우, 공핍층은, n+형 반도체 영역에 도달하고, n-형 반도체층의 전체를 공핍화하고 있다.
이러한 조건 하에서의 내압 V는, 이하의 수학식 2로 표현된다.
Figure 112004050921971-pat00002
단, 수학식 2에서, Ecr은 애밸런치 파괴를 일으키는 임계 전계 강도이며, n+형 반도체 영역의 두께는 무시되어 있는 것으로 한다.
상기 특허 문헌1에서의 도 57에 참조된 바와 같이, n+형 반도체 영역의 바로 아래의 단면에서의 수직 방향의 전계 강도 분포에서, n-형 반도체층과 유전체층의 경계(원점으로부터 전극측으로 거리 d의 위치)에서의 전계 강도는, 임계 전계 강도 Ecr에 달하고 있다.
n-형 반도체층을 실리콘으로 형성하고, 유전체층을 실리콘 산화막으로 형성하여, 반도체 장치의 내압 V를 계산하는 경우, 일반적인 값으로서, d=4×10-4, t0=2×10-4를 채용한다.
또한, 임계 전계 강도 Ecr은, n-형 반도체층의 두께 d에 영향을 받지만, 이 경우에는, 대략,
Ecr=4×105
로 나타난다. 이 임계 전계 강도 Ecr과, ε2(=11.7), ε3(=3.9)을 상기 수학식 2에 대입하면, 내압 V는, 이하의 수학식 3으로 표현된다.
Figure 112004050921971-pat00003
따라서, n-형 반도체층의 두께 d가 1㎛ 증가하면, 이하의 수학식 4로 표현되는 전압 상승 ΔV가 얻어진다.
Figure 112004050921971-pat00004
또한, 유전체층의 두께 t0이 1㎛ 증가하면, 이하의 수학식 5로 표현되는 전압 상승 ΔV가 얻어진다.
Figure 112004050921971-pat00005
수학식 4, 5의 결과로부터 명백해지는 바와 같이, n-형 반도체층보다 유전체층을 두껍게 설정하는 것에 의한 내압 상승 쪽이 크고, 내압을 상승시키기 위해서는, 유전체층을 두껍게 설정하는 것이 효과적인 것을 알 수 있다.
또한, n-형 반도체층을 두껍게 설정하면, 제1 절연막을 형성하기 위해서는, 보다 깊은 트렌치 에칭 기술이 필요로 되어, 새로운 기술 개발을 필요로 하기 때문에 바람직하지 못하다.
그러나, 유전체층의 두께 t0을 증대시키면, 상술한 바와 같이, 제2 공핍층의 신장(extension) x가 작아져, RESURF 효과가 저감된다. 즉, p+형 반도체 영역과 n-형 반도체층 사이의 pn 접합에서의 전계 집중이 증대하고, 이 pn 접합에서의 애밸런치 파괴에 의해 내압이 제한되게 된다.
[특허 문헌1]
일본 특허 제2739018호 공보(동 공보 중의 도 52∼도 57)
종래의 유전체 분리형 반도체 장치는 이상과 같이, 유전체층의 두께 t0과 n-형 반도체층의 두께 d에 의존하여 반도체 장치의 내압이 제한된다고 하는 문제점이 있었다.
본 발명은, 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 유전체층의 두께와 제1 반도체층의 두께에 의존하여 반도체 장치의 내압이 제한되는 것을 방지하면서, 고내압을 실현한 유전체 분리형 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 유전체 분리형 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주면의 전역에 인접하여 배치된 주 유전체층과, 상기 주 유전체층을 개재하여 상기 반도체 기판에 접합된 저불순물 농도의 제1 도전형의 제1 반도체층과, 상 기 제1 반도체층의 표면에 선택적으로 형성된 고불순물 농도의 제1 도전형의 제2 반도체층과, 상기 제2 반도체층으로부터 이격하여 그 제2 반도체층을 둘러싸도록 상기 제1 반도체층에 형성된 고불순물 농도의 제2 도전형의 제3 반도체층과, 상기 제3 반도체층의 외주연을 둘러싸며, 또한, 상기 제1 반도체층의 표면으로부터 상기 주 유전체층에 이르도록 그 제1 반도체층에 형성된 링 형상 절연층과, 상기 제2 반도체층의 표면에 접합 배치된 제1 주 전극과, 상기 제3 반도체층의 표면에 접합 배치된 제2 주 전극과, 상기 반도체 기판의 주면에 대향하는 이면에 형성된 이면 전극과, 상기 주 유전체층의 상기 주면측에 접한 상태로 상기 반도체 기판 내에 형성된 제1 보조 유전체층을 구비하고, 상기 제1 보조 유전체층은, 상기 제1 주 전극의 바로 아래 위치를 포함하며, 그 제1 주 전극측으로부터 상기 제1 및 제2 주 전극 사이의 거리 L의 40%를 초과하는 범위까지 확대된 영역에 형성되어 있음과 함께, 다공질 산화막에 의해 구성되어 있는 것이다.
<실시예1>
도 1은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치를 도시하는 단면 사시도, 도 2는 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치를 도시하는 주요부 단면도이다.
도 1 및 도 2에서, 매립 산화막층(3)(주 유전체층) 및 이면 전극(8)이 반도체 기판(1)의 상면 및 하면에 각각 형성되고, n-형 반도체층(2)(저불순물 농도의 제1 도전형의 제1 반도체층)이 매립 산화막층(3)의 상면에 형성되어 있다. 이 매립 산화막층(3)은, 반도체 기판(1)과 n-형 반도체층(2)을 유전체 분리하는 유전체층으로서 기능하고 있다. 또한, 절연층(9)(트렌치 분리)이 n-형 반도체층(2)의 표면으로부터 매립 산화막층(3)에 이르도록 n-형 반도체층(2)을 관통하도록 링 형상으로 형성되며, n-형 반도체층(2)을 소정의 범위(링 형상)로 구획하고 있다.
이 절연층(9)에 의해 구획된 소정의 범위에서, n-형 반도체층(2)보다 저저항의 n+형 반도체 영역(4)(고불순물 농도의 제1 도전형의 제2 반도체층)이 n-형 반도체층(2)의 상면에 형성되며, p+형 반도체 영역(5)(고불순물 농도의 제2 도전형의 제3 반도체층)이 n+형 반도체 영역(4)을 둘러싸도록 n-형 반도체층(2) 내에 선택적으로 형성되어 있다. n+형 반도체 영역(4) 및 p+형 반도체 영역(5)에는, 각각 제1 주 전극(6) 및 제2 주 전극(7)이 접속되어 있다. 그리고, 제1 주 전극(6) 및 제2 주 전극(7)이 절연막(11)에 의해 상호 전기적으로 절연되어 있다.
제1 다공질 산화막 영역(10)(제1 보조 유전체층)은, 제1 주 전극(6)의 바로 아래 위치에서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있다. 또한, n+형 반도체 영역(12)이 p+형 반도체 영역(5)의 상면에 선택적으로 형성되고, p+형 반도체 영역(5)과 함께 제2 주 전극(7)과 접속되어 있다. 또한, 제2 주 전극(7)의 근방에서, 또한, 제1 주 전극(6)에 가까운 쪽에서, 게이트 전극 (14)이 절연막(11)에 내포되어 형성되어 있다. 절연막(11)은, 예를 들면 산화막으로 구성되며, 게이트 전극(14)의 바로 아래에 있는 절연막(11)의 영역이 게이트 산화막(13)으로서 기능한다.
이와 같이 구성된 유전체 분리형 반도체 장치(100)는, 게이트 전극(14)이, 게이트 산화막(13)을 개재하여 p+형 반도체 영역(5), n+형 반도체 영역(12) 및 n- 형 반도체층(2)과 대치하는 구조로 되며, 제2 주 전극(7)을 소스 전극으로 하고, 제1 주 전극(6)을 드레인 전극으로 하는 n채널 MOS 트랜지스터(파워 디바이스)로서 기능한다.
도 3은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치(100)의 순방향 내압의 유지 동작을 설명하기 위한 단면도, 도 4는 도 3의 A-A'선을 따라 취한 단면에서의 전계 강도 분포를 도시하는 설명도이다.
도 3에서는, 매립 산화막층(3)의 두께 t0과, 제1 다공질 산화막 영역(10)의 엣지(16)와, n-형 반도체층(2)에 관련된 공핍층(15a, 15b)과, 공핍층(15b)의 두께 x와, 제1 주 전극(6)과 제2 주 전극(7)의 거리 L이 도시되어 있다.
도 3에서, 제2 주 전극(7) 및 이면 전극(8)을 모두 접지 전위(0V)로 설정하고, 제1 주 전극(6)에 플러스의 전압(+V)을 공급하여 이것을 점차 증가시키면, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합으로부터 공핍층(15a)이 신장한다.
이 때, 반도체 기판(1)은, 유전체층(매립 산화막층(3) 및 제1 다공질 산화막 영역(10))을 통해, 접지 전위로 고정된 필드 플레이트로서 기능하기 때문에, 공핍층(15a) 외에, n-형 반도체층(2)과 유전체층의 경계면으로부터, n-형 반도체층(2)의 상면을 향하는 방향으로 공핍층(15b)이 신장한다.
따라서, RESURF 효과에 의해, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합에서의 전계는 완화된다.
도 4는 p+형 반도체 영역(5)으로부터 충분히 떨어진 위치(도 3의 A-A'선에서의 단면)에서의 전계 강도의 분포를 도시하고 있다.
도 4에서, 횡축은 이면 전극(8)측의 위치, 종축은 전계 강도를 나타내고 있으며, 공핍층(15b)의 두께(신장) x, 매립 산화막층(3)의 두께 t0으로서, n-형 반도체층(2)의 상면을 횡축의 원점에 대응시키고 있다.
A-A'선을 따라 취한 단면에서의 전체 전압 강하 V는, 종래의 유전체 분리형 반도체 장치의 경우와 마찬가지로, 상술한 수학식 1로 표현된다.
즉, 전체 전압 강하가 동일해도, 매립 산화막층(3)의 두께 t0을 두껍게 설정하면, 공핍층(15b)의 신장 x가 짧아져, RESURF 효과가 저감된다.
한편, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합에서의 전계 집중, 및, n-형 반도체층(2)과 n+형 반도체 영역(4)의 계면에서의 전계 집중에 의한 애밸런치 파괴가 발생하지 않는 조건 하에서는, 반도체 장치(100)의 내압은, 최종적으로는, n+형 반도체 영역(4)의 바로 아래에서의 n-형 반도체층(2)과 매립 산화막층(3)의 계면에서의 전계 집중에 의한 애밸런치 파괴로 결정된다.
이러한 조건이 만족되도록 반도체 장치(100)를 구성하기 위해서는, p+형 반도체 영역(5)과 n+ 형 반도체 영역(4)의 거리 L을 충분히 길게 설정하고, n-형 반도체층(2)의 두께 d와 그 불순물 농도 N을 최적화하면 된다. 예를 들면, 내압 600V를 상정하면, 거리 L은 70㎛∼100㎛ 정도로 설계할 수 있다.
도 5는 상기 조건 하에서의 유전체 분리형 반도체 장치(100)의 순방향 내압의 유지 동작을 설명하기 위한 단면도이다.
상기 조건은, 「n-형 반도체층(2)과 매립 산화막층(3)의 계면으로부터 n-형 반도체층(2)의 표면에까지 공핍화하였을 때에, n-형 반도체층(2)과 매립 산화막층(3)의 계면에서의 전계 집중이 정확히 애밸런치 조건을 만족시키는 상태」를 의미하는 것이 일반적으로 알려져 있다.
도 5에서, 공핍층(15b)은, n+형 반도체 영역(4)에 도달하고, n-형 반도체층(2)의 전체가 공핍화되어 있는 것이 도시되어 있다.
이러한 조건에서의 내압 V는, n+형 반도체 영역(4)의 바로 아래(즉, 도 5 내의 B-B'선을 따라 취한 단면)에서의 전체 전압 강하로 나타나며, 이하의 수학식 6 과 같이 표현된다.
Figure 112004050921971-pat00006
단, 수학식 6에서, t1은 유전체층의 총 두께(매립 산화막층(3)에 제1 다공질 산화막 영역(10)을 가한 두께)〔㎝〕이며, n+ 형 반도체 영역(4)의 두께는 무시되어 있는 것으로 한다.
또한, 수학식 6은, 상술한 수학식 2에서의 두께 t0을, 두께 t1로 치환한 것과 동일하다.
도 6은 B-B'선을 따라 취한 단면에서의 전계 강도 분포를 도시하는 설명도이다.
도 6에서, n-형 반도체층(2)과 유전체층과의 경계(원점으로부터 전극(8)측으로 거리 d의 위치)에서의 전계 강도는, 임계 전계 강도 Ecr에 달하고 있다.
즉, 상술한 수학식 1과 상기 수학식 6으로부터 알 수 있는 바와 같이, 매립 산화막층(3)에서 두께 t0을 비교적 얇게 설정하여, RESURF 효과를 손상하지 않도록 하는 한편, 제1 다공질 산화막 영역(10)이 형성된 범위에서 유전체층의 총 두께 t1을 비교적 두껍게 설정함으로써, 전압 강하를 높여 내압을 종래의 경우보다 향상시킬 수 있다.
여기서, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대한 제1 다공질 산화막 영역(10)의 폭 W의 비율(W/L)과 내압의 관계에 대하여 도 7을 참조하면서 설명한다. 또한, 도 7에서는, 종축에 규격화된 내압을 나타내고, 횡축에 W/L을 나타내고 있다.
도 7로부터, 제1 다공질 산화막 영역(10)의 폭 W가 제1 및 제2 주 전극(6, 7) 사이의 거리 L의 40% 미만인 영역에서는, 제1 다공질 산화막 영역(10)의 폭 W가 커지면 내압이 급격하게 커지는 것을 알 수 있다. 그리고, 제1 다공질 산화막 영역(10)의 폭 W가 제1 및 제2 주 전극(6, 7) 사이의 거리 L의 40%를 초과하면, 거의 소정값의 내압이 얻어지는 것을 알 수 있다.
이것으로부터, 제1 다공질 산화막 영역(10)의 엣지(16)는, 내압을 고려하면, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대하여, 제1 주 전극(6)측으로부터 제2 주 전극(7)을 향하여 40% 이상의 위치에 설정하는 것이 바람직하다.
또한, 이 유전체 분리형 반도체 장치(100)에서는, 매립 산화막층(3)의 두께 t0을 얇게 하여, RESURF 효과를 손상하지 않도록 하고, 제1 다공질 산화막 영역(10)의 형성된 범위에서 유전체층의 총 두께 t1을 두껍게 하여, 전압 강하를 높여 내압을 향상시키고 있다. 여기서, 다공질 실리콘의 산화 레이트는, 그 기공률에 따라 변화하여, 수십배∼100배까지 고속화 제어할 수 있다. 따라서, 다공질 실리콘을 산화하는 경우, 통상의 산화막 형성 레이트에 비해 수십배의 고속으로 산화할 수 있다. 따라서, 내압을 향상시키기 위해 두껍게 하는 유전체층 부분을 통상의 산화막으로 형성한 경우, 수일에서 1주간 이상의 처리 시간이 필요하였지만, 다공질 산 화막은, 그 전 단계의 형상인 다공질 실리콘을 형성하는 시간을 포함해도 반일 이상 걸리지 않게 되어, 제조 시간, 제조 비용을 현저하게 저감할 수 있다.
또한, 상술한 「기공률(porosity)」의 개념은, 「조밀도」이다. 즉, 기공률이란, 단결정 실리콘이 다공질 실리콘(또는 포러스 실리콘)으로 가공될 때에, 용출된 실리콘의 중량과 다결정 실리콘이 형성된 영역의 크기로부터 규정되는 물리량으로, 다공질 실리콘의 형상 특성 「소위 거칠기의 정도」를 나타낸다. 이 기공률(P)은 이하의 수학식 7로 규정된다(Appl. Phys. Lett, 42(4), pp.386-388, R. P. Holmstrom and J. Y. Chi 참조).
Figure 112004050921971-pat00007
단, 수학식 7에서, Δm은 다공질화에 수반하여 용출된 실리콘의 중량(g), σ는 실리콘의 비중(2.33g/㎤), A는 다공질 실리콘이 형성된 표면적(㎠), t는 다공질 실리콘의 막 두께(㎝)이다.
이 기공률은 0부터 1 사이에서 변화하는 물리량으로, 「0」은 단결정 실리콘 그 자체를 나타내고, 「1」은 완전하게 에칭된 공간의 상태를 나타낸다. 즉, 기공률이 1에 가까울수록 거칠거칠한 막으로 된다.
계속해서, 이 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 도 8을 참조하면서 설명한다.
우선, 반도체 기판으로서 p형 실리콘 기판(20)을 준비한다. 그리고, 도 8의 (a)에 도시한 바와 같이, p형 실리콘 기판(20)의 주면 상에 n+ 확산 영역(21) 및 p+ 확산 영역(22)을 형성한다. 이 때, n+ 확산 영역(21)은, p+ 확산 영역(22)을 둘러싸도록 형성된다. 그리고, p형 실리콘 기판(20)을 HF 용액 속에서 양극화성을 행한다. 이에 의해, p형 실리콘 기판(20)의 이면측으로부터 p+ 확산 영역(22)에 대하여 양극화성 전류(23)가 흘러, 도 8의 (b)에 도시한 바와 같이, p+ 확산 영역(22)이 다공질 실리콘 영역(22a)으로 된다.
계속해서, p형 실리콘 기판(20)에 산화 처리를 실시하여, 도 8의 (c)에 도시한 바와 같이, 산화막 영역(24) 및 제1 다공질 산화막 영역(10)이 형성된다. 여기에서는, 300℃ 이하의 저온에서 일단 다공질 실리콘 영역(22a) 내를 산화 분위기에 노출한 후, 1100℃ 이상의 고온에서 산화하고 있다. 이에 의해, 다공질 실리콘의 응축이 억제되어, 박리를 수반하지 않는 제1 다공질 산화막 영역(10)을 얻을 수 있다. 또한, 상기의 산화는, 고압 산화를 이용하여 행해도, 마찬가지의 효과가 얻어진다.
계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그리고, 제1 다공질 산화막 영역(10)과 산화막(25)을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다. 이에 의해, 도 8의 (d)에 도시한 SOI(silicon On Insulator) 구조가 얻어진다. 여기서, 산화막 영역(24) 및 산화막층(25)이 매립 산화막층(3)에 상당한다.
계속해서, SOI 프로세스에 의해, 도 8의 (e)에 도시한 n채널 HV-MOS를 형성한 유전체 분리형 반도체 장치(100)를 제작한다.
또한, 도 8의 (d)의 제조 공정은, 도시하지 않지만, 예를 들면, 다음의 프로세스에 의해 이루어진다.
우선, n-형 반도체층(2) 상에 산화막을 형성하고, 절연막(9)에 대응하는 산화막의 부위를 제거하며, 그 산화막을 마스크로 하여 n-형 반도체층(2)을 에칭하여 산화막층(25)에 이르는 홈을 제작한다. 그리고, 일단 산화막을 제거한 후, 열 산화에 의해 재차 산화막을 형성하고, 이 산화막의 에치백을 행하여 홈을 절연막(9)으로 매립한다.
계속해서, n-형 반도체층(2) 상에 산화막을 형성하고, 산화막의 패터닝을 한다. 그리고, 이 패터닝한 산화막을 마스크로 하여 붕소 주입, 어닐링을 행하여, p+형 반도체 영역(5)을 형성한다. 또한, 마찬가지로, 이온 주입, 어닐링에 의해, n+형 반도체 영역(4)을 형성한다. 또한, 마찬가지로, 이온 주입, 어닐링에 의해, n+형 반도체 영역(12)을 형성한다. 또한, 절연막(11), 게이트 전극(14), 제1 및 제2 주 전극(6, 7)을 형성한다. 마지막으로, 반도체 기판(1)의 이면 전면을 폴리시 처 리하여, 반도체 기판(1)의 이면 상에 형성된 산화막 영역(24)을 제거하고, 금속 증착층(예를 들면, Ti/Ni/Au의 3층 증착 등)으로 되는 이면 전극(8)을 형성하여, 유전체 분리형 반도체 장치(100)가 제작된다.
이 유전체 분리형 반도체 장치(100)의 제조 방법에 따르면, n형 실리콘 기판과 p형 실리콘 기판(20)의 접합 공정에 앞서서, p형 실리콘 기판(20)의 주면에 p+ 확산 영역(22)과 n+ 확산 영역(21)을 형성하고, 양극화성 전류를 통전하여 p+ 확산 영역(22)을 다공질 실리콘 영역(22a)에 형성하고, 다공질 실리콘 영역(22a)을 산화하여 제1 다공질 산화막 영역(10)을 형성하도록 하고 있기 때문에, 큰 전압 강하를 부담하는 유전체층의 후막 부분을 단시간에 제작할 수 있어, 제조 시간, 제조 비용을 저감할 수 있다.
또한, 300℃ 이하의 저온에서 일단 다공질 실리콘 영역(22a) 내를 산화 분위기에 노출한 후, 1100℃ 이상의 고온에서 산화하도록 하고 있기 때문에, 다공질 실리콘의 응축이 억제되어, 박리를 수반하지 않는 제1 다공질 산화막 영역(10)을 제작할 수 있다.
<실시예2>
도 9는 본 발명의 실시예2에 따른 유전체 분리형 반도체 장치를 도시하는 단면도이다.
도 9에서, 제2 다공질 산화막 영역(30)이, 절연층(9)의 바로 아래 위치에서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있다.
또한, 다른 구성은 상기 실시예1과 마찬가지로 구성되어 있다.
이 실시예2에 따른 유전체 분리형 반도체 장치(101)에서는, 상기 실시예1의 효과 외에, 제2 다공질 산화막 영역(30)(제2 보조 유전체층)이, 절연층(9)의 바로 아래 위치에서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있기 때문에, 절연층(9)(트렌치 분리) 형성 시에 발생하는 스트레스가 제2 다공질 산화막 영역(30)에 의해 완화된다. 따라서, 절연층(9) 주변에서의 결함의 발생이 억제됨과 함께 피에조 효과에 의한 파워 디바이스의 온 특성 변화를 방지할 수 있어, 파워 디바이스의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기 실시예1에 따른 제조 방법에서의 도 8의 (a), (b)의 공정에서, 제1 다공질 산화막 영역(10) 및 제2 다공질 산화막 영역(30)의 형성 영역에 p+ 확산 영역(22)을 형성하고, p형 실리콘 기판(20)의 이면측으로부터 p+ 확산 영역(22)을 향하여 양극화성 전류(23)를 통전하여, p형 실리콘 기판(20)에 제1 다공질 산화막 영역(10) 및 제2 다공질 산화막 영역(30)을 형성한다. 이후, 도 8의 (c)∼(e)의 공정을 실행하여, 유전체 분리형 반도체 장치(101)를 제작할 수 있다.
<실시예3>
도 10은 본 발명의 실시예3에 따른 유전체 분리형 반도체 장치를 도시하는 단면도, 도 11은 본 발명의 실시예3에 따른 유전체 분리형 반도체 장치의 제조 방법을 설명하는 공정 단면도이다.
도 10에서, 제1 공동 영역(31)(매립 공동)이, 절연층(9)의 바로 아래 위치에 서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있다.
또한, 다른 구성은 상기 실시예1과 마찬가지로 구성되어 있다.
계속해서, 이와 같이 구성된 유전체 분리형 반도체 장치(102)의 제조 방법에 대하여 도 11을 참조하면서 설명한다.
우선, 반도체 기판으로서의 p형 실리콘 기판(20)을 준비한다. 그리고, p형 실리콘 기판(20)의 주면 상에 n+ 확산 영역(21) 및 제1 및 제2 p+ 확산 영역(32, 33)을 형성한다. 이 때, n+ 확산 영역(21)은, 제1 p+ 확산 영역(32)을 둘러싸도록 형성되고, 제2 p+ 확산 영역(33)은, 절연층(9)의 바로 아래 위치에 위치하도록 링 형상으로 형성되어 있다. 계속해서, 도 11의 (a)에 도시한 바와 같이, p형 실리콘 기판(20)의 주면 상에 산화막(34)을 형성하고, 제1 p+형 확산 영역(32)이 노출되도록 산화막(34)을 패터닝한다. 그리고, p형 실리콘 기판(20)의 이면측으로부터 제1 p+ 확산 영역(32)에 대하여 양극화성 전류(23)가 통전된다. 이에 의해, 제1 p+ 확산 영역(32)이 다공질 실리콘 영역(32a)으로 된다.
계속해서, 산화막(34)을 제거한 후, 상술한 실시예1과 마찬가지의 산화 처리를 p형 실리콘 기판(20)에 실시한다. 이에 의해, 다공질 실리콘 영역(32a)이 산화된 제1 다공질 산화막 영역(10)으로 되며, 산화막 영역(24)이 p형 실리콘 기판(20)의 주면측의 제1 다공질 산화막 영역(10)을 제외한 영역에 형성된다. 그리고, 제2 p+ 확산 영역(33)이 노출되도록 산화막 영역(24)을 패터닝한다. 그 후, 도 11의 (b)에 도시한 바와 같이, 비교적 높은 전압의 양극화성 전류(35)를 통전하여, 제2 p+ 확산 영역(33)을 전해 연마(36)한다. 이에 의해, 도 11의 (c)에 도시한 바와 같이, 제2 p+ 확산 영역(33)이 제거되고, 제1 공동 영역(31)이 p형 실리콘 기판(20)에 형성된다.
계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그리고, 제1 다공질 산화막 영역(10)과 산화막(25)을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다. 이에 의해, 도 11의 (d)에 도시한 SOI(silicon On Insulator) 구조가 얻어진다. 여기서, 산화막 영역(24) 및 산화막층(25)이 매립 산화막층(3)에 상당한다.
계속해서, 상기 실시예1과 마찬가지로, SOI 프로세스에 의해, 도 11의 (e)에 도시한 n채널 HV-MOS를 형성한 유전체 분리형 반도체 장치(102)를 제작한다.
이 실시예3에 따른 유전체 분리형 반도체 장치(102)에서는, 상기 실시예1의 효과 외에, 제1 공동 영역(31)이, 절연층(9)의 바로 아래 위치에서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있기 때문에, 절연층(9)(트렌치 분리) 형성 시에 발생하는 스트레스가 제1 공동 영역(31)에 의해 완화된다. 따라서, 절연층(9) 주변에서의 결함의 발생이 억제됨과 함께 피에조 효과에 의한 파워 디바이스의 온 특성 변화를 방지할 수 있어, 파워 디바이스의 동작 신뢰성을 향상시킬 수 있다. 이 결과, 파워 디바이스의 고내압화와 디바이스 내포 스트레스의 경감을 동시에 실현할 수 있다.
<실시예4>
도 12는 본 발명의 실시예4에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역의 형성 공정을 설명하는 공정 단면도이다.
계속해서, 이 실시예4에 따른 유전체 분리형 반도체 장치의 제조 방법에 대하여 도 12를 참조하면서 설명한다.
우선, 상기 실시예1에서의 도 8의 (a), (b)의 공정을 실시하여, p형 실리콘 기판(20)의 주면 상에 다공질 실리콘 영역(22a)을 형성한다.
계속해서, 도 12의 (a)에 도시한 바와 같이, p형 실리콘 기판(20)을 300℃ 이하의 온도 범위에서 진공 가열(37)한다. 이에 의해, 다공질 실리콘 영역(22a) 내가 건조·탈기된다.
계속해서, 도 12의 (b)에 도시한 바와 같이, p형 실리콘 기판(20)을 10 기압 이상의 산소 분위기 내에 배치하고, 전자선(38)을 조사한다. 이에 의해, p형 실리콘 기판(20)의 주면 근방에 오존(39)이 발생하고, 다공질 실리콘 영역(22a) 및 p형 실리콘 기판(20)의 주면측이 산화되어, p형 실리콘 기판(20)의 주면측에 산화막 영역(24) 및 제1 다공질 산화막 영역(10)이 형성된다.
계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그 리고, 제1 다공질 산화막 영역(10)과 산화막(25)을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다. 이에 의해, 도 12의 (c)에 도시한 SOI 구조가 얻어진다. 여기서, 산화막 영역(24) 및 산화막층(25)이 매립 산화막층(3)에 상당한다.
계속해서, 상기 실시예1과 마찬가지로, SOI 프로세스에 의해, n채널 HV-MOS를 형성한 유전체 분리형 반도체 장치를 제작한다.
이 실시예4에 따르면, p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 공정에 앞서서 행해지는 산화 공정이 저온 환경 하에서 행해지게 되어, 산화 공정에서의 이물의 발생을 저감할 수 있으며, 동시에 산화막 영역(24)과 제1 다공질 산화막 영역(10)의 경계 영역에 새로운 스트레스의 발생을 경감할 수 있다. 이에 의해, p형 실리콘 기판(20)의 주면의 산화면에서의 요철이 억제되어, p형 실리콘 기판(20)과 n형 실리콘 기판을 접합할 때에, 미접착 영역의 발생이 억제됨과 함께, 접합 강도가 향상된다. 그 결과, SOI 기판의 제조 불량율이 저감되어, 보다 신뢰성이 높은 디바이스를 얻을 수 있다.
<실시예5>
도 13은 본 발명의 실시예5에 따른 유전체 분리형 반도체 장치에서의 내압 인가 상태를 설명하는 단면도, 도 14는 본 발명의 실시예5에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 실리콘 영역 형성 공정을 설명하는 공정 단면도이다.
도 13에서, 제1 다공질 산화막 영역(40)(제1 보조 유전체층)은, 제1 주 전극(6)의 바로 아래 위치에서, 매립 산화막층(3)의 하면에 접하도록 반도체 기판(1) 내에 형성되어 있다. 그리고, 제1 다공질 산화막 영역(40)의 외주부의 매립 산화막층(3)에 접하는 부위가 직경 방향으로 돌출하여 돌출부(40a)를 구성하고 있다.
또한, 다른 구성은 상기 실시예1과 마찬가지로 구성되어 있다.
이와 같이 구성된 유전체 분리형 반도체 장치(103)의 제조 방법에 대하여 설명한다.
우선, 도 14에 도시한 바와 같이, n+ 확산 영역(21) 및 p+ 확산 영역(22)을 p형 실리콘 기판(20)의 주면에 각각 선택적으로 형성하고, 또한 n+ 매립 확산 영역(41)을 n+ 확산 영역(21) 및 p+ 확산 영역(22)의 외연부의 바로 아래에 걸치는 범위에서, 또한, n+ 확산 영역(21)과 인접하는 깊이로써 형성하고, 그 후 양극화성 전류(23)를 통전하여 다공질 실리콘 영역(42)을 형성한다. 이 양극화성 전류(23)의 전류 경로가 p- 기판 영역과 p+ 확산 영역으로 한정되기 때문에, 다공질 실리콘 영역(42)은 역 볼록 형상으로 된다.
계속해서, p형 실리콘 기판(20)을 산화하여, 돌출부(40a)를 외주부에 갖는 역 볼록 형상의 제1 다공질 산화막 영역(40) 및 산화막 영역(24)을 형성한다. 이 후, n형 실리콘 기판과 p형 실리콘 기판(20)을 접합하고, n형 실리콘 기판을 연마하여 형성된 n-형 반도체층(2)에 파워 디바이스를 형성하여, 유전체 분리형 반도체 장치(103)를 얻는다.
여기서, 상기 실시예1에 따른 유전체 분리형 반도체 장치(100)에서, 제2 주 전극(7) 및 이면 전극(8)을 어스 전위로 접지시키고, 제1 주 전극(6)에 플러스 극성의 고전압을 인가하면, 도 15에 도시한 바와 같이, 전위 포텐셜(44)이 n-형 반도체층(2), 산화막층(25), 산화막 영역(24), 제1 다공질 산화막 영역(10)에 걸쳐 형성된다. 이 전위 포텐셜(44)에서는, 전계 집중(45)이 제1 다공질 산화막 영역(10)의 단부에 발생한다. 이 전계 집중(45)은, 동작 불안정이나 과도한 전계 집중에 의한 절연 파괴를 초래하는 요인이 된다.
한편, 이 유전체 분리형 반도체 장치(103)에서, 제2 주 전극(7) 및 이면 전극(8)을 어스 전위로 접지시키고, 제1 주 전극(6)에 플러스 극성의 고전압을 인가하면, 도 13에 도시한 바와 같이, 전위 포텐셜(43)이 n-형 반도체층(2), 산화막층(25), 산화막 영역(24), 제1 다공질 산화막 영역(40)에 걸쳐 형성된다. 그리고, 전위 포텐셜(43)은, 제1 다공질 산화막 영역(40)의 돌출부(40a)의 돌출 형상을 따라 신장하여, 상술한 제1 다공질 산화막 영역(10)의 단부에서의 전계 집중(45)이 완화된다. 따라서, 전계 집중(45)에 기인하는 동작 불안정이나 절연 파괴의 발생이 억제되어, 디바이스 특성의 열화를 회피할 수 있다.
<실시예6>
도 16은 본 발명에 따른 유전체 분리형 반도체 장치의 제조 방법에 적용되는 양극화성을 설명하는 모식도, 도 17은 본 발명의 실시예6에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 실리콘 영역 형성 공정을 설명하는 공정 단면도이다.
우선, 양극화성에 대하여 도 16을 참조하면서 설명한다. 또한, 설명의 편의상, 웨이퍼 중앙부에 위치하는 부재에 "a"를 붙이고, 웨이퍼 주변부에 위치하는 부재에 "b"를 붙이고 있다.
n+ 확산 영역(51) 및 p+ 확산 영역(52a, 52b)이 p형 실리콘 웨이퍼(50)의 주면에 각각 선택적으로 형성되며, 산화막 영역(53)이 p+ 확산 영역(52a, 52b)을 노출하도록 p형 실리콘 웨이퍼(50)의 주면에 형성되어 있다. 이와 같이 구성된 p형 실리콘 웨이퍼(50)를 HF 용액 속에 침지하고, 한쌍의 Pt 전극(54) 사이에 전압을 인가하여, 양극화성을 행한다. 이 때, 양극화성 전류(55a, 55b)가 p형 실리콘 웨이퍼(50)의 이면측으로부터 p+ 확산 영역(52a, 52b)을 향하여 흘러, p+ 확산 영역(52a, 52b)이 각각 다공질 실리콘 영역(56a, 56b)으로 된다.
여기서, 양극화성 전류(55a)의 전류 경로의 저항 성분을 R1, R2, R3, 형성되는 다공질 실리콘 영역(56a)의 깊이를 tp로 하고, 양극화성 전류(55b)의 전류 경로의 저항 성분을 R1', R2', R3', 형성되는 다공질 실리콘 영역(56b)의 깊이를 tp'로 한다.
각 위치에서의 전류 경로의 전체 저항 (R1+R2+R3)과 (R1'+R2'+R3') 사이에 불균형이 발생한 경우, 그 대소 관계에 반비례하는 형태로 tp와 tp' 사이에도 불균형이 발생한다. 결과로서, p형 실리콘 웨이퍼(50) 내에서의 다공질 실리콘 영역의 깊이의 변동이 확대하게 된다. 이것은, 파워 디바이스 제조 후에 그 실력 내압값의 변동을 초래하게 된다.
이 실시예6에서는, 도 17에 도시한 바와 같이, n+ 확산 영역(21) 및 p+ 확산 영역(22)을 p형 실리콘 기판(20)의 주면에 각각 선택적으로 형성하고, 또한 n+ 매립 확산 영역(46)을 p+ 확산 영역(22) 및 n+ 확산 영역(21)의 외연부의 바로 아래에 걸치는 범위에서, 또한, n+ 확산 영역(21)과 떨어진 깊이로써 형성하고, 그 후 양극화성 전류(23)를 통전하여 다공질 실리콘 영역(47)을 형성하고 있다.
따라서, 양극화성 전류(23)는, p형 실리콘 기판(20)의 이면측으로부터 n+ 매립 확산 영역(46)을 우회하여 p+ 확산 영역(22)에 도달하는 전류 경로를 흐른다. 그리고, 다공질 실리콘은, 양극화성 전류(23)의 전류 경로를 소상(遡上)하는 형태로 성장하고, n+ 매립 확산 영역(46)에 도달한 단계에서 깊이 방향으로의 성장이 스톱되고, 깊이 tp''의 다공질 실리콘 영역(47)이 얻어진다.
계속해서, 예를 들면 도 8의 (c)∼(e)의 공정에 준거하여, p형 실리콘 기판(20)을 산화하고, n형 실리콘 기판과 p형 실리콘 기판(20)을 접합하며, n형 실리콘 기판을 연마하여 형성된 n-형 반도체층(2)에 파워 디바이스를 형성하여, 유전체 분 리형 반도체 장치를 얻는다.
이와 같이, 이 실시예6에 따른 다공질 실리콘 영역의 형성 방법에서는, n+ 매립 확산 영역(46)을 p+ 확산 영역(22) 및 n+ 확산 영역(21)의 외연부의 바로 아래에 걸치는 범위에서, 또한, n+ 확산 영역(21)과 떨어진 깊이로써 형성하고 있기 때문에, 양극화성에 의한 다공질 실리콘의 성장은 n+ 매립 확산 영역(46)에 도달한 단계에서 스톱된다. 이와 같이, n+ 매립 확산 영역(46)의 깊이 방향의 위치에 의해 다공질 실리콘 영역(47)의 깊이를 제어할 수 있으므로, 전류 경로에서의 전체 저항값이 가령 변동되어도, 웨이퍼 전면에 균일한 깊이의 다공질 실리콘 영역(47)을 형성하는 것이 가능하게 된다.
따라서, 이 다공질 실리콘 영역의 형성 방법을 이용하면, 원하는 특성을 구비한 파워 디바이스를 안정적으로 고수율로 제조할 수 있다.
<실시예7>
도 18은 본 발명의 실시예1에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 산화 공정 및 접합 공정을 설명하는 공정 단면도, 도 19는 본 발명의 실시예7에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도이다.
우선, p형 실리콘 기판과 n형 실리콘 기판의 접합 공정에 앞서서 다공질 산화막 영역을 p형 실리콘 기판에 형성하는 경우에 대해 도 18을 참조하면서 설명한 다.
p형 실리콘 기판(20)의 주면 상에 n+ 확산 영역 및 p+ 확산 영역을 형성하고, p형 실리콘 기판(20)을 HF 용액 속에서 양극화성을 행한다. 이에 의해, 도 18의 (a)에 도시한 바와 같이, 다공질 실리콘 영역(22a)이 형성된 p형 실리콘 기판(20)을 얻는다.
계속해서, 300℃ 이하의 저온에서 일단 다공질 실리콘 영역(22a) 내를 산화 분위기에 노출한 후, 1100℃ 이상의 고온에서 산화하여, 산화막 영역(24) 및 제1 다공질 산화막 영역(10)을 형성한다.
이 산화 공정에서는, 다공질 실리콘 영역(22a)의 기공률이 불균일한 경우, 산화막의 성장율과 스트레스 분포에 불균형이 발생하고, 결과로서, 도 18의 (b)에 도시한 바와 같이, 제1 다공질 산화막 영역(10)의 표면에 요철 형상을 발생시킬 우려가 있다.
그리고, 제1 다공질 산화막 영역(10)의 표면에 요철 형상이 발생한 경우, 도 18의 (c)에 도시한 바와 같이, p형 실리콘 기판(20)과 n형 실리콘 기판(n-형 반도체층(2))의 접합 불량(미접착 영역)(48)을 유발할 우려가 있다.
또한, 다공질 실리콘 영역 형성으로부터 산화 완료까지 확산 처리나 산화 처리 등의 일련의 작업이 필요로 되어, 이물(49)이 부착될 우려가 있다. 이물(49)의 부착은, p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 불량(미접착 영역)(48)의 유발로 이어진다.
이 실시예7에 따른 유전체 분리형 반도체 장치(104)에서는, 도 19에 도시한 바와 같이, 제1 다공질 산화막 영역(58)이, 산화막층(25)의 하면에 접하도록 p형 실리콘 기판(20) 내에 형성되어 있고, 제1 주 전극(6)의 바로 아래 위치를 포함하여, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대하여, 제1 주 전극(6)측으로부터 제2 주 전극(7)을 향하여 40%를 초과하는 범위까지 확대된 원반형의 주부(58a)(제1 보조 유전체층)와, 주부(58a)로부터 제2 주 전극(7)의 바로 아래측까지 소정 폭으로 연장되는 연장부(58b)(제3 보조 유전체층)로 구성되어 있다. 그리고, 이면 개구부(59)가, 절연막(9)의 바로 아래 위치에서, p형 실리콘 기판(20)의 이면측으로부터 산화막층(25)에 이르도록 형성되어 있다. 또한, 제1 다공질 산화막 영역(58)의 연장부(58b)가 이면 개구부(59)에 노출되어 있다.
또한, 다른 구성은 상기 실시예1과 마찬가지로 구성되어 있다.
계속해서, 이와 같이 구성된 유전체 분리형 반도체 장치(104)의 제조 방법에 대하여 설명한다.
우선, 상술한 제1 다공질 산화막 영역(58)과 동 형상의 다공질 실리콘 영역(57)이 형성된 p형 실리콘 기판(20)을 얻는다. 계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그리고, 다공질 실리콘 영역(57)이 형성되어 있는 p형 실리콘 기판(20)의 주면과 산화막층(25)이 형성되어 있는 n형 실리콘 기판의 주면을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하여, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다. 또한, SOI 프로세스에 의해, n-형 반도체층(2)에 n채널 HV-MOS를 형성한다. 그 후, 드라이 에칭, KOH에 의한 에칭 등에 의해, p형 실리콘 기판(20)의 이면측으로부터 절연층(9)의 바로 아래의 산화막층(25)에 이르도록 이면 개구부(59)를 형성한다. 여기서, 다공질 실리콘 영역(57)의 일부가 이면 개구부(59)에 노출되어 있다.
계속해서, 이 상태에서 고농도 오존 분위기 속에 노출한다. 이에 의해, 오존(60)에 의한 다공질 실리콘 영역(57)의 산화가 이면 개구부(59)로부터 제1 주 전극(6)측으로 진행하여, 제1 다공질 산화막 영역(58)이 형성된다.
이 실시예7에서도, 제1 다공질 산화막 영역(58)의 주부(58a)의 단부가, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대하여, 제1 주 전극(6)측으로부터 제2 주 전극(7)을 향하여 40% 이상의 위치에 위치하고 있기 때문에, 상기 실시예1과 마찬가지로, 제1 다공질 산화막 영역(58)에 의해 전압 강하를 높여 내압을 향상시키고 있다.
또한, 이 실시예7에 따르면, 다공질 실리콘 영역(57)이 형성된 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, n형 실리콘 기판을 연마하여 n-형 반도체층(2)을 형성하며, n-형 반도체층(2)에 n채널 HV-MOS를 형성한 후, p형 실리콘 기판(20)에 이면 개구부(59)를 형성하고, 이면 개구부(59)로부터 오존(60)에 의해 다공질 실리콘 영역(57)을 산화하도록 하고 있다. 즉, p형 실리콘 기판(20)과 n형 실 리콘 기판을 접합한 후, 다공질 실리콘 영역(57)의 산화 공정을 실시하게 되어, 상술한 제1 다공질 산화막 영역의 표면의 요철 형상에 기인하는 p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 불량(미접착 영역)(48)의 문제는 없다. 마찬가지로, 다공질 실리콘 영역 형성으로부터 산화 완료까지 확산 처리나 산화 처리 등의 일련의 작업에 기인하는 이물(49)의 부착도 없어, 이물(49)에 의한 p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 불량(미접착 영역)(48)의 발생도 억제된다.
따라서, 접합 불량의 저감과 고내압을 양립시킨 유전체 분리형 반도체 장치 및 그 제조 방법이 얻어진다.
또한, 본 방법에 의해 형성된 제1 다공질 산화막 영역(58)은, 다소의 스트레스를 보유하지만, 사전에 접합된 산화막/실리콘 계면의 접착력이 그 스트레스에 비해 훨씬 강력하여, 접합 불량을 유발하는 데에는 이르지 않는다. 또한, 이면 개구부(59)는, 표면과 관통한 상태가 아니며, 그 직경도 100㎛보다 작기 때문에, 어셈블리 공정에서의 웨이퍼 흡착에 지장을 발생시킬 우려도 없다.
또한, 고농도 오존 분위기에서 다공질 실리콘 영역(57)을 산화하는 것으로 하고 있지만, 산소 분위기에서 다공질 실리콘 영역(57)을 산화하도록 해도 된다.
<실시예8>
이 실시예8은, 상기 실시예7에서, 다공질 실리콘 영역(57)의 기공률을 0.6 이상으로 하는 것이다.
이 실시예8에서는, 다공질 실리콘 영역(57)의 기공률을 0.6 이상으로 하고 있기 때문에, 일정 이상의 산화 레이트를 확보할 수 있음과 함께, 산화 후의 스트 레스를 억제할 수 있다. 그 결과, 접합 불량의 저감 외에, 유전체 분리형 반도체 장치의 파워 디바이스의 동작 신뢰성을 향상시킬 수 있다.
<실시예9>
도 20 및 도 21은 각각 본 발명의 실시예9에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도 및 배면도이다.
도 20 및 도 21에서, 제1 다공질 산화막 영역(62)이, 산화막층(25)의 하면에 접하도록 p형 실리콘 기판(20) 내에 형성되어 있고, 제1 주 전극(6)의 바로 아래 위치를 포함하여, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대하여, 제1 주 전극(6)측으로부터 제2 주 전극(7)을 향하여 40%를 초과하는 범위까지 확대된 원반 형상의 주부(62a)(제1 보조 유전체층)와, 주부(62a)로부터 제2 주 전극(7)의 바로 아래측까지 소정 폭으로 연장되는 연장부(62b)(제3 보조 유전체층)로 구성되어 있다. 그리고, 연장부(62b)는, 주부(62a)로부터 주위 방향으로 등각 피치로 4개 형성되어 있다. 또한, 4개의 이면 개구부(59)가, 절연막(9)의 바로 아래 위치에서, p형 실리콘 기판(20)의 이면측으로부터 산화막층(25)에 이르도록 형성되어 있다. 그리고, 제1 다공질 산화막 영역(62)의 연장부(62b)가 각 이면 개구부(59)에 노출되어 있다. 도 21에서, A는 절연층(9)에 의한 분리 영역을 나타내고, B는 파워 디바이스 영역을 나타내고 있다.
또한, 다른 구성은 상기 실시예7과 마찬가지로 구성되어 있다.
계속해서, 이와 같이 구성된 유전체 분리형 반도체 장치(105)의 제조 방법에 대하여 설명한다.
우선, 다공질 실리콘 영역(61)이 형성된 p형 실리콘 기판(20)을 얻는다. 이 다공질 실리콘 영역(61)은 상술한 제1 다공질 산화막 영역(62)과 동일 형상으로 형성되어 있다.
계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그리고, 다공질 실리콘 영역(61)이 형성되어 있는 p형 실리콘 기판(20)의 주면과 산화막(25)이 형성되어 있는 n형 실리콘 기판의 주면을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다. 또한, SOI 프로세스에 의해, n-형 반도체층(2)에 n채널 HV-MOS를 형성한다. 그 후, 드라이 에칭, KOH에 의한 에칭 등에 의해, p형 실리콘 기판(20)의 이면측으로부터 절연층(9)의 바로 아래의 산화막층(25)에 이르도록 이면 개구부(59)를 형성한다. 여기서, 다공질 실리콘 영역(61)의 일부가 각 이면 개구부(59)에 노출되어 있다.
계속해서, 이 상태에서 고농도 오존 분위기 속에 노출한다. 이에 의해, 도 20에 도시한 바와 같이, 오존(60)에 의한 다공질 실리콘 영역(61)의 산화가 이면 개구부(59)로부터 제1 주 전극(6)측으로 진행하여, 제1 다공질 산화막 영역(62)이 형성된다.
따라서, 이 실시예9에서도, p형 실리콘 기판(20)과 n형 실리콘 기판을 접합 한 후, 다공질 실리콘 영역(61)의 산화 공정을 실시하고 있기 때문에, 상기 실시예7과 마찬가지로, 접합 불량의 저감과 고내압을 양립시킬 수 있다.
또한, 이 실시예9에 따르면, 4개의 연장부(62b)가 주위 방향으로 등각 피치로 형성되어 있기 때문에, 다공질 실리콘 영역(61)의 산화가 도 21에서 상하 좌우 방향으로부터 진행하여, 얻어지는 산화막의 스트레스 분포나 산화막 형상이 디바이스의 편측에서 국소적으로 균형을 잃게 될 우려가 없다.
또한, 상기 실시예9에서는, 4개의 연장부(61b)를 주위 방향의 등각 피치로 형성하는 것으로 하고 있지만, 연장부(61b)의 개수는 4개에 한정되는 것이 아니라 2개 이상이면 되고, 구조의 대칭성이 확보되도록 주위 방향으로 등각 피치로 형성되어 있으면 된다.
<실시예10>
도 22는 본 발명의 실시예10에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도이다.
이 실시예10에 따른 유전체 분리형 반도체 장치(106)는, 이면 개구부(59) 대신에 표면 개구부(63)를 형성하고 있는 점을 제외하고, 상기 실시예7과 마찬가지로 구성되어 있다.
계속해서, 이 실시예10에 따른 유전체 분리형 반도체 장치의 제조 방법에 대하여 도 22를 참조하면서 설명한다.
우선, 상기 실시예7과 마찬가지로, 다공질 실리콘 영역(57)이 형성된 p형 실리콘 기판(20)을 얻는다. 계속해서, 산화막층(25)이 주면에 형성된 n형 실리콘 기 판을 준비한다. 그리고, 산화막층(25)의 일부를 제거하여, 산화막 제거 영역(64)을 형성한다. 또한, 이 산화막 제거 영역(64)은, 후술하는 절연층(9)의 바로 아래 위치에 위치하도록 형성되어 있다.
계속해서, 다공질 실리콘 영역(57)이 형성되어 있는 p형 실리콘 기판(20)의 주면과 산화막층(25)이 형성되어 있는 n형 실리콘 기판의 주면을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, 도 22의 (a)에 도시한 바와 같이, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다.
계속해서, SOI 프로세스에 의해, n-형 반도체층(2)에 n채널 HV-MOS를 형성한다. 그리고, 도 22의 (b)에 도시한 바와 같이, 드라이 에칭, KOH에 의한 에칭 등에 의해, 산화막 제거 영역(64)의 형성 위치에서, n-형 반도체층(2)의 표면측으로부터 다공질 실리콘 영역(57)의 저면에 이르도록 표면 개구부(63)를 형성한다. 여기서, 다공질 실리콘 영역(57)의 일부가 표면 개구부(63)에 노출되어 있다.
계속해서, 이 상태에서 고농도 오존 분위기 속에 노출한다. 이에 의해, 오존(60)에 의한 다공질 실리콘 영역(57)의 산화가 표면 개구부(63)로부터 제1 주 전극(6)측으로 진행하여, 제1 다공질 산화막 영역(58)이 형성된다.
이 실시예10에서도, 제1 다공질 산화막 영역(58)의 주부(58a)의 단부는, 제1 및 제2 주 전극(6, 7) 사이의 거리 L에 대하여, 제1 주 전극(6)측으로부터 제2 주 전극(7)을 향하여 40% 이상의 위치에 위치하고 있으며, 제1 다공질 산화막 영역(58)에 의해 전압 강하를 높여 내압을 향상시키고 있다.
이와 같이, 이 실시예10에서도, p형 실리콘 기판(20)과 n형 실리콘 기판을 접합한 후, 다공질 실리콘 영역(57)의 산화 공정을 실시하고 있기 때문에, 상기 실시예7과 마찬가지로, 접합 불량의 저감과 고내압을 양립시킬 수 있다.
또한, 본 방법에 의해 형성된 제1 다공질 산화막 영역(58)은, 다소의 스트레스를 보유하지만, 사전에 접합된 산화막/실리콘 계면의 접착력이 그 스트레스에 비해 훨씬 강력하여, 접합 불량을 유발하기는 데에는 이르지 않는다. 또한, 표면 개구부(63)는, 이면과 관통한 상태가 아니라, 그 직경도 100㎛보다 작기 때문에, 어셈블리 공정에서의 웨이퍼 흡착에 지장을 발생시킬 우려도 없다.
또한, 이 실시예10에서도, 다공질 실리콘 영역(57)의 기공률을 0.6 이상으로 하면, 일정 이상의 산화 레이트를 확보할 수 있음과 함께, 산화 후의 스트레스를 억제할 수 있다. 그 결과, 접합 불량의 저감 외에, 유전체 분리형 반도체 장치의 파워 디바이스의 동작 신뢰성을 향상시킬 수 있다.
<실시예11>
도 23 및 도 24는 각각 본 발명의 실시예11에 따른 유전체 분리형 반도체 장치의 제조 방법에서의 다공질 산화막 영역 형성 공정을 설명하는 공정 단면도 및 상면도이다.
이 실시예11에 따른 유전체 분리형 반도체 장치(107)는, 이면 개구부(59) 대신에 표면 개구부(63)를 형성하고 있는 점을 제외하고, 상기 실시예9와 마찬가지로 구성되어 있다.
계속해서, 이 실시예11에 따른 유전체 분리형 반도체 장치의 제조 방법에 대하여 도 23 및 도 24를 참조하면서 설명한다.
우선, 상기 실시예9와 마찬가지로, 다공질 실리콘 영역(61)이 형성된 p형 실리콘 기판(20)을 얻는다. 계속해서, 상기 실시예10과 마찬가지로, 산화막층(25)이 주면에 형성된 n형 실리콘 기판을 준비한다. 그리고, 산화막층(25)의 일부를 제거하여, 산화막 제거 영역(64)을 형성한다. 또한, 이 산화막 제거 영역(64)은, 후술하는 절연층(9)의 바로 아래 위치에 위치하도록 형성되어 있다.
계속해서, 다공질 실리콘 영역(61)이 형성되어 있는 p형 실리콘 기판(20)의 주면과 산화막층(25)이 형성되어 있는 n형 실리콘 기판의 주면을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다.
계속해서, SOI 프로세스에 의해, n-형 반도체층(2)에 n채널 HV-MOS를 형성한다. 그리고, 도 23에 도시한 바와 같이, 드라이 에칭, KOH에 의한 에칭 등에 의해, 산화막 제거 영역(64)의 형성 위치에서, n-형 반도체층(2)의 표면측으로부터 다공질 실리콘 영역(61)의 저면에 이르도록 표면 개구부(63)를 형성한다. 여기서, 다공질 실리콘 영역(61)의 일부가 표면 개구부(63)에 노출되어 있다.
계속해서, 이 상태에서 고농도 오존 분위기 속에 노출한다. 이에 의해, 오 존(60)에 의한 다공질 실리콘 영역(61)의 산화가 표면 개구부(63)로부터 제1 주 전극(6)측으로 진행하여, 제1 다공질 산화막 영역(62)이 형성된다.
따라서, 이 실시예11에서도, p형 실리콘 기판(20)과 n형 실리콘 기판을 접합한 후, 다공질 실리콘 영역(61)의 산화 공정을 실시하고 있기 때문에, 상기 실시예9와 마찬가지로, 접합 불량의 저감과 고내압을 양립시킬 수 있다.
또한, 이 실시예11에 따르면, 4개의 연장부(62b)가 주위 방향으로 등각 피치로 형성되어 있기 때문에, 다공질 실리콘 영역(61)의 산화가 도 24에서 상하 좌우 방향으로부터 진행하고, 얻어지는 산화막의 스트레스 분포나 산화막 형상이 디바이스의 편측에서 국소적으로 균형을 잃게 될 우려가 없다.
또한, 상기 실시예11에서는, 4개의 연장부(62b)를 주위 방향의 등각 피치로 형성하는 것으로 하고 있지만, 연장부(62b)의 개수는 4개로 한정되는 것이 아니라 2개 이상이면 되고, 구조의 대칭성이 확보되도록 주위 방향으로 등각 피치로 형성되어 있으면 된다.
<실시예12>
도 25는 본 발명의 실시예12에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
계속해서, 이 실시예12에 따른 유전체 분리형 반도체 장치(108)의 제조 방법에 대하여 설명한다.
우선, 상기 실시예1과 마찬가지로 하여, 다공질 실리콘 영역(22a)이 형성된 p형 실리콘 기판(20)을 얻는다. 계속해서, 산화막층(25)이 주면에 형성된 n형 실 리콘 기판을 준비한다. 그리고, 산화막층(25)의 일부를 제거하여, 산화막 제거 영역(65)을 형성한다. 이 산화막 제거 영역(65)은, 제1 주 전극(6)의 바로 아래 위치에 위치하도록 형성되어 있다.
계속해서, 다공질 실리콘 영역(22a)이 형성되어 있는 p형 실리콘 기판(20)의 주면과 산화막층(25)이 형성되어 있는 n형 실리콘 기판의 주면을 밀접시켜 p형 실리콘 기판(20)과 n형 실리콘 기판을 접합하고, 예를 들면 1200℃, 3시간, 파이로 산화 등의 온도 처리에 의해 접합 강도를 향상시킨다. 그리고, n형 실리콘 기판을 소정의 두께로 연마하여, n-형 반도체층(2)을 형성한다.
계속해서, SOI 프로세스에 의해, 도 25의 (a)에 도시한 바와 같이, n-형 반도체층(2)에 n채널 HV-MOS를 형성한다. 이 때, n+ 확산 영역(4)의 확산 깊이가 산화막층(25)에 도달해 있으며, 그 바로 아래에서 산화막 제거 영역(65)에 의해 구성되는 매립 공동부에 접하고 있다.
그리고, 도 25의 (b)에 도시한 바와 같이, 드라이 에칭, KOH에 의한 에칭 등에 의해, 산화막 제거 영역(64)의 형성 위치에서, n-형 반도체층(2)의 표면측으로부터 다공질 실리콘 영역(22a)에 이르도록 표면 개구부(63)를 형성한다. 이 상태에서, 고농도 오존 분위기에 노출하여, 오존(60)에 의해 다공질 실리콘 영역(22a)을 산화하여, 제1 다공질 산화막 영역(10)이 형성된다.
이 실시예12에서도, p형 실리콘 기판(20)과 n형 실리콘 기판을 접합한 후, 다공질 실리콘 영역(22a)의 산화 공정을 실시하게 되어, 상술한 제1 다공질 산화막 영역의 표면의 요철 형상에 기인하는 p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 불량(미접착 영역)(48)의 문제는 없다. 마찬가지로, 다공질 실리콘 영역 형성으로부터 산화 완료까지 확산 처리나 산화 처리 등의 일련의 작업에 기인하는 이물(49)의 부착도 없어, 이물(49)에 의한 p형 실리콘 기판(20)과 n형 실리콘 기판의 접합 불량(미접착 영역)(48)의 발생도 억제된다.
따라서, 접합 불량의 저감과 고내압을 양립시킨 유전체 분리형 반도체 장치 및 그 제조 방법이 얻어진다.
또한, 본 방법에 의해 형성된 제1 다공질 산화막 영역(10)은, 다소의 스트레스를 보유하지만, 사전에 접합된 산화막/실리콘 계면의 접착력이 그 스트레스에 비해 훨씬 강력하여, 접합 불량을 유발하는 데에는 이르지 않는다. 또한, 표면 개구부(63)는, 이면과 관통한 상태가 아니며, 그 직경도 100㎛보다 작기 때문에, 어셈블리 공정에서의 웨이퍼 흡착에 지장을 발생시킬 우려도 없다.
또한, 상기 각 실시예에서는, n-형 반도체층(2)에 n채널 MOS 트랜지스터를 구성하는 것으로 하고 있지만, n-형 반도체층(2)에 구성되는 파워 디바이스로서는, n채널 MOS 트랜지스터에 한정되는 것이 아니라, 예를 들면, npn 트랜지스터, n채널 MCT(MOS Controlled Thyristor), n채널 EST(Emitter Switched Thyristor), IGBT(Insulated Gate Bipolar Transistor) 등이어도 된다.
본 발명에 따르면, 주 유전체층의 두께를 얇게 하여, RESURF 효과를 손상하지 않도록 하고, 제1 보조 유전체층이 형성된 범위에서 유전체층의 총 두께를 두껍게 하여, 전압 강하를 높여 내압을 향상시킨다. 또한, 제1 보조 유전체층이 산화막 형성 레이트가 큰 다공질 산화막에 의해 구성되어 있기 때문에, 제조 시간, 제조 비용을 현저하게 저감할 수 있다.

Claims (15)

  1. 유전체 분리형 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판의 주면의 전역에 인접하여 배치된 주 유전체층과,
    상기 주 유전체층을 개재하여 상기 반도체 기판에 접합된 저불순물 농도의 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 선택적으로 형성된 고불순물 농도의 제1 도전형의 제2 반도체층과,
    상기 제2 반도체층으로부터 이격되어 그 제2 반도체층을 둘러싸도록 상기 제1 반도체층에 형성된 고불순물 농도의 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층의 외주연(外周緣)을 둘러싸며, 또한, 상기 제1 반도체층의 표면으로부터 상기 주 유전체층에 이르도록 그 제1 반도체층에 형성된 링 형상 절연층과,
    상기 제2 반도체층의 표면에 접합 배치된 제1 주 전극과,
    상기 제3 반도체층의 표면에 접합 배치된 제2 주 전극과,
    상기 반도체 기판의 주면에 대향하는 이면에 형성된 이면 전극과,
    상기 주 유전체층의 주면측에 접한 상태에서 상기 반도체 기판 내에 형성된 제1 보조 유전체층
    을 포함하고,
    상기 제1 보조 유전체층은, 상기 제1 주 전극의 바로 아래 위치를 포함하며, 그 제1 주 전극측으로부터 상기 제1 및 제2 주 전극 사이의 거리 L의 40%를 초과하는 범위까지 확대된 영역에 형성되어 있음과 함께, 다공질 산화막에 의해 구성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  2. 제1항에 있어서,
    다공질 산화막에 의해 구성된 제2 보조 유전체층이, 상기 링 형상 절연층의 바로 아래 위치에서, 상기 주 유전체층의 상기 주면측에 접한 상태로 상기 반도체 기판 내에 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  3. 제1항에 있어서,
    매립 공동(空洞)이, 상기 링 형상 절연층의 바로 아래 위치에서, 상기 주 유전체층의 상기 주면측에 접한 상태로 상기 반도체 기판 내에 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 보조 유전체층은, 그 외주부의 상기 주 유전체층에 접하는 측이 직경 방향 외측으로 돌출된 형상으로 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  5. 제1항에 있어서,
    다공질 산화막에 의해 구성된 제3 보조 유전체층이 상기 제1 보조 유전체층으로부터 상기 링 형상 절연층의 바로 아래 위치에 이르도록 연장되어 형성되며, 개구부가 상기 반도체 기판의 이면 또는 상기 제1 반도체층의 표면으로부터 상기 제3 보조 유전체층의 단부에 이르도록 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  6. 제1항에 있어서,
    개구부가, 상기 제1 주 전극, 상기 제2 반도체층, 상기 제1 반도체층 및 상기 주 유전체층을 관통하여 상기 제1 보조 유전체층에 이르도록 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  7. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 포함하는 영역을 다공질화하는 공정과,
    상기 반도체 기판의 주면측 및 상기 다공질화된 영역을 산화하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 파워 디바이스를 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  8. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 제1 p+ 확산 영역과 제2 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 제1 p+ 확산 영역을 다공질화하는 공정과,
    상기 반도체 기판의 주면측 및 상기 다공질화된 영역을 산화하는 공정과,
    제2 p+ 확산 영역을 전해 연마하여 공동 영역을 형성하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 파워 디바이스를 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  9. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 n+ 확산 영역의 하부에 그 n+ 확산 영역에 접하고, 또한, 상기 p+ 확산 영역의 외연부에 오버랩하도록 매립 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 다공질화하는 공정과,
    상기 반도체 기판의 주면측 및 상기 다공질화된 영역을 산화하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 파워 디바이스를 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  10. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역의 하부에 그 p+ 확산 영역에 접하고, 또한, 그 p+ 확산 영역에 인접하는 상기 n+ 확산 영역의 외연부의 하부에 그 n+ 확산 영역으로부터 이격하여 오버랩하도록 매립 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 상기 매립 n+ 확산 영역에 이를 때까지 다공질화하는 공정과,
    상기 반도체 기판의 주면측 및 상기 다공질화된 영역을 산화하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 파워 디바이스를 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  11. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성된 분리 영역 내에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 다공질화하여 다공질 영역을 형성하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 분리 영역을 형성하는 공정과,
    상기 활성층의 상기 분리 영역 내에 상기 파워 디바이스를 형성하는 공정과,
    상기 분리 영역의 바로 아래 위치에서 상기 반도체 기판의 이면으로부터 상기 다공질 영역에 이르는 개구부를 형성하는 공정과,
    상기 다공질 영역을 상기 개구부를 통해 고농도 오존 분위기 또는 열 산화 분위기에 노출하여 그 다공질 영역을 산화하여 상기 보조 유전체층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  12. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성된 분리 영역 내에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 다공질화하여 다공질 영역을 형성하는 공정과,
    활성층측 실리콘 기판의 이면에 형성된 산화막층의 상기 분리 영역의 바로 아래 위치에 대응하는 부위의 일부를 제거하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 분리 영역을 형성하는 공정과,
    상기 활성층의 상기 분리 영역 내에 상기 파워 디바이스를 형성하는 공정과,
    상기 분리 영역의 위치에서 상기 활성층의 표면으로부터 상기 산화막층의 제거 영역을 통과하여 상기 다공질 영역에 이르는 개구부를 형성하는 공정과,
    상기 다공질 영역을 상기 개구부를 통해 고농도 오존 분위기 또는 열 산화 분위기에 노출하여 그 다공질 영역을 산화하여 상기 보조 유전체층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  13. 삭제
  14. 제11항 또는 제12항에 있어서,
    상기 개구부가 상기 파워 디바이스의 중심에 대하여 원주 방향으로 등각 피치로 복수 형성되어 있는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
  15. 반도체 기판과 활성층이 주 유전체층을 개재하여 접합되며, 다공질 산화막으로 이루어지는 보조 유전체층이 상기 주 유전체층에 접한 상태로 상기 반도체 기판 내에 형성되며, 파워 디바이스가 상기 활성층에 형성된 분리 영역 내에 형성되어 이루어지는 유전체 분리형 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 주면에 p+ 확산 영역과 n+ 확산 영역을 형성하는 공정과,
    상기 p+ 확산 영역을 다공질화하여 다공질 영역을 형성하는 공정과,
    활성층측 실리콘 기판의 이면에 형성된 산화막층의 상기 파워 디바이스의 중심 위치에 대응하는 부위의 일부를 제거하는 공정과,
    상기 반도체 기판과 활성층측 실리콘 기판을 접합하는 공정과,
    상기 활성층측 실리콘 기판을 연마하여 상기 활성층을 형성하는 공정과,
    상기 활성층에 상기 분리 영역을 형성하는 공정과,
    상기 활성층의 상기 분리 영역 내에 상기 파워 디바이스를 형성하는 공정과,
    상기 파워 디바이스의 중심 위치에서 상기 활성층의 표면으로부터 상기 산화막층의 제거 영역을 통과하여 상기 다공질 영역에 이르는 개구부를 형성하는 공정과,
    상기 다공질 영역을 상기 개구부를 통해 고농도 오존 분위기 또는 열 산화 분위기에 노출하여 그 다공질 영역을 산화하여 상기 보조 유전체층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 유전체 분리형 반도체 장치의 제조 방법.
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