KR101173926B1 - 유전체 분리형 반도체장치의 제조방법 - Google Patents

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Abstract

내압을 향상시킬 수 있고, 또한 반도체 기판이 휘어지는 것을 방지할 수 있는 유전체 분리형 반도체장치의 제조방법을 얻는다. p형 실리콘 기판(10)의 주면의 영역(42)에 복수의 트렌치 홈(44)을 형성한다. p형 실리콘 기판(10)의 표면을 산화하여, p형 실리콘 기판(10)의 주면에 유전체층(12)을 형성하고, 영역(42)에 후막 유전체층(38)을 형성한다. p형 실리콘 기판(10)에 유전체층(12)을 개재하여 n-형 반도체층(14)을 부착시킨다. 후막 유전체층(38)의 윗쪽에 있어서 n-형 반도체층(14)의 일부에 n+형 반도체 영역(18)을 형성한다. n+형 반도체 영역(18)으로부터 이격되어 n+형 반도체 영역(18)을 둘러싸도록 n-형 반도체층(14)의 일부에 p+형 반도체 영역(20)을 형성한다. n+형 반도체 영역(18)에 접속된 주전극(26)을 형성한다. p+형 반도체 영역(20)에 접속된 주전극(28)을 형성한다. p형 실리콘 기판(10)의 이면에 이면 전극(32)을 형성한다.

Description

유전체 분리형 반도체장치의 제조방법{METHOD FOR MANUFACTURING DIELECTRIC ISOLATION TYPE SEMICONDUCTOR DEVICE}
본 발명은, 내압을 향상시킬 수 있고, 또한 반도체 기판이 휘어지는 것을 방지할 수 있는 유전체 분리형 반도체장치의 제조방법에 관한 것이다.
최근, 유전체층을 개재하여 반도체 기판에 반도체층을 부착시키고, 반도체층에 파워 디바이스를 형성한 유전체 분리형 반도체장치가 제안되어 있다. 그러나, 종래의 유전체 분리형 반도체 장치에서는, 유전체층의 두께와 반도체층의 두께에 의존하여 반도체장치의 내압이 제한되고 있었다. 이 문제를 해소하기 위해, 유전체층에 접하도록 반도체 기판의 주면에 국소적으로 후막 유전체층을 형성하는 것이 제안되어 있다(예를 들면, 특허문헌 1 참조).
일본국 특개 2005-175296호 공보
그러나, 반도체 기판의 주면에 국소적으로 후막 유전체층을 형성하면, 반도체 기판이 휘어진다고 하는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위한 것으로서, 그 목적은, 내압을 향상시킬 수 있고, 또한 반도체 기판이 휘어지는 것을 방지할 수 있는 유전체 분리형 반도체장치의 제조방법을 얻는 것이다.
본 발명은, 반도체 기판의 주면의 제1영역에 복수의 트렌치 홈을 형성하는 공정과, 상기 반도체 기판의 표면을 산화하여, 상기 반도체 기판의 상기 주면에 제1 유전체층을 형성하고, 상기 제1영역에 제1 후막 유전체층을 형성하는 공정과, 상기 제1 유전체층을 개재하여 상기 반도체 기판에 반도체층을 부착시키는 공정과, 상기 반도체층에 상기 파워 디바이스를 형성하는 공정을 구비하는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법이다.
본 발명에 의해, 내압을 향상시킬 수 있고, 또한 반도체 기판이 휘어지는 것을 방지할 수 있다.
도 1은 실시형태 1에 관한 유전체 분리형 반도체장치를 나타낸 단면 사시도다.
도 2는 실시형태 1에 관한 유전체 분리형 반도체장치를 나타낸 요부 단면도다.
도 3은 실시형태 1에 관한 유전체 분리형 반도체장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도다.
도 4는 도 3의 A-A'에 따른 전계강도 분포를 도시한 도면이다. 횡축은 이면 전극측의 위치, 종축은 전계강도를 나타내고 있다.
도 5는 내압 조건하에 있어서의 실시형태 1에 관한 유전체 분리형 반도체장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도다.
도 6은 도 5의 B-B'선에 따른 전계강도 분포를 나타낸 설명도다.
도 7은 실시형태 1에 관한 유전체 분리형 반도체장치에 있어서의 W/L과 내압의 관계를 도시한 도면이다.
도 8은 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 9는 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 10은 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 11은 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 12는 실시형태 2에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 13은 실시형태 2에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 14는 실시형태 2에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 15는 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 16은 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 17은 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 18은 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 19는 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법의 변형예를 설명하기 위한 단면도다.
도 20은 실시형태 4에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
도 21은 실시형태 5에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 평면도다.
도 22는 실시형태 5에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 평면도다.
본 발명의 실시형태에 관한 유전체 분리형 반도체장치의 제조방법에 대해 도면을 참조하여 설명한다. 동일한 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1
도 1은 실시형태 1에 관한 유전체 분리형 반도체장치를 나타낸 단면 사시도이며, 도 2는 실시형태 1에 관한 유전체 분리형 반도체장치를 나타낸 요부 단면도다.
p형 실리콘 기판(10)의 주면에 유전체층 12가 형성되어 있다. n-형 반도체층(14)의 주면에 유전체층 16이 형성되어 있다. 유전체층 12와 유전체층 16이 접합되고, p형 실리콘 기판(10)의 주면에 n-형 반도체층(14)이 부착되어 있다. 유전체층 12, 16은, p형 실리콘 기판(10)과 n-형 반도체층(14)을 유전체 분리한다.
n-형 반도체층(14)보다 높은 불순물 농도를 갖는 n+형 반도체 영역 18이, n-형 반도체층(14)의 표면에 선택적으로 형성되어 있다. n+형 반도체 영역 18로부터 이격되어 n+형 반도체 영역 18을 둘러싸도록 n-형 반도체층(14)의 표면에, p+형 반도체 영역(20)이 선택적으로 형성되어 있다. p+형 반도체 영역(20)의 외주연을 둘러싸고, 또한, n-형 반도체층(14)의 표면으로부터 유전체층 16에 이르도록 n-형 반도체층(14)에, 링 형상의 트렌치 분리(22)가 형성되어 있다. n+형 반도체 영역 24가 p+형 반도체 영역(20)의 표면에 선택적으로 형성되어 있다.
n+형 반도체 영역 18에 주전극 26이 접속되어 있다. p+형 반도체 영역(20) 및 n+형 반도체 영역 24에 주전극 28이 접속되어 있다. 주전극 26과 주전극 28은, 절연막(30)에 의해 서로 전기적으로 절연되어 있다. p형 실리콘 기판(10)의 이면에 이면 전극(32)이 형성되어 있다.
주전극 28의 근방이고, 또한 주전극 26측의 n-형 반도체층(14) 위에, 게이트 절연막(34)을 개재하여 게이트 전극(36)이 형성되어 있다. 게이트 전극(36)이 게이트 절연막(34)을 개재하여 p+형 반도체 영역(20), n+형 반도체 영역 24 및 n-형 반도체층(14)과 대치하고 있다. 이 반도체장치는, 주전극 26을 드레인 전극, 주전극 28을 소스 전극으로 하는 n채널 MOS 트랜지스터로서 기능한다. 더구나, 본 실시형태에서는, 주전극 26의 바로 아래 위치에 있어서 p형 실리콘 기판(10)의 주면에, 후막 유전체층(38)이 형성되어 있다.
도 3은, 실시형태 1에 관한 유전체 분리형 반도체장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도다. 주전극 28 및 이면 전극(32)을 접지 전위(0V)로 설정하고, 주전극 26에 양의 전압(+V)을 주어 이것을 점차 증가시키면, n-형 반도체층(14)과 p+형 반도체 영역(20) 사이의 pn 접합으로부터 공핍층 40a가 신장한다.
이때, p형 실리콘 기판(10)은, 유전체층 12, 16 및 후막 유전체층(38)을 거쳐, 접지 전위로 고정된 필드 플레이트로서 작용한다. 따라서, 공핍층 40a 이외에, n-형 반도체층(14)과 유전체층 16과의 경계면에서 위쪽 방향으로 공핍층 40b가 신장한다. 이에 따라, 공핍층(40a)이 주전극 26을 향해 신장하기 쉬워져, n-형 반도체층(14)과 p+형 반도체 영역(20) 사이의 pn 접합에서의 전계는 완화된다. 이 효과는 일반적으로 RESURF(Reduced SURface Field) 효과로서 알려져 있다.
도 4는, 도 3의 A-A'에 따른 전계강도 분포를 도시한 도면이다. 횡축은 A-A'에 따른 위치, 종축은 전계강도를 나타내고 있다. 횡축의 원점은 n-형 반도체층(14)의 윗면이다. A-A'은, p+형 반도체 영역(20)으로부터 충분히 떨어진 위치이다. A-A'에 있어서의 전체 전압강하 V는 이하의 식 (1)로 표시된다.
V=q?N/(ε2o)×(x2/2+ε2?to?x/ε3) …(1)
여기에서, q는 전하, N은 n-형 반도체층(14)의 불순물 농도[cm-3], ε2은 n-형 반도체층의 비유전율, εo은 진공의 유전율[C?V-1?cm-1], x는 공핍층 40b의 두께, to은 유전체층 12, 16의 합계 두께, ε3은 유전체층의 비유전율이다.
이 식에서 알 수 있는 것과 같이, 전체 전압강하 V를 같게 유지하면서 유전체층 12, 16의 합계 두께 to을 두껍게 하면, 공핍층 40b의 두께 x가 짧아진다. 이것은 RESURF 효과가 약해지는 것을 의미한다.
한편, n-형 반도체층(14)과 p+형 반도체 영역(20) 사이의 pn 접합에서의 전계집중, 및, n-형 반도체층(14)과 n+형 반도체 영역 18의 계면에서의 전계집중에 의한 애벌란시 파괴가 발생하지 않는 내압 조건하에서는, 반도체장치의 내압은, n+형 반도체 영역 18의 바로 아래에 있어서의 n-형 반도체층(14)과 유전체층 16의 계면에서의 전계집중에 의한 애벌란시 파괴로 결정된다.
이와 같은 내압 조건이 만족되도록 반도체장치를 구성하기 위해서는, p+형 반도체 영역(20)과 n+형 반도체 영역 18의 거리 L을 충분히 길게 설정하고, n-형 반도체층(14)의 두께 d와 그것의 불순물 농도 N을 최적화하면 된다. 예를 들면, 내압 600V를 얻기 위해서는, 거리 L을 70㎛~100㎛ 정도로 설계한다.
도 5는, 내압 조건하에 있어서의 실시형태 1에 관한 유전체 분리형 반도체장치의 순방향 내압의 유지 동작을 설명하기 위한 단면도이다. 상기한 내압 조건에서는, n-형 반도체층(14)과 유전체층 16의 계면으로부터 n-형 반도체층(14)의 표면까지 공핍화한 경우에, n-형 반도체층(14)과 유전체층 16의 계면에서의 전계집중이 정확하게 애벌란시 조건을 만족시키는 것이 알려져 있다. 공핍층 40b는 n+형 반도체 영역 18에 이르고, n-형 반도체층(14)의 전체가 공핍화한다.
이 내압 조건에서의 내압 V는, n+형 반도체 영역 18의 바로 아래(도 5의 B-B')에 있어서의 전체 전압강하로 표시되고, 이하의 식 (2)와 같이 표시된다.
V=Ecr?(d/2+ε2?t1/ε3) …(2)
여기에서, Ecr는 애벌란시 파괴를 일으키는 임계 전계강도이고, t1은 유전체층 12, 16과 후막 유전체층(38)의 합계 두께[cm]이다. n+형 반도체 영역 18의 두께는 무시한다.
도 6은 도 5의 B-B'에 따른 전계강도 분포를 나타낸 설명도이다. 횡축은 B-B'에 따른 위치, 종축은 전계강도를 나타내고 있다. 횡축의 원점은 n-형 반도체층(14)의 윗면이다. n-형 반도체층(14)과 유전체층 16의 경계(n-형 반도체층(14)의 윗면으로부터 이면 전극(32)측으로 거리 d의 위치)에 있어서의 전계강도는, 임계 전계강도 Ecr에 이르고 있다.
상기한 식 (1)과 식 (2)로부터 알 수 있는 것과 같이, 유전체층 12, 16의 합계 두께 to을 얇게 설정하여 RESURF 효과를 손상하지 않도록 하고, 또한 유전체층의 합계 두께 t1을 두껍게 설정함으로써, 후막 유전체층(38)의 형성 범위에 있어서 전압강하를 최소화하여 내압을 향상시킬 수 있다.
도 7은, 실시형태 1에 관한 유전체 분리형 반도체장치에 있어서의 W/L과 내압의 관계를 도시한 도면이다. 종축에 규격화된 내압을 나타내고, 횡축에 W/L을 나타내고 있다. W는 후막 유전체층(38)의 폭이고, L은 주전극 28과 주전극 26의 거리이다. 도 7로부터 알 수 있는 것과 같이, 폭 W가 거리 L의 40% 미만인 영역에서는, 폭 W가 커지면 내압이 급격하게 커진다. 또한, 폭 W가 거리 L의 40%을 초과하면, 거의 소정값의 내압이 얻어진다. 이것으로부터, 후막 유전체층(38)의 엣지(38a)는, 내압을 고려하면, 거리 L에 대하여, 주전극 26측으로부터 주전극 28을 향해 40% 이상의 위치에 설정하는 것이 바람직하다.
이어서, 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법에 대해 설명한다. 도 8~도 11은, 실시형태 1에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
우선, 도 8에 나타낸 것과 같이, p형 실리콘 기판(10)의 주면의 영역(42)에 복수의 트렌치 홈(44)을 형성한다. 여기에서는, 트렌치 홈(44) 사이의 영역의 폭 α을 1㎛보다 작게 하고, 트렌치 홈(44)의 개구 폭 β을 약 1.5×α로 한다.
다음에, 도 9에 나타낸 것과 같이, p형 실리콘 기판(10)의 표면 전체를 열산화한다. 여기에서는, 산화막의 두께를 0.5×α 이상으로 하고, 트렌치 홈(44) 사이의 영역과 트렌치 홈(44) 내부의 영역의 양쪽을 산화막으로 충전한다. 이에 따라, p형 실리콘 기판(10)의 주면에 유전체층 12를 형성하고, 영역 42에 후막 유전체층(38)을 형성한다. 그후, 유전체층 12와 후막 유전체층(38)의 표면을 폴리싱 또는 스핀에칭에 의해 평탄화한다.
다음에, 도 10에 나타낸 것과 같이, 산화 처리에 의해 n-형 반도체층(14)의 표면을 산화하여, n-형 반도체층(14)의 주면에 유전체층 16을 형성한다. 그리고, 유전체층 12와 유전체층 16을 접합시켜, p형 실리콘 기판(10)에 유전체층 12, 16을 개재하여 n-형 반도체층(14)을 부착시킨다. 더구나, 예를 들면, 1200℃에서 3시간, 파이로 산화 등의 온도처리를 행하여 부착 강도를 향상시킨다. 그리고, n-형 반도체층(14)의 표면을 연삭?연마하여 소정의 두께로 한다. 이에 따라, SOI(silicon On Insulator) 구조가 얻어진다.
다음에, 도 11에 나타낸 것과 같이, n-형 반도체층(14) 위에 산화막(미도시)을 형성하고, 트렌치 분리(22)에 대응하는 산화막의 부위를 제거하고, 이 산화막을 마스크로 하여 n-형 반도체층(14)을 에칭하여 유전체층 16에 이르는 홈을 형성한다. 그리고, 산화막을 제거한 후, 열산화에 의해 다시 산화막(미도시)을 형성하여 홈을 매립하고, 이 산화막의 에치백을 행하여 트렌치 분리(22)를 형성한다.
다음에, n-형 반도체층(14) 위에 산화막(미도시)을 형성하고, 이 산화막의 패터닝을 행한다. 그리고, 이 패터닝한 산화막을 마스크로 하여, 후막 유전체층(38)의 윗쪽에 있어서 n-형 반도체층(14)의 일부에 인 등 n형 불순물을 주입하고, 어닐을 행하여 n+형 반도체 영역 18을 형성한다. 또한, n+형 반도체 영역 18로부터 이격되어 n+형 반도체 영역 18을 둘러싸도록 n-형 반도체층(14)의 일부에 붕소 등의 p형 불순물을 주입하여 p+형 반도체 영역(20)을 형성한다. 또한, 마찬가지로 이온주입 및 어닐을 행하여, n+형 반도체 영역 24를 형성한다. 더구나, 절연막(30), 게이트 전극(36), n+형 반도체 영역 18에 접속된 주전극 26, 및 p+형 반도체 영역(20)에 접속된 주전극 28을 형성한다.
최후에, p형 실리콘 기판(10)의 이면 전체면을 폴리시 처리하여, p형 실리콘 기판(10)의 이면에 형성된 산화막을 제거한다. 그리고, p형 실리콘 기판(10)의 이면에 금속 증착층(예를 들면, Ti/Ni/Au의 3층 증착 등)으로 이루어진 이면 전극(32)을 형성한다. 이상의 공정에 의해, 실시형태 1에 관한 유전체 분리형 반도체장치가 제조된다.
이상에서 설명한 것과 같이, 본 실시형태에서는, p형 실리콘 기판(10)의 주면에 국소적으로 복수의 트렌치 홈(44)을 형성하고, 그 영역을 산화하여 후막 유전체층(38)을 형성한다. 따라서, 산화한 부분이 팽창해도, 트렌치 홈(44)에 의해 변형이 완화된다. 따라서, p형 실리콘 기판(10)이 휘어지는 것을 방지할 수 있다.
실시형태 2
실시형태 2에 관한 유전체 분리형 반도체장치의 제조방법에 대해 설명한다. 실시형태 2는, 실시형태 1과는 트렌치 홈(44) 및 후막 유전체층(38)의 형성공정이 다르다. 도 12~도 14는, 실시형태 2에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도이다.
우선, 도 12에 나타낸 것과 같이, p형 실리콘 기판(10)의 주면의 영역(42)에 복수의 트렌치 홈(44)을 형성한다. 여기에서는, 트렌치 홈(44) 사이의 영역의 폭 α을 1㎛보다 작게 하고, 트렌치 홈(44)의 개구 폭 β을 약 1.5×α로 한다. 그리고, 트렌치 홈(44)의 측벽 및 저부를 포함하는 p형 실리콘 기판(10)의 윗면 전체면에 붕소를 회전주입한 후에 열확산을 행하여, 영역 42에 일체로 p형 고농도 확산 영역(46)을 형성한다.
다음에, 도 13에 나타낸 것과 같이, 증속산화(enhanced oxidation)에 의해 p형 실리콘 기판(10)의 표면을 산화하여, p형 실리콘 기판(10)의 주면에 유전체층 12를 형성한다. 여기에서는 산화막의 두께를 0.5×α 이상으로 하고 p형 고농도 확산 영역(46)을 모두 포러스화 및 산화하여, 영역 42에 후막 유전체층(38)을 형성한다. 단, 실시형태 2에서는, 후막 유전체층(38)에 복수의 트렌치 홈(44)을 공동(void)(48)으로서 약간 남긴다. 그후, 유전체층 12와 후막 유전체층(38)의 표면을 폴리싱 또는 스핀에칭에 의해 평탄화한다.
다음에, 도 14에 나타낸 것과 같이, 산화 처리에 의해 n-형 반도체층(14)의 표면을 산화하여, n-형 반도체층(14)의 주면에 유전체층 16을 형성한다. 그리고, 유전체층 12와 유전체층 16을 접합시켜, p형 실리콘 기판(10)에 n-형 반도체층(14)을 감압 상태하에서 부착시킨다. 더구나, 감압 상태로부터 가압상태로 변화시켜, 램프 어닐 등으로 부착부를 국소적으로 가열하여 부착강도를 향상시킨다. 그리고, n-형 반도체층(14)의 표면을 연삭?연마하여 소정의 두께로 한다. 그후의 공정은 실시형태 1과 같다.
이상에서 설명한 것과 같이, 본 실시형태에서는, 후막 유전체층(38)에 복수의 트렌치 홈(44)을 공동(48)으로서 약간 남긴다. 이에 따라, 후막 유전체층(38)의 표면의 평탄성을 확보할 수 있다. 따라서, p형 실리콘 기판(10)과 n-형 반도체층(14)의 접합 상태를 양호하게 하여 접합 강도를 높일 수 있다.
또한, p형 실리콘 기판(10)에 n-형 반도체층(14)을 붙일 때에 기판 전체를 고온 장시간 가열하면, 포러스 산화막으로 이루어진 후막 유전체층(38)이 변형할 우려가 있다. 따라서, 본 실시형태에서는, 램프 어닐 등으로 부착부를 국소적으로 가열한다. 이에 따라, 부착 강도를 향상시키는데 필요 최소한의 열 프로파일을 얻을 수 있다.
실시형태 3
실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법에 대해 설명한다. 도 15~도 18은, 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다.
우선, 실시형태 1과 마찬가지로 p형 실리콘 기판(10)에 유전체층 12와 후막 유전체층 38을 형성한다.
다음에, 도 15에 나타낸 것과 같이, n-형 반도체층(14)의 주면의 영역(50)에 복수의 트렌치 홈(52)을 형성한다. 그리고, 도 16에 나타낸 것과 같이, 웨이퍼 전체를 열산화하여 n-형 반도체층(14)의 표면을 산화한다. 이에 따라, n-형 반도체층(14)의 주면에 유전체층 16을 형성하고, 영역 50에 후막 유전체층 54를 형성한다. 그후, 유전체층 16과 후막 유전체층 54의 표면을 폴리싱 또는 스핀에칭에 의해 평탄화한다.
다음에, 도 17에 나타낸 것과 같이, 후막 유전체층 38과 후막 유전체층 54가 대향하도록 얼라인먼트 조정을 행하고, 유전체층 12와 유전체층 16을 접합시켜, p형 실리콘 기판(10)에 n-형 반도체층(14)을 상압 상태 또는 감압 상태하에서 부착한다. 더구나, 램프 어닐 등으로 부착부를 국소적으로 가열하여 부착 강도를 향상시킨다. 그리고, n-형 반도체층(14)의 표면을 연삭?연마하여 소정의 두께로 한다.
다음에, 도 18에 나타낸 것과 같이, n-형 반도체층(14) 위에 산화막(미도시)을 형성하고, 트렌치 분리(22)에 대응하는 산화막의 부위를 제거하고, 이 산화막을 마스크로 하여 n-형 반도체층(14)을 에칭하여 유전체층 16에 이르는 홈을 형성한다. 그리고, 산화막을 제거한 후, 열산화에 의해 다시 산화막(미도시)을 형성하여 홈을 매립하고, 이 산화막의 에치백을 행하여 트렌치 분리(22)를 형성한다.
다음에, n-형 반도체층(14) 위에 산화막(미도시)을 형성하고, 이 산화막의 패터닝을 행한다. 그리고, 이 패터닝된 산화막을 마스크로 하여 붕소 주입 및 어닐을 행하여, p+ 콜렉터 확산층(56) 및 p+형 반도체 영역(20)을 형성한다. 또한, 마찬가지로 이온주입 및 어닐을 행하여, n+형 반도체 영역 24를 형성한다. p+형 반도체 영역(20)과 p+ 콜렉터 확산층(56) 사이의 n-형 반도체층(14)의 표면에 필드 산화막(58)을 형성한다. 더구나, 게이트 전극(36), p+ 콜렉터 확산층(56)에 접속된 주전극 26, 및 p+형 반도체 영역(20)에 접속된 주전극 28을 형성한다. 또한, 주전극 26과 주전극 28 사이를 용량분할하여 전위 포텐셜을 균등하게 분포T키기 위해, 필드 산화막(58) 위에 플로팅 상태의 복수의 전극(60)을 형성한다.
최후에, p형 실리콘 기판(10)의 이면 전체면을 폴리시 처리하여, p형 실리콘 기판(10)의 이면에 형성된 산화막을 제거하고, 금속 증착층(예를 들면, Ti/Ni/Au의 3층 증착 등)으로 이루어진 이면 전극(32)을 형성한다. 이상의 공정에 의해, 실시형태 3에 관한 유전체 분리형 반도체장치가 제조된다.
이 반도체장치는, 주전극 26을 콜렉터 전극, 주전극 28을 에미터 전극으로 하는 횡형 디바이스 NP형 IGBT로서 기능한다. NP형이기 때문에, 고온하에서 IGBT의 온 전압이 상승하여 전류 분포가 균일하게 되기 때문에 병렬 사용에 유리하다.
본 실시예에서는, 실시형태 1과 마찬가지로, p형 실리콘 기판(10)의 주면에 국소적으로 복수의 트렌치 홈(44)을 형성하고, 그 영역을 산화하여 후막 유전체층(38)을 형성한다. 이에 따라, 산화한 부분이 팽창해도, 트렌치 홈(44)에 의해 변형이 완화된다. 따라서, p형 실리콘 기판(10)이 휘어지는 것을 방지할 수 있다.
또한, 본 실시형태에서는, n-형 반도체층(14)에도 후막 유전체층 54를 형성한다. 이에 따라, 디바이스의 순방향 저지 전압 인가시에 있어서의 전위 포텐셜의 일부를 n-형 반도체층(14)측에서도 유지할 수 있다. 따라서, 안정적으로 고내압을 얻을 수 있고, 또한 설계 자유도를 높일 수 있다.
또한, 후막 유전체층 54의 폭 W1은, p+ 콜렉터 확산층(56)의 폭보다 크다. 이에 따라, 전위 포텐셜이 우선적으로 후막 유전체층 54 내부에 유도되기 때문에, p+ 콜렉터 확산층(56)에의 공핍층의 신장을 방지하여 안정적인 내압특성을 실현할 수 있다.
또한, 후막 유전체층(38)의 폭 W2는, 후막 유전체층 54의 폭 W1에 대해 같거나 또는 크다. 이에 따라, 저지 전압 인가시에 있어서의 전위 포텐셜의 집중을 완화할 수 있다.
또한, 후막 유전체층 54로부터 p+ 콜렉터 확산층(56)의 윗면까지의 길이 γ와 n-층의 불순물 농도 N은, γ×N<1.2E12cm-2의 관계를 갖는다. 이에 따라, RESURF효과를 유지할 수 있어, 저지 전압 인가시에 있어서의 전위 포텐셜의 신장을 확보하여 안정적인 내압특성을 실현할 수 있다.
도 19는, 실시형태 3에 관한 유전체 분리형 반도체장치의 제조방법의 변형예를 설명하기 위한 단면도다. 이와 같이, 후막 유전체층(38)에 있어서, 복수의 트렌치 홈(44)을 공동(48)으로서 약간 남겨도 된다. 이에 따라, p형 실리콘 기판(10)과 n-형 반도체층(14)의 접합 상태를 양호하게 하여 접합 강도를 높일 수 있다. 이때, 후막 유전체층 54에 있어서 복수의 트렌치 홈(52)을 공동(48)으로서 약간 남겨도 된다.
실시형태 4
도 20은, 실시형태 4에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 단면도다. 본 실시형태에서는, 도 20에 나타낸 것과 같이, p+ 콜렉터 확산층(56)을 형성할 때에, p+ 콜렉터 확산층(56)과 후막 유전체층 54 사이에 n-형 버퍼층(62)을 형성한다. 그 이외는 실시형태 3과 같다. 이에 따라, 저지 전압의 인가시에 공핍층의 신장을 n-형 버퍼층(62)의 엣지에서 스톱시킬 수 있기 때문에, p+ 콜렉터 확산층(56)에의 공핍층의 신장을 방지하여 안정적인 내압특성을 실현할 수 있다.
실시형태 5
도 21 및 도 22는, 실시형태 5에 관한 유전체 분리형 반도체장치의 제조방법을 설명하기 위한 평면도다. 본 실시형태에서는, 실시형태 1~4에 관한 제조공정에 있어서 복수의 트렌치 홈 44, 52를 도 21에 나타낸 것과 같이, 동심원 형상으로 형성하거나, 또는 도 22에 나타낸 것과 같이, 소용돌이 형상으로 형성한다. 트렌치 홈 44, 52의 개구부의 폭과 비개구부의 폭은 중심을 향해 일정하다.
이에 따라, 산화후의 연삭?연마시에 인가되는 스트레스를 분산시킬 수 있다. 따라서, 후막 유전체층 38, 54의 변형?파괴를 방지할 수 있고, 부착시의 압력을 균일화함으로써 접합면의 밀착성을 향상시킬 수 있다. 이때, 복수의 트렌치 홈 44, 52의 형상을 동심원 패턴 또는 소용돌이형 패턴과 직선 패턴을 조합한 복합 패턴으로 하여도, 동일한 효과를 얻을 수 있다.
또한, 상기한 실시형태 1~5에서는 n채널 MOS 트랜지스터 또는 n채널 IGBT의 경우에 대해 설명했지만, 이에 한정하지 않고 본 발명은 p채널 MOS 트랜지스터나 p채널 IGBT에도 적용할 수 있다.
10 p형 실리콘 기판(반도체 기판)
12 유전체층(제1 유전체층)
14 n-형 반도체층(반도체층)
16 유전체층(제2 유전체층)
18 n+형 반도체 영역(제1 반도체 영역)
20 p+형 반도체 영역(제2 반도체 영역)
26 주전극(제1 주전극)
28 주전극(제2 주전극)
32 이면 전극
38 후막 유전체층(제1 후막 유전체층)
42 영역(제1영역)
44, 52 트렌치 홈
48 공동
50 영역(제2영역)
54 후막 유전체층(제2 후막 유전체층)
56 p+콜렉터 확산층(제1 반도체 영역)
62 n-형 버퍼층(버퍼층)

Claims (8)

  1. 반도체 기판의 주면의 제1영역에 복수의 트렌치 홈을 형성하는 공정과,
    상기 반도체 기판의 표면을 산화하여, 상기 반도체 기판의 상기 주면에 제1 유전체층을 형성하고, 상기 제1영역에 제1 후막 유전체층을 형성하는 공정과,
    상기 반도체 기판에 상기 제1 유전체층을 개재하여 제1도전형의 반도체층을 부착시키는 공정과,
    상기 제1 후막 유전체층의 윗쪽에 있어서 상기 반도체층의 일부에 불순물을 주입하여 제1 반도체 영역을 형성하는 공정과,
    상기 제1 반도체 영역으로부터 이격되어 상기 제1 반도체 영역을 둘러싸도록 상기 반도체층의 일부에, 상기 제1도전형과는 반대의 제2 도전형의 불순물을 주입하여 제2 반도체 영역을 형성하는 공정과,
    상기 제1 반도체 영역에 접속된 제1 주전극을 형성하는 공정과,
    상기 제2 반도체 영역에 접속된 제2 주전극을 형성하는 공정과,
    상기 반도체 기판의 이면에 이면 전극을 형성하는 공정을 구비한 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제1 후막 유전체층에 상기 복수의 트렌치 홈을 공동으로서 남기는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 반도체층의 주면의 제2영역에 복수의 트렌치 홈을 형성하는 공정과,
    상기 반도체층의 표면을 산화하여, 상기 반도체층의 상기 주면에 제2 유전체층을 형성하고, 상기 제2영역에 제2 후막 유전체층을 형성하는 공정을 더 구비하고,
    상기 반도체 기판에 상기 반도체층을 부착시킬 때에, 상기 제1 후막 유전체층과 상기 제2 후막 유전체층이 대향하도록 얼라인먼트 조정을 행하여, 상기 제1 유전체층과 상기 제2 유전체층을 접합시키는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  4. 제 3항에 있어서,
    상기 제2 후막 유전체층의 폭은, 상기 제1 반도체 영역의 폭보다 큰 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  5. 제 3항에 있어서,
    상기 제1 후막 유전체층의 폭은, 상기 제2 후막 유전체층의 폭에 대해 동일하거나 또는 큰 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  6. 제 3항에 있어서,
    상기 제2 후막 유전체층으로부터 상기 제1 반도체 영역의 윗면까지의 길이 γ과 상기 반도체층의 불순물 농도 N은, γ×N<1.2E12cm-2의 관계를 갖는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  7. 제 3항에 있어서,
    상기 제1 반도체 영역은 상기 제2 도전형이고,
    상기 제1 반도체 영역을 형성할 때에, 상기 제1 반도체 영역과 상기 제2 후막 유전체층 사이에 상기 제1 도전형의 버퍼층을 형성하는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
  8. 제 1항 또는 제 2항에 있어서,
    상기 복수의 트렌치 홈을 동심원 형상 또는 소용돌이 형상으로 형성하는 것을 특징으로 하는 유전체 분리형 반도체장치의 제조방법.
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