CN102244028A - 电介质隔离型半导体装置的制造方法 - Google Patents

电介质隔离型半导体装置的制造方法 Download PDF

Info

Publication number
CN102244028A
CN102244028A CN2011101020831A CN201110102083A CN102244028A CN 102244028 A CN102244028 A CN 102244028A CN 2011101020831 A CN2011101020831 A CN 2011101020831A CN 201110102083 A CN201110102083 A CN 201110102083A CN 102244028 A CN102244028 A CN 102244028A
Authority
CN
China
Prior art keywords
type semiconductor
dielectric layer
layer
thick film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101020831A
Other languages
English (en)
Other versions
CN102244028B (zh
Inventor
秋山肇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN102244028A publication Critical patent/CN102244028A/zh
Application granted granted Critical
Publication of CN102244028B publication Critical patent/CN102244028B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及能够使耐压提高且防止半导体衬底翘曲的电介质隔离型半导体装置的制造方法。在p型硅衬底(10)的主面的区域(42)形成多个沟槽(44)。对p型硅衬底(10)的表面进行氧化，在p型硅衬底(10)的主面形成电介质层(12)，在区域(42)形成厚膜电介质层(38)。在p型硅衬底(10)隔着电介质层(12)贴合n-型半导体层(14)。在厚膜电介质层(38)的上方对n-型半导体层(14)的一部分形成n+型半导体区域(18)。以从n+型半导体区域(18)离开并包围n+型半导体区域(18)的方式在n-型半导体层(14)的一部分形成p+型半导体区域(20)。形成连接于n+型半导体区域(18)的主电极(26)。形成连接于p+型半导体区域(20)的主电极(28)。在p型硅衬底(10)的背面形成背面电极(32)。

Description

电介质隔离型半导体装置的制造方法
技术领域
本发明涉及能够使耐压提高且能防止半导体衬底翘曲的电介质隔离型半导体装置的制造方法。
背景技术
近年来，提出有隔着电介质层在半导体衬底贴合半导体层，在半导体层形成了功率器件的电介质隔离型半导体装置。可是，在现有的电介质隔离型半导体装置中，依赖于电介质层的厚度和半导体层的厚度，半导体装置的耐压被限制。为了消除该问题，提出有以与电介质层相接的方式在半导体衬底的主面局部地形成厚膜电介质层的方案（例如，参照专利文献1）。
现有技术文献
专利文献1：日本特开2005-175296号公报。
可是，当在半导体衬底的主面局部地形成厚膜电介质层时，有半导体衬底翘曲的问题。
发明内容
本发明正是为了解决上述那样的课题而完成的，其目的在于获得一种能够使耐压提高、并且能够防止半导体衬底翘曲的电介质隔离型半导体装置的制造方法。
用于解决课题的方案
本发明是电介质隔离型半导体装置的制造方法，其特征在于具备：在半导体衬底的主面的第1区域形成多个沟槽的工序；对所述半导体衬底的表面进行氧化，在所述半导体衬底的所述主面形成第1电介质层，在所述第1区域形成第1厚膜电介质层的工序；隔着所述第1电介质层在所述半导体衬底贴合半导体层的工序；以及在所述半导体层形成所述功率器件的工序。
发明的效果
通过本发明，能够使耐压提高，并且能够防止半导体衬底翘曲。
附图说明
图1是表示实施方式1的电介质隔离型半导体装置的剖视立体图。
图2是表示实施方式1的电介质隔离型半导体装置的主要部剖视图。
图3是用于说明实施方式1的电介质隔离型半导体装置的正方向耐压的保持工作的剖视图。
图4是表示沿着图3的A-A'的电场强度分布的图。横轴表示背面电极侧的位置，纵轴表示电场强度。
图5是用于说明耐压条件下的实施方式1的电介质隔离型半导体装置的正方向耐压的保持工作的剖视图。
图6是表示沿着图5的B-B'线的电场强度分布的说明图。
图7是表示实施方式1的电介质隔离型半导体装置的W/L与耐压的关系的图。
图8是用于说明实施方式1的电介质隔离型半导体装置的制造方法的剖视图。
图9是用于说明实施方式1的电介质隔离型半导体装置的制造方法的剖视图。
图10是用于说明实施方式1的电介质隔离型半导体装置的制造方法的剖视图。
图11是用于说明实施方式1的电介质隔离型半导体装置的制造方法的剖视图。
图12是用于说明实施方式2的电介质隔离型半导体装置的制造方法的剖视图。
图13是用于说明实施方式2的电介质隔离型半导体装置的制造方法的剖视图。
图14是用于说明实施方式2的电介质隔离型半导体装置的制造方法的剖视图。
图15是用于说明实施方式3的电介质隔离型半导体装置的制造方法的剖视图。
图16是用于说明实施方式3的电介质隔离型半导体装置的制造方法的剖视图。
图17是用于说明实施方式3的电介质隔离型半导体装置的制造方法的剖视图。
图18是用于说明实施方式3的电介质隔离型半导体装置的制造方法的剖视图。
图19是用于说明实施方式3的电介质隔离型半导体装置的制造方法的变形例的剖视图。
图20是用于说明实施方式4的电介质隔离型半导体装置的制造方法的剖视图。
图21是用于说明实施方式5的电介质隔离型半导体装置的制造方法的俯视图。
图22是用于说明实施方式5的电介质隔离型半导体装置的制造方法的俯视图。
具体实施方式
针对本发明的实施方式的电介质隔离型半导体装置的制造方法，一边参照附图一边进行说明。对同样的构成要素赋予相同的符号，有省略反复说明的情况。
实施方式1
图1是表示实施方式1的电介质隔离型半导体装置的剖视立体图，图2是表示实施方式1的电介质隔离型半导体装置的主要部剖视图。
在p型硅衬底10的主面形成有电介质层12。在n-型半导体层14的主面形成有电介质层16。电介质层12与电介质层16密接，在p型硅衬底10的主面贴合有n-型半导体层14。电介质层12、16对p型硅衬底10和n-型半导体层14进行电介质隔离。
具有比n-型半导体层14高的杂质浓度的n+型半导体区域18，在n-型半导体层14的表面选择性地形成。以从n+型半导体区域18离开并包围n+型半导体区域18的方式，在n-型半导体层14的表面选择性地形成有p+型半导体区域20。以包围p+型半导体区域20的外周缘、且从n-型半导体层14的表面起到达电介质层16的方式，在n-型半导体层14形成有环状的沟槽隔离22。在p+型半导体区域20的表面选择性地形成有n+型半导体区域24。
在n+型半导体区域18连接有主电极26。在p+型半导体区域20和n+型半导体区域24连接有主电极28。主电极26和主电极28通过绝缘膜30而相互电绝缘。在p型硅衬底10的背面形成有背面电极32。
在主电极28的附近且主电极26侧的n-型半导体层14上，隔着栅极绝缘膜34形成有栅极电极36。栅极电极36隔着栅极绝缘膜34与p+型半导体区域20、n+型半导体区域24和n-型半导体层14对峙。该半导体装置作为n沟道MOS晶体管而发挥功能，该n沟道MOS晶体管将主电极26作为漏极电极，将主电极28作为源极电极。进而，在本实施方式中，在主电极26的正下方位置中，在p型硅衬底10的主面形成有厚膜电介质层38。
图3是用于说明实施方式1的电介质隔离型半导体装置的正方向耐压的保持工作的剖视图。当将主电极28和背面电极32设定为接地电位（0V），对主电极26施加正电压（+V）并使其逐渐增加时，耗尽层40a从n-型半导体层14和p+型半导体区域20之间的pn结起延伸。
这时，p型硅衬底10作为经由电介质层12、16以及厚膜电介质层38而固定于接地电位的场板而工作。因此，除了耗尽层40a之外，耗尽层40b从n-型半导体层14和电介质层16的边界面起向上方向延伸。由此，耗尽层40a容易朝向主电极26延伸，在n-型半导体层14和p+型半导体区域20之间的pn结的电场被缓和。该效应通常作为RESURF（Reduced SURface Field，降低表面电场）效应而为人所知。
图4是表示沿着图3的A-A'的电场强度分布的图。横轴表示沿着A-A'的位置，纵轴表示电场强度。横轴的原点是n-型半导体层14的上表面。A-A'是从p+型半导体区域20充隔离开的位置。A-A'的总电压降V以下面的数式（1）表示。
Figure DEST_PATH_IMAGE001
在这里，q是电荷，N是n-型半导体层14的杂质浓度[cm-3]，ε2是n-型半导体层的相对介电常数，ε0是真空的介电常数[C·V-1·cm-1]，x是耗尽层40b的厚度，t0是电介质层12、16的合计厚度，ε3是电介质层的相对介电常数。
从该数式可知，当一边保持总电压降V相等一边将电介质层12、16的合计厚度t0增厚时，耗尽层40b的厚度x变短。这意味着RESURF效应变弱。
另一方面，在n-型半导体层14和p+型半导体区域20之间的pn结的电场集中、以及在n-型半导体层14和n+型半导体区域18的界面中的电场集中导致的雪崩破坏不发生的耐压条件下，半导体装置的耐压根据n+型半导体区域18的紧邻下方的n-型半导体层14和电介质层16的界面的电场集中导致的雪崩破坏而被决定。
为了以满足这样的耐压条件的方式构成半导体装置，将p+型半导体区域20和n+型半导体区域18的距离L较长地设定，使n-型半导体层14的厚度d和其杂质浓度N最优化即可。例如，为了获得耐压600V，将距离L设计为70μｍ~100μｍ左右。
图5是用于说明耐压条件下的实施方式1的电介质隔离型半导体装置的正方向耐压的保持工作的剖视图。在以上述的耐压条件，从n-型半导体层14和电介质层16的界面到n-型半导体层14的表面耗尽化了的情况下，已知在n-型半导体层14和电介质层16的界面的电场集中刚好满足雪崩条件。耗尽层40b到达n+型半导体区域18，n-型半导体层14的整体耗尽化。
在该耐压条件下的耐压V以n+型半导体区域18的紧邻下方（图5的B-B'）的总电压降表示，以下述的数式（2）的方式表示。
Figure 107998DEST_PATH_IMAGE002
在这里，Ecr是引起雪崩破坏的临界电场强度，t1是电介质层12、16和厚膜电介质层38的合计厚度[cm]。忽视n+型半导体区域18的厚度。
图6是表示沿着图5的B-B'的电场强度分布的说明图。横轴表示沿着B-B'的位置，纵轴表示电场强度。横轴的原点是n-型半导体层14的上表面。n-型半导体层14和电介质层16的边界（从n-型半导体层14的上表面向背面电极32侧的距离d的位置）的电场强度，达到临界电场强度Ecr。
从上述的数式（1）和数式（2）可知，通过将电介质层12、16的合计厚度t0较薄地设定而不损害RESURF效应，并且将电介质层的合计厚度t1较厚地设定，从而在厚膜电介质层38的形成范围中，能够减小电压降而使耐压提高。
图7是表示实施方式1的电介质隔离型半导体装置的W/L与耐压的关系的图。纵轴表示标准化了的耐压，横轴表示W/L。W是厚膜电介质层38的宽度，L是主电极28和主电极26的距离。从图7可知，在宽度W不足距离L的40%的区域中，当宽度W变大时，耐压急剧变大。此外，当宽度W超过距离L的40%时，获得大致规定值的耐压。由此，如果考虑耐压的话，优选厚膜电介质层38的边缘38a相对于距离L从主电极26侧朝向主电极28设定在40%以上的位置。
接着，针对实施方式1的电介质隔离型半导体装置的制造方法进行说明。图8~图11是用于说明实施方式1的电介质隔离型半导体装置的制造方法的剖视图。
首先，如图8所示，在p型硅衬底10的主面的区域42形成多个沟槽44。在这里，使沟槽44间的区域的宽度α比1μm小，将沟槽44的开口宽度β设为大约1.5×α。
接着，如图9所示，对p型硅衬底10的表面整体进行热氧化。在这里，将氧化膜的厚度设为0.5×α以上，以氧化膜填充沟槽44间的区域和沟槽44内的区域的双方。由此，在p型硅衬底10的主面形成电介质层12，在区域42形成厚膜电介质层38。之后，通过抛光或旋转蚀刻对电介质层12和厚膜电介质层38的表面进行平坦化。
接着，如图10所示，通过氧化处理对n-型半导体层14的表面进行氧化，在n-型半导体层14的主面形成电介质层16。然后，使电介质层12与电介质层16密接，在p型硅衬底10隔着电介质层12、16使n-型半导体层14贴合。进而，例如在1200°C以3小时进行高温氧化等的温度处理，使贴合强度提高。然后，对n-型半导体层14的表面进行磨削/研磨，使其为规定的厚度。由此，获得SOI（silicon On Insulator，绝缘体上硅结构）结构。
接着，如图11所示，在n-型半导体层14上形成氧化膜（不图示），除去与沟槽隔离22对应的氧化膜的部位，将该氧化膜作为掩模对n-型半导体层14进行蚀刻，形成到达电介质层16的槽。然后，除去氧化膜，之后通过热氧化再次形成氧化膜（不图示）并掩埋槽，进行该氧化膜的回蚀刻，形成沟槽隔离22。
接着，在n-型半导体层14上形成氧化膜（不图示），进行该氧化膜的构图。然后，将该构图了的氧化膜作为掩模，在厚膜电介质层38的上方对n-型半导体层14的一部分注入磷等的n型杂质，进行退火形成n+型半导体区域18。此外，以从n+型半导体区域18离开并包围n+型半导体区域18的方式，对n-型半导体层14的一部分注入硼等的p型杂质，形成p+型半导体区域20。此外，同样地进行离子注入和退火，形成n+型半导体区域24。进而，形成绝缘膜30、栅极电极36、与n+型半导体区域18连接的主电极26、以及与p+型半导体区域20连接的主电极28。
最后，对p型硅衬底10的背面整个面进行抛光处理，除去在p型硅衬底10的背面形成的氧化膜。然后，在p型硅衬底10的背面形成由金属蒸镀层（例如，Ti/Ni/Au的3层蒸镀等）构成的背面电极32。通过以上的工序，制造实施方式1的电介质隔离型半导体装置。
如以上说明的那样，在本实施方式中，在p型硅衬底10的主面局部地形成多个沟槽44，对该区域进行氧化，形成厚膜电介质层38。因此，即使氧化了的部分膨胀，也能通过沟槽44对变形进行缓和。由此，能够防止p型硅衬底10翘曲。
实施方式2
针对实施方式2的电介质隔离型半导体装置的制造方法进行说明。实施方式2与实施方式1在沟槽44和厚膜电介质层38的形成工序不同。图12~图14是用于说明实施方式2的电介质隔离型半导体装置的制造方法的剖视图。
首先，如图12所示，在p型硅衬底10的主面的区域42形成多个沟槽44。在这里，使沟槽44间的区域的宽度α比1μｍ小，将沟槽44的开口宽度β设为大约1.5×α。然后，在包含沟槽44的侧壁和底部的p型硅衬底10的上表面整个面回转注入硼后进行热扩散，在区域42整体地形成p型高浓度扩散区域46。
接着，如图13所示，通过增速氧化对p型硅衬底10的表面进行氧化，在p型硅衬底10的主面形成电介质层12。在这里，将氧化膜的厚度设为0.5×α以上，对p型高浓度扩散区域46全部进行多孔化和氧化，在区域42形成厚膜电介质层38。但是，在实施方式2中，在厚膜电介质层38将多个沟槽44作为空洞48残留少许。之后，通过抛光或旋转蚀刻对电介质层12和厚膜电介质层38的表面进行平坦化。
接着，如图14所示，通过氧化处理对n-型半导体层14的表面进行氧化，在n-型半导体层14的主面形成电介质层16。然后，使电介质层12与电介质层16密接，在p型硅衬底10在减压状态下贴合n-型半导体层14。进而，从减压状态向加压状态变化，以灯加热退火等对贴合部局部地进行加热，使贴合强度提高。然后，对n-型半导体层14的表面进行磨削/研磨，使其为规定的厚度。之后的工序与实施方式1相同。
如以上说明的那样，在本实施方式中，在厚膜电介质层38将多个沟槽44作为空洞48残留少许。由此，能够确保厚膜电介质层38的表面的平坦性。因此，能够使p型硅衬底10和n-型半导体层14的接合状态良好而提高接合强度。
此外，在p型硅衬底10贴合n-型半导体层14时当对衬底整体进行高温长时间加热时，有由多孔氧化膜构成的厚膜电介质层38变形的担忧。因此，在本实施方式中，用灯加热退火等局部地加热贴合部。由此，能够获得使贴合强度提高所需要的最小限度的热剖面（thermal profile）。
实施方式3
针对实施方式3的电介质隔离型半导体装置的制造方法进行说明。图15~图18是用于说明实施方式3的电介质隔离型半导体装置的制造方法的剖视图。
首先，与实施方式1同样地在p型硅衬底10形成电介质层12和厚膜电介质层38。
接着，如图15所示，在n-型半导体层14的主面的区域50形成多个沟槽52。然后，如图16所示，对晶片整体进行热氧化，对n-型半导体层14的表面进行氧化。由此，在n-型半导体层14的主面形成电介质层16，在区域50形成厚膜电介质层54。之后，通过抛光或旋转蚀刻对电介质层16和厚膜电介质层54的表面进行平坦化。
接着，如图17所示，以厚膜电介质层38和厚膜电介质层54相向的方式进行对准调整，使电介质层12和电介质层16密接，在p型硅衬底10在常压状态或减压状态下贴合n-型半导体层14。进而，以灯加热退火等对贴合部局部地进行加热，使贴合强度提高。然后，对n-型半导体层14的表面进行磨削/研磨，使其为规定的厚度。
接着，如图18所示，在n-型半导体层14上形成氧化膜（不图示），除去与沟槽隔离22对应的氧化膜的部位，将该氧化膜作为掩模对n-型半导体层14进行蚀刻，形成到达电介质层16的槽。然后，除去氧化膜，之后通过热氧化再次形成氧化膜（不图示）并掩埋槽，进行该氧化膜的回蚀刻，形成沟槽隔离22。
接着，在n-型半导体层14上形成氧化膜（不图示），进行该氧化膜的构图。然后，将该构图了的氧化膜作为掩模进行硼注入和退火，形成p+集电极扩散层56和p+型半导体区域20。此外，同样地进行离子注入和退火，形成n+型半导体区域24。在p+型半导体区域20和p+集电极扩散层56之间的n-型半导体层14的表面形成场氧化膜（field oxide film）58。进而，形成栅极电极36、与p+集电极扩散层56连接的主电极26、以及与p+型半导体区域20连接的主电极28。此外，为了对主电极26和主电极28之间进行容量分割使电位均等地分布，在场氧化膜58上形成浮动状态的多个电极60。
最后，对p型硅衬底10的背面整个面进行抛光处理，除去在p型硅衬底10的背面形成的氧化膜，形成由金属蒸镀层（例如，Ti/Ni/Au的3层蒸镀等）构成的背面电极32。通过以上的工序，制造实施方式3的电介质隔离型半导体装置。
该半导体装置作为水平式器件NP型IGBT发挥功能，该IGBT将主电极26作为集电极电极，将主电极28作为发射极电极。由于是NP型，所以在高温下IGBT的导通电压上升，电流分布变得均匀，因此有利于并行使用。
在本实施方式中，与实施方式1同样地，在p型硅衬底10的主面局部地形成多个沟槽44，对该区域进行氧化，形成厚膜电介质层38。由此，即使氧化了的部分膨胀，也能通过沟槽44使变形缓和。由此，能够防止p型硅衬底10翘曲。
此外，在本实施方式中，在n-型半导体层14也形成厚膜电介质层54。由此，也能够在n-型半导体层14侧，保持器件的正方向阻断电压施加时的电位的一部分。因此，能够稳定地获得高耐压，并且能够提高设计自由度。
此外，厚膜电介质层54的宽度W1比p+集电极扩散层56的宽度大。由此，由于电位优先地被诱导至厚膜电介质层54内，所以防止耗尽层向p+集电极扩散层56的伸长，能够实现稳定地的耐压特性。
此外，厚膜电介质层38的宽度W2相对于厚膜电介质层54的宽度W1是相同或较大。由此，能够缓和阻断电压施加时的电位的集中。
此外，从厚膜电介质层54到p+集电极扩散层56的上表面的长度γ与n-层的杂质浓度N具有γ×N<1.2E12cm-2的关系。由此，能够保持RESURF效应，能够确保阻断电压施加时的电位的伸长（elongation），能够实现稳定的耐压特性。
图19是用于说明实施方式3的电介质隔离型半导体装置的制造方法的变形例的剖视图。像这样，在厚膜电介质层38中，也可以将多个沟槽44作为空洞48而残留少许。由此，能够使p型硅衬底10和n-型半导体层14的接合状态良好而提高接合强度。再有，在厚膜电介质层54中，也可以将多个沟槽52作为空洞48而残留少许。
实施方式4
图20是用于说明实施方式4的电介质隔离型半导体装置的制造方法的剖视图。在本实施方式中，如图20所示，在形成p+集电极扩散层56时，在p+集电极扩散层56和厚膜电介质层54之间形成n-型缓冲层62。其它与实施方式3相同。由此，能够在阻断电压（blocking voltage）的施加时以缓冲层62的边缘使耗尽层的伸长停止，能够防止耗尽层向p+集电极扩散层56的伸长，实现稳定的耐压特性。
实施方式5
图21和图22是用于说明实施方式5的电介质隔离型半导体装置的制造方法的俯视图。在本实施方式中，在实施方式1~4的制造工序中将多个沟槽44、52如图21所示形成为同心圆状，或如图22所示形成为漩涡状。沟槽44、52的开口部的宽度和非开口部的宽度朝向中心是固定的。
由此，能够使在氧化后的磨削/研磨时施加的应力分散。因此，能够防止厚膜电介质层38、54的变形/断裂，通过使贴合时的压力均匀化，能够使贴合面的密接度提高。再有，使多个沟槽44、52的形状为组合了同心圆图案或漩涡型图案和直线图案的复合图案，也能获得同样的效果。
此外，在上述的实施方式1~5中针对n沟道MOS晶体管或n沟道IGBT的情况进行了说明，但并不局限于此，本发明也能够应用于p沟道MOS晶体管、p沟道IGBT。
附图标记说明
10 p型硅衬底（半导体衬底）；
12 电介质层（第1电介质层）；
14 n-型半导体层（半导体层）；
16 电介质层（第2电介质层）；
18 n+型半导体区域（第1半导体区域）；
20 p+型半导体区域（第2半导体区域）；
26 主电极 （第1电极）；
28 主电极 （第2电极）；
32 背面电极；
38 厚膜电介质层（第1厚膜电介质层）；
42 区域（第1区域）；
44、52 沟槽；
48 空洞；
50 区域（第2区域）；
54 厚膜电介质层（第2厚膜电介质层）；
56 p+集电极扩散层（第1半导体区域）；
62 n-型缓冲层（缓冲层）。

Claims (8)

1. 一种电介质隔离型半导体装置的制造方法，其特征在于，具备：
在半导体衬底的主面的第1区域形成多个沟槽的工序；
对所述半导体衬底的表面进行氧化，在所述半导体衬底的所述主面形成第1电介质层，在所述第1区域形成第1厚膜电介质层的工序；
在所述半导体衬底隔着所述第1电介质层贴合第1导电型的半导体层的工序；
在所述第1厚膜电介质层的上方，对所述半导体层的一部分注入杂质，形成第1半导体区域的工序；
以从所述第1半导体区域离开并包围所述第1半导体区域的方式，对所述半导体层的一部分注入与所述第1导电型相反的第2导电型的杂质，形成第2半导体区域的工序；
形成连接于所述第1半导体区域的第1主电极的工序；
形成连接于所述第2半导体区域的第2主电极的工序；以及
在所述半导体衬底的背面形成背面电极的工序。
2. 根据权利要求1所述的电介质隔离型半导体装置的制造方法，其特征在于，在所述第1厚膜电介质层将所述多个沟槽作为空洞而残留。
3. 根据权利要求1或2所述的电介质隔离型半导体装置的制造方法，其特征在于，还具备：
在所述半导体层的主面的第2区域形成多个沟槽的工序；以及
对所述半导体层的表面进行氧化，在所述半导体层的所述主面形成第2电介质层，在所述第2区域形成第2厚膜电介质层的工序，
在对所述半导体衬底贴合所述半导体层时，以所述第1厚膜电介质层和所述第2厚膜电介质层相向的方式进行对准调整，使所述第1电介质层和所述第2电介质层密接。
4. 根据权利要求3所述的电介质隔离型半导体装置的制造方法，其特征在于，所述第2厚膜电介质层的宽度比所述第1半导体区域的宽度大。
5. 根据权利要求3所述的电介质隔离型半导体装置的制造方法，其特征在于，所述第1厚膜电介质层的宽度相对于所述第2厚膜电介质层的宽度是相同或大的。
6. 根据权利要求3所述的电介质隔离型半导体装置的制造方法，其特征在于，从所述第2厚膜电介质层到所述第1半导体区域的上表面的长度γ和所述半导体层的杂质浓度N，具有γ×N<1.2E12cm-2的关系。
7. 根据权利要求3所述的电介质隔离型半导体装置的制造方法，其特征在于，
所述第1半导体区域是所述第2导电型，
在形成所述第1半导体区域时，在所述第1半导体区域和所述第2厚膜电介质层之间形成所述第1导电型的缓冲层。
8. 根据权利要求1或2所述的电介质隔离型半导体装置的制造方法，其特征在于，将所述多个沟槽形成为同心圆状或漩涡状。
CN201110102083.1A 2010-05-13 2011-04-22 电介质隔离型半导体装置的制造方法 Expired - Fee Related CN102244028B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010110892A JP5201169B2 (ja) 2010-05-13 2010-05-13 誘電体分離型半導体装置の製造方法
JP2010-110892 2010-05-13

Publications (2)

Publication Number Publication Date
CN102244028A true CN102244028A (zh) 2011-11-16
CN102244028B CN102244028B (zh) 2014-10-15

Family

ID=44859826

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110102083.1A Expired - Fee Related CN102244028B (zh) 2010-05-13 2011-04-22 电介质隔离型半导体装置的制造方法

Country Status (6)

Country Link
US (1) US8071454B1 (zh)
JP (1) JP5201169B2 (zh)
KR (1) KR101173926B1 (zh)
CN (1) CN102244028B (zh)
DE (1) DE102010064411A1 (zh)
TW (1) TWI429080B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5762353B2 (ja) * 2012-05-01 2015-08-12 三菱電機株式会社 半導体装置
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
US9455339B2 (en) * 2014-09-09 2016-09-27 Macronix International Co., Ltd. High voltage device and method for manufacturing the same
JP7077194B2 (ja) * 2018-09-14 2022-05-30 キオクシア株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142564A (ja) * 1993-11-15 1995-06-02 Nissan Motor Co Ltd 半導体装置の製造方法
JP2004153140A (ja) * 2002-10-31 2004-05-27 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2005175296A (ja) * 2003-12-12 2005-06-30 Mitsubishi Electric Corp 誘電体分離型半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
JP4020195B2 (ja) * 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法
KR100478270B1 (ko) 2003-02-04 2005-03-23 동부아남반도체 주식회사 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
JP4629490B2 (ja) * 2005-05-09 2011-02-09 三菱電機株式会社 誘電体分離型半導体装置
JP2008147269A (ja) 2006-12-07 2008-06-26 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7781292B2 (en) * 2007-04-30 2010-08-24 International Business Machines Corporation High power device isolation and integration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142564A (ja) * 1993-11-15 1995-06-02 Nissan Motor Co Ltd 半導体装置の製造方法
JP2004153140A (ja) * 2002-10-31 2004-05-27 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2005175296A (ja) * 2003-12-12 2005-06-30 Mitsubishi Electric Corp 誘電体分離型半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20110281419A1 (en) 2011-11-17
KR20110125585A (ko) 2011-11-21
JP2011238868A (ja) 2011-11-24
US8071454B1 (en) 2011-12-06
CN102244028B (zh) 2014-10-15
KR101173926B1 (ko) 2012-08-16
TWI429080B (zh) 2014-03-01
TW201140828A (en) 2011-11-16
DE102010064411A1 (de) 2011-11-17
JP5201169B2 (ja) 2013-06-05

Similar Documents

Publication Publication Date Title
US8080858B2 (en) Semiconductor component having a space saving edge structure
TWI396285B (zh) 具有下表面溝道電荷補償區域的半導體裝置及方法
CN100444385C (zh) 半导体器件及制造其的方法
CN102299180B (zh) 包含单元区和具有高击穿电压结构的外围区的半导体器件
US8030705B2 (en) Semiconductor device and method of fabricating the same
US20080315297A1 (en) Semiconductor device
US9478630B2 (en) Fully isolated LIGBT and methods for forming the same
WO2016179598A1 (en) Multiple shielding trench gate fet
JP6485034B2 (ja) 半導体装置の製造方法
JPH10341018A (ja) 横型高耐圧素子を有する半導体装置およびその製造方法
KR20150028602A (ko) 반도체 장치 및 그 제조방법
US9385196B2 (en) Fast switching IGBT with embedded emitter shorting contacts and method for making same
US9461109B1 (en) Method of forming superjunction high voltage devices using wafer bonding
WO2012137412A1 (ja) 半導体装置およびその製造方法
CN102244028B (zh) 电介质隔离型半导体装置的制造方法
US9224806B2 (en) Edge termination structure with trench isolation regions
KR20130036501A (ko) 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법
CN101533855B (zh) 绝缘栅型半导体装置及其制造方法
CN106876337A (zh) Nldmos集成器件及其制备方法
KR101015529B1 (ko) Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
JP2008227318A (ja) 半導体装置及びその製造方法
CN113990942B (zh) 圆形对称结构的ldmos器件及其制备方法
US20230231048A1 (en) Pillar structure and super junction semiconductor device including the same
JP4943394B2 (ja) 半導体装置の製造方法
CN117613092A (zh) 一种集成肖特基结构的sgt-mos器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141015

Termination date: 20150422

EXPY Termination of patent right or utility model