JP2008147269A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008147269A JP2008147269A JP2006330148A JP2006330148A JP2008147269A JP 2008147269 A JP2008147269 A JP 2008147269A JP 2006330148 A JP2006330148 A JP 2006330148A JP 2006330148 A JP2006330148 A JP 2006330148A JP 2008147269 A JP2008147269 A JP 2008147269A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- region
- semiconductor device
- semiconductor layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000000576 coating method Methods 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 239000011800 void material Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005289 physical deposition Methods 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 111
- 239000010410 layer Substances 0.000 description 75
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003187 abdominal effect Effects 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000013039 cover film Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Bipolar Transistors (AREA)
Abstract
【課題】高周波用途の半導体装置に採用する厚い絶縁膜をＬＯＣＯＳ法で形成する場合に、バーズビーグ増による欠陥の増大や、高温で長時間の酸化時間に伴う欠陥の増大という問題があった。これ等の問題点を考慮すると、超高周波用途の半導体装置に現状で用いることができる酸化膜の膜厚を厚くするにも限界があった。
【解決手段】半導体層に複数のトレンチを設け熱酸化により一体化して、内部に空隙部を有する絶縁領域を形成する。トレンチの深さで絶縁領域の厚みを制御でき、従来のＬＯＣＯＳ法以上の厚い絶縁領域を結晶欠陥等を増大することなく形成できる。絶縁領域を例えば電極パッドの下方に設けることにより、浮遊容量を低減できる。また、絶縁領域内部の空隙部によって、更に浮遊容量を低減できる。
【選択図】 図４
【解決手段】半導体層に複数のトレンチを設け熱酸化により一体化して、内部に空隙部を有する絶縁領域を形成する。トレンチの深さで絶縁領域の厚みを制御でき、従来のＬＯＣＯＳ法以上の厚い絶縁領域を結晶欠陥等を増大することなく形成できる。絶縁領域を例えば電極パッドの下方に設けることにより、浮遊容量を低減できる。また、絶縁領域内部の空隙部によって、更に浮遊容量を低減できる。
【選択図】 図４
Description
本発明は半導体装置およびその製造方法に係り、特に高周波半導体装置における絶縁領域の低容量化を実現した半導体装置およびその製造方法に関する。
高周波帯域で使用される半導体装置、特にギガヘルツ帯以上で動作する超高周波半導体装置においては、ＰＧ（POWER GAIN）特性等の高周波特性の向上のため、電極配線の浮遊容量の低減が要請されている。特にボンディングパッドの電極直下は、面積が大きいため、その容量を低減する必要がある。このため、超高周波トランジスタ等においては、ＬＯＣＯＳ法又はシャローエッチングＬＯＣＯＳ法等で、ボンディングパッド直下の酸化膜の膜厚を厚くして、浮遊容量を低減している。（例えば特許文献１参照）。
特開２００５−５１１６０号（第１２頁、第７図）
しかしながら、ＬＯＣＯＳ法で厚い酸化膜を形成する場合に、バーズビーグ増による欠陥の増大や、高温で長時間の酸化時間に伴う欠陥の増大、高濃度の基板の不純物が低濃度のエピタキシャル層に拡散する量が増大するという問題があった。これ等の問題点を考慮すると、超高周波用途の半導体装置に現状で用いることができる酸化膜の膜厚は１２，０００Å程度が限界であった。
又、シャローエッチングＬＯＣＯＳ法を用いても、段差の低減は図れるものの、膜厚としては、バーズビーグ増による欠陥の増大或いは酸化時間の増大に伴う欠陥の増大により、同様に膜厚としては１２，０００Å程度が限界であった。
更に、多層電極配線構造を採用し、浮遊容量の大きい第一層電極部分の面積を小さくし、浮遊容量の比較的少ない第二層電極部分の面積を大きくする方法も知られている。しかし多層電極配線構造を用いると、工程数が増加する。又、第一層電極部分と第二層電極部分には層間絶縁膜が必要となる。層間絶縁膜は、緻密性においては窒化膜の使用が望ましいが、窒化膜は誘電率が高いため、同じ膜厚の酸化膜に比べ浮遊容量が大きく、膜厚を厚くする必要がある問題があった。
本発明はかかる課題に鑑みてなされ、第１に、半導体層と、前記半導体層に設けた素子領域と、前記素子領域外の前記半導体層に設けられ、絶縁膜および空隙部を有する絶縁領域と、を具備することにより解決するものである。
第２に、半導体層に素子領域および絶縁領域を形成する半導体装置の製造方法であって、前記素子領域の形成領域外の前記半導体層にトレンチを形成する工程と、前記トレンチ内部に、該トレンチ内部が完全に埋め込まれない膜厚の絶縁膜を形成する工程と、前記トレンチ上部に被覆膜を形成し、内部に空隙部を有する絶縁領域を形成する工程と、前記半導体層に素子領域を形成する工程と、を具備することにより解決するものである。
第３に、半導体層に素子領域および絶縁領域を形成する半導体装置の製造方法であって、前記素子領域の形成領域外の前記半導体層に互いに離間した複数のトレンチを形成する工程と、前記トレンチ内部を熱酸化し、該トレンチ内部が完全に埋め込まれず且つ隣り合う前記トレンチ間が絶縁される膜厚の絶縁膜を形成する工程と、前記トレンチ上部に被覆膜を形成し、内部に複数の空隙部を有する絶縁領域を形成する工程と、前記半導体層に前記素子領域を形成する工程と、を具備することにより解決するものである。
本実施形態によれば、シリコン半導体層に設けたトレンチの内側を、トレンチが完全に埋め込まれない程度に酸化することにより、内部に空隙部を有する絶縁領域を設ける。すなわち、トレンチの深さのコントロールにより、必要な絶縁領域の厚さを稼ぐことができる。
そして、この時の酸化条件は、通常のＬＯＣＯＳ法による酸化時間でよく、高温長時間の酸化に伴う結晶欠陥の発生は、通常のＬＯＣＯＳ酸化法におけるのと同程度に抑えることができる。
例えば、トレンチ深さを深く（例えば１２，０００Å以上に）形成することにより、通常のＬＯＣＯＳ法による酸化で形成した酸化膜より厚い（例えば６〜７倍の厚みの）絶縁領域を形成できる。さらに、トレンチ内部に形成される空隙部により、絶縁領域の容量を低減することができる。
特に、例えば７〜８μｍ程度の厚い絶縁領域を、電極パッドの下方に設けることにより、電極配線部分の浮遊容量を大幅に低減することができる。これにより高周波半導体装置における高周波特性を大幅に改善することができる。したがって、パワーゲイン特性等の高周波特性を改善することができる。そして、十分な厚さの絶縁領域を得ることができることから、電極配線は単層構造で十分であり、製造工程を簡素化することができる。
以下、本発明の一実施形態について図１から図１４を参照して詳細に説明する。またここでは、高周波用途の半導体装置において、電極パッドの下方に厚い絶縁領域が形成される場合を例に説明する。
本実施形態の半導体装置は、半導体層１１と、素子領域１２と、絶縁領域１８とから構成される。素子領域１２には、例えばショットキーバリアダイオード、バイポーラトランジスタなどが設けられる。
図１は、本発明の一実施形態の半導体装置を示す平面図であり、ショットキーバリアダイオードを例に説明する。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線断面図である。
図１を参照して、半導体層１１は、高濃度のシリコン半導体基板１０上に例えばエピタキシャル成長などにより設けられる。半導体層１１表面には、素子領域１２が設けられる。素子領域１２は、カソードとなる半導体層１１の表面に、例えばチタン（Ｔｉ）などの金属層２５をショットキー接合して構成される。
また半導体層１１は、表面に素子領域１２と接続する配線電極（アノード電極）１４が設けられ、裏面に電極（カソード電極）１３が設けられる。さらに、素子領域１２外の半導体層１１上には、配線電極１４と接続する電極パッド１６が設けられる。
電極パッド１６の下方の半導体層１１には、厚い絶縁領域１８が配置される。絶縁領域１８は、図１（Ａ）の一点鎖線の如く、電極パッド１６とほぼ重畳する領域に設けられる。絶縁領域１８によって電極パッド１６下方の浮遊容量を大幅に低減することができるので、電極パッド１６の端部が完全に絶縁領域１８上に配置されるよう、絶縁領域１８は電極パッド１６より大きいパターンで設けられる。
図２は他のダイオードを示す図であり図２（Ａ）が平面図、図２（Ｂ）が図のｂ−ｂ線断面図である。
この場合、電極パッド１６の中央付近に素子領域１２が設けられる。素子領域１２外周の半導体層１１には厚い絶縁領域１８が配置される。絶縁領域１８は、素子領域１２部分を除き、電極パッド１６とほぼ重畳して設けられる。
図３および図４はバイポーラトランジスタの場合であり、図３が平面図、図４が図３のｃ−ｃ線およびｄ−ｄ線断面図である。
バイポーラトランジスタの場合の素子領域１２は、半導体層１１をコレクタ領域として、エミッタ領域１２ａ、ベース領域１２ｂが、高周波用途として好適なストライプ状にパターンニングされている。
バイポーラトランジスタの場合の素子領域１２は、半導体層１１をコレクタ領域として、エミッタ領域１２ａ、ベース領域１２ｂが、高周波用途として好適なストライプ状にパターンニングされている。
また半導体層１１表面には、素子領域１２とそれぞれ接続する配線電極１４、１５が設けられる。配線電極１４、１５は、それぞれエミッタ電極およびベース電極である。
さらに、素子領域１２外の半導体層１１上には、配線電極１４、１５とそれぞれ接続する電極パッド１６、１７が設けられる。
電極パッド１６、１７の下方の半導体層１１には、厚い絶縁領域１８、１９が配置される。絶縁領域１８、１９は、図３の破線の如く、電極パッド１６、１７とほぼ重畳する領域に設けられる。
図４を参照し、絶縁領域１８について説明する。絶縁領域１８、１９は同様の構成であるので、以下絶縁領域１８を例に説明する。尚、図１および図２の絶縁領域１８も同様の構成である。
絶縁領域１８は、絶縁膜２２および空隙部２３を有する。製造方法は後に詳述するが、絶縁膜２２は、半導体層１１にトレンチ２１を設け、この内側を酸化することにより形成した熱酸化膜である。トレンチは、電極パッド１６の下方に互いに所定の距離で離間して複数設けられる。熱酸化膜２２は、トレンチ２１内部を完全に埋め尽すことはなく、トレンチ２１の略中央部分に空隙部２３が形成される。一方、隣り合うトレンチ２１間の半導体層１１は、両側から熱酸化され、複数のトレンチ２１間が熱酸化膜２２により一体化している。すなわち、熱酸化膜２２と、互いに離間した複数の空隙部２３により絶縁領域１８が構成されている。
絶縁領域１８の表面には、被覆膜２４が設けられる。被覆膜２４は、ＣＶＤ法などの堆積法により形成された他の絶縁膜であり、例えば酸化膜である。
あるいは、被覆膜２４は、蒸着やスパッタなどの物理的堆積法によって形成された、例えばアルミニウム（Ａｌ）などの金属膜である。
このように絶縁領域１８の表面に、堆積法による被腹膜２４を設けることにより、空隙部２３はその上部（半導体層１１の表面付近）が被覆膜２４により連続して被覆される。堆積法によって形成した膜は絶縁膜、金属膜に限らず一般にステップカバレッジが良好ではない。本実施形態では、これを利用して、被覆膜２４を形成することにより、絶縁領域１８の内部に埋め込まれた状態の空隙部２３を形成することができる。
絶縁領域１８は、トレンチ２１の深さで制御できる。つまりトレンチ２１を、例えば７μｍ〜８μｍの深さに形成した場合でも、その内部は熱酸化が可能である。
そして、この時の酸化条件は、通常のＬＯＣＯＳ法による酸化時間でよく、高温長時間の酸化に伴う結晶欠陥の発生は、通常のＬＯＣＯＳ酸化法におけるのと同程度に抑えることができる。
従って結晶欠陥や熱歪みを半導体層１１中に発生させることなく、厚い絶縁領域１８を形成することができる。例えば、配線電極１４下方の半導体層１１表面には、ＬＯＣＯＳ法で形成されたフィールド酸化膜２０（厚み：１２，０００Å程度）が設けられるが、本実施形態の絶縁領域１８は、その６〜７倍の厚みに形成できるので、特に電極パッド１６下方の浮遊容量（電極パッド１６と、不図示の裏面電極（例えばコレクタ電極）間の容量）を大幅に低減することができる。
更に、本実施形態では絶縁領域１８に空隙部２３が設けられる。空隙部２３の幅は（熱酸化の状態により異なるが）、例えば０．１μｍ〜０．５μｍ（ここでは０．２μｍ）程度である。そして、空隙部２３の比誘電率はほぼ“１”であるので、電極パッド１６下方の浮遊容量の低減に更に寄与できる。
尚、被覆膜２４に絶縁膜を採用した場合は、被覆膜２４上に更にアルミニウムなどの金属層を設けて電極パッド１６を構成する。一方、被服膜２４としてアルミニウムなどの金属層を採用する場合は、被覆層２４で電極パッドを構成することができる。
図５から図８は、電極パッド１６下方の半導体層１１表面における、トレンチ２１のパターンを示す平面図である。ハッチングを付した半導体層１１をエッチングしてトレンチ２１を形成する。
本実施形態では、トレンチ２１の熱酸化によりトレンチ２１の内部およびトレンチ２１の外側の半導体層１１に熱酸化膜２２を形成する。このとき、トレンチ２１の内部に成長する熱酸化膜２２はトレンチ２１内を埋め尽くすことはなく、半導体層１１の外方に向かって成長する熱酸化膜２２によって隣り合うトレンチ２１間の半導体層１１は、完全に熱酸化膜２２で絶縁されるように、トレンチ２１の離間距離および開口幅が選択される。すなわち、トレンチ２１の開口幅ｗ１を、隣り合うトレンチ２１の離間距離ｗ２より大きくし、空隙部２３（図４参照）を形成する。
厳密には、酸化膜はシリコン基板内方に向かって成長する割合と、シリコン基板外方に向かって成長する割合との比が、０．９／１．１である。このため、トレンチ２１の幅ｗ１と、トレンチ２１間の距離（半導体層１１の幅）ｗ２の比を、ｗ２／ｗ１＝０．９μｍ／１．１μｍとすると、トレンチ２１内が成長した熱酸化膜２２で埋められたときに、半導体層１１内方に成長する熱酸化膜も互いに当接する。従って、本実施形態では、ｗ２／ｗ１＜０．９μｍ／１．１μｍとすることでトレンチ２１内に空隙部２３を形成しつつ、隣り合うトレンチ２１間の半導体層１１は両側から完全に熱酸化することができる。
一例として、トレンチ２１の開口幅ｗ１が１．５μｍであり、トレンチ２１間の離間距離ｗ２が０．８μｍである。
図５は、トレンチ２１のパターンを円環（リング）状に形成したものである。電極パッド１６、１７の下面の半導体層１１に、このような円環状の開口幅ｗ１のトレンチ２１を形成する。隣り合う（内側と外側の）トレンチ２１は離間距離ｗ２で離間される。
図６はトレンチ２１を角帯状に形成した場合である。図７は、トレンチ２１をストライプ状に形成した場合であり、図８は、半導体層１１が格子状に残存するように、トレンチ２１を配置した場合である。尚、これらのパターンは一例であり、トレンチ２１の開口幅ｗ１とトレンチ２１間の離間距離ｗ２が上記の割合であれば、図５から図８に示したパターンに限らず、種々の変形実施例が可能である。
次に、図９から図１４を参照し、本発明の半導体装置の製造方法について説明する。
本発明の半導体装置の製造方法は、半導体層に素子領域および絶縁領域を形成する半導体装置の製造方法であって、素子領域の形成領域外の半導体層にトレンチを形成する工程と、トレンチ内部に、トレンチ内部が完全に埋め込まれない程度に絶縁膜を形成する工程と、トレンチ上部に被覆膜を形成し、内部に空隙部を有する絶縁領域を形成する工程と、半導体層に素子領域を形成する工程と、から構成される。
尚、図９から図１４では、主に絶縁領域１８（絶縁領域１９も同様）部分について示す。
第１工程（図９から図１１）：素子領域の形成領域外の半導体層にトレンチを形成する工程。
高濃度のシリコン半導体基板１０に、例えばエピタキシャル成長などにより半導体層１１を形成した基板を準備し、素子領域の形成領域外の電極パッドの形成領域の半導体層１１に、トレンチを形成する。
まず図９の如く、半導体層１１に薄い酸化膜（熱酸化膜）３１を形成し、窒化膜３２を気相成長により被着する。酸化膜３１の厚さは例えば５００Å程度であり、窒化膜３２の厚さは例えば１０００Å程度である。その上に酸化膜３３を同様に気相成長により被着する。その厚さは、例えば２０００〜３０００Å程度である。これらはトレンチを形成するマスクとなる。尚、図示は省略するが、図１および図２のショットキーバリアダイオードの場合は、容量をより低減するため、例えば半導体層１１表面から酸化膜（６０００Å程度）、ＴＥＯＳ膜（３０００Å程度）、窒化膜（１０００Å程度）、ＴＥＯＳ膜（６０００Å程度）等となる。
次に、レジストパターニングを行う。これはまずフォトレジストを全面に塗布し、前述した図５から図８に示す如きパターンを有するマスクに従って露光し、現像することによりレジストパターン３４を形成する。このレジストパターン３４の開口部の幅ｗ１の幅はトレンチ開口部の幅であり、レジストパターン３４の幅ｗ２は、トレンチ間の離間距離である。つまり、レジストパターン３４の幅ｗ２は、開口部の幅ｗ１より小さくする。例えば開口部の幅ｗ１が１．５μｍであり、レジストパターンの幅ｗ２が０．８μｍである。
そして、図１０の如く、レジストパターン３４をマスクとして酸化膜３３、シリコン窒化膜３２及び酸化膜３１をドライエッチングし、フォトレジスト膜３４を除去する。
更に、図１１の如く、酸化膜３３、シリコン窒化膜３２及び酸化膜３１をマスクとして、半導体層１１を異方性エッチングし、深さが例えば７μｍ〜８μｍ程度のトレンチ２１を形成する。トレンチ２１の開口幅ｗ１は１．５μｍ程度であり、隣り合うトレンチ２１間の離間距離ｗ２は０．８μｍ程度である。
第２工程（図１２および図１３）：トレンチ内部に、トレンチ内部が完全に埋め込まれないように絶縁膜を形成する工程。
図１２の如く酸化膜３３を残した状態で熱酸化を行い、トレンチ２１内部に、当該トレンチ２１内部が完全に埋め込まれないように絶縁膜を形成する。
すなわち、例えば１１００℃のスチーム雰囲気で１７０分の熱酸化を行い、熱酸化膜２２を形成する。酸化は半導体層１１内方に広がると共に半導体層１１外方のトレンチ２１にも成長し、図１２（Ａ）に示すようにトレンチ２１の幅が徐々に狭くなる。そして、更に酸化が進行すると図１２(Ｂ)の如く、トレンチ２１内部は完全に埋め込まれない状態で、すなわち上部が開口した空隙部２３’が形成され、隣り合うトレンチ２１間の半導体層１１が完全に熱酸化膜２２により絶縁され、熱酸化膜２２は一体化する。
尚、本工程の熱酸化後に、空隙部２３’幅が広すぎる場合は、追加で絶縁膜２２’を形成してもよい。上部が開口した空隙部２３’は、後の工程でその上部が被覆膜により覆われるが、本工程の熱酸化後に空隙部２３’の幅が広すぎる場合は、その内部が被覆膜によって埋没する恐れがある。このため、図１３の如くＴＥＯＳ膜２２’等の堆積により空隙部２３’を所望の幅まで縮小するとよい。
第３工程（図１４）：トレンチ上部に被覆膜を形成し、内部に空隙部を有する絶縁領域を形成する工程。
トレンチ２１上部に、堆積法により、絶縁膜または金属膜の被覆膜２４を形成する。すなわち、低温での化学気相堆積法（ＣＶＤ（Chemical Vapor Deposition）法）またはＴＥＯＳ（TetraEthylOrthoSilicate）の分解を用いたＣＶＤ法により、酸化膜２４ａを堆積する。被覆膜２４aの厚みは、例えば８０００Å程度である（図１４（Ａ））。
被覆膜としてはＰＳＧ（Phospho Silicate Glass）膜を用いるとよい。ＰＳＧ膜は、ＴＥＯＳ膜に比べて狭小部分に堆積しにくいため、空隙部２３が埋設することもなく被覆できる。
被覆膜としてはＰＳＧ（Phospho Silicate Glass）膜を用いるとよい。ＰＳＧ膜は、ＴＥＯＳ膜に比べて狭小部分に堆積しにくいため、空隙部２３が埋設することもなく被覆できる。
あるいは物理的堆積法により、例えばアルミニウムの金属膜２４ｂを形成する。物理的堆積法とは蒸着またはスパッタである。後述するが、金属膜２４ｂにより電極パッド１６を形成してもよく、その場合の膜厚は、バイポーラトランジスタでは例えば金（Ａｕ）で１μｍ程度、ショットキーバリアダイオードでは例えばアルミニウム（Ａｌ）で２．５μｍ程度である（図１４（Ｂ））。
これにより、トレンチ２１はその上部（半導体層１１の表面付近）が被覆膜２４により連続して被覆され、内部に複数の空隙部２３が配置された絶縁領域１８が形成される。
堆積法によって形成した膜は一般にステップカバレッジが良好ではない。本実施形態では、これを利用して、トレンチ２１の上部のみ被覆膜２４を形成することにより、内部に空隙部２３が埋め込まれた状態の絶縁領域１８を形成できる。空隙部２３の幅は、例えば０．１μｍ〜０．５μｍ（ここでは０．２μｍ）程度である。
トレンチ２１の深さは、ＬＯＣＯＳ法による酸化膜の限界の厚み（例えば１２，０００Å）よりもはるかに深く、例えば７μｍ〜８μｍであるので、電極パッド１６下方の容量低減に大きく寄与できる。
これに加えて、空隙部２３の比誘電率がほぼ“１”であるため、更に電極パッド１６下方の低容量化を図ることができる。
第４工程（図１から図４（Ａ）参照）：半導体層に素子領域を形成する工程。
高周波用途の半導体装置の製造に当たっては、上述の如く電極パッドの配置部分に、厚さ約８μｍの絶縁領域１８の熱酸化膜２２を形成するとともに、通常のＬＯＣＯＳ法により、例えば配線電極の形成領域となる半導体層１１表面に、フィールド酸化膜を形成する。そして、被覆膜２４を形成した後、例えばエミッタ領域１２ａおよびベース領域１２ｂ等の拡散領域を形成して、素子領域１２を形成する。
次に、例えばアルミニウム等の配線電極材料をスパッタリング等により被着して、レジストパターニングにより、絶縁領域１８、１９上にこれらとほぼ重畳し、素子領域１２に接続する電極パッド１６、１７を形成する。また同時に（電極パッド１６、１７と同一金属層により）配線電極１４、１５も形成する。
特にショットキーバリアダイオードにおいて、絶縁領域１８を電極パッド１６下方の容量低減のために設ける場合には、金属膜２４ｂにより電極パッド１６を形成してもよい。
また、図１および図２の如く、ショットキーバリアダイオードの場合には、第４工程（素子領域形成工程）において、半導体層１１表面にチタン（Ｔｉ）やタングステン（Ｗ）等の金属層２５を蒸着し、これらをショットキー接合させることにより素子領域１２を形成する。そしてその後、アルミニウム（Ａｌ）等の配線金属層１４および電極パッド１６を形成する。
ショットキー金属層２５は、素子領域１２のみに設ければよいが、ショットキー金属層２５を配線電極層１４と同一パターンで形成してもよい。但し、後者の場合で上記の如く被覆膜２４として金属膜２４ｂを採用すると、図１４（Ｂ）の被覆層２４ｂの下層にはショットキー金属層２５（厚み：例えば２０００Å）が配置される。しかしショットキー金属層２５がチタン（Ｔｉ）の場合、空隙部２３に入り込みやすく空隙部２３が埋没する恐れがある。つまり、ショットキー金属層２５を配線電極層１４と同一パターンで設ける場合には、図１４（Ａ）の如く絶縁膜による被腹膜２４ａを形成した後、ショットキー金属層２５および電極パッド１６を形成するとよい。
以上本実施形態では、容量を低減のため、電極パッド１６の下方に絶縁領域１８を設ける場合を例に説明したが、これに限らず、素子分離用のＬＯＣＯＳ酸化膜（例えば図４（Ａ）の両端のフィールド酸化膜２０）に変えて、本実施形態の絶縁領域１８を形成してもよい。また、配線電極１４の下方のＬＯＣＯＳ酸化膜を本実施形態の絶縁領域１８で形成してもよい。
１０ シリコン基板
１１ 半導体層
１２ 素子領域
１２ａ エミッタ領域
１２ｂ ベース領域
１３ 裏面電極
１４、１５ 配線電極
１６、１７ 電極パッド
１８、１９ 絶縁領域
２０ フィールド酸化膜
２１ トレンチ
２２ 熱酸化膜
２３ 空隙部
２４ 被覆膜
２４ａ 他の絶縁膜
２４ｂ 金属膜
２５ 金属層（ショットキー金属層）
１１ 半導体層
１２ 素子領域
１２ａ エミッタ領域
１２ｂ ベース領域
１３ 裏面電極
１４、１５ 配線電極
１６、１７ 電極パッド
１８、１９ 絶縁領域
２０ フィールド酸化膜
２１ トレンチ
２２ 熱酸化膜
２３ 空隙部
２４ 被覆膜
２４ａ 他の絶縁膜
２４ｂ 金属膜
２５ 金属層（ショットキー金属層）
Claims (12)
- 半導体層と、
前記半導体層に設けた素子領域と、
前記素子領域外の前記半導体層に設けられ、絶縁膜および空隙部を有する絶縁領域と、
を具備することを特徴とする半導体装置。 - 前記空隙部の上に、被覆膜が設けられることを特徴とする請求項１に記載の半導体装置。
- 前記絶縁領域の上方に、前記素子領域に接続する電極パッドが設けられることを特徴とする請求項１に記載の半導体装置。
- 前記絶縁領域内部に、前記空隙部と離間した他の空隙部を設けることを特徴とする請求項１に記載の半導体装置。
- 前記被覆膜は、他の絶縁膜または金属膜であることを特徴とする請求項１に記載の半導体装置。
- 半導体層に素子領域および絶縁領域を形成する半導体装置の製造方法であって、
前記素子領域の形成領域外の前記半導体層にトレンチを形成する工程と、
前記トレンチ内部に、該トレンチ内部が完全に埋め込まれない膜厚の絶縁膜を形成する工程と、
前記トレンチ上部に被覆膜を形成し、内部に空隙部を有する絶縁領域を形成する工程と、
前記半導体層に素子領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体層に素子領域および絶縁領域を形成する半導体装置の製造方法であって、
前記素子領域の形成領域外の前記半導体層に互いに離間した複数のトレンチを形成する工程と、
前記トレンチ内部を熱酸化し、該トレンチ内部が完全に埋め込まれず且つ隣り合う前記トレンチ間が絶縁される膜厚の絶縁膜を形成する工程と、
前記トレンチ上部に被覆膜を形成し、内部に複数の空隙部を有する絶縁領域を形成する工程と、
前記半導体層に前記素子領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は、前記半導体層の熱酸化により形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
- 前記絶縁領域上に、前記素子領域に接続する電極パッドを形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
- 前記被覆膜は、堆積法により形成した他の絶縁膜であることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
- 前記被覆膜は、物理的堆積法により形成した金属膜であることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
- 前記離間した複数のトレンチの距離は、トレンチの開口幅より小さいことを特徴とする請求項７に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006330148A JP2008147269A (ja) | 2006-12-07 | 2006-12-07 | 半導体装置及びその製造方法 |
| CN200710197146.XA CN101197397A (zh) | 2006-12-07 | 2007-12-05 | 半导体装置及其制造方法 |
| US11/951,041 US20080135976A1 (en) | 2006-12-07 | 2007-12-05 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006330148A JP2008147269A (ja) | 2006-12-07 | 2006-12-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008147269A true JP2008147269A (ja) | 2008-06-26 |
Family
ID=39496988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006330148A Pending JP2008147269A (ja) | 2006-12-07 | 2006-12-07 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080135976A1 (ja) |
| JP (1) | JP2008147269A (ja) |
| CN (1) | CN101197397A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011086942A (ja) * | 2009-10-14 | 2011-04-28 | Taiwan Semiconductor Manufacturing Co Ltd | バルクＦｉｎＦＥＴを形成するＳＴＩ領域中のボイド |
| JP2012511257A (ja) * | 2008-12-04 | 2012-05-17 | フリースケール セミコンダクター インコーポレイテッド | ボンドパッド下の溝を特徴とするｒｆ装置及び方法 |
| KR101173926B1 (ko) | 2010-05-13 | 2012-08-16 | 미쓰비시덴키 가부시키가이샤 | 유전체 분리형 반도체장치의 제조방법 |
| US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| JP2017050522A (ja) * | 2015-09-04 | 2017-03-09 | 株式会社東芝 | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208334B (zh) * | 2011-05-27 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | 半导体器件局部氧化终止环的制备方法 |
| KR101617252B1 (ko) | 2012-09-21 | 2016-05-02 | 삼성전자주식회사 | 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법 |
| CN103943493A (zh) * | 2013-01-18 | 2014-07-23 | 北大方正集团有限公司 | 一种半导体加工方法以及一种半导体结构 |
| KR102057340B1 (ko) * | 2013-03-29 | 2019-12-19 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| CN106206403A (zh) * | 2015-04-29 | 2016-12-07 | 北大方正集团有限公司 | 局部氧化工艺的优化方法 |
-
2006
- 2006-12-07 JP JP2006330148A patent/JP2008147269A/ja active Pending
-
2007
- 2007-12-05 US US11/951,041 patent/US20080135976A1/en not_active Abandoned
- 2007-12-05 CN CN200710197146.XA patent/CN101197397A/zh active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012511257A (ja) * | 2008-12-04 | 2012-05-17 | フリースケール セミコンダクター インコーポレイテッド | ボンドパッド下の溝を特徴とするｒｆ装置及び方法 |
| JP2011086942A (ja) * | 2009-10-14 | 2011-04-28 | Taiwan Semiconductor Manufacturing Co Ltd | バルクＦｉｎＦＥＴを形成するＳＴＩ領域中のボイド |
| CN102044469A (zh) * | 2009-10-14 | 2011-05-04 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| US8519481B2 (en) | 2009-10-14 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US8723271B2 (en) | 2009-10-14 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US9385046B2 (en) | 2009-10-14 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US9640441B2 (en) | 2009-10-14 | 2017-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| KR101173926B1 (ko) | 2010-05-13 | 2012-08-16 | 미쓰비시덴키 가부시키가이샤 | 유전체 분리형 반도체장치의 제조방법 |
| JP2017050522A (ja) * | 2015-09-04 | 2017-03-09 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101197397A (zh) | 2008-06-11 |
| US20080135976A1 (en) | 2008-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008147269A (ja) | 半導体装置及びその製造方法 | |
| US7943470B2 (en) | Chip-stacked semiconductor device and manufacturing method thereof | |
| JP5633992B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6841452B2 (en) | Method of forming device isolation trench | |
| TW554472B (en) | A method for forming shallow trench isolation | |
| JP2007173319A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| TW201133843A (en) | Semiconductor device with buried gate and method for fabricating the same | |
| JP2006049835A (ja) | トレンチ構造の素子分離膜を有する半導体素子及びその製造方法 | |
| JP2009099863A (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JP2007317779A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| US20150031202A1 (en) | Method for manufacturing semiconductor wafers | |
| JP2012009489A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2016086002A (ja) | 半導体装置及びその製造方法 | |
| TW413946B (en) | Semiconductor apparatus and method for manufacturing same | |
| JPH04225259A (ja) | 半導体装置の製造方法 | |
| JPS61284937A (ja) | 半導体装置とその製造方法 | |
| KR100701699B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPH043455A (ja) | Ｓｏｉトランジスタ積層半導体装置とその製造方法 | |
| KR100500942B1 (ko) | 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법 | |
| CN112736024B (zh) | 刻蚀方法 | |
| JP2000515320A (ja) | 半導体基板中に高められた導電率の側方で絶縁され、埋め込まれた領域を製造する方法 | |
| TWI305674B (ja) | ||
| JP2009238866A (ja) | 半導体装置の製造方法 | |
| KR100653704B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 | |
| CN114361098A (zh) | 一种隔离沟槽和隔离沟槽的制造方法 |