JP4288925B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4288925B2 JP4288925B2 JP2002318352A JP2002318352A JP4288925B2 JP 4288925 B2 JP4288925 B2 JP 4288925B2 JP 2002318352 A JP2002318352 A JP 2002318352A JP 2002318352 A JP2002318352 A JP 2002318352A JP 4288925 B2 JP4288925 B2 JP 4288925B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- trench
- forming
- drain
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims description 64
- 239000010410 layer Substances 0.000 claims description 36
- 239000002344 surface layer Substances 0.000 claims description 17
- 239000012298 atmosphere Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 8
- 208000024891 symptom Diseases 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 238000009792 diffusion process Methods 0.000 description 25
- 238000000034 method Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000002955 isolation Methods 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 13
- 230000010354 integration Effects 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 10
- 238000000137 annealing Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 238000011109 contamination Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101100379079 Emericella variicolor andA gene Proteins 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【０００１】
【発明の属する技術分野】
この発明は、電源、モータおよび自動車などに適用され、横型高耐圧パワーデバイスを内蔵集積したパワーＩＣ（集積回路）などの半導体装置に関し、特に、トレンチ溝を充填する絶縁膜に空孔を形成する高耐圧横型ＭＯＳデバイスに関する。
【０００２】
【従来の技術】
パワーＩＣに集積される従来の横型パワーＭＯＳＦＥＴの構造としては、トレンチを形成し、このトレンチに沿って長いドリフト領域を形成し耐圧を確保する構造が報告されている（例えば、特許文献１など参照）。
図２７は、従来の横型パワーＭＯＳＦＥＴの要部断面図である。ｐ基板８１にトレンチ９５を形成し、このトレンチ９５内壁にリンを斜めイオン注入をする。その後熱酸化してトレンチ９５内に酸化膜８３を充填し、且つ、ｎドリフト領域８２を形成する。酸化膜８３上にＬＯＣＯＳ酸化膜８４を形成し、ｐ基板８１の表面層にｐウエル領域８５とｎウエル領域８６を形成する。ｐウエル領域８５の表面層にｎソース領域８９とｐコンタクト領域９１を形成し、ｎドリフト領域８２の表面層とｎウエル領域８６の表面層にｎドレイン領域９０を形成する。ｎソース領域８９とｎドリフト層に挟まれたｐウエル領域８５上にゲート酸化膜８７を介してゲート電極８８を形成し、ｎソース領域８９上とｐコンタクト領域９１上にソース電極９２を形成し、ｎドレイン領域９０上にドレイン電極９３を形成する。図中の９４は層間絶縁膜である。
【０００３】
集積回路として他の低耐圧制御用素子と同一半導体基板に形成することから、このソース電極９２、ゲート電極８８、ドレイン電極９３の各電極は、ｐ基板１の表面に設けられている。また、高耐圧化を行うため、電圧を支持するゲート・ドレイン間のドリフト形成領域に前記したようにトレンチ９５を形成し、トレンチ周囲に斜めイオン注入法でｎドリフト領域８２を形成し、そのトレンチ９５を酸化膜８３で充填することで、短い距離でもｐ基板１内で十分な電界緩和を図っている。
６０〜７００Ｖの耐圧クラスに応じてトレンチの形状が異なり、６０Ｖではトレンチ幅３μｍ、深さ３μｍ程度である。また、７００Ｖではトレンチ幅２０μｍ、深さ２０μｍが必要となる。トレンチに酸化膜を充填するために、酸化膜の最大臨界電界強度が、半導体基板であるシリコンより３０倍程度高いため、ゲート・ドレイン間隔を小さくすることができ（７００Ｖの耐圧クラスでは約３分の１）、高集積化を可能とした。
【０００４】
また、近年、ＬＳＩの高集積化を図るために、素子分離をトレンチを形成し、このトレンチに絶縁膜を充填する誘電体分離構造が多用されている。このように素子分離を溝分離（トレンチ分離）で行う構造では、充填する絶縁膜と、半導体基板との熱膨張係数差で、トレンチ部に応力ストレスが発生して分離特性を悪化させたり、また、充填絶縁膜の誘電率が高いために、寄生容量が大きくなりゲート配線遅延を生じるなど不都合を生じる。これらを解決するために、トレンチ内の充填絶縁膜に空孔を形成し、トレンチ内の充填絶縁膜量を減らして、絶縁膜と半導体基板との熱膨張係数差による応力ストレスを減じて、半導体基板に結晶欠陥が入ることを防止することや、トレンチ内の充填絶縁膜の誘電率を低下させてゲート配線遅延を防止することなどが開示されている（例えば、特許文献２など参照）。
【０００５】
また、別の文献には、フラッシュメモリの集積回路を構成するＭＯＳデバイスのフローティングゲート配線で挟まれたトレンチ分離酸化膜の溝を埋める酸化膜に空孔を形成することで、トレンチ分離溝直下に形成されるソース領域に結晶欠陥が導入されることを防止することが開示されている（例えば、特許文献３など参照）。
これらの特許文献２、３では、溝分離構造の充填絶縁膜に空孔を形成するものであり、その目的は、結晶欠陥の発生を防止することや充填絶縁膜の平均的な誘電率を低下させて、ゲート配線遅延を防止することなどである。
【０００６】
また、前記の空孔を形成する方法として、ＳＩＭＯＸ（Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｏｘｉｄｅ）プロセスで形成した酸化膜の近傍にＨｅイオンを打ち込み、この打ち込みで形成されたダメージ箇所に隣接する酸化膜を空孔に変換することが報告されている（例えば、非特許文献１ ２５ｐ−Ｇ−４）。
【０００７】
【特許文献１】
米国特許第５８４４２７５号明細書
【特許文献２】
特開２０００−１８３１４９号公報
【特許文献３】
特開２００２−７６２９９号公報
【０００８】
【非特許文献１】
第６３回応用物理学関係連合講演会 講演予稿集、２００２．９
【０００９】
【発明が解決しようとする課題】
トレンチ内に絶縁膜を充填した場合、半導体基板（ここではシリコン）の熱膨張係数は酸化膜に比べ７倍と大きく、８００〜１０００℃での酸化膜充填工程後、充填した酸化膜とシリコン基板の熱膨張係数差により、ウエハの反りが大きく、内部応力で前記した結晶欠陥の発生の他に、ウエハの反り大きくなり後工程でのウエハの装置ステージへの吸着が困難になるなどの問題が生じる。
このウエハの反り量は、酸化膜を充填するトレンチのウエハ面内の面積比率に依存するが、例えば、トレンチ面内比率が６０％の場合、６インチ径ウエハの場合には、その反り量は５００μｍにもなる。
【００１０】
また、ドリフト領域をトレンチに沿って形成する構造では、トレンチを充填する酸化膜の最大臨界電界強度が、半導体基板であるシリコンより３０倍程度く、また、比誘電率がシリコンと比べて小さいため、耐圧をトレンチ内の酸化膜に保持させることができて、ゲート・ドレイン間隔を小さくすることができ（７００Ｖの耐圧クラスでは約３分の１）、高集積化できる。
しかし、一層の高集積化を図るためには、高耐圧横型ＭＯＳデバイスのゲート・ドレイン間隔をさらに短縮する必要がある。
また、前記の空孔を有する分離構造は、空孔を１個有する比較的分離幅が狭い場合であるが、幅の広い溝分離構造の場合でもその分離幅を低減して、高集積化を図ることが求められている。
【００１１】
この発明の目的は、ウエハの反り量の低減と、ゲート・ドレイン間の距離の短縮および幅の広い分離領域の分離幅の低減による高集積化とを図ることができる半導体装置とその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、（１）半導体基板の表面層に形成されるソース領域と、該ソース領域と離して半導体基板の表面層に形成されるドレイン領域と、該ドレイン領域と前記ソース領域に挟まれた前記半導体基板に形成され上部が絶縁膜で分離された空孔と、前記ドレイン領域と前記ソース領域の間の前記空孔に沿う前記半導体基板に形成され、前記ドレイン領域と接して形成されるドリフト領域と、前記ソース領域と前記ドリフト領域に挟まれた前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上に形成されるソース電極と、前記ドレイン領域上に形成されるドレイン電極と、を有する構成とする。（２）（１）の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をドープしたエピタキシャル層を形成する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有する製造方法とする。（３）（１）の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をイオン注入する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有する製造方法とする。
〔作用〕
この構造では、空孔（空気である場合）の比誘電率（＝１）は酸化膜の比誘電率（＝４）より小さいため、Ｇａｕｓｓの法則より印加された電位はこの比の空孔で支持されるので従来の酸化膜でトレンチを充填する場合に比べ、耐圧を確保しつつ、トレンチ幅（空孔幅）を３〜４分の１に縮小できるので、素子ピッチを縮小できてコスト的に有利となる。
【００１３】
図２８に本発明品の電位分布図、図２９に従来品の電位分布図を示す。ソース・ドレイン間に７０Ｖ印加した場合であり、本発明品は空孔部に等電位線を密集させることができて、ゲートとドレイン間の距離を従来品より短縮できることが分かる。
また、従来はトレンチを全て酸化膜で充填していたので、シリコンと熱膨張率の大きく異なる酸化膜の体積が大きかったが、本発明構造では、トレンチ幅が狭くなることに加え、トレンチ内部が空孔（空気や不活性ガスが充満している）となるので製造途中でのウエハの反りを大きくすることは無くなる。従って、トレンチ形成面積比率の大きい大電流（低オン抵抗）の半導体装置への適用が可能となる。また、従来構造に対し、デバイスピッチが縮小するため、同一オン抵抗でのチップサイズ縮小、また同一チップサイズでの低オン抵抗化が可能となる。
【００１４】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。同図（ａ）は、同図（ｂ）の断面図のＹ−Ｙ面から見た平面図である。以下の説明において、ｐ基板を用いた場合を示しているが、ｎ基板を用いて、各領域の導電形を逆としてもよいし、基板のみをｎ基板としてもよい。また、ｎはｎ形導電形を表し、ｐはｐ形導電形を表す。
ｐ基板１（シリコン基板）に図示しないストライプ状のトレンチを形成し、このトレンチ内で、空孔３に沿うようにｎドリフト領域２（ｎオフセットドレイン領域ともいう）を形成する。この空孔１の上部に酸化膜４を形成し、ｐ基板１の表面層にｐウエル領域５とｎウエル領域６を形成する。ｐウエル領域５の表面層にｎソース領域９とｐコンタクト領域１１を形成し、ｎウエル領域６の表面層にｎドレイン領域１０を形成する。ｎソース領域９とｎドリフト領域２に挟まれたｐウエル領域５上にゲート酸化膜７を介してゲート電極８を形成し、その上に層間絶縁膜１４を形成する。ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。尚、前記ｎウエル領域６はｎドレイン領域１０を補完する領域であり、形成しなくても構わない。
【００１５】
この構造では、前記したように、空孔３（空気である場合）の比誘電率（＝１）は酸化膜の比誘電率（＝４）より小さいため、Ｇａｕｓｓの法則より印加された電位は、この比で空孔側で支持されるので従来の酸化膜でトレンチを充填した場合に比べ、トレンチ幅（空孔幅）を３〜４分の１に縮小できる。そのため、素子ピッチを縮小できて低コスト化を図ることができる。
７０Ｖの耐圧クラスの高耐圧横型ＭＯＳＦＥＴを製作したところ、従来、オン抵抗が７０ｍΩｍｍ2 であったものが、５０ｍΩｍｍ2 に低減できた。これは、空孔を形成することで、耐圧を維持しながらゲート・ドレイン間の距離を短縮することで、ＭＯＳＦＥＴのセルの集積密度を高める（高集積化する）ことができたためである。
【００１６】
また、従来はトレンチをすべて酸化膜で充填していたので、シリコンと熱膨張率の大きく異なる酸化膜の体積が大きかったが、この構造では、トレンチ幅が狭くなることに加え、トレンチ内部が空孔となり、酸化膜の体積を減少させることができるため、ウェハの反り量を大幅に減少させることができる。
具体的には、工程終了時のウェハ反り量は、従来５００μｍもあったものが本構造では２０μｍと小さくできた。そのため、製造工程中でのウエハの反りに起因するトラブルが防止できるようになった。
空孔の形成とウエハの反り量の低減により、従来よりトレンチ形成面積比率を大きくできて、高耐圧で大電流（低オン抵抗）の半導体装置を製作できるようになった。
【００１７】
図２から図４は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは図１の半導体装置の製造方法である。
比抵抗１５Ωｃｍのｐ基板１（シリコン基板）に、開口部の幅１μｍ、深さ３μｍのトレンチ１５を形成し、リン原子の不純物濃度が１×１０17ｃｍ-3で厚さ１μｍのｎエピタキシャル層１６を成長させる（図２）。
つぎに、Ａｒガス９６％、Ｈ2 ガス４％の還元雰囲気（水素雰囲気）で４０Ｔｏｒｒ（４０×１３３Ｐａ）の減圧で１１００℃１０分アニールすることで、表面のシリコンを接触させ、内部に空孔３（幅１μｍ、空孔上部と基板表面の間のシリコン幅０．５μｍ）を形成する。このとき、ｐ基板１表面とトレンチ１５内部に形成されたｎエピタキシャル層１６からリンが再拡散し、表面濃度５×１０16ｃｍ-3、深さ３μｍのｎ形拡散層１７が形成される（図３）。
【００１８】
つぎに、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。この場合、空孔３を深い箇所に形成し、ｐ基板１の表面層に形成されたｎ拡散層１７を空孔３に達しないように除去してからｐウエル領域５、ｎウエル領域６を形成してもよい。続いてｎソース、ゲート、ドレイン各領域形成部に図示しない窒化膜を形成し、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜が存在しない部分に厚さ１．０μｍの酸化膜４（ＬＯＣＯＳ酸化膜）を形成する。この時、空孔３上部と基板表面の間のシリコンは完全に酸化され酸化膜となる。この後、窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層（ｐコンタクト領域１１）とｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する（図４）。尚、前記の還元雰囲気は、Ａｒガスのみ、Ｈ2 ガスのみであっても構わない。
【００１９】
図５、図６は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１の半導体装置の製造方法で第２実施例とは違う製造方法である。
第２実施例と異なるのは、トレンチ形成後にエピタキシャル成長をする代わりに、トレンチ１５の側壁および底面にｎ形不純物をイオン注入してイオン注入層１８を形成した点である。
トレンチ１５内にイオン注入層１８を形成する（図５）。つぎに、図３と同様に熱処理して、空孔３とｎ拡散層１９を形成する（図６）。その後の工程は図４と同じである。
【００２０】
具体的には、８０ｋｅＶでリンドーズ量１×１０13ｃｍ-2のイオン注入（ドープ）を行いイオン注入層１８を形成し、その後、１１５０℃で２００分の熱処理（ドライブ）を行い表面濃度５×１０16ｃｍ-3で、深さ３μｍのｎ拡散層１９を形成する。このｎ拡散層１９が空孔３の周囲に形成されるｎドリフト領域２となる。
前記のトレンチ１５の形成にはマスクとして酸化膜を使用するがそれを除去する前にイオン注入を行えば、トレンチ１５の側壁と底面のみにｎ拡散層１９を形成できる。こうすることで、図３のように、ｐ基板１の表面層に形成されるｎ拡散層１７の除去工程が不要となる。
【００２１】
図７は、この発明の第４実施例の半導体装置の要部断面図である。図１との違いは、空孔２２が酸化膜２１で覆われている点である。この酸化膜２１がｎドリフト領域２０と空孔２２の間に介在することで、比誘電率がシリコンから空孔に向かって緩やかに小さくなるため、図１と比べると、電位分布の詰まりが緩くなり、電界集中が起こり難くなる。前記した図２７が本発明品（７０Ｖ耐圧品）に７０Ｖ印加した場合の等電位線の様子を示す図である。また、第１実施例と同様にゲート・ドレイン間の間隔を短縮できて、高集積化を図ることができる。その結果、低オン抵抗の高耐圧横型ＭＯＳＦＥＴを製作できる。また、空孔を形成するために、ウエハの反り量も第１実施例と同等にできる。尚、図中のＤ２は空孔長、Ｗ２は空孔幅、Ｗox2 は酸化膜厚さである。
【００２２】
図８から図１０は、この発明の第５実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図ある。これは図７の半導体装置の製造方法であり、ここでは、第２実施例と異なるのは、空孔の上部に空隙を形成する点である。
図２と同様に、比抵抗１５Ωｃｍのｐ基板１に、開口部の幅１μｍ、深さ３μｍの図示しないトレンチを形成し、リン原子の不純物濃度が１×１０17ｃｍ-3で厚さ１μｍのｎ形エピタキシャル層を成長させる。
つぎに、Ａｒガス９６％、Ｈ2 ガス４％の還元雰囲気（水素雰囲気）で４０Ｔｏｒｒの減圧で１１００℃６分アニールすることで、表面のシリコンを互いに近接させ、上部が隙間２６を有する空隙２５（幅１μｍ、空孔上部と基板表面の間のシリコン幅０．５μｍ）を形成する。このとき、ｐ基板１の表面とトレンチ内部に形成されたｎエピタキシャル層からリンが再拡散し、表面濃度５×１０16ｃｍ-3、深さ３μｍのｎ形拡散層２４が形成される（図８）。
【００２３】
つぎに、熱酸化によりシリコン基板表面とトレンチ表面を酸化し、最初はｐ基板１表面とトレンチ表面に酸化膜が成長し、やがてトレンチの入り口で酸化膜が接触し、表面とトレンチ側壁に酸化膜２１を有し、トレンチ中央に空孔２２が形成される。このトレンチ内部の酸化膜厚は０．５μｍで、空孔幅は０．５μｍである（図９）。
つぎに、ゲート、ソースおよびドレイン部分の酸化膜２１をマスクを用いて除去する。その後、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。続いてソース、ゲート、ドレイン各領域形成部に図示しない窒化膜を形成し、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜が存在しない部分に厚さ１．０μｍの酸化膜２３を形成する。この時、空孔上部と基板表面の間のシリコンは完全に酸化され酸化膜２３となる。この後、窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層であるｐコンタクト領域１１を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。尚、前記ｎウエル領域６はｎドレイン領域１０を補完する領域であり、形成しなくても構わない（図１０）。
【００２４】
尚、第５実施例のトレンチ酸化において、熱酸化による体積膨張でトレンチ上部の酸化膜が接続するが、接合面は物理的接合であり、後工程のウェットエッチングにより、容易に空孔２２への経路が生じ、薬液の空孔への出入りが懸念される。
これを防止するために高温での短時間アニ―ル（１３００℃、１０秒）が考えられるが、さらに好まれる方法として、図１１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜２７を酸化膜２１上に堆積することで、空孔２２への経路上に良質な酸化膜を形成することで空孔２２に通じる隙間２６の形成を防止できる。
【００２５】
この実施例では、空隙２５を還元雰囲気のアニールによって形成したが、トレンチを形成する際にトレンチの開口部より底部の方が幅が広いトレンチを形成することでも構わない。この場合還元雰囲気でのアニールは行わなくてもよく、窒素雰囲気のアニールなどでよい。また、以下の実施例において、トレンチを形成するものは同様のことが言える。
図１２と図１３は、この発明の第６実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは、第５実施例をさらに発展させたものである。
【００２６】
還元雰囲気でのアニール後、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成し、ソース、ゲート、ドレイン各領域形成部に窒化膜２８を形成する（図１２）。
つぎに、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜２８が存在しない部分に厚さ１．０μｍの酸化膜２９を形成する。トレンチ上部とトレンチ側壁は酸化され、特にトレンチ上部は完全に酸化膜２９が接続される。この後、窒化膜２８を除去する（図１３）。
【００２７】
つぎに、窒化膜２８を除去し、図１０の工程のように、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層であるｐコンタクト領域１１を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。この構造では、図示しないＣＭＯＳ回路素子のＬＯＣＯＳ酸化膜を形成するときにマスクとして用いる窒化膜と同一の窒化膜２８を用いて、前記した図１０の酸化膜２３と酸化膜２２とを同時に形成できる利点がある。
【００２８】
前記した各実施例の半導体装置では、素子耐圧（ＢＶｄｓ）が７０Ｖの例について述べたが、同様の構造が１２０Ｖ耐圧さらには７００Ｖ耐圧の場合にも成り立ち、スケーリングにより表１に示すパラメータ（諸元）となる。尚、表中のＤ１、Ｗ１は図１に記載したＤ１、Ｗ１であり、Ｄ２、Ｗ２、Ｗｏｘ２は図７に記載したＤ２、Ｗ２、Ｗｏｘ２である。
【００２９】
【表１】
図１４は、この発明の第７実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。同図（ａ）は、同図（ｂ）のＹ−Ｙ面から見た平面図である。
図１との違いは、トレンチ幅３０が広い場合で、空孔３３の数が複数個となっている点である。この図では、空孔３３を３個有する場合を示したが、素子耐圧が高い場合はトレンチ幅３０が広くなり空孔３３の数を増加させ、低い場合は減少させる。つまり、素子耐圧により空孔３３の数を選定するとよい。
【００３０】
図１５から図１７は、この発明の第８実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは複数個の空孔を形成するために、複数個のトレンチを形成する工程が第２実施例と異なる点である。
比抵抗１５Ωｃｍのｐ形シリコン基板に幅１μｍ、深さ２０μｍのトレンチ３４を等ピッチで３個形成する。つまり、トレンチ間にはシリコン柱３５（半導体柱）が２個形成される。また、トレンチ間隔は０．５μｍとする。つぎに減圧ＣＶＤ法によりリンを含むポリシリコン３６を堆積し、表面濃度５×１０16ｃｍ-3、接合深さ（Ｘｊ）が３μｍのｎ形不純物層ができるように１１００℃以上の高温でドライブする。ここでポリシリコン３６の膜厚はＸｊ＝３μｍとなるような膜厚・ドライブ（熱処理）条件ならどれでもよい（図１５）。
【００３１】
ドライブした後、還元雰囲気（前記した水素雰囲気）で４０Ｔｏｒｒの減圧で１１００℃３分アニールし、トレンチ開口部の幅がトレンチ底部の幅よりも狭くなる形状に変化させる。例えば、トレンチ開口部ではトレンチ幅が０．５μｍ、トレンチ間の距離（トレンチ間シリコン柱３５）が１μｍとなる。このドライブでｎドリフト領域３９となるｎ領域３７が形成される（図１６）。
つぎに熱酸化によりシリコン柱３５を１０００℃で酸化する。この酸化によりシリコン柱３５の体積が増加し、トレンチ３４内部に空孔４０を残した状態でトレンチ開口部が柱同士が酸化膜３８となった状態で連結される（図１７）。図ではトレンチ３４が３つ上部で酸化膜として塞がれた状態となることで幅の広いトレンチ内部を空孔４０を有する酸化膜３８で充填した構造となっているが、トレンチ３４の数は任意に変えることができ、素子耐圧（ＢＶｄｓ）によって最終的に求められるドリフト長が要求を満たすように調整する。
【００３２】
つぎに、図４の工程のように、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。その後、図示しない窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。
【００３３】
尚、図１８のように、ストライプ状のシリコン柱を分断して、多数のシリコン柱４１としても構わない。この場合は、空孔４３はハッチングで示すように繋がり、空孔４３の占有率を大きくできる。
図１９は、この発明の第９実施例の半導体装置の要部断面図である。これは、ＳＯＩ基板５０に誘電体分離の分離領域５３を形成し、この分離領域５３に空孔５６を形成した場合である。この場合も分離領域幅が短縮できて、高集積化に有効である。この空孔を有する分離領域の形成方法は、前記のトレンチ内に空孔を形成する場合と同じである。
【００３４】
図２０から図２２は、この発明の第１０実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは図７や図１４の半導体装置についての製造方法であり、特に、空孔を形成した後、デバイスを形成するために必要となる表面に形成された絶縁膜の平坦化ついて説明している。ここでは、図１４のように複数個の空孔を有する場合について説明している。勿論、これは図１９の誘電体分離構造にも適用できる。
ｐ基板１を表面３０ｎｍ酸化し、その後、窒化膜を１００ｎｍ堆積し、さらにレジストを塗布後、横型高耐圧ＭＯＳＦＥＴのｎドリフト領域６０の形成予定領域を露光し、窒化膜、酸化膜を除去する。その後、レジスト灰化しレジストを除去した後、シリコンエッチングを行い、幅３μｍ、深さ２０μｍのトレンチを形成する。つぎに、トレンチ内壁にリンドープポリシリコンを成膜し、ドライブを行いｐ基板１の深さ方法に、拡散深さ（ｐｎ接合の深さＸｊ）が６μｍ程度になるようにドライブさせる。つぎに、トレンチ内のポリシリコンを酸化・除去し、熱酸化により、トレンチ内にあるトレンチ間のシリコン柱を熱酸化するとともにトレンチ内に熱酸化膜６１を形成する。熱酸化する前に還元雰囲気にてアニールしてもよい。熱酸化後のトレンチの幅は２μｍ程度であるため、熱ＣＶＤ法などで熱ＣＶＤ酸化膜６２を成膜する。この熱ＣＶＤ酸化膜６２の成膜では、トレンチ内が全て酸化膜で埋まることはなく、トレンチ内部には空孔６３が形成される。しかし、トレンチによる凹凸の影響を受け、熱ＣＶＤ酸化膜６２の上端は凹凸のある形状となる（図２０）。
【００３５】
つぎに、凹凸のある熱ＣＶＤ酸化膜６２の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨除去し平坦化する。このＣＭＰ法を用いることで、ストッパなしでも任意の研磨深さで酸化膜内を平坦化することができる（図２１）。
つぎに、ＣＭＰ法で平坦化された熱ＣＶＤ酸化膜６２の平坦な研磨面６４を基準としてウエットエッチングまたはドライエッチングによりシリコン面が露出するまで残りの熱ＣＶＤ酸化膜６２を除去し、内部に空孔６３を有する熱ＣＶＤ酸化膜６２が形成される（図２２）。
【００３６】
つぎに、図示しないｐウエル領域、ｎウエル領域を形成し、ゲート、ソース、ドレインの各領域と各電極を形成し、図１４のような半導体装置とする。
このように、ＣＭＰ法で平坦化することで、上部が確実に熱ＣＶＤ酸化膜で閉じた空孔を形成することができる。閉じた空孔とすることで、空孔内にレジストが入り込むことや空孔内の金属汚染やパーテクル汚染を防止できる。その結果、高信頼性の半導体装置を製造することができる。
図２３から図２６は、この発明の第１１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは、空孔の形成を、トレンチを形成せずに、直接半導体基板内に形成する方法である。
【００３７】
ゲート電極７７の形成領域とドレイン電極７８の形成領域に挟まれたｐ基板１にｎドリフト領域となるｎ領域７０を形成する。つぎに、ＳＩＭＯＸプロセスでｎ領域７０の一部に酸化膜７１を形成する（図２３）。
つぎに、軽元素イオン（Ｈｅイオンなど）を前記酸化膜７１を貫通し、ｎ領域７０内にイオン注入し、前記酸化膜７１近傍にダメージ層７３を形成する（図２４）。
つぎに、還元雰囲気（ＡｒガスにＯ2 を混入したガス）で１３００℃以上の高温で熱処理することで、前記ダメージ層７３に隣接する前記酸化膜７１を空孔７４に変換し、ｎ領域７０内に空孔を形成する（図２５）。
【００３８】
その後、空孔７４の上部のｎ領域７０を酸化して酸化膜７６を形成し、ｎドリフト領域７５、ｐウエル領域、ｎウエル領域、ゲート電極７７、ｎソース領域、ｎドレイン領域、ソース電極、ドレイン電極７８などを形成する（図２６）。
この製造方法では、トレンチを形成することなく、空孔７４を半導体基板内に形成できるため、空孔７４内の汚染がなく、高信頼性の半導体装置を製造できる。
また、空孔７４が形成されているため、前記の実施例と同様に、ゲート・ドレイン間の距離を短縮できて、高集積化を図ることができる。また、ウエハの反り量も小さくできる。
【００３９】
【発明の効果】
この発明によれば、ドリフト領域がトレンチに沿って形成される高耐圧横型ＭＯＳデバイスのトレンチを充填する絶縁膜に空孔を形成することで、トレンチ内の誘電率を低下させ、ゲート・ドレイン間の距離を短縮することができて、高集積化を図ることができる。
また、トレンチを充填する絶縁膜に空孔を形成することで、ウエハの反り量を大幅に減少させることができる。
また、幅の広い誘電体分離構造の分離領域の絶縁膜に空孔を複数個形成することで、分離領域の幅を短くできて、高集積化を図ることができる。
【００４０】
また、空孔を塞ぐ絶縁膜をＣＭＰで平坦化することで、上部が確実に塞がれた空孔を形成することで、空孔内の汚染（レジストの入り込み、金属汚染、パーテクル汚染など）を防止し、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】この発明の第３実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図７】この発明の第４実施例の半導体装置の要部断面図
【図８】この発明の第５実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第５実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第５実施例の半導体装置の要部製造工程断面図
【図１１】ＣＶＤ酸化膜を表面に被覆した図
【図１２】この発明の第６実施例の半導体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図１４】この発明の第７実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図１５】この発明の第８実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、この発明の第８実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第８実施例の半導体装置の要部製造工程断面図
【図１８】ストライプ状のシリコン柱を分断した場合の図
【図１９】この発明の第９実施例の半導体装置の要部断面図
【図２０】この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２１】図２０に続く、この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２２】図２１に続く、この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２３】この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２４】図２３に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２５】図２４に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２６】図２５に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２７】従来の横型パワーＭＯＳＦＥＴの要部断面図
【図２８】本発明品の電位分布図
【図２９】従来品の電位分布図
【符号の説明】
１ ｐ基板
２、２０、３１、３９、６０、７５ ｎドリフト領域
３、２２、３３、４０、４３、５６、６３、７４ 空孔
４、２１、２３、２９、３２、３８、４２、５２、71、76 酸化膜
５ ｐウエル領域
６ ｎウエル領域
７ ゲート酸化膜
８、７７ ゲート電極
９ ｎソース領域
１０ ｎドレイン領域
１１ ｐコンタクト領域
１２ ソース電極
１３、７８ ドレイン電極
１４ 層間絶縁膜
１５、３４ トレンチ
１６ ｎエピタキシャル層
１７、１９、２４、 ｎ拡散層
１８ イオン注入層
２５ 空隙
２６ 隙間
２７ ＣＶＤ酸化膜
２８ 窒化膜
３０ トレンチ幅
３５、４１ シリコン柱
３６ ポリシリコン
３７、７０ ｎ領域
５０ ＳＯＩ基板
５１ 半導体基板
５３ 分離領域
５４ 素子形成領域
５５ 酸化膜
６１ 熱酸化膜
６２ 熱ＣＶＤ酸化膜
７２ イオン注入
７３ ダメージ層
【発明の属する技術分野】
この発明は、電源、モータおよび自動車などに適用され、横型高耐圧パワーデバイスを内蔵集積したパワーＩＣ（集積回路）などの半導体装置に関し、特に、トレンチ溝を充填する絶縁膜に空孔を形成する高耐圧横型ＭＯＳデバイスに関する。
【０００２】
【従来の技術】
パワーＩＣに集積される従来の横型パワーＭＯＳＦＥＴの構造としては、トレンチを形成し、このトレンチに沿って長いドリフト領域を形成し耐圧を確保する構造が報告されている（例えば、特許文献１など参照）。
図２７は、従来の横型パワーＭＯＳＦＥＴの要部断面図である。ｐ基板８１にトレンチ９５を形成し、このトレンチ９５内壁にリンを斜めイオン注入をする。その後熱酸化してトレンチ９５内に酸化膜８３を充填し、且つ、ｎドリフト領域８２を形成する。酸化膜８３上にＬＯＣＯＳ酸化膜８４を形成し、ｐ基板８１の表面層にｐウエル領域８５とｎウエル領域８６を形成する。ｐウエル領域８５の表面層にｎソース領域８９とｐコンタクト領域９１を形成し、ｎドリフト領域８２の表面層とｎウエル領域８６の表面層にｎドレイン領域９０を形成する。ｎソース領域８９とｎドリフト層に挟まれたｐウエル領域８５上にゲート酸化膜８７を介してゲート電極８８を形成し、ｎソース領域８９上とｐコンタクト領域９１上にソース電極９２を形成し、ｎドレイン領域９０上にドレイン電極９３を形成する。図中の９４は層間絶縁膜である。
【０００３】
集積回路として他の低耐圧制御用素子と同一半導体基板に形成することから、このソース電極９２、ゲート電極８８、ドレイン電極９３の各電極は、ｐ基板１の表面に設けられている。また、高耐圧化を行うため、電圧を支持するゲート・ドレイン間のドリフト形成領域に前記したようにトレンチ９５を形成し、トレンチ周囲に斜めイオン注入法でｎドリフト領域８２を形成し、そのトレンチ９５を酸化膜８３で充填することで、短い距離でもｐ基板１内で十分な電界緩和を図っている。
６０〜７００Ｖの耐圧クラスに応じてトレンチの形状が異なり、６０Ｖではトレンチ幅３μｍ、深さ３μｍ程度である。また、７００Ｖではトレンチ幅２０μｍ、深さ２０μｍが必要となる。トレンチに酸化膜を充填するために、酸化膜の最大臨界電界強度が、半導体基板であるシリコンより３０倍程度高いため、ゲート・ドレイン間隔を小さくすることができ（７００Ｖの耐圧クラスでは約３分の１）、高集積化を可能とした。
【０００４】
また、近年、ＬＳＩの高集積化を図るために、素子分離をトレンチを形成し、このトレンチに絶縁膜を充填する誘電体分離構造が多用されている。このように素子分離を溝分離（トレンチ分離）で行う構造では、充填する絶縁膜と、半導体基板との熱膨張係数差で、トレンチ部に応力ストレスが発生して分離特性を悪化させたり、また、充填絶縁膜の誘電率が高いために、寄生容量が大きくなりゲート配線遅延を生じるなど不都合を生じる。これらを解決するために、トレンチ内の充填絶縁膜に空孔を形成し、トレンチ内の充填絶縁膜量を減らして、絶縁膜と半導体基板との熱膨張係数差による応力ストレスを減じて、半導体基板に結晶欠陥が入ることを防止することや、トレンチ内の充填絶縁膜の誘電率を低下させてゲート配線遅延を防止することなどが開示されている（例えば、特許文献２など参照）。
【０００５】
また、別の文献には、フラッシュメモリの集積回路を構成するＭＯＳデバイスのフローティングゲート配線で挟まれたトレンチ分離酸化膜の溝を埋める酸化膜に空孔を形成することで、トレンチ分離溝直下に形成されるソース領域に結晶欠陥が導入されることを防止することが開示されている（例えば、特許文献３など参照）。
これらの特許文献２、３では、溝分離構造の充填絶縁膜に空孔を形成するものであり、その目的は、結晶欠陥の発生を防止することや充填絶縁膜の平均的な誘電率を低下させて、ゲート配線遅延を防止することなどである。
【０００６】
また、前記の空孔を形成する方法として、ＳＩＭＯＸ（Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｏｘｉｄｅ）プロセスで形成した酸化膜の近傍にＨｅイオンを打ち込み、この打ち込みで形成されたダメージ箇所に隣接する酸化膜を空孔に変換することが報告されている（例えば、非特許文献１ ２５ｐ−Ｇ−４）。
【０００７】
【特許文献１】
米国特許第５８４４２７５号明細書
【特許文献２】
特開２０００−１８３１４９号公報
【特許文献３】
特開２００２−７６２９９号公報
【０００８】
【非特許文献１】
第６３回応用物理学関係連合講演会 講演予稿集、２００２．９
【０００９】
【発明が解決しようとする課題】
トレンチ内に絶縁膜を充填した場合、半導体基板（ここではシリコン）の熱膨張係数は酸化膜に比べ７倍と大きく、８００〜１０００℃での酸化膜充填工程後、充填した酸化膜とシリコン基板の熱膨張係数差により、ウエハの反りが大きく、内部応力で前記した結晶欠陥の発生の他に、ウエハの反り大きくなり後工程でのウエハの装置ステージへの吸着が困難になるなどの問題が生じる。
このウエハの反り量は、酸化膜を充填するトレンチのウエハ面内の面積比率に依存するが、例えば、トレンチ面内比率が６０％の場合、６インチ径ウエハの場合には、その反り量は５００μｍにもなる。
【００１０】
また、ドリフト領域をトレンチに沿って形成する構造では、トレンチを充填する酸化膜の最大臨界電界強度が、半導体基板であるシリコンより３０倍程度く、また、比誘電率がシリコンと比べて小さいため、耐圧をトレンチ内の酸化膜に保持させることができて、ゲート・ドレイン間隔を小さくすることができ（７００Ｖの耐圧クラスでは約３分の１）、高集積化できる。
しかし、一層の高集積化を図るためには、高耐圧横型ＭＯＳデバイスのゲート・ドレイン間隔をさらに短縮する必要がある。
また、前記の空孔を有する分離構造は、空孔を１個有する比較的分離幅が狭い場合であるが、幅の広い溝分離構造の場合でもその分離幅を低減して、高集積化を図ることが求められている。
【００１１】
この発明の目的は、ウエハの反り量の低減と、ゲート・ドレイン間の距離の短縮および幅の広い分離領域の分離幅の低減による高集積化とを図ることができる半導体装置とその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、（１）半導体基板の表面層に形成されるソース領域と、該ソース領域と離して半導体基板の表面層に形成されるドレイン領域と、該ドレイン領域と前記ソース領域に挟まれた前記半導体基板に形成され上部が絶縁膜で分離された空孔と、前記ドレイン領域と前記ソース領域の間の前記空孔に沿う前記半導体基板に形成され、前記ドレイン領域と接して形成されるドリフト領域と、前記ソース領域と前記ドリフト領域に挟まれた前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上に形成されるソース電極と、前記ドレイン領域上に形成されるドレイン電極と、を有する構成とする。（２）（１）の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をドープしたエピタキシャル層を形成する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有する製造方法とする。（３）（１）の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をイオン注入する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有する製造方法とする。
〔作用〕
この構造では、空孔（空気である場合）の比誘電率（＝１）は酸化膜の比誘電率（＝４）より小さいため、Ｇａｕｓｓの法則より印加された電位はこの比の空孔で支持されるので従来の酸化膜でトレンチを充填する場合に比べ、耐圧を確保しつつ、トレンチ幅（空孔幅）を３〜４分の１に縮小できるので、素子ピッチを縮小できてコスト的に有利となる。
【００１３】
図２８に本発明品の電位分布図、図２９に従来品の電位分布図を示す。ソース・ドレイン間に７０Ｖ印加した場合であり、本発明品は空孔部に等電位線を密集させることができて、ゲートとドレイン間の距離を従来品より短縮できることが分かる。
また、従来はトレンチを全て酸化膜で充填していたので、シリコンと熱膨張率の大きく異なる酸化膜の体積が大きかったが、本発明構造では、トレンチ幅が狭くなることに加え、トレンチ内部が空孔（空気や不活性ガスが充満している）となるので製造途中でのウエハの反りを大きくすることは無くなる。従って、トレンチ形成面積比率の大きい大電流（低オン抵抗）の半導体装置への適用が可能となる。また、従来構造に対し、デバイスピッチが縮小するため、同一オン抵抗でのチップサイズ縮小、また同一チップサイズでの低オン抵抗化が可能となる。
【００１４】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。同図（ａ）は、同図（ｂ）の断面図のＹ−Ｙ面から見た平面図である。以下の説明において、ｐ基板を用いた場合を示しているが、ｎ基板を用いて、各領域の導電形を逆としてもよいし、基板のみをｎ基板としてもよい。また、ｎはｎ形導電形を表し、ｐはｐ形導電形を表す。
ｐ基板１（シリコン基板）に図示しないストライプ状のトレンチを形成し、このトレンチ内で、空孔３に沿うようにｎドリフト領域２（ｎオフセットドレイン領域ともいう）を形成する。この空孔１の上部に酸化膜４を形成し、ｐ基板１の表面層にｐウエル領域５とｎウエル領域６を形成する。ｐウエル領域５の表面層にｎソース領域９とｐコンタクト領域１１を形成し、ｎウエル領域６の表面層にｎドレイン領域１０を形成する。ｎソース領域９とｎドリフト領域２に挟まれたｐウエル領域５上にゲート酸化膜７を介してゲート電極８を形成し、その上に層間絶縁膜１４を形成する。ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。尚、前記ｎウエル領域６はｎドレイン領域１０を補完する領域であり、形成しなくても構わない。
【００１５】
この構造では、前記したように、空孔３（空気である場合）の比誘電率（＝１）は酸化膜の比誘電率（＝４）より小さいため、Ｇａｕｓｓの法則より印加された電位は、この比で空孔側で支持されるので従来の酸化膜でトレンチを充填した場合に比べ、トレンチ幅（空孔幅）を３〜４分の１に縮小できる。そのため、素子ピッチを縮小できて低コスト化を図ることができる。
７０Ｖの耐圧クラスの高耐圧横型ＭＯＳＦＥＴを製作したところ、従来、オン抵抗が７０ｍΩｍｍ2 であったものが、５０ｍΩｍｍ2 に低減できた。これは、空孔を形成することで、耐圧を維持しながらゲート・ドレイン間の距離を短縮することで、ＭＯＳＦＥＴのセルの集積密度を高める（高集積化する）ことができたためである。
【００１６】
また、従来はトレンチをすべて酸化膜で充填していたので、シリコンと熱膨張率の大きく異なる酸化膜の体積が大きかったが、この構造では、トレンチ幅が狭くなることに加え、トレンチ内部が空孔となり、酸化膜の体積を減少させることができるため、ウェハの反り量を大幅に減少させることができる。
具体的には、工程終了時のウェハ反り量は、従来５００μｍもあったものが本構造では２０μｍと小さくできた。そのため、製造工程中でのウエハの反りに起因するトラブルが防止できるようになった。
空孔の形成とウエハの反り量の低減により、従来よりトレンチ形成面積比率を大きくできて、高耐圧で大電流（低オン抵抗）の半導体装置を製作できるようになった。
【００１７】
図２から図４は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは図１の半導体装置の製造方法である。
比抵抗１５Ωｃｍのｐ基板１（シリコン基板）に、開口部の幅１μｍ、深さ３μｍのトレンチ１５を形成し、リン原子の不純物濃度が１×１０17ｃｍ-3で厚さ１μｍのｎエピタキシャル層１６を成長させる（図２）。
つぎに、Ａｒガス９６％、Ｈ2 ガス４％の還元雰囲気（水素雰囲気）で４０Ｔｏｒｒ（４０×１３３Ｐａ）の減圧で１１００℃１０分アニールすることで、表面のシリコンを接触させ、内部に空孔３（幅１μｍ、空孔上部と基板表面の間のシリコン幅０．５μｍ）を形成する。このとき、ｐ基板１表面とトレンチ１５内部に形成されたｎエピタキシャル層１６からリンが再拡散し、表面濃度５×１０16ｃｍ-3、深さ３μｍのｎ形拡散層１７が形成される（図３）。
【００１８】
つぎに、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。この場合、空孔３を深い箇所に形成し、ｐ基板１の表面層に形成されたｎ拡散層１７を空孔３に達しないように除去してからｐウエル領域５、ｎウエル領域６を形成してもよい。続いてｎソース、ゲート、ドレイン各領域形成部に図示しない窒化膜を形成し、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜が存在しない部分に厚さ１．０μｍの酸化膜４（ＬＯＣＯＳ酸化膜）を形成する。この時、空孔３上部と基板表面の間のシリコンは完全に酸化され酸化膜となる。この後、窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層（ｐコンタクト領域１１）とｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する（図４）。尚、前記の還元雰囲気は、Ａｒガスのみ、Ｈ2 ガスのみであっても構わない。
【００１９】
図５、図６は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１の半導体装置の製造方法で第２実施例とは違う製造方法である。
第２実施例と異なるのは、トレンチ形成後にエピタキシャル成長をする代わりに、トレンチ１５の側壁および底面にｎ形不純物をイオン注入してイオン注入層１８を形成した点である。
トレンチ１５内にイオン注入層１８を形成する（図５）。つぎに、図３と同様に熱処理して、空孔３とｎ拡散層１９を形成する（図６）。その後の工程は図４と同じである。
【００２０】
具体的には、８０ｋｅＶでリンドーズ量１×１０13ｃｍ-2のイオン注入（ドープ）を行いイオン注入層１８を形成し、その後、１１５０℃で２００分の熱処理（ドライブ）を行い表面濃度５×１０16ｃｍ-3で、深さ３μｍのｎ拡散層１９を形成する。このｎ拡散層１９が空孔３の周囲に形成されるｎドリフト領域２となる。
前記のトレンチ１５の形成にはマスクとして酸化膜を使用するがそれを除去する前にイオン注入を行えば、トレンチ１５の側壁と底面のみにｎ拡散層１９を形成できる。こうすることで、図３のように、ｐ基板１の表面層に形成されるｎ拡散層１７の除去工程が不要となる。
【００２１】
図７は、この発明の第４実施例の半導体装置の要部断面図である。図１との違いは、空孔２２が酸化膜２１で覆われている点である。この酸化膜２１がｎドリフト領域２０と空孔２２の間に介在することで、比誘電率がシリコンから空孔に向かって緩やかに小さくなるため、図１と比べると、電位分布の詰まりが緩くなり、電界集中が起こり難くなる。前記した図２７が本発明品（７０Ｖ耐圧品）に７０Ｖ印加した場合の等電位線の様子を示す図である。また、第１実施例と同様にゲート・ドレイン間の間隔を短縮できて、高集積化を図ることができる。その結果、低オン抵抗の高耐圧横型ＭＯＳＦＥＴを製作できる。また、空孔を形成するために、ウエハの反り量も第１実施例と同等にできる。尚、図中のＤ２は空孔長、Ｗ２は空孔幅、Ｗox2 は酸化膜厚さである。
【００２２】
図８から図１０は、この発明の第５実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図ある。これは図７の半導体装置の製造方法であり、ここでは、第２実施例と異なるのは、空孔の上部に空隙を形成する点である。
図２と同様に、比抵抗１５Ωｃｍのｐ基板１に、開口部の幅１μｍ、深さ３μｍの図示しないトレンチを形成し、リン原子の不純物濃度が１×１０17ｃｍ-3で厚さ１μｍのｎ形エピタキシャル層を成長させる。
つぎに、Ａｒガス９６％、Ｈ2 ガス４％の還元雰囲気（水素雰囲気）で４０Ｔｏｒｒの減圧で１１００℃６分アニールすることで、表面のシリコンを互いに近接させ、上部が隙間２６を有する空隙２５（幅１μｍ、空孔上部と基板表面の間のシリコン幅０．５μｍ）を形成する。このとき、ｐ基板１の表面とトレンチ内部に形成されたｎエピタキシャル層からリンが再拡散し、表面濃度５×１０16ｃｍ-3、深さ３μｍのｎ形拡散層２４が形成される（図８）。
【００２３】
つぎに、熱酸化によりシリコン基板表面とトレンチ表面を酸化し、最初はｐ基板１表面とトレンチ表面に酸化膜が成長し、やがてトレンチの入り口で酸化膜が接触し、表面とトレンチ側壁に酸化膜２１を有し、トレンチ中央に空孔２２が形成される。このトレンチ内部の酸化膜厚は０．５μｍで、空孔幅は０．５μｍである（図９）。
つぎに、ゲート、ソースおよびドレイン部分の酸化膜２１をマスクを用いて除去する。その後、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。続いてソース、ゲート、ドレイン各領域形成部に図示しない窒化膜を形成し、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜が存在しない部分に厚さ１．０μｍの酸化膜２３を形成する。この時、空孔上部と基板表面の間のシリコンは完全に酸化され酸化膜２３となる。この後、窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層であるｐコンタクト領域１１を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。尚、前記ｎウエル領域６はｎドレイン領域１０を補完する領域であり、形成しなくても構わない（図１０）。
【００２４】
尚、第５実施例のトレンチ酸化において、熱酸化による体積膨張でトレンチ上部の酸化膜が接続するが、接合面は物理的接合であり、後工程のウェットエッチングにより、容易に空孔２２への経路が生じ、薬液の空孔への出入りが懸念される。
これを防止するために高温での短時間アニ―ル（１３００℃、１０秒）が考えられるが、さらに好まれる方法として、図１１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜２７を酸化膜２１上に堆積することで、空孔２２への経路上に良質な酸化膜を形成することで空孔２２に通じる隙間２６の形成を防止できる。
【００２５】
この実施例では、空隙２５を還元雰囲気のアニールによって形成したが、トレンチを形成する際にトレンチの開口部より底部の方が幅が広いトレンチを形成することでも構わない。この場合還元雰囲気でのアニールは行わなくてもよく、窒素雰囲気のアニールなどでよい。また、以下の実施例において、トレンチを形成するものは同様のことが言える。
図１２と図１３は、この発明の第６実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは、第５実施例をさらに発展させたものである。
【００２６】
還元雰囲気でのアニール後、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成し、ソース、ゲート、ドレイン各領域形成部に窒化膜２８を形成する（図１２）。
つぎに、熱酸化を行うことで表面のゲート―ドレイン間の窒化膜２８が存在しない部分に厚さ１．０μｍの酸化膜２９を形成する。トレンチ上部とトレンチ側壁は酸化され、特にトレンチ上部は完全に酸化膜２９が接続される。この後、窒化膜２８を除去する（図１３）。
【００２７】
つぎに、窒化膜２８を除去し、図１０の工程のように、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｐウェルコンタクト用のｐ+ 拡散層であるｐコンタクト領域１１を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。この構造では、図示しないＣＭＯＳ回路素子のＬＯＣＯＳ酸化膜を形成するときにマスクとして用いる窒化膜と同一の窒化膜２８を用いて、前記した図１０の酸化膜２３と酸化膜２２とを同時に形成できる利点がある。
【００２８】
前記した各実施例の半導体装置では、素子耐圧（ＢＶｄｓ）が７０Ｖの例について述べたが、同様の構造が１２０Ｖ耐圧さらには７００Ｖ耐圧の場合にも成り立ち、スケーリングにより表１に示すパラメータ（諸元）となる。尚、表中のＤ１、Ｗ１は図１に記載したＤ１、Ｗ１であり、Ｄ２、Ｗ２、Ｗｏｘ２は図７に記載したＤ２、Ｗ２、Ｗｏｘ２である。
【００２９】
【表１】
図１との違いは、トレンチ幅３０が広い場合で、空孔３３の数が複数個となっている点である。この図では、空孔３３を３個有する場合を示したが、素子耐圧が高い場合はトレンチ幅３０が広くなり空孔３３の数を増加させ、低い場合は減少させる。つまり、素子耐圧により空孔３３の数を選定するとよい。
【００３０】
図１５から図１７は、この発明の第８実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは複数個の空孔を形成するために、複数個のトレンチを形成する工程が第２実施例と異なる点である。
比抵抗１５Ωｃｍのｐ形シリコン基板に幅１μｍ、深さ２０μｍのトレンチ３４を等ピッチで３個形成する。つまり、トレンチ間にはシリコン柱３５（半導体柱）が２個形成される。また、トレンチ間隔は０．５μｍとする。つぎに減圧ＣＶＤ法によりリンを含むポリシリコン３６を堆積し、表面濃度５×１０16ｃｍ-3、接合深さ（Ｘｊ）が３μｍのｎ形不純物層ができるように１１００℃以上の高温でドライブする。ここでポリシリコン３６の膜厚はＸｊ＝３μｍとなるような膜厚・ドライブ（熱処理）条件ならどれでもよい（図１５）。
【００３１】
ドライブした後、還元雰囲気（前記した水素雰囲気）で４０Ｔｏｒｒの減圧で１１００℃３分アニールし、トレンチ開口部の幅がトレンチ底部の幅よりも狭くなる形状に変化させる。例えば、トレンチ開口部ではトレンチ幅が０．５μｍ、トレンチ間の距離（トレンチ間シリコン柱３５）が１μｍとなる。このドライブでｎドリフト領域３９となるｎ領域３７が形成される（図１６）。
つぎに熱酸化によりシリコン柱３５を１０００℃で酸化する。この酸化によりシリコン柱３５の体積が増加し、トレンチ３４内部に空孔４０を残した状態でトレンチ開口部が柱同士が酸化膜３８となった状態で連結される（図１７）。図ではトレンチ３４が３つ上部で酸化膜として塞がれた状態となることで幅の広いトレンチ内部を空孔４０を有する酸化膜３８で充填した構造となっているが、トレンチ３４の数は任意に変えることができ、素子耐圧（ＢＶｄｓ）によって最終的に求められるドリフト長が要求を満たすように調整する。
【００３２】
つぎに、図４の工程のように、チャネル形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｐ形拡散層であるｐウェル領域５を形成し、ドレイン形成部に表面濃度が５×１０16ｃｍ-3で、深さ３μｍのｎ形拡散層であるｎウェル領域６を形成する。その後、図示しない窒化膜を除去し、厚さ０．０２５μｍのゲート酸化膜７を形成し、このゲート酸化膜７上にゲート電極８を形成し、ソース形成部にｎ+ 拡散を行ってｎソース領域９を形成し、ｎウェル領域６の表面層にｎドレイン領域１０を形成する。ゲート電極８上に層間絶縁膜１４を形成し、ｎソース領域９上とｐコンタクト領域１１上にソース電極１２を形成し、ｎドレイン領域１０上にドレイン電極１３を形成する。
【００３３】
尚、図１８のように、ストライプ状のシリコン柱を分断して、多数のシリコン柱４１としても構わない。この場合は、空孔４３はハッチングで示すように繋がり、空孔４３の占有率を大きくできる。
図１９は、この発明の第９実施例の半導体装置の要部断面図である。これは、ＳＯＩ基板５０に誘電体分離の分離領域５３を形成し、この分離領域５３に空孔５６を形成した場合である。この場合も分離領域幅が短縮できて、高集積化に有効である。この空孔を有する分離領域の形成方法は、前記のトレンチ内に空孔を形成する場合と同じである。
【００３４】
図２０から図２２は、この発明の第１０実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは図７や図１４の半導体装置についての製造方法であり、特に、空孔を形成した後、デバイスを形成するために必要となる表面に形成された絶縁膜の平坦化ついて説明している。ここでは、図１４のように複数個の空孔を有する場合について説明している。勿論、これは図１９の誘電体分離構造にも適用できる。
ｐ基板１を表面３０ｎｍ酸化し、その後、窒化膜を１００ｎｍ堆積し、さらにレジストを塗布後、横型高耐圧ＭＯＳＦＥＴのｎドリフト領域６０の形成予定領域を露光し、窒化膜、酸化膜を除去する。その後、レジスト灰化しレジストを除去した後、シリコンエッチングを行い、幅３μｍ、深さ２０μｍのトレンチを形成する。つぎに、トレンチ内壁にリンドープポリシリコンを成膜し、ドライブを行いｐ基板１の深さ方法に、拡散深さ（ｐｎ接合の深さＸｊ）が６μｍ程度になるようにドライブさせる。つぎに、トレンチ内のポリシリコンを酸化・除去し、熱酸化により、トレンチ内にあるトレンチ間のシリコン柱を熱酸化するとともにトレンチ内に熱酸化膜６１を形成する。熱酸化する前に還元雰囲気にてアニールしてもよい。熱酸化後のトレンチの幅は２μｍ程度であるため、熱ＣＶＤ法などで熱ＣＶＤ酸化膜６２を成膜する。この熱ＣＶＤ酸化膜６２の成膜では、トレンチ内が全て酸化膜で埋まることはなく、トレンチ内部には空孔６３が形成される。しかし、トレンチによる凹凸の影響を受け、熱ＣＶＤ酸化膜６２の上端は凹凸のある形状となる（図２０）。
【００３５】
つぎに、凹凸のある熱ＣＶＤ酸化膜６２の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨除去し平坦化する。このＣＭＰ法を用いることで、ストッパなしでも任意の研磨深さで酸化膜内を平坦化することができる（図２１）。
つぎに、ＣＭＰ法で平坦化された熱ＣＶＤ酸化膜６２の平坦な研磨面６４を基準としてウエットエッチングまたはドライエッチングによりシリコン面が露出するまで残りの熱ＣＶＤ酸化膜６２を除去し、内部に空孔６３を有する熱ＣＶＤ酸化膜６２が形成される（図２２）。
【００３６】
つぎに、図示しないｐウエル領域、ｎウエル領域を形成し、ゲート、ソース、ドレインの各領域と各電極を形成し、図１４のような半導体装置とする。
このように、ＣＭＰ法で平坦化することで、上部が確実に熱ＣＶＤ酸化膜で閉じた空孔を形成することができる。閉じた空孔とすることで、空孔内にレジストが入り込むことや空孔内の金属汚染やパーテクル汚染を防止できる。その結果、高信頼性の半導体装置を製造することができる。
図２３から図２６は、この発明の第１１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これは、空孔の形成を、トレンチを形成せずに、直接半導体基板内に形成する方法である。
【００３７】
ゲート電極７７の形成領域とドレイン電極７８の形成領域に挟まれたｐ基板１にｎドリフト領域となるｎ領域７０を形成する。つぎに、ＳＩＭＯＸプロセスでｎ領域７０の一部に酸化膜７１を形成する（図２３）。
つぎに、軽元素イオン（Ｈｅイオンなど）を前記酸化膜７１を貫通し、ｎ領域７０内にイオン注入し、前記酸化膜７１近傍にダメージ層７３を形成する（図２４）。
つぎに、還元雰囲気（ＡｒガスにＯ2 を混入したガス）で１３００℃以上の高温で熱処理することで、前記ダメージ層７３に隣接する前記酸化膜７１を空孔７４に変換し、ｎ領域７０内に空孔を形成する（図２５）。
【００３８】
その後、空孔７４の上部のｎ領域７０を酸化して酸化膜７６を形成し、ｎドリフト領域７５、ｐウエル領域、ｎウエル領域、ゲート電極７７、ｎソース領域、ｎドレイン領域、ソース電極、ドレイン電極７８などを形成する（図２６）。
この製造方法では、トレンチを形成することなく、空孔７４を半導体基板内に形成できるため、空孔７４内の汚染がなく、高信頼性の半導体装置を製造できる。
また、空孔７４が形成されているため、前記の実施例と同様に、ゲート・ドレイン間の距離を短縮できて、高集積化を図ることができる。また、ウエハの反り量も小さくできる。
【００３９】
【発明の効果】
この発明によれば、ドリフト領域がトレンチに沿って形成される高耐圧横型ＭＯＳデバイスのトレンチを充填する絶縁膜に空孔を形成することで、トレンチ内の誘電率を低下させ、ゲート・ドレイン間の距離を短縮することができて、高集積化を図ることができる。
また、トレンチを充填する絶縁膜に空孔を形成することで、ウエハの反り量を大幅に減少させることができる。
また、幅の広い誘電体分離構造の分離領域の絶縁膜に空孔を複数個形成することで、分離領域の幅を短くできて、高集積化を図ることができる。
【００４０】
また、空孔を塞ぐ絶縁膜をＣＭＰで平坦化することで、上部が確実に塞がれた空孔を形成することで、空孔内の汚染（レジストの入り込み、金属汚染、パーテクル汚染など）を防止し、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】この発明の第３実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図７】この発明の第４実施例の半導体装置の要部断面図
【図８】この発明の第５実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第５実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第５実施例の半導体装置の要部製造工程断面図
【図１１】ＣＶＤ酸化膜を表面に被覆した図
【図１２】この発明の第６実施例の半導体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図１４】この発明の第７実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図１５】この発明の第８実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、この発明の第８実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第８実施例の半導体装置の要部製造工程断面図
【図１８】ストライプ状のシリコン柱を分断した場合の図
【図１９】この発明の第９実施例の半導体装置の要部断面図
【図２０】この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２１】図２０に続く、この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２２】図２１に続く、この発明の第１０実施例の半導体装置の要部製造工程断面図
【図２３】この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２４】図２３に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２５】図２４に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２６】図２５に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図２７】従来の横型パワーＭＯＳＦＥＴの要部断面図
【図２８】本発明品の電位分布図
【図２９】従来品の電位分布図
【符号の説明】
１ ｐ基板
２、２０、３１、３９、６０、７５ ｎドリフト領域
３、２２、３３、４０、４３、５６、６３、７４ 空孔
４、２１、２３、２９、３２、３８、４２、５２、71、76 酸化膜
５ ｐウエル領域
６ ｎウエル領域
７ ゲート酸化膜
８、７７ ゲート電極
９ ｎソース領域
１０ ｎドレイン領域
１１ ｐコンタクト領域
１２ ソース電極
１３、７８ ドレイン電極
１４ 層間絶縁膜
１５、３４ トレンチ
１６ ｎエピタキシャル層
１７、１９、２４、 ｎ拡散層
１８ イオン注入層
２５ 空隙
２６ 隙間
２７ ＣＶＤ酸化膜
２８ 窒化膜
３０ トレンチ幅
３５、４１ シリコン柱
３６ ポリシリコン
３７、７０ ｎ領域
５０ ＳＯＩ基板
５１ 半導体基板
５３ 分離領域
５４ 素子形成領域
５５ 酸化膜
６１ 熱酸化膜
６２ 熱ＣＶＤ酸化膜
７２ イオン注入
７３ ダメージ層
Claims (3)
- 半導体基板の表面層に形成されるソース領域と、
該ソース領域と離して半導体基板の表面層に形成されるドレイン領域と、
該ドレイン領域と前記ソース領域に挟まれた前記半導体基板に形成され上部が絶縁膜で分離された空孔と、
前記ドレイン領域と前記ソース領域の間の前記空孔に沿う前記半導体基板に形成され、前記ドレイン領域と接して形成されるドリフト領域と、
前記ソース領域と前記ドリフト領域に挟まれた前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
前記ソース領域上に形成されるソース電極と、前記ドレイン領域上に形成されるドレイン電極と、
を有することを特徴とする半導体装置。 - 前記請求項１に記載の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をドープしたエピタキシャル層を形成する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記請求項１に記載の半導体装置の製造方法において、第１導電形半導体基板にトレンチを形成する工程と、該トレンチと前記半導体基板表面に第２導電形不純物をイオン注入する工程と、還元雰囲気で熱処理し、トレンチ開口部を閉塞し、前記半導体基板に第２導電形ドリフト領域と、該ドリフト領域で囲まれた空孔とを同時に形成する工程と、前記空孔の上部の前記ドリフト領域を絶縁化し、該絶縁膜で前記ドリフト領域の上部を分離する工程と、前記ゲート絶縁膜を形成し、該ゲート絶縁膜上に前記ゲート電極を形成する工程と、第２導電型の前記ソース領域および前記ドレイン領域を形成する工程と、前記ソース領域上に前記ソース電極を形成する工程と、前記ドレイン領域上に前記ドレイン電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318352A JP4288925B2 (ja) | 2002-10-31 | 2002-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318352A JP4288925B2 (ja) | 2002-10-31 | 2002-10-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004153140A JP2004153140A (ja) | 2004-05-27 |
| JP4288925B2 true JP4288925B2 (ja) | 2009-07-01 |
Family
ID=32461504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002318352A Expired - Fee Related JP4288925B2 (ja) | 2002-10-31 | 2002-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4288925B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4992179B2 (ja) * | 2004-06-03 | 2012-08-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2006310513A (ja) * | 2005-04-28 | 2006-11-09 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP5201169B2 (ja) * | 2010-05-13 | 2013-06-05 | 三菱電機株式会社 | 誘電体分離型半導体装置の製造方法 |
| JP5683163B2 (ja) * | 2010-07-29 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101867953B1 (ko) * | 2011-12-22 | 2018-06-18 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 형성 방법 |
| US10049927B2 (en) * | 2016-06-10 | 2018-08-14 | Applied Materials, Inc. | Seam-healing method upon supra-atmospheric process in diffusion promoting ambient |
| CN116190241B (zh) * | 2023-04-24 | 2023-07-25 | 江西萨瑞半导体技术有限公司 | 一种ldmos场效应管及其制备方法 |
-
2002
- 2002-10-31 JP JP2002318352A patent/JP4288925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004153140A (ja) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8125044B2 (en) | Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture | |
| KR101175342B1 (ko) | 다수의 스택화된 하이브리드 배향 층들을 포함하는 반도체 디바이스 및 그 제조 방법 | |
| US6404011B2 (en) | Semiconductor power integrated circuit | |
| US8877606B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation | |
| US7767546B1 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer | |
| US9660055B2 (en) | Method of manufacturing a semiconductor device with lateral FET cells and field plates | |
| US7919801B2 (en) | RF power transistor structure and a method of forming the same | |
| US7906388B2 (en) | Semiconductor device and method for manufacture | |
| KR20200026736A (ko) | 절연체 상 반도체(soi) 기판을 형성하는 방법 | |
| US20020098656A1 (en) | Method of fabricating semiconductor device | |
| US8017492B2 (en) | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer | |
| TWI442569B (zh) | 包含具有超接面之溝渠金屬氧化物半導體場效應電晶體之半導體裝置 | |
| US5457339A (en) | Semiconductor device for element isolation and manufacturing method thereof | |
| TWI690025B (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| US8133783B2 (en) | Semiconductor device having different structures formed simultaneously | |
| JP4288925B2 (ja) | 半導体装置およびその製造方法 | |
| JP2021153163A (ja) | 半導体装置の製造方法、および半導体装置 | |
| JP2004047844A (ja) | 半導体装置およびその製造方法 | |
| JP4572541B2 (ja) | 半導体装置の製造方法 | |
| US20020047141A1 (en) | Semiconductor device, and manufacture thereof | |
| JP4865606B2 (ja) | 半導体装置の製造方法 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050517 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070723 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081120 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090119 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090310 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |