JP4992179B2

JP4992179B2 - 半導体装置およびその製造方法

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Publication number: JP4992179B2
Application number: JP2004166147A
Authority: JP
Inventors: 泰正渡辺; 秀明寺西
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-06-03
Filing date: 2004-06-03
Publication date: 2012-08-08
Anticipated expiration: 2024-06-03
Also published as: JP2005347565A

Description

この発明は、半導体基板の表面領域に埋め込まれた絶縁領域を素子耐圧部として用いる半導体装置およびその製造方法に関する。

近年、トレンチゲートＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やトレンチ横型デバイスのように、半導体基板に形成されたトレンチ自体を機能素子として用いたデバイスが注目されている。このようなデバイスの一つとして、シリコン半導体基板に形成された２０μｍ程度の深さのトレンチを酸化物で埋め込むことにより立体構造の絶縁領域を形成し、その絶縁領域の外周を延長ドレイン領域として利用したものが公知である（例えば、特許文献１参照。）。

上述したデバイスでは、従来の横型ＭＯＳＦＥＴのように半導体基板の表面に素子が形成されるのではなく、トレンチの周囲に素子が作り込まれるので、素子寸法の低減が可能であり、低オン抵抗化を図ることができるという利点がある。また、パワー素子部が半導体基板の片面に作製されるので、パワー素子と制御用ＩＣとを一体化した高機能デバイスを作製することができるという利点がある。通常のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ等のパワー素子では、半導体基板の表面と裏面の両方に電極が形成されるため、制御用ＩＣとの一体化は困難である。

次に、上述したデバイスの従来の製造方法について説明する。図２０〜図２３は、従来のトレンチ自体を機能素子として用いた半導体装置の製造途中の構造を示す縦断面図である。これらの図には、例えばトレンチエッチング用レジストマスクのマスクパターンを示す図７において、Ａ−Ａ’線に相当する断面における半導体装置の構造が示されている。ただし、図が煩雑になるのを避けるため、トレンチを二つだけ示した。

まず、図２０に示すように、シート抵抗が１００Ωｃｍ程度であるｐ型のシリコン半導体基板１の表面に、熱酸化により８００ｎｍの厚さの熱酸化膜を形成する。そして、この熱酸化膜上にフォトレジストを塗布した後、図示しないマスクを用いて露光および現像を行ってレジストマスク３を形成する。

このレジストマスク３は、図２０において図面に平行な方向（以下、Ｙ方向とする）の長さが１．４μｍである複数の島状領域を１．４μｍ間隔で配置したパターンを有する。このレジストマスク３をマスクとし、ＣＨＦ₃とＣＦ₄とＡｒの混合ガスを用いて異方性ドライエッチングを行い、熱酸化膜の一部を除去してハードマスク４を形成する。

ついで、図２１に示すように、ハードマスク４をマスクとし、Ｃｌ₂とＯ₂の混合ガスを用いて異方性ドライエッチングを行い、図２１において図面に垂直な方向（以下、Ｘ方向とする）の長さが２０μｍであり、かつ深さ方向（以下、Ｚ方向とする）の長さが２０μｍである複数のトレンチ６を形成する。つづいて、ＣＦ₄とＯ₂の混合ガスを用いて等方性エッチングを行い、トレンチエッチング時に生成したトレンチ側壁の保護膜を除去するとともに、トレンチ角部を丸める。

このときに、隣り合うトレンチ６間に残る半導体部分（以下、シリコン柱とする）５の上端の幅がおおよそ１．４μｍとなるように調整する。また、トレンチ６の幅がトレンチの開口端から底に向かって狭くなるように、トレンチ側壁の角度が基板表面に対して８９°程度で傾いているのが望ましい。

つづいて、図２１において図面の手前側上方から奥側下方に向かって斜め方向にリンイオンを注入する。さらに、図２１において図面の奥側上方から手前側下方に向かって斜め方向にリンイオンを注入する。この２回のイオン注入の方向と基板表面の法線方向（すなわち、トレンチ６の側面）とのなす角は、おおよそ＋４４°と−４４°である。また、イオン注入量は、例えば１×１０¹²ｃｍ^-2である。

つづいて、基板表面に対して垂直な方向、すなわちトレンチ６の底面に対して９０°の方向からリンイオンを注入する。このイオン注入では、トレンチ６の底部にのみリンイオンが注入される。このときのイオン注入量を例えば７×１０¹¹ｃｍ^-2にすれば、ｎ^-オフセットドレイン領域の周囲におけるリンイオンの表面濃度を均一にすることができる。つづいて、リンイオンの拡散深さｘｊが例えば５μｍ程度になるようにドライブを行い、ｎ^-オフセットドレイン領域を形成する。

ついで、図２２に示すように、１１００℃で１０時間程度、水蒸気雰囲気に半導体基板１を曝して、シリコン柱５を完全に酸化する。この酸化処理によってシリコン柱５は、すべてシリコン酸化物（以下、これをシリコン酸化柱とする）となる。その際、シリコンがシリコン酸化物となるときの膨張により、隣り合うシリコン酸化柱は、互いの間にあるトレンチ６を完全に埋めて一体化する。また、両端にあるシリコン酸化柱は、それぞれ、自らの膨張と、その外側にある半導体基板１の酸化による膨張によって、その間にあるトレンチ６を完全に埋める。

最後に、図２３に示すように、シリコン表面のシリコン酸化物をＣＭＰ（化学機械研磨）により除去する。このようにして、Ｙ方向に長い酸化物バルク７が半導体基板１に埋め込まれた状態となる。ついで、半導体基板１に周知の方法により種々の半導体領域や電極等を形成する。

図２４は、上述した製造方法を適用して製造される横型の高耐圧トレンチパワーＭＯＳＦＥＴの構造を示す縦断面図である。図２４において、符号１１は、ｐ半導体層であり、上述した従来の製造方法の説明における半導体基板１に相当する。また、符号１２は、ｐウェル層である。符号１３は、ｎウェル層である。符号１４は、ｎ^-オフセットドレイン領域である。

符号１５は、一様な絶縁領域であり、上述した従来の製造方法の説明における酸化物バルク７に相当する。符号１６は、ｐチャネル領域である。符号１７は、ソース領域となるｎ⁺半導体領域である。符号１８は、ドレイン領域となるｎ⁺半導体領域である。符号１９は、ゲート絶縁膜である。符号２０は、ゲート電極である。符号２１は、ソース電極である。符号２２は、ドレイン電極である。実際に上述した製造方法に従って製造されたトレンチ横型ＭＯＳＦＥＴの耐圧値は、５１０Ｖであった。

特開平８−９７４１１号公報

しかしながら、上述したようにして製造された従来の半導体装置では、図２５にその電位分布とブレークダウンポイント（丸印で囲む部分）を示すように、表面近くの電界強度が高くなる傾向にあるため、表面近傍に設けられたゲート部やドレイン部により耐圧が律則されてしまうことが多い。耐圧をより高くするには、絶縁領域１５の底部の延長オフセットドレイン領域（ｎ^-オフセットドレイン領域）１４に電気力線を導いて電位分布を改善し、表面近くの電界強度を緩和する必要がある。

この発明は、上述した従来技術による問題点を解消するため、半導体基板の表面領域に埋め込まれた絶縁領域を素子耐圧部として用いる半導体装置において、素子の表面近くの電界強度を緩和することによって、高い耐圧特性を有する半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板の表面上に互いに離れて設けられた第１の電極および第２の電極と、前記半導体基板の、前記第１の電極と前記第２の電極との間の表面領域に埋め込まれ、素子耐圧部を構成する絶縁領域と、前記絶縁領域の側面および底面を囲み、前記第２の電極に電気的に接続された第２導電型半導体領域と、前記絶縁領域中に設けられた１以上のスリットと、を備え、前記絶縁領域と前記第２導電型半導体領域との界面において、前記絶縁領域の側面および底面は、前記絶縁領域を構成する材料よりも小さい誘電率を有する材料で囲まれており、前記スリットは、前記絶縁領域を構成する材料よりも小さい誘電率を有する材料で満たされており、前記絶縁領域の側面および底面を囲む材料と、前記スリット内を満たす材料とは、シリコン酸化物であり、前記第１の電極はソース電極であり、前記第２の電極はドレイン電極であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記スリットの幅は、１μｍ以下であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記スリットの幅は、０．１μｍ以上であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、１．５μｍ以上であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、３μｍ以上であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、５μｍ以下であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記絶縁領域を構成する材料は、シリコン窒化物であることを特徴とする。

上述した発明によれば、半導体基板の、第１の電極と第２の電極との間の表面領域に埋め込まれた絶縁領域中に、この絶縁領域を構成する材料よりも誘電率の小さい１以上のスリットが設けられているので、このスリット内に電気力線が集中し、絶縁領域の底部において電界が高くなるような分布となる。従って、素子の表面付近の電界強度が緩和され、絶縁耐圧が高くなる。また、この発明によれば、スリット内に電界が集中すると、界面部分での固定電荷や残留気体中の分極によって信頼性が低下するおそれがあるが、これを回避することができる。

この発明にかかる半導体装置の製造方法は、半導体基板の表面上に互いに離れて設けられたソース電極となる第１の電極およびドレイン電極となる第２の電極の間に素子耐圧部を構成する絶縁領域が埋め込まれ、この絶縁領域を構成する材料よりも小さい誘電率を有する１以上のスリットが前記絶縁領域中に設けられた半導体装置を製造するにあたって、半導体基板に複数のトレンチを形成する第１の工程と、前記トレンチの中央部分に隙間を残した状態で前記トレンチの側面および底面を熱酸化させるとともに、隣り合う前記トレンチの間のスリットとなる半導体部分を完全に熱酸化させる第２の工程と、前記トレンチ中央部分に残った前記隙間を、前記第２の工程により生じた熱酸化膜よりも誘電率の大きい材料で埋める第３の工程と、を含み、前記第１の工程後、前記第２の工程前に、前記トレンチの側面および底面に不純物イオンを注入する第４の工程をさらに含むことを特徴とする。

上述した発明によれば、半導体基板の、第１の電極と第２の電極との間の表面領域に、熱酸化膜よりも誘電率の大きい材料よりなる絶縁領域が埋め込まれており、かつこの絶縁領域中に熱酸化膜よりなる１以上のスリットを有する半導体装置が得られる。この半導体装置では、スリット内に電気力線が集中し、絶縁領域の底部において電界が高くなるような分布となるので、素子の表面付近の電界強度が緩和され、絶縁耐圧が高くなる。また、上述した発明によれば、絶縁領域の周囲にオフセットドレイン領域が形成される。

本発明にかかる半導体装置およびその製造方法によれば、半導体基板の表面領域に埋め込まれた絶縁領域を素子耐圧部として用いる半導体装置において、素子の表面近くの電界強度を緩和することによって、高い耐圧特性を得ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。

実施の形態１．
図１〜図６は、本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図であり、図７は、この製造方法において用いられるトレンチエッチング用レジストマスクのマスクパターンの一例を示す平面図である。図１〜図６には、図７のＡ−Ａ’線に相当する断面における半導体装置の構造が示されている。ただし、図が煩雑になるのを避けるため、トレンチを二つだけ示した。

まず、図１に示すように、シート抵抗が例えば１００Ωｃｍ程度であるｐ型のシリコン半導体基板３１を熱酸化して、基板表面に例えば８００ｎｍの厚さの熱酸化膜３２を形成する。ついで、図２に示すように、熱酸化膜３２上にフォトレジストを塗布した後、図示しないマスクを用いて露光および現像を行ってレジストマスク３３を形成する。

図２において図面に平行な方向をＹ方向とすると、図７に示すように、レジストマスク３３は、Ｙ方向の長さが例えば１．４μｍである複数の島状領域３３ａを例えば１．６μｍ間隔で配置したパターンを有する。１．６μｍ幅の開口部分３３ｂは、後述するトレンチ３６に対応する。そして、レジストマスク３３をマスクとし、例えばＣＨＦ₃とＣＦ₄とＡｒの混合ガスを用いて異方性ドライエッチングを行い、熱酸化膜３２の、トレンチ３６に対応する部分を除去してハードマスク３４を形成する。

ついで、図３に示すように、ハードマスク３４をマスクとし、例えばＣｌ₂とＯ₂の混合ガスを用いて異方性ドライエッチングを行い、図３において図面に垂直な方向（以下、Ｘ方向とする）の長さが例えば２０μｍであり、かつ深さ方向（以下、Ｚ方向とする）の長さが例えば２０μｍである複数のトレンチ３６を形成する。つづいて、例えばＣＦ₄とＯ₂の混合ガスを用いて等方性エッチングを行い、トレンチエッチング時に生成したトレンチ側壁の保護膜を除去するとともに、トレンチ角部を丸める。

このときに、隣り合うトレンチ３６間にシリコン柱３５として残る半導体部分の上端の幅が例えばおおよそ１．４μｍとなるように調整する。また、トレンチ３６の幅がトレンチの開口端から底に向かって狭くなるように、トレンチ側壁が傾いているのが望ましいので、トレンチ側壁の角度が基板表面に対して例えば８９°程度で傾くようにする。

つづいて、図３において図面の手前側上方から奥側下方に向かって斜め方向に例えばリンイオンを注入する。さらに、図３において図面の奥側上方から手前側下方に向かって斜め方向に例えばリンイオンを注入する。この２回のイオン注入の方向と基板表面の法線方向（すなわち、トレンチ３６の側面）とのなす角は、例えばおおよそ＋４４°と−４４°である。また、イオン注入量は、例えば９．３×１０¹¹ｃｍ^-2である。

つづいて、基板表面に対して垂直な方向、すなわちトレンチ３６の側面に対してほぼ０°の方向からリンイオンを注入する。このイオン注入では、トレンチ３６の底部にのみリンイオンが注入される。このときのイオン注入量は、例えば６．６×１０¹¹ｃｍ^-2である。その理由は、ｎ^-オフセットドレイン領域の周囲におけるリンイオンの表面濃度が均一になるからである。つづいて、例えば１１５０℃の窒素雰囲気中で約６時間のドライブを行い、リンイオンの拡散深さｘｊが例えば約４μｍのｎ^-オフセットドレイン領域を形成する。図３では、ｎ^-オフセットドレイン領域は省略されている。

ついで、図４に示すように、例えば１１００℃で約１０時間、水蒸気雰囲気に半導体基板３１を曝して、シリコン柱３５を完全に酸化する。この酸化処理によってシリコン柱３５は、すべてシリコン酸化物よりなるシリコン酸化柱となる。その際、シリコンがシリコン酸化物となるときの膨張により、隣り合うシリコン酸化柱の間に例えば約０．１μｍの幅のスリット３８が残る。このとき、形成された熱酸化膜３７の厚さは例えば３．１μｍである。

ついで、図５に示すように、例えば減圧ＣＶＤ法により熱酸化膜３７上にＨＴＯ膜（高温熱ＣＶＤ酸化膜）３９を堆積して、スリット３８の上端の開口を塞ぐ。その際、ＨＴＯの流動性が小さいので、スリット３８内をＨＴＯで完全に埋めることができない。そのため、熱酸化膜３７とＨＴＯ膜３９との間にスリット３８が残る。

最後に、図６に示すように、シリコン表面のＨＴＯ膜３９と熱酸化膜３７を例えばＣＭＰやウェットエッチングやドライエッチングなどにより除去する。このようにして、熱酸化膜３７とＨＴＯ膜３９とが一体化し、スリット３８を含む絶縁領域４０を有するトレンチ絶縁構造が得られる。ついで、半導体基板３１に周知の方法により種々の半導体領域や電極等を形成する。実際に上述した製造方法に従って製造されたトレンチ横型ＭＯＳＦＥＴの耐圧値は、７６０Ｖであった。

図８は、上述した製造方法を適用して製造される半導体装置の一例である横型の高耐圧トレンチパワーＭＯＳＦＥＴのスリットを含む断面の構造を示す縦断面図である。図８に示すように、横型トレンチＭＯＳＦＥＴは、前記半導体基板３１に相当するｐ半導体層５１、ｐウェル層５２、ｎウェル層５３、ｎ^-オフセットドレイン領域５４、絶縁領域５５、ｐチャネル領域５６、ソース領域となるｎ⁺半導体領域５７、ドレイン領域となるｎ⁺半導体領域５８、ゲート絶縁膜５９、ゲート電極６０、第１の電極に相当するソース電極６１、および第２の電極に相当するドレイン電極６２を備えている。

絶縁領域５５は、半導体基板の表面領域に埋め込まれており、前記熱酸化膜３７と前記ＨＴＯ膜３９からなる。絶縁領域５５の内部には、前記スリット３８が含まれている。ｎ^-オフセットドレイン領域５４は、絶縁領域５５の側面および底面を囲むように形成されている。ｐウェル層５２は、ｐ半導体層５１の、絶縁領域５５に対してソース側の表面部分において、ｎ^-オフセットドレイン領域５４の外側に隣接して形成されている。

ｐチャネル領域５６は、ｐウェル層５２の表面部分に形成されている。ｎ⁺半導体領域５７は、ｐチャネル領域５６の表面部分において、ｎ^-オフセットドレイン領域５４から離れて形成されている。ｎウェル層５３は、ｐ半導体層５１の、絶縁領域５５に対してドレイン側（ソース側の反対側）の表面部分において、ｎ^-オフセットドレイン領域５４につながるように形成されている。

ｎ⁺半導体領域５８は、ｎウェル層５３の表面部分に形成されている。ゲート絶縁膜５９は、ｎ⁺半導体領域５７とｎ^-オフセットドレイン領域５４との間のｐチャネル領域５６の表面上に形成されている。ゲート電極６０は、ゲート絶縁膜５９上に形成されている。ソース電極６１は、ｐチャネル領域５６とｎ⁺半導体領域５７に接触している。ドレイン電極６２は、ｎ⁺半導体領域５８に接触している。

なお、図示省略したが、ゲート電極６０は、層間絶縁膜によりソース電極６１およびドレイン電極６２から絶縁されている。また、装置全体は、パッシベーション膜により被覆されている。

次に、本発明者らがシミュレーションを用いて行った解析結果について説明する。図８に示す構造において、トレンチ内に、誘電率が３．９である熱酸化膜３７を埋め込み、その中に、誘電率が１であるスリット３８を設け、２次元の耐圧シミュレーションを行った。ｐ半導体層５１の不純物濃度を１．０×１０¹⁴ｃｍ^-3とし、ｎ^-オフセットドレイン領域５４の表面濃度を８．０×１０¹⁵ｃｍ^-3とした。実際の素子構造においては、直方体の熱酸化膜３７中にスリット３８となる直方体形状の絶縁物が埋め込まれた構造となる。

２次元シミュレーションによるスリット３８内の絶縁物の厚さと耐圧の関係を調べた。その結果を図９に示す。トレンチ３６の一辺の寸法を２０μｍとすると、絶縁物の厚さが３μｍであるときに耐圧が最大となり、その値は７０５Ｖであった。絶縁物の厚さが５μｍになると、耐圧値は、６３９Ｖであった。また、トレンチ３６内にスリット３８を設けずに、熱酸化膜３７のみでトレンチ３６を埋めた場合の耐圧値は、４８０Ｖであった。

熱酸化膜３７の厚さを変えたときの電位分布およびブレークダウンポイント（丸印で囲む部分）を調べた。その結果を図１０〜図１２に示す。図１０、図１１および図１２は、熱酸化膜３７の厚さをそれぞれ１．５μｍ、３μｍおよび５μｍとしたものである。これらの図と、スリット３８がない従来の半導体装置の電位分布およびブレークダウンポイントを示す図２５とを比較すると、スリット３８を設けたことにより、耐圧特性が向上しているのがわかる。

つまり、周囲の絶縁物（誘電率が３．９である熱酸化膜３７）よりも小さい誘電率を有するスリット３８が存在することにより、スリット３８内に電気力線が集中し、トレンチ底部で電界が高くなるような分布となる。それによって、従来の律則ポイントである素子の表面付近の電界強度が緩和されるので、絶縁耐圧が増加する。

ただし、スリット３８内の電界集中により、界面部分での固定電荷や、スリット３８内に残留する気体中の分極により、信頼性の低下が懸念される。このような問題を回避するためには、スリット３８内を高真空にするか、または低誘電率の絶縁材料で埋めるとよい。

トレンチ３６の縦横比、いわゆるアスペクト比と、耐圧との関係を調べた。その結果、トレンチ３６のＸ方向およびＺ方向の寸法がともに２０μｍである場合（アスペクト比は１）、耐圧は、スリット３８があると６９３Ｖであるのに対して、スリット３８がないと４８９Ｖであった。また、トレンチ３６のＸ方向およびＺ方向の寸法がそれぞれ１５μｍおよび２５μｍである場合（アスペクト比は１．６６）、耐圧は、スリット３８があると７２５Ｖであるのに対して、スリット３８がないと５６８Ｖであった。

さらに、トレンチ３６のＸ方向およびＺ方向の寸法がそれぞれ１０μｍおよび２５μｍである場合（アスペクト比は２．５）、耐圧は、スリット３８があると４７０Ｖであるのに対して、スリット３８がないと３６０Ｖであった。この結果より、アスペクト比が１〜２．５である場合には、耐圧改善効果があり、特にアスペクト比が１に近い方がより効果的であることが分かった。

次に、トレンチ３６内に誘電率３．９の熱酸化膜３７を充填し、その中に誘電率１のスリット３８を設け、スリット３８の数および配置と素子耐圧との関係を調べるために行った３次元シミュレーションについて説明する。図１３は、その３次元シミュレーションモデルを示す配置図である。

このシミュレーションでは、トレンチ３６の寸法を２０μｍ×２０μｍ（アスペクト比は１）とし、熱酸化膜３７の厚さを２μｍとし、スリット３８の数を１〜５とし、スリット３８の幅を０．１μｍ、０．５μｍおよび１μｍとした。また、ｐ半導体層５１の不純物濃度を１．０×１０¹⁴ｃｍ^-3とし、図示省略したｎ^-オフセットドレイン領域５４の濃度を６．０×１０¹⁴ｃｍ^-3で一定とした。

３次元シミュレーションの結果を図１４に示す。スリット３８の幅が０．１μｍである場合には、スリット３８の数が３本以上であれば、顕著な耐圧改善効果が得られた。スリット３８幅が０．５μｍである場合には、スリット３８の数が４本以上であれば、顕著な耐圧改善効果が得られた。スリット３８幅が１μｍである場合には、５本のスリット３８を設けることによって、顕著な耐圧改善効果が得られた。

このように、３次元のモデルにおいても、周囲の絶縁物（誘電率が３．９である熱酸化膜３７）よりも小さい誘電率を有するスリット３８が存在することにより、素子表面への電界集中を抑制し、電界分布を変化させて、耐圧を改善することができることが分かった。耐圧の改善効果は、スリット３８とトレンチ３６の位置関係や、スリット３８の形状や、トレンチ３６のアスペクト比により異なるが、その最適な範囲がシミュレーションおよび実験により得られた。

実施の形態１によれば、ソース電極６１とドレイン電極６２との間に埋め込まれた絶縁領域５５中に、この絶縁領域５５を構成する熱酸化膜３７よりも誘電率の小さい１以上のスリット３８が設けられているので、このスリット３８内に電気力線が集中し、絶縁領域５５の底部において電界が高くなるような分布となる。従って、素子の表面付近の電界強度が緩和され、絶縁耐圧が高くなる。

実施の形態２．
実施の形態２は、隣り合うトレンチ間のシリコン柱を熱酸化してできたシリコン酸化柱を、低誘電率のスリットとして用いたものである。図１５〜図１９は、本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。この製造方法において用いられるトレンチエッチング用レジストマスクのマスクパターンは、図７に示すパターンと同様である。図１５〜図１９には、図７のＡ−Ａ’線に相当する断面における半導体装置の構造が示されている。ただし、図が煩雑になるのを避けるため、トレンチを二つだけ示した。

まず、図１５に示すように、実施の形態１と同様にして、半導体基板３１上にハードマスク７４およびレジストマスク７３を設ける。レジストマスク７３は、図１５において図面に平行なＹ方向の長さが例えば０．２μｍである複数の島状領域を例えば１．６μｍ間隔で配置したパターンを有する。従って、ハードマスク７４も、レジストマスク７３と同じパターンを有する。

ついで、図１６に示すように、実施の形態１と同様にして、シリコン柱７５およびトレンチ７６を形成した後、トレンチ側壁の保護膜を除去するとともに、トレンチ角部を丸める。そして、実施の形態１と同様にして、斜め２方向から例えばリンイオンを注入し、トレンチ７６の底部に例えばリンイオンを注入する。その後、ドライブを行って、図示省略したｎ^-オフセットドレイン領域を形成する。

ついで、図１７に示すように、例えば１１００℃で約１時間、水蒸気雰囲気に半導体基板３１を曝して、シリコン柱７５を完全に酸化し、すべてシリコン酸化物よりなるシリコン酸化柱とする。このときのシリコン酸化柱の幅は、例えば約０．４μｍである。トレンチ７６の側面および底面には、熱酸化膜７７（シリコン酸化柱を含む）が生成される。熱酸化膜７７の誘電率は、３．９である。

ついで、図１８に示すように、例えばプラズマＣＶＤ法により熱酸化膜７７上にシリコン窒化膜７９を堆積して、トレンチ７６をシリコン窒化膜７９で埋める。シリコン窒化膜７９の誘電率は、約８である。最後に、図１９に示すように、シリコン表面のシリコン窒化膜７９と熱酸化膜７７を例えばＣＭＰにより除去する。このようにして、熱酸化膜７７とシリコン窒化膜７９とが一体化し、かつ熱酸化膜７７の一部であるシリコン酸化柱をスリット７８として含む絶縁領域８０を有するトレンチ絶縁構造が得られる。ついで、半導体基板３１に周知の方法により種々の半導体領域や電極等を形成する。

実際に上述した製造方法に従って製造されたトレンチ横型ＭＯＳＦＥＴの耐圧値は、４８９Ｖであった。なお、トレンチ７６内に熱酸化膜７７を設けずに、シリコン窒化膜７９のみでトレンチ７６を埋めた場合の耐圧値は、４１６Ｖであった。実施の形態２では、誘電率が約８であるシリコン窒化膜７９中に、誘電率が３．９である熱酸化膜７７よりなるスリット７８が設けられた構成となり、電気力線の引き込み効果により素子表面の電界が緩和されるので、耐圧が向上した。

なお、実施の形態２では、スリット７８を構成する材料よりも高い誘電率を有する材料として、シリコン窒化膜７９の代わりに、例えばタンタルやハフニウム等の高誘電率材料を用いてもよい。また、シリコン窒化膜７９等の高誘電率材料の埋め込みにあたっては、プラズマＣＶＤ法以外にも、塗布法やスパッタ法を用いてもよい。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、各実施の形態において示した各部の寸法や濃度、およびイオン注入量や各種処理条件等は、一例であり、本発明はこれらの値に限定されるものではない。また、本発明は、ｐ型とｎ型を反転させても同様に成り立つ。さらに、本発明は、シリコン半導体に限らず、他の半導体材料を用いる場合にも同様に成り立つ。

以上のように、本発明にかかる半導体装置およびその製造方法は、半導体基板の表面領域に埋め込まれた絶縁領域を素子耐圧部として用いる半導体装置に有用であり、特に、トレンチ横型デバイスなどのパワーデバイスに適している。

本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態１にかかる製造方法において用いられるトレンチエッチング用レジストマスクのマスクパターンの一例を示す平面図である。本発明の実施の形態１にかかる製造方法により製造されるトレンチパワーＭＯＳＦＥＴの構造を示す縦断面図である。本発明の実施の形態１にかかる半導体装置のスリット内絶縁物の厚さと耐圧の関係を示す特性図である。本発明の実施の形態１にかかる半導体装置の電位分布とブレークダウンポイントを示す電位分布図である。本発明の実施の形態１にかかる半導体装置の電位分布とブレークダウンポイントを示す電位分布図である。本発明の実施の形態１にかかる半導体装置の電位分布とブレークダウンポイントを示す電位分布図である。本発明の実施の形態１にかかる半導体装置の３次元シミュレーションモデルを示す配置図である。本発明の実施の形態１にかかる半導体装置のスリット数と耐圧との関係を示す特性図である。本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の構造を示す縦断面図である。従来の半導体装置の製造途中の構造を示す縦断面図である。従来の半導体装置の製造途中の構造を示す縦断面図である。従来の半導体装置の製造途中の構造を示す縦断面図である。従来の半導体装置の製造途中の構造を示す縦断面図である。従来のトレンチパワーＭＯＳＦＥＴの構造を示す縦断面図である。従来の半導体装置の電位分布とブレークダウンポイントを示す電位分布図である。

符号の説明

３１半導体基板
３５，７５トレンチ間の半導体部分（シリコン柱）
３６，７６トレンチ
３７，７７熱酸化膜
３８，７８スリット
４０，５５，８０絶縁領域
６１第１の電極（ソース電極）
６２第２の電極（ドレイン電極）
７９シリコン窒化膜

Claims

第１導電型の半導体基板の表面上に互いに離れて設けられた第１の電極および第２の電極と、
前記半導体基板の、前記第１の電極と前記第２の電極との間の表面領域に埋め込まれ、素子耐圧部を構成する絶縁領域と、
前記絶縁領域の側面および底面を囲み、前記第２の電極に電気的に接続された第２導電型半導体領域と、
前記絶縁領域中に設けられた１以上のスリットと、を備え、
前記絶縁領域と前記第２導電型半導体領域との界面において、前記絶縁領域の側面および底面は、前記絶縁領域を構成する材料よりも小さい誘電率を有する材料で囲まれており、
前記スリット内は、前記絶縁領域を構成する材料よりも小さい誘電率を有する材料で満たされており、
前記絶縁領域の側面および底面を囲む材料と、前記スリット内を満たす材料とは、シリコン酸化物であり、
前記第１の電極はソース電極であり、
前記第２の電極はドレイン電極であることを特徴とする半導体装置。
前記スリットの幅は、１μｍ以下であることを特徴とする請求項１に記載の半導体装置。
前記スリットの幅は、０．１μｍ以上であることを特徴とする請求項２に記載の半導体装置。
前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、１．５μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、３μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
前記スリットを含み、かつ前記スリットに平行な断面における前記絶縁領域の、前記半導体基板と接する部分の厚さは、５μｍ以下であることを特徴とする請求項４または５に記載の半導体装置。
前記絶縁領域を構成する材料は、シリコン窒化物であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
半導体基板の表面上に互いに離れて設けられたソース電極となる第１の電極およびドレイン電極となる第２の電極の間に素子耐圧部を構成する絶縁領域が埋め込まれ、この絶縁領域を構成する材料よりも小さい誘電率を有する１以上のスリットが前記絶縁領域中に設けられた半導体装置を製造するにあたって、
半導体基板に複数のトレンチを形成する第１の工程と、
前記トレンチの中央部分に隙間を残した状態で前記トレンチの側面および底面を熱酸化させるとともに、隣り合う前記トレンチの間のスリットとなる半導体部分を完全に熱酸化させる第２の工程と、
前記トレンチ中央部分に残った前記隙間を、前記第２の工程により生じた熱酸化膜よりも誘電率の大きい材料で埋める第３の工程と、
を含み、
前記第１の工程後、前記第２の工程前に、前記トレンチの側面および底面に不純物イオンを注入する第４の工程をさらに含むことを特徴とする半導体装置の製造方法。