JP2012124425A

JP2012124425A - 縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置

Info

Publication number: JP2012124425A
Application number: JP2010275993A
Authority: JP
Inventors: Shuji Mizoguchi; 修二溝口; Mitsuhiro Yamanaka; 光浩山中; Yugo Masuda; 雄吾増田; Keiji Suzuki; 啓司鈴木; Koichi Tomita; 光一富田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2012-06-28

Abstract

【課題】狭ゲート電極間隔の場合でも安定してソース領域およびボディーコンタクト領域を形成できる縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置を提供する。
【解決手段】第２導電型のボディー領域３を貫通して第１導電型のドレイン領域２に達するトレンチ溝６に、トレンチ溝６の上部に凹部が残る状態でゲート電極１０が設けられる。この凹部を充填するとともに、トレンチ溝６両側の基板表面において、トレンチ溝６端からの距離が離れるにつれて膜厚が増大する部分を有する第１絶縁膜１１が設けられ、第１絶縁膜１１を介した不純物導入によりソース領域１２が自己整合的に形成される。第２絶縁膜成膜後のエッチングにより、ゲート電極１０上に埋込絶縁膜が形成されるとともに基板表面が露出される。露出した基板表面から不純物を導入することにより、ソース領域１２と隣接して第２導電型のボディーコンタクト領域が自己整合的に形成される。
【選択図】図１１

Description

本発明は縦型ゲート電極を有する縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置に関する。

近年、エレクトロニクス機器における低消費電力化、高機能化および動作速度の高速化の要求に伴って、それに付随する半導体装置も低消費電力化および動作速度の高速化が要求されている。この要求に対応するため、エレクトロニクス機器のＤＣ−ＤＣコンバータ等に使用されるパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体装置でも、そのオン抵抗を小さくすることが必要になっている。

この種のパワー半導体装置では、半導体装置のゲート電極を半導体基板主面に対して垂直な方向（以下、縦方向という。）に配置する縦型ゲート構造が採用されるようになっている。例えば、縦型ゲートＭＯＳトランジスタでは、縦方向に配置されたゲート電極の上部、中間部および底部に、ソース領域、ボディー領域およびドレイン領域がそれぞれ対向して配置される。このような縦型ゲート半導体装置のオン抵抗をさらに小さくするためには、単位面積あたりに配置するユニットセルの密度を大きくすることが求められる。

上述の縦型ゲートＭＯＳトランジスタでは、ゲート電極に隣接する半導体基板の表面部にソース領域およびボディーコンタクト領域が形成され、半導体基板表面にソース領域およびボディーコンタクト領域に電気的に接続するソース電極が形成される。また、ゲート電極の上面には、ゲート電極とソース電極とを電気的に分離するための絶縁膜が形成される。当該構造において、ゲート電極上の絶縁膜が半導体基板表面から突出した状態にあると、単位面積あたりに配置するユニットセルの密度をより大きくするために縦型ゲート電極を狭ピッチで配列した場合、上記絶縁膜が近接することにより凹部が構成される。当該凹部は、当該凹部に埋め込まれるソース電極中にボイドを発生させる等の問題を生じる。

この対策として、例えば、後掲の特許文献１では、並行して配置された複数の縦型ゲート電極を備える縦型ゲート半導体装置において、縦型ゲート電極上の絶縁膜の最上面とソース領域が存在するシリコン基板表面とが略同一平面上になるように形成する技術を提案している。この技術では、縦型ゲート電極の最上面がシリコン基板表面より下方に後退させられた後、シリコン基板表面にソース領域が形成される。そして、縦型ゲート電極上方に絶縁膜が充填された後、マスクパターン（リソグラフィ技術）を使用してボディーコンタクト領域が形成される。

以下、図２０を参照しながら、特許文献１が開示する縦型ゲート半導体装置およびその製造方法について説明する。図２０は、従来の縦型ゲート半導体装置の断面構造を示す図である。

図２０に示すように、縦型ゲート半導体装置は、高濃度のＮ型シリコン基板１０１と、当該シリコン基板１０１上に設けられた、低濃度のＮ型エピタキシャル層からなるドレイン領域１０２とを備える。ドレイン領域１０２の表面部には、Ｐ型の不純物領域からなるボディー領域１０３が形成される。ボディー領域１０３が形成された基板に、ボディー領域１０３を貫通しドレイン領域１０２に到達する深さで、複数のトレンチ溝１０５が形成される。トレンチ溝１０５の内壁にはゲート絶縁膜１０６が形成される。

当該基板全面にポリシリコンが堆積された後、ドライエッチングが実施され、トレンチ溝１０５の内部にポリシリコンからなるゲート電極１０７が形成される。このとき、ゲート電極１０７の上面はトレンチ溝１０５の上端（基板表面）よりも下方に位置するように加工される。当該状態で、第１導電型の不純物を斜めイオン注入することにより、露出したトレンチ溝１０５上部の側壁およびボディー領域１０３の表面部にソース領域１１２が形成される。その後、基板全面に絶縁膜を堆積して当該絶縁膜をエッチバックすることにより、ゲート電極１０７の上方でトレンチ溝１０５に埋め込まれた層間絶縁膜１１０が形成される。

続いて、隣接するトレンチ溝１０５の間に、ボディー領域１０３の表面部に形成されたソース領域１１２を分割するトレンチ溝１１１が形成される。当該トレンチ溝１１１は、マスクパターンを使用したリソグラフィ技術およびエッチング技術により形成される。当該トレンチ溝１１１の底部には、第２導電型のボディーコンタクト領域１１３が形成される。その後、導体膜からなるソース電極１１４が、ソース領域１１２およびボディーコンタクト領域１１３と電気的に接続する状態で形成される。

以上のような特許文献１の技術では、層間絶縁膜１１０の形成工程、ソース領域１１２およびボディーコンタクト領域１１３の形成工程において使用するマスク枚数が１枚になる。そのため、製造工程では１枚分のマスク合わせずれのみを考慮すればよく、マスク合わせマージンを小さくすることができる。すなわち、１枚のマスク使用によりボディーコンタクト領域１１３を形成できる範囲内であれば、可能な限りゲート電極ピッチをシュリンクすることができる。その結果、縦型ゲート半導体装置のオン抵抗を低減することができる。

特開２００５−２０９８０７号公報

しかしながら、特許文献１が開示する縦型ゲート半導体装置では、上記マスクを使用するリソグラフィを実施する設備の能力を超える微細なボディーコンタクト領域を形成することはできない。すなわち、更なる微細化要求により隣接するゲート電極間の間隔をさらに狭くする必要がある場合に、リソグラフィ解像限界以下の微細なボディーコンタクト領域を低コストで形成することは困難である。また、マスクを使用している以上、マスク合わせずれに対するマージンを確保する必要があり、ゲート電極ピッチの縮小には限界があった。

本発明は、上記従来の事情を鑑みて提案されたものであって、マスク重ね合わせずれを考慮する必要がなく、狭ゲート電極間隔の場合でも安定してソース領域およびボディーコンタクト領域を形成できる、縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置を提供することを目的とする。

前記の目的を達成するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る縦型ゲート半導体装置の製造方法では、まず、第１導電型のドレイン領域が形成される。次いで、ドレイン領域の上側に、第１導電型とは反対導電型である第２導電型の第１ボディー領域が形成される。続いて、第１ボディー領域を貫通してドレイン領域に達するトレンチ溝が形成される。トレンチ溝が形成された後、トレンチ溝の上部に凹部が残る状態で、トレンチ溝内にゲート電極が形成される。その後、当該凹部を充填するとともに、トレンチ溝両側の基板表面において、トレンチ溝端からの距離が離れるにつれて膜厚が増大する部分を有する、第１絶縁膜が形成される。当該第１絶縁膜を介した不純物導入により、トレンチ溝に沿って配置された第１導電型のソース領域が自己整合的に形成される。なお、当該ソース領域は、トレンチ溝と隣接するとともにゲート電極の上部と隣接する。ソース領域の形成後に、上記第１絶縁膜を被覆する第２絶縁膜が形成される。第１絶縁膜および第２絶縁膜により構成される積層絶縁膜のエッチングにより、ゲート電極上のトレンチ溝内に、積層絶縁膜の一部からなる埋込絶縁膜が形成されるとともに、基板表面が露出される。当該露出した基板表面から不純物を導入することにより、第１ボディー領域の上側に、ソース領域と隣接して、第２導電型の第２ボディー領域が自己整合的に形成される。その後、ソース領域と第２ボディー領域とを電気的に接続する導電膜が形成される。

この縦型ゲート半導体装置の製造方法では、リソグラフィ技術を使用することなく、ソース領域、第２ボディー領域を形成できる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を実現することができる。

上記製造方法において、上記第１絶縁膜の膜厚増大部分は、基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状であることが好ましい。これにより、トレンチ溝の側壁近傍においては深く、トレンチ溝端から距離が離れるにつれて浅くなる構造を有するソース領域を良好に形成することができる。

また、上記積層絶縁膜の表面は、積層絶縁膜エッチング工程の前にＣＭＰ（Chemical Mechanical Polishing）により平坦化することもできる。これにより、各トレンチ溝内に、上記埋込絶縁膜をより容易に形成することができる。また、その膜厚ばらつきも小さくすることができる。

また、上記積層絶縁膜のエッチングは、第２ボディー領域の形成予定領域上に形成された積層絶縁膜のエッチングレートが、ゲート電極上に形成された積層絶縁膜のエッチングレートよりも大きくなる条件で実施されることが好ましい。これにより、各トレンチ溝内に、上記埋込絶縁膜を比較的厚く形成することができ、絶縁耐圧の低下を抑制することができる。

また、第２ボディー領域の形成後、導電膜の形成前に、ゲート電極上に残存する積層絶縁膜の一部をエッチング除去し、トレンチ溝側壁にソース領域を露出させる工程をさらに加えてもよい。これにより、ソース領域と導電膜との接触面積を増大させることができ、ソース領域に対するコンタクト抵抗の増大を抑制することができる。この場合、トレンチ溝側壁にソース領域を露出させるエッチングは、ソース領域のトレンチ溝側壁の上端部が曲面に加工される条件で実施されることが好ましい。これにより、上記導電膜形成時に導電膜内にボイドが発生することを防止できる。

一方、他の観点では、本発明は縦型ゲート半導体装置を提供することもできる。すなわち、本発明に係る縦型ゲート半導体装置は、第１導電型のドレイン領域と、当該ドレイン領域の上側に設けられた第２導電型の第１ボディー領域とを備える。第２導電型は、第１導電型と反対導電型である。また、当該縦型ゲート半導体装置は、第１ボディー領域を貫通してドレイン領域に達する状態で設けられたトレンチ溝を備え、当該トレンチ溝内にゲート電極を備える。当該ゲート電極の上面はトレンチ溝の上端より低い位置に位置する。また、当該縦型ゲート半導体装置は、第１ボディー領域の表面部に、ゲート電極の上部およびトレンチ溝と隣接して当該トレンチ溝に沿って設けられた、第１導電型のソース領域を備える。当該ソース領域は、表面からトレンチ溝の深さ方向の距離が増大するにつれてトレンチ溝の側壁に垂直な方向の不純物領域幅が減少し、かつトレンチ溝の側壁の上部に近づくにつれて不純物濃度が増大する状態で設けられている。第１ボディー領域の表面部には、第２導電型の第２ボディー領域が、ソース領域と隣接して当該ソース領域に沿って設けられている。当該第２ボディー領域は、第１ボディー領域よりも高い不純物濃度を有する。また、ゲート電極の上側のトレンチ溝内には埋込絶縁膜が設けられている。当該埋込絶縁膜は、少なくとも下部にソース領域を構成する第１導電型の不純物と同一種の不純物を含み、少なくとも上部に第２ボディー領域を構成する第２導電型の不純物と同一種の不純物を含む。さらに、ソース領域と第２ボディー領域とを電気的に接続する導体膜が設けられている。

この縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、ソース領域、第２ボディー領域を形成できる構造である。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を実現することができる。なお、上記縦型ゲート半導体装置では、ソース領域と第１ボディー領域との界面は、トレンチ溝の側壁に対して傾斜した平面状に構成することができる。

本発明によれば、リソグラフィ技術を使用することなく、ソース領域およびボディーコンタクト領域である第２ボディー領域を自己整合的に形成できるため、従来技術に比べてゲート電極ピッチをより小さくすることができる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することが可能になる。

本発明の一実施形態における半導体装置を示す概略構成図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の変形例を示す断面図本発明の一実施形態における半導体装置の変形例を示す断面図本発明の一実施形態における半導体装置の変形例を示す断面図従来の半導体装置を示す断面図

以下、本発明の一実施形態における半導体装置を、図面を参照しながらその製造方法とともに説明する。以下の実施形態では、Ｎチャネル型の縦型ゲートトランジスタにより本発明を具体化している。この事例では、本発明にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型の縦型ゲートトランジスタに対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。

図１は、本発明の半導体装置を示す概略図である。なお、図１では、ソース電極およびその上層の構造を省略している。また、図１は概略図であり、各部の寸法比は現実の寸法比を示すものではない。

図１に示すように、本実施形態の縦型ゲート半導体装置は、Ｎ型シリコン基板１上に設けられたＮ型エピタキシャルシリコン層からなるドレイン領域２を備える。ドレイン領域２の不純物濃度は、シリコン基板１の不純物濃度より低く設定されている。ドレイン領域２の上方には、比較的低濃度のＰ型不純物領域からなるボディー領域３（第１ボディー領域）が設けられる。

Ｎ型シリコン基板１、ドレイン領域２、ボディー領域３からなる基板の表面部には、ボディー領域３を貫通してドレイン領域２に達する複数のトレンチ溝６が、互いに平行に設けられている。ポリシリコンからなるゲート電極１０は、シリコン酸化膜からなるゲート絶縁膜８を介して各トレンチ溝６内に埋め込まれている。なお、各ゲート電極１０の上面は、各トレンチ溝６の上端より低くなっている。なお、この例では、トレンチ溝６の幅は０．１８μｍ程度、深さは０．８μｍ程度であり、０．６μｍピッチで配列されている。

各トレンチ溝６に隣接する基板の表面部（ボディー領域３の表面部）には、Ｎ型不純物領域からなるソース領域１２が設けられている。ソース領域１２は、トレンチ溝６に沿って、かつゲート電極１０の上部およびトレンチ溝６と隣接する状態で配置されている。このソース領域１２は、表面からトレンチ溝６の深さ方向の距離が増大するにつれてトレンチ溝６の側壁に垂直な方向の不純物領域幅が減少し、かつトレンチ溝６の側壁の上部に近づくにつれて不純物濃度が増大する構成になっている。

また、ボディー領域３の表面部には、ソース領域１２と隣接し、かつソース領域１２に沿って、Ｐ型不純物領域からなるボディーコンタクト領域１５（第２ボディー領域）が設けられている。ボディーコンタクト領域１５は、ボディー領域３よりも高い不純物濃度を有しており、ボディー領域３と電気的に接続している。

なお、ソース領域１２およびボディーコンタクト領域１５は、その上面に形成された導電膜（図示省略）により電気的に接続されている。

例えば、ボディー領域３は、１．５×１０¹⁷ｃｍ^-3程度の不純物濃度を有し、トレンチ溝６の側壁に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また、ボディーコンタクト領域１５は１．０×１０²⁰ｃｍ^-3程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。ソース領域１２は２．０×１０²⁰ｃｍ^-3程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。

ゲート電極１０の上側のトレンチ溝６内には埋込絶縁膜１４が設けられている。埋込絶縁膜１４は、ソース領域１２およびボディーコンタクト領域１５を接続する導電膜とゲート電極１０とを電気的に分離する機能を有する。本実施形態の半導体装置では、埋込絶縁膜１４は、少なくとも下部にソース領域１２を構成するＮ型不純物と同一種の不純物を含む。また、埋込絶縁膜１４は、少なくとも上部にボディーコンタクト領域１５を構成するＰ型不純物と同一種の不純物を含む。

図２〜図１６は、上記構造を有する縦型ゲート半導体装置の形成過程を示す工程断面図である。図２〜図１６では、左方にトランジスタ形成領域を示し、右方に、ゲート引き出し配線等の配線が形成されるトランジスタ形成領域の周辺領域（トランジスタ非形成領域）を示している。また、図１と同様に、図２〜図１６は概略図であり、各部の寸法比は現実の寸法比を示すものではない。なお、以下では、最表面に薄膜を形成する場合、適宜、基板上に膜を形成すると表現する。

図２に示すように、まず、Ｎ型シリコン基板１上に、エピタキシャル成長法によりＮ型エピタキシャルシリコン層が形成される。そして、エピタキシャルシリコン層の表面部にＰ型不純物を導入することにより、Ｎ型シリコン基板１上に、Ｎ型のドレイン領域２およびＰ型のボディー領域３が形成される。例えば、ドレイン領域２の厚さは１〜１０μｍとすることができ、ボディー領域３の厚さは０．５〜２μｍとすることができる。なお、ドレイン領域２およびボディー領域３は、それぞれがエピタキシャル成長により形成されてもよい。

次いで、ボディー領域３の表面に、熱酸化法により、５０〜５００ｎｍの膜厚を有するシリコン酸化膜４が形成される。シリコン酸化膜４上には、図３に示すように、公知のリソグラフィ技術により、以降の工程でトレンチ溝６が形成される領域に開口を有するレジストパターン５が形成される。そして、レジストパターン５をマスクとしたエッチングにより、図３に示すように、トレンチ溝６が形成される領域上のシリコン酸化膜４が除去される。

レジストパターン５が除去された後、図４に示すように、パターンニングされたシリコン酸化膜４をマスクとしたドライエッチングにより、ボディー領域３を貫通してドレイン領域２に到達する深さ０．５〜３μｍのトレンチ溝６が形成される。なお、トレンチ溝６の幅は０．１５〜０．５μｍとすることができ、ピッチは０．４〜１．５μｍとすることができる。

形成された各トレンチ溝６の内部表面には、図５に示すように、熱酸化により、１５〜１００ｎｍ程度の膜厚を有するシリコン酸化膜７が形成される。当該シリコン酸化膜７は、図６に示すように、ウエットエッチング等により除去される。このように、一旦形成したシリコン酸化膜７をその後に除去することにより、トレンチ溝６の内部表面の、ドライエッチングに起因するダメージを除去することができる。なお、シリコン酸化膜７を除去する際、基板表面のシリコン酸化膜４もエッチングされる。本実施形態では、当該エッチング後に、シリコン酸化膜４が残存するように、シリコン酸化膜４の膜厚が設定される。

続いて、図７に示すように、各トレンチ溝６の内部表面に、８〜１００ｎｍの膜厚を有するゲート絶縁膜８が形成される。特に限定されないが、ここでは、ゲート絶縁膜８として、熱酸化法によりシリコン酸化膜を形成している。

その後、図８に示すように、ゲート電極材料となる２００〜８００ｎｍの導電性を有するポリシリコン膜９が全面に堆積される。当該ポリシリコン膜９には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成されたリン等の不純物を導入したドープトポリシリコン膜や、ノンドープポリシリコン膜を成膜後、Ｎ型不純物のイオン注入およびアニールを実施することにより導電性を付与したポリシリコン膜を使用することができる。

次いで、図９に示すように、ゲート引き出し配線等のポリシリコン配線形成領域を被覆するレジストパターン２１が形成され、当該レジストパターン２１をマスクとしたポリシリコン膜９のエッチングにより、シリコン酸化膜４上およびトレンチ溝６上部のポリシリコン膜９が除去される。当該エッチングでは、トレンチ溝６内のポリシリコン膜の最上面が、シリコン酸化膜４の表面よりも１００〜５００ｎｍ下方に位置するようにポリシリコン膜９が除去される。これにより、トレンチ溝６の上部に凹部が残る状態で、トレンチ溝６内にゲート電極１０が形成される。同時に、トランジスタ非形成領域にポリシリコン配線２０が形成される。なお、ここでは、ポリシリコン配線２０はトレンチ溝６内のゲート電極１０に、例えば、トレンチ溝６の長手方向の端部で接続するゲート引き出し配線を構成している。

レジストパターン２１が除去された後、図１０に示すように、基板上に第１絶縁膜１１が形成される。第１絶縁膜１１は、ゲート電極１０上の凹部を充填するとともに、トレンチ溝６両側の基板表面において、トレンチ溝６端からの距離が離れるにつれて膜厚が増大する部分を有する。なお、以降の工程で形成される、トレンチ溝６の側壁近傍においては深く、トレンチ溝端から水平方向に距離が離れるにつれて浅くなる構造を有するソース領域１２を良好に形成する観点では、第１絶縁膜１１の膜厚増大部分は、基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状であることがより好ましい。３０°より小さいと、隣接するトレンチ溝６間の中央部に比較的高濃度のｎ型不純物領域が形成されてしまうからであり、また、６０°よりも大きいと、水平方向のソース領域幅が狭くなってソース電極とのコンタクト抵抗が増大するからである。

このような第１絶縁膜１１は、例えば、ＨＤＰ−ＣＶＤ（High Density Plasma-CVD）法を使用して、基板に高周波電力を印加した状態で堆積することができる。当該ＨＤＰ−ＣＶＤによる成膜では、膜の堆積とスパッタエッチング（Ａｒスパッタリング）とが同時に進行する。また、このエッチングの効率は膜に対する粒子の入射角度に依存する。すなわち、基板表面とのなす角度が５０°程度の傾斜面に対するエッチングレートが大きくなり、トレンチ溝６側壁のような垂直面（９０°）や基板表面の平坦面（０°）に対してはエッチングレートが小さくなる。その結果、図１０に示すような、順テーパー形状の膜厚増大部分を有する第１絶縁膜１１を良好に形成することができる。なお、第１絶縁膜１１の堆積時に導入する材料ガス流量、堆積時に印加する高周波電力等を調整することで、成膜中における膜の堆積とスパッタエッチングとの関係（強弱）を変更することも可能である。ただし、エッチング効率に上述の傾向があるため、傾斜面と基板表面とのなす角度は処理時間の増大とともに５０°に収束することになる。

また、当該ＨＤＰ−ＣＶＤによる成膜において、第１絶縁膜１１の膜厚を、ゲート電極１０上の凹部の深さ（基板表面からゲート電極表面までの距離）と同程度、もしくはトレンチ溝６の上端よりも下側になるような膜厚とすれば、上記傾斜面（膜厚増大部分の上面）を、トレンチ溝６の上端に接する状態にする、またはトレンチ溝６の上端近傍に配置された状態にすることができる。これにより、後述の工程において、ソース領域１２を良好に形成することができる。本実施形態では、ゲート電極１０上の凹部の深さが１００〜５００ｎｍ程度であるので、第１絶縁膜１１の膜厚は、１００〜５００ｎｍ程度にすればよい。特に限定されないが、本実施形態では、シリコン酸化膜を第１絶縁膜１１として堆積している。

続いて、図１１に示すように、以上のようにして形成された第１絶縁膜１１をマスクとしてＮ型の不純物を導入することにより、ソース領域１２が形成される。当該不純物の導入はイオン注入により行うことができる。当該イオン注入において、不純物は、基板に対して垂直に入射されることが好ましい。このとき、イオン注入の加速電圧は、第１絶縁膜１１の厚膜部を不純物が貫通しない加速電圧であり、かつトレンチ溝６側壁近傍では、ゲート電極１０の上部と隣接する領域に不純物が導入される加速電圧を採用することが好ましい。第１絶縁膜１１の厚膜部とは、トレンチ溝６の影響を受けることなく平坦な基板表面に形成された第１絶縁膜１１の膜厚、すなわち、上面が半導体基板と平行な水平面になっている部分の膜厚を意味する。

一例として、ゲート電極１０の上面が基板表面から２５０ｎｍ下方に位置し、当該基板上に厚膜部の膜厚が２５０ｎｍの第１絶縁膜１１を堆積した事例について説明する。まず、Ｎ型不純物としてリンを使用して、第１絶縁膜１１を通じたイオン注入を行う。注入エネルギーを７０ＫｅＶ、注入ドーズ量を８．０×１０¹⁵ｃｍ^-2とした場合、シリコン酸化膜中のリンイオンの投影飛程Ｒｐは０．０６８８μｍであり、分散σは０．０２８３μｍである。すなわち、Ｒｐ＋６σ＝０．２３８６μｍであり、２５０ｎｍの膜厚を有する第１絶縁膜１１の厚膜部直下のボディー領域３にはリンイオンはほとんど到達できない。一方、第１絶縁膜１１の膜厚増大部では、膜厚が薄い部分ほどより多くのリンイオンが直下のボディー領域３に到達することになる。その結果、トレンチ溝６の側壁近傍においては深く、トレンチ溝６端から距離が離れるにつれて浅くなる構造を有するソース領域１２が形成される。より厳密には、トレンチ溝６の側壁近傍の、第１絶縁膜１１の膜厚が極めて薄い部分では、ソース領域１２の深さ方向の不純物濃度プロファイルは、基板表面よりも下方にピークを有するガウス分布になる。ピーク深さは、不純物イオンのシリコン基板中の投影飛程に応じた深さである。また、トレンチ溝６端から水平方向の距離が離れるにつれて第１絶縁膜１１が徐々に増大するため、ソース領域１２の深さ方向の不純物プロファイルはピーク位置深さが次第に浅くなるとともに、そのピーク濃度が小さくなる。つまり、基板表面では、トレンチ溝６端から水平方向の距離が離れるにつれて、徐々に不純物濃度が低下する不純物濃度プロファイルになる。すなわち、ソース領域１２は、基板表面からトレンチ溝６の深さ方向の距離が増大するにつれてトレンチ溝６の側壁に垂直な方向の不純物領域幅が減少し、かつトレンチ溝６の側壁の上部に近づくにつれて不純物濃度が増大する形態になる。

また、この事例では、ソース領域１２とボディー領域３との界面は、トレンチ溝６の側壁に対して傾斜した平面状に構成される。なお、シリコン基板中に導入された不純物は活性化アニール時に拡散するため、活性化アニール後の不純物分布は厳密にはイオン注入直後の不純物分布と一致しない。ここでは、「トレンチ溝６の側壁に対して傾斜した平面状」は、ソース領域１２のイオン注入直後の不純物分布が、上記第１絶縁膜１１の、傾斜した平面状の膜厚増大部の形状を反映した不純物分布であることを意味する。

リンのイオン注入が完了すると、次に、Ｎ型不純物として砒素を使用して、第１絶縁膜１１を通じたイオン注入を行う。注入エネルギーを７０ＫｅＶ、注入ドーズ量を８．０×１０¹⁵ｃｍ^-2とした場合、シリコン酸化膜中の砒素イオンの投影飛程および分散は、リンイオンよりも小さくなる。したがって、当該イオン注入によりボディー領域３に形成される不純物領域は、リンイオンのイオン注入により形成された不純物領域に包含されることになる。つまり、当該砒素イオンの注入により、ソース領域１２の基板表面側のＮ型不純物濃度をより高めることができる。

なお、以上のイオン注入において、トレンチ溝６内でゲート電極１０上に形成されている第１絶縁膜１１には、ソース領域１２を構成するＮ型不純物が導入されることになる。

以上のように、本実施形態では、リソグラフィ技術を使用することなく、表面からトレンチ溝６の深さ方向の距離が増大するにつれてトレンチ溝６の側壁に垂直な方向の不純物領域幅が減少し、かつトレンチ溝６の側壁の上部に近づくにつれて不純物濃度が増大する構造を有するソース領域１２を自己整合的に形成することができる。なお、後述するＰ型不純物の導入により、Ｐ型のボディーコンタクト領域が形成可能であれば、当該ソース領域の形成工程において形成される隣り合うソース領域１２は、隣接するトレンチ溝６間において、互いに分離していてもよく、また、互いに接触していてもよい。

上述のようにしてソース領域１２が形成された後、図１２に示すように、基板上の凹凸を軽減する平坦化膜として機能する第２絶縁膜１３が基板上に堆積される。特に限定されないが、本実施形態では、膜厚が５００〜１５００ｎｍ程度のシリコン酸化膜を第２絶縁膜１３として堆積している。

続いて、図１３に示すように、ボディー領域３およびソース領域１２上の、第２絶縁膜１３、第１絶縁膜１１およびシリコン酸化膜４がドライエッチングにより除去される。当該エッチングは、トランジスタ非形成領域等のポリシリコン配線部分を被覆する第２絶縁膜１３上に、レジストパターンからなるエッチングマスクが配置された状態で実施される。当該エッチングにおいて、ゲート電極１０上に充填された第１絶縁膜１１および第２絶縁膜１３からなる積層絶縁膜は、トレンチ溝６の上端より下方に位置する状態にエッチングされてトレンチ溝６内でゲート電極１０の上方を充填する埋込絶縁膜１４になり、レジストパターンで被覆された積層絶縁膜は、層間絶縁膜２２として基板上に残存する。また、レジストパターンが配置されていない半導体基板上の積層絶縁膜は除去され、基板表面が露出する。なお、レジストパターンは、基板上において、ポリシリコン配線部に限らず、層間絶縁膜２２を形成すべき領域を被覆するように配置すればよい。

また、上述のように、本実施形態では、ソース領域１２は第１絶縁膜１１を通じたイオン注入により形成される。したがって、上記積層絶縁膜のうち第１絶縁膜１１であるシリコン酸化膜にはＮ型不純物が含まれ、第２絶縁膜１３であるシリコン絶縁膜には、Ｎ型不純物は含まれない。また、図１２に示すように、トレンチ溝６間に形成された積層絶縁膜における第２絶縁膜１３の膜厚は、ゲート電極１０上に形成された積層絶縁膜における第２絶縁膜１３の膜厚に比べて相対的に薄くなる。このため、Ｎ型不純物を含む第１絶縁膜１１のエッチングレートが、Ｎ型不純物を含まない第２絶縁膜１３のエッチングレートよりも大きくなるドライエッチング条件を上記積層絶縁膜のドライエッチングに適用すると、トレンチ溝６間に形成された積層絶縁膜のエッチングレートを、ゲート電極１０上に形成された積層絶縁膜のエッチングレートよりも大きくすることができる。このようなドライエッチング条件を使用することにより、上記積層絶縁膜が同一のエッチングレートでエッチングされるドライエッチング条件に比べて、埋込絶縁膜１４の膜厚を厚くすることができる。すなわち、以降で埋込絶縁膜１４上に形成されるソース電極とゲート電極１０との間により厚い絶縁膜を介在させることができるため、埋込絶縁膜１４の膜厚減少に起因する絶縁耐圧の低下を抑制することができる。なお、本実施形態では、第１絶縁膜１１および第２絶縁膜１３はシリコン酸化膜からなり、第１絶縁膜１１にリンおよび砒素がイオン注入されているため、シリコン酸化膜のドライエッチングにおいて、第１絶縁膜１１のエッチングレートは第２絶縁膜１３のエッチングレートよりも自然に大きくなる。例えば、シリコン酸化膜のエッチングに一般的に使用されるフッ素系ガスでは、第１絶縁膜１１のエッチングレートは第２絶縁膜１３のエッチングレートより５％程度大きくなる。

また、第２絶縁膜１３の堆積後、かつ上記積層絶縁膜のエッチング前に、第２絶縁膜１３の表面を、ＣＭＰ（Chemical Mechanical Polishing）により平坦化してもよい。これにより、トレンチ溝６間に形成された積層絶縁膜における第２絶縁膜１３の膜厚を、ゲート電極１０上に形成された積層絶縁膜における第２絶縁膜１３の膜厚よりも、より小さくすることができる。その結果、各トレンチ溝６内に、より容易に埋込絶縁膜１４を形成することができる。また、ＣＭＰを適用することにより、ＣＭＰ後にエッチングすべき積層絶縁膜の膜厚が小さくなるため、より膜厚ばらつきが少ない状態で埋込絶縁膜１４を形成することが可能になる。

なお、図１３に示すように、埋込絶縁膜１４は、第１絶縁膜１１によってその下部および側部が構成されるとともに第２絶縁膜１３によってその上部が構成され、層間絶縁膜２２は、第１絶縁膜１１によってその下部が構成されるとともに第２絶縁膜１３によってその上部が構成されている。しかしながら、以降の図面では１つの絶縁膜として表示する。

埋込絶縁膜１４の形成が完了すると、図１４に示すように、露出した基板表面からＰ型不純物を導入することにより、ボディーコンタクト領域１５が形成される。当該不純物の導入は基板全面に対するイオン注入により行うことができる。当該イオン注入では、不純物は基板に対して垂直に入射されることが好ましい。当該イオン注入は、ソース領域１２のトレンチ溝６近傍における不純物極性が反転することのない注入ドーズ量で実施される。これにより、ボディー領域３の上側に、ソース領域１２と隣接して、Ｐ型のボディーコンタクト領域１５が自己整合的に形成される。なお、当該イオン注入において、トレンチ溝６内でゲート電極１０上に形成されている埋込絶縁膜１４の少なくとも上部には、ボディーコンタクト領域１５を構成するＰ型不純物が導入されることになる。

例えば、ソース領域１２が、上述のイオン注入条件でのイオン注入により形成されている場合、第２導電型の不純物としてボロンを使用するときは、注入エネルギーを１０ＫｅＶ、注入ドーズ量４．０×１０¹⁵ｃｍ^-2としてボディーコンタクト領域１５を形成することができる。

以上のようにして、ボディーコンタクト領域１５の形成が完了すると、ソース領域１２とボディーコンタクト領域１５とを電気的に接続する導電膜（ソース電極）が形成される。特に限定されないが、本実施形態では、当該導電膜は、窒化チタン膜（ＴｉＮ）等からなるバリアメタル膜１６とアルミニウム膜からなる金属膜１７との積層膜により構成されている。

まず、図１５に示すように、ボディーコンタクト領域１５が形成された基板上に、スパッタリング法等により、２０〜１００ｎｍ程度の膜厚を有するバリアメタル膜１６が形成される。そして、図１６に示すように、バリアメタル膜１６上に、スパッタリング法等により、１０００〜５０００ｎｍ程度の膜厚を有する金属膜１７が形成される。当該バリアメタル膜１６および金属膜１７にリソグラフィ技術およびエッチング技術を適用することにより、所望形状の導電体パターンが形成され、縦型ゲートトランジスタが完成する。

以上のように、本実施形態の縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、ソース領域１２およびボディーコンタクト領域１５を形成することができる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、リソグラフィ設備の能力とも無関係に、微細なボディーコンタクト領域を形成することができる。すなわち、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、従来に比べてオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。

なお、上述した従来の縦型ゲート半導体装置では、マスクを使用することなく全面イオン注入によりソース領域を形成しているため、トレンチ溝１０５が形成されたトランジスタ形成領域の外周部のシリコン基板表面部にもソース領域１１２を構成する不純物が注入される場合も想定される（図２０参照）。この場合、トランジスタ形成領域の外周部には、当該不純物領域をソース領域とし、ボディー領域１０３およびドレイン領域１０２を含む寄生バイポーラトランジスタが形成され、この寄生バイポーラトランジスタが動作することによってデバイス破壊が発生することもある。

これに対し、本実施形態の縦型ゲート半導体装置では、図１１に示すように、ソース領域１２を形成するためのＮ型イオン注入工程において、第１絶縁膜１１が基板全面を被覆しているため、トランジスタ形成領域の外周部にはＮ型不純物が導入されない。また、仮に導入されたとしても低濃度の不純物領域しか形成されないため、後述のＰ型不純物の全面注入により、当該低濃度のＮ型不純物領域は、Ｐ型不純物領域に反転する。したがって、本実施形態の縦型ゲート半導体装置では、トランジスタ形成領域の外周部の半導体基板表面部にＮ型不純物領域が形成される場合はなく、寄生バイポーラトランジスタが形成されることもない。その結果、上記従来の縦型ゲート半導体装置のような、寄生バイポーラトランジスタの動作に起因するデバイス破壊が発生する可能性を完全に排除することができる。

ところで、図１３に示す第１絶縁膜１１、第２絶縁膜１３およびシリコン酸化膜４のエッチング工程において、ゲート電極１０上に充填された第１絶縁膜１１および第２絶縁膜１３からなる積層絶縁膜は、その上面がトレンチ溝６の上端（基板表面）と実質的に一致する状態にエッチングされてもよい。この場合、図１７に示すように、トレンチ溝６内でゲート電極１０の上方を充填する埋込絶縁膜１４の上面がトレンチ溝６の上端と実質的に一致することになる。

この場合、図１８に示すように、ボディーコンタクト領域１５の形成工程において、トレンチ溝６の側壁が露出していないため、当該側壁からソース領域１２へのＰ型不純物の導入が防止される。すなわち、ソース抵抗の増大を防止することができる。

また、この構成ではソース領域１２とバリアメタル膜１６とは、ソース領域１２の上面のみで接触することになるため、ボディーコンタクト領域１５の形成工程後、かつバリアメタル膜１６の形成前に、全面ドライエッチングを実施することが好ましい。当該全面エッチングでは、図１９に示すように、埋込絶縁膜１４の一部をエッチバックしてトレンチ溝６の側壁を構成するソース領域１２を露出させる。これにより、ソース領域１２とバリアメタル膜１６との接触面積を増大させることができ、ソース領域１２に対するコンタクト抵抗の増大を抑制することができる。なお、埋込絶縁膜１４のエッチング量は、例えば、第１絶縁膜１１の膜厚より小さい５０〜３００ｎｍとすることができる。また、特に限定されないが、層間絶縁膜２２の膜減りを防止する観点では、層間絶縁膜２２上にレジストパターンを形成した状態で当該エッチングを実施してもよい。

また、トレンチ溝６の側壁にソース領域１２を露出させるドライエッチングは、図１９に示すように、ソース領域１２のトレンチ溝６側壁上端部が曲面に加工される条件で実施されることが好ましい。このような曲面は、例えば、埋込絶縁膜１４のエッチングレートに比べて、シリコン（エピタキシャルシリコン層）のエッチングレートが大きくなるエッチング条件（例えば、埋込絶縁膜１４のエッチングレートがシリコンのエッチングレートの２〜５倍程度）を採用することにより実現可能である。もしくは、上記全面ドライエッチングの最後にＡｒ等の不活性ガスを導入してスパッタエッチングを実施すればよい。これにより、埋込絶縁膜１４直上に構成される凹部が金属膜１７等により埋め込まれやすくなる。以降のバリアメタル膜および金属膜の形成は、上述のとおりである。なお、当該トレンチ溝６側壁上端部の曲面加工は、図１３に示す、埋込絶縁膜１４を形成するためのエッチング工程に適用されてもよい。

なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記では、ゲート電極１０の材料としてポリシリコン膜を使用しているが、アモルファスシリコン等の他の導電性材料を使用することもできる。同様に、シリコン酸化膜４、第１絶縁膜１１、第２絶縁膜１３、バリアメタル膜１６および金属膜１７の材質も、上述の材質に限定されるものではなく適宜変更可能である。さらに、上記実施形態において説明したプロセスは、本発明の効果を奏する範囲において等価な公知プロセスに置換可能である。

本発明は、狭ゲート電極間隔の場合でも安定してソース領域およびボディーコンタクト領域を形成できるという効果を有し、縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置として有用である。

１シリコン基板
２ドレイン領域
３ボディー領域（第１ボディー領域）
６トレンチ溝
８ゲート絶縁膜
１０ゲート電極
１１第１絶縁膜
１２ソース領域
１３第２絶縁膜
１４埋込絶縁膜
１５ボディーコンタクト領域（第２ボディー領域）
１６バリアメタル膜
１７金属膜

Claims

縦型ゲート半導体装置の製造方法であって、
第１導電型のドレイン領域を形成する第１の工程と、
前記ドレイン領域の上側に、前記第１導電型とは反対導電型である第２導電型の第１ボディー領域を形成する第２の工程と、
前記第１ボディー領域を貫通して前記ドレイン領域に達するトレンチ溝を形成する第３の工程と、
前記第３の工程の後に、前記トレンチ溝の上部に凹部が残る状態で、前記トレンチ溝内にゲート電極を形成する第４の工程と、
前記第４の工程の後に、前記凹部を充填するとともに、前記トレンチ溝両側の基板表面において、前記トレンチ溝端からの距離が離れるにつれて膜厚が増大する部分を有する、第１絶縁膜を形成する第５の工程と、
前記第５の工程の後に、前記第１絶縁膜を介した不純物導入により、前記トレンチ溝に沿って配置された、前記トレンチ溝と隣接するとともに前記ゲート電極の上部と隣接する、第１導電型のソース領域を自己整合的に形成する第６の工程と、
前記第６の工程の後に、前記第１絶縁膜を被覆する第２絶縁膜を形成する第７の工程と、
前記第１絶縁膜および第２絶縁膜により構成される積層絶縁膜をエッチングすることにより、前記ゲート電極上の前記トレンチ溝内に、前記積層絶縁膜の一部からなる埋込絶縁膜を形成するとともに、基板表面を露出させる第８の工程と、
前記露出した基板表面から不純物を導入することにより、前記第１ボディー領域の上側に、前記ソース領域と隣接して、第２導電型の第２ボディー領域を自己整合的に形成する第９の工程と、
前記ソース領域と前記第２ボディー領域とを電気的に接続する導電膜を形成する第１０の工程と、
を有することを特徴とする縦型ゲート半導体装置の製造方法。
前記第１絶縁膜の膜厚増大部分は、基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状である、請求項１記載の縦型ゲート半導体装置の製造方法。
前記第５の工程において、前記第１絶縁膜は基板全面に形成され、前記第６の工程において、前記第１絶縁膜を通じたイオン注入によって前記ソース領域が形成される、請求項１または２記載の縦型ゲート半導体装置の製造方法。
前記第７の工程と前記第８の工程との間に、ＣＭＰ（Chemical Mechanical Polishing）により前記積層絶縁膜の表面を平坦化する工程をさらに有する、請求項１から３のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
前記第８の工程において、前記エッチングは、前記第２ボディー領域の形成予定領域上に形成された前記積層絶縁膜のエッチングレートが、前記ゲート電極上に形成された前記積層絶縁膜のエッチングレートよりも大きくなる条件で実施される、請求項１から４のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
前記第９の工程において、イオン注入によって前記第２ボディー領域が形成される、請求項１から５のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
前記第９の工程と前記第１０の工程との間に、前記ゲート電極上に残存する前記積層絶縁膜の一部をエッチング除去し、トレンチ溝側壁に前記ソース領域を露出させる工程をさらに有する、請求項１から６のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
前記トレンチ溝側壁に前記ソース領域を露出させるエッチングが、前記ソース領域のトレンチ溝側壁の上端部が曲面に加工される条件で実施される、請求項７記載の縦型ゲート半導体装置の製造方法。
第１導電型のドレイン領域と、
前記ドレイン領域の上側に設けられた、前記第１導電型とは反対導電型である第２導電型の第１ボディー領域と、
前記第１ボディー領域を貫通して前記ドレイン領域に達する状態で設けられたトレンチ溝と、
前記トレンチ溝内に、トレンチ溝の上端より低い位置に上面が位置する状態で設けられたゲート電極と、
前記第１ボディー領域の表面部に、前記ゲート電極の上部および前記トレンチ溝と隣接して当該トレンチ溝に沿って設けられた、表面からトレンチ溝の深さ方向の距離が増大するにつれて前記トレンチ溝の側壁に垂直な方向の不純物領域幅が減少し、かつ前記トレンチ溝の側壁の上部に近づくにつれて不純物濃度が増大する、第１導電型のソース領域と、
前記第１ボディー領域の表面部に、前記ソース領域と隣接して前記ソース領域に沿って設けられた、前記第１ボディー領域よりも高い不純物濃度を有する、第２導電型の第２ボディー領域と、
前記ゲート電極の上側の前記トレンチ溝内に設けられた、少なくとも下部に前記ソース領域を構成する第１導電型の不純物と同一種の不純物を含み、少なくとも上部に前記第２ボディー領域を構成する第２導電型の不純物と同一種の不純物を含む埋込絶縁膜と、
前記ソース領域と前記第２ボディー領域とを電気的に接続する導体膜と、
を備えることを特徴とする縦型ゲート半導体装置。
前記ソース領域と前記第１ボディー領域との界面が、前記トレンチ溝の側壁に対して傾斜した平面状に構成される、請求項９記載の縦型ゲート半導体装置。