JP2012238773A

JP2012238773A - 縦型ゲート半導体装置およびその製造方法

Info

Publication number: JP2012238773A
Application number: JP2011107747A
Authority: JP
Inventors: Koichi Tomita; 光一富田; Katsuyoshi Kamihisa; 勝義上久; Mitsuhiro Hamada; 充弘浜田; Shuji Mizoguchi; 修二溝口
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-05-13
Filing date: 2011-05-13
Publication date: 2012-12-06

Abstract

【課題】狭ゲート電極間隔の場合でも安定してソース領域およびボディコンタクト領域を形成できる、縦型ゲート半導体装置およびその製造方法を提供する。
【解決手段】基板表面に、トレンチ溝形成領域に開口部を有する第１絶縁膜４が形成される。当該第１絶縁膜４をマスクとしたエッチングにより、第１ボディ領域３を貫通してドレイン領域２に達するトレンチ溝６が形成される。当該トレンチ溝６にゲート電極１０が設けられた後、等方性エッチングにより第１絶縁膜４の開口部が拡張され、トレンチ溝６両側の基板表面が露出される。当該エッチングされた第１絶縁膜４をマスクとした不純物導入により、ソース領域１１が自己整合的に形成される。この後、ゲート電極１０上のトレンチ溝６内に埋込絶縁膜が形成されるとともに基板表面が露出され、当該露出した基板表面から不純物を導入することにより、第２ボディ領域１４が自己整合的に形成される。
【選択図】図１２

Description

本発明は縦型ゲート電極を有する縦型ゲート半導体装置およびその製造方法に関する。

近年、エレクトロニクス機器における低消費電力化、高機能化および動作速度の高速化の要求に伴って、それに付随する半導体装置も低消費電力化および動作速度の高速化が要求されている。この要求に対応するため、エレクトロニクス機器のＤＣ−ＤＣコンバータ等に使用されるパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体装置でも、そのオン抵抗を小さくすることが必要になっている。

この種のパワー半導体装置では、半導体装置のゲート電極を半導体基板表面に対して垂直な方向（以下、縦方向という。）に配置する縦型ゲート構造が採用されるようになっている。例えば、縦型ゲートＭＯＳトランジスタでは、縦方向に配置されたゲート電極の上部、中間部および底部に、ソース領域、ボディ領域およびドレイン領域がそれぞれ対向して配置される。このような縦型ゲート半導体装置のオン抵抗をさらに小さくするためには単位面積あたりに配置するユニットセルの密度を大きくすることが求められる。

上述の縦型ゲートＭＯＳトランジスタでは、ゲート電極に隣接する半導体基板の表面部にソース領域およびボディコンタクト領域が形成され、半導体基板表面にソース領域およびボディコンタクト領域に電気的に接続するソース電極が形成される。また、ゲート電極の上面には、ゲート電極とソース電極とを電気的に分離するための絶縁膜が形成される。当該構造において、縦型ゲート電極間にソース領域およびボディコンタクト領域を形成する際に各々の工程でホトリソグラフィ技術が必要となるため、高精度のマスク合わせとこれに伴う製造コストが必要になる。

この対策として、例えば、後掲の特許文献１では、１回のホトリソグラフィ工程でソース領域およびボディコンタクト領域を形成する技術を提案している。この技術では、図１８に示すように、高濃度のＮ型シリコン基板１０１、当該シリコン基板１０１上に設けられた低濃度のＮ型ドレイン領域１０２、ドレイン領域１０２の表面部に設けられたＰ型ボディ領域１０３からなる基板にゲート電極１０７が形成された後、セル領域部分の全面に不純物を導入することにより高濃度のＮ型ソース領域１１２が形成される。次に、ホトリソグラフィ工程により、セル領域部分に、ゲート電極１０７間に開口部を有するマスクパターンが形成される。当該マスクパターンをマスクとしたエッチングによりゲート電極１０７間にトレンチ溝１１１が形成され、ソース領域１１２がエッチング除去される。そして、当該マスクパターンをマスクとしたイオン注入により、トレンチ溝１１１の底部に高濃度のＰ型ボディコンタクト領域１１３が形成される。その後、ソース電極１１４が、ソース領域１１２およびボディコンタクト領域１１３と電気的に接続する状態で形成される。なお、ゲート電極１０７は、ボディ領域１０３を貫通しドレイン領域１０２に到達する深さで形成されたトレンチ溝１０５内にゲート絶縁膜１０６を介して設けられている。また、ゲート電極１０７とソース電極１１４とは、ゲート電極１０７の上方でトレンチ溝１０５に埋め込まれた層間絶縁膜１１０によって電気的に分離されている。

特開２００５−２０９８０７号公報

しかしながら、特許文献１が開示する縦型ゲート半導体装置では、上記マスクパターン形成のためのホトリソグラフィを実施する設備の能力を超える微細なボディコンタクト領域を形成することはできない。すなわち、更なる微細化要求により隣接するゲート電極間の間隔をさらに狭くする必要がある場合に、リソグラフィ解像限界以下の微細なボディコンタクト領域を低コストで形成することは困難である。また、マスクパターン形成のために露光マスクを使用している以上、マスク合わせずれに対するマージンを確保する必要があり、ゲート電極ピッチの縮小には限界があった。

本発明は、上記従来の事情を鑑みて提案されたものであって、マスク重ね合わせずれを考慮する必要がなく、狭ゲート電極間隔の場合でも安定してソース領域およびボディコンタクト領域を形成できる、縦型ゲート半導体装置およびその製造方法を提供することを目的とする。

上述の目的を達成するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る縦型ゲート半導体装置の製造方法では、まず、第１導電型のドレイン領域が形成される。次いで、ドレイン領域の上側に、第１導電型とは反対導電型である第２導電型の第１ボディ領域が形成される。続いて、第１ボディ領域が形成された基板の表面に、トレンチ溝形成領域に開口部を有する第１絶縁膜が形成される。そして、当該第１絶縁膜をマスクとしたエッチングにより、第１ボディ領域を貫通してドレイン領域に達するトレンチ溝が形成される。トレンチ溝が形成された後、トレンチ溝の上部に凹部が残る状態で、トレンチ溝内にゲート電極が形成される。ゲート電極が形成された後、第１絶縁膜に対する等方性エッチングにより第１絶縁膜の開口部が拡張され、トレンチ溝端から所定距離にわたってトレンチ溝両側の基板表面が露出される。なお、ここでは、等方性エッチングは、縦方向と横方向の双方に進行するエッチングを意味する。当該エッチングされた第１絶縁膜をマスクとした不純物導入により、トレンチ溝に沿って配置された第１導電型のソース領域が自己整合的に形成される。なお、当該ソース領域は、トレンチ溝と隣接するとともにゲート電極の上部と隣接する。ソース領域の形成後、上述の凹部を充填する第２絶縁膜が形成される。また、当該第２絶縁膜上には、トレンチ溝、第１絶縁膜および第２絶縁膜により形成された凹凸を埋設する平坦化膜が形成される。そして、第１絶縁膜、第２絶縁膜および平坦化膜をエッチングすることにより、ゲート電極上の前記トレンチ溝内に埋込絶縁膜が形成されるとともに、基板表面が露出される。当該露出した基板表面から不純物を導入することにより、第１ボディ領域の上側に、ソース領域と隣接して、第２導電型の第２ボディ領域が自己整合的に形成される。その後、ソース領域と第２ボディ領域とを電気的に接続する導電膜が形成される。

この縦型ゲート半導体装置の製造方法では、リソグラフィ技術を使用することなくソース領域と第２ボディ領域を形成できる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。

例えば、上述の等方性エッチングは、薬液処理によって実施することができる。また、上述の平坦化膜は、レジスト塗布により形成することができる。

一方、他の観点では、本発明は縦型ゲート半導体装置を提供することもできる。すなわち、本発明に係る縦型ゲート半導体装置は、第１導電型のドレイン領域と、当該ドレイン領域の上側に設けられた第２導電型の第１ボディ領域とを備える。第２導電型は、第１導電型と反対導電型である。また、当該縦型ゲート半導体装置は、第１ボディ領域を貫通してドレイン領域に達する状態で設けられたトレンチ溝を備え、当該トレンチ溝内にゲート電極を備える。当該ゲート電極の上面はトレンチ溝の上端より低い位置に位置する。また、当該縦型ゲート半導体装置は、第１ボディ領域の表面部に、ゲート電極の上部およびトレンチ溝と隣接して当該トレンチ溝に沿って設けられた、第１導電型のソース領域を備える。第１ボディ領域の表面部には、第２導電型の第２ボディ領域が、ソース領域と隣接して当該ソース領域に沿って設けられている。当該第２ボディ領域は、第１ボディ領域よりも高い不純物濃度を有する。また、ゲート電極の上側のトレンチ溝内には、第２ボディ領域を構成する第２導電型の不純物と同一種の不純物を含む埋込絶縁膜が設けられ、さらに、ソース領域と第２ボディ領域とを電気的に接続する導電膜が設けられている。

この縦型ゲート半導体装置は、リソグラフィ技術を使用することなくソース領域と第２ボディ領域を形成できる構造である。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。

本発明によれば、リソグラフィ技術を使用することなく、ソース領域およびボディコンタクト領域である第２ボディ領域を自己整合的に形成できるため、従来技術に比べてゲート電極ピッチをより小さくすることができる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することが可能になる。

本発明の一実施形態における半導体装置を示す概略構成図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図本発明の一実施形態における半導体装置の製造過程を示す断面図従来の半導体装置を示す断面図

以下、本発明の一実施形態における半導体装置を、図面を参照しながらその製造方法とともに説明する。以下の実施形態では、Ｎチャネル型の縦型ゲートトランジスタにより本発明を具体化している。この事例では、本発明にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型の縦型ゲートトランジスタに対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。

図１は、本発明の半導体装置を示す概略図である。なお、図１では、ソース電極およびその上層の構造を省略している。また、図１は概略図であり、各部の寸法比は現実の寸法比を示すものではない。

図１に示すように、本実施形態の縦型ゲート半導体装置は、Ｎ型シリコン基板１上に設けられたＮ型エピタキシャルシリコン層からなるドレイン領域２を備える。ドレイン領域２の不純物濃度は、シリコン基板１の不純物濃度より低く設定されている。ドレイン領域２の上方には、比較的低濃度のＰ型不純物領域からなるボディ領域３（第１ボディ領域）が設けられる。

Ｎ型シリコン基板１、ドレイン領域２、ボディ領域３からなる基板の表面部には、ボディ領域３を貫通してドレイン領域２に達する複数のトレンチ溝６が、互いに平行に設けられている。ポリシリコンからなるゲート電極１０は、シリコン酸化膜からなるゲート絶縁膜８を介して各トレンチ溝６内に埋め込まれている。各ゲート電極１０の上面は、各トレンチ溝６の上端より低くなっている。なお、この例では、トレンチ溝６の幅は０．１８μｍ程度、深さは０．８μｍ程度であり、０．６μｍピッチで配列されている。

各トレンチ溝６に隣接する基板の表面部（ボディ領域３の表面部）には、Ｎ型不純物領域からなるソース領域１１が設けられている。また、ボディ領域３の表面部には、ソース領域１１と隣接し、かつソース領域１１に沿って、Ｐ型不純物領域からなるボディコンタクト領域１４（第２ボディ領域）が設けられている。ボディコンタクト領域１４は、ボディ領域３よりも高い不純物濃度を有しており、ボディ領域３と電気的に接続している。

なお、ソース領域１１およびボディコンタクト領域１４は、その上面に形成された導電膜（図示省略）により電気的に接続されている。

例えば、ボディ領域３は、１．５×１０^１７ｃｍ^−３程度の不純物濃度を有し、トレンチ溝６の側壁に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また、ボディコンタクト領域１４は１．０×１０^２０ｃｍ^−３程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。ソース領域１１は２．０×１０^２０ｃｍ^−３程度の不純物濃度を有し、上記導電膜とオーミックコンタクトを構成することを目的として形成される。

ゲート電極１０の上側のトレンチ溝６内には埋込絶縁膜１２ａが設けられている。埋込絶縁膜１２ａは、ソース領域１１およびボディコンタクト領域１４を接続する導電膜とゲート電極１０とを電気的に分離する機能を有する。本実施形態の縦型ゲート半導体装置では、埋込絶縁膜１２ａは、ボディコンタクト領域１４を構成するＰ型不純物と同一種の不純物を含む。

図２〜図１７は、上記構造を有する縦型ゲート半導体装置の形成過程を示す工程断面図である。また、図１と同様に、図２〜図１７は概略図であり、各部の寸法比は現実の寸法比を示すものではない。なお、以下では、最表面に薄膜を形成する場合、適宜、基板上に膜を形成すると表現する。

図２に示すように、まず、Ｎ型シリコン基板１上に、エピタキシャル成長法によりＮ型エピタキシャルシリコン層が形成される。そして、エピタキシャルシリコン層の表面部にＰ型不純物を導入することにより、Ｎ型シリコン基板１上に、Ｎ型のドレイン領域２およびＰ型のボディ領域３が形成される。例えば、ドレイン領域２の厚さは１〜１０μｍとすることができ、ボディ領域３の厚さは０．５〜２μｍとすることができる。なお、ドレイン領域２およびボディ領域３は、それぞれがエピタキシャル成長により形成されてもよい。

次いで、ボディ領域３の表面に、２７０〜７００ｎｍの膜厚を有する第１絶縁膜４が形成される。特に限定されないが、本実施形態では、第１絶縁膜４として、熱酸化法により、シリコン酸化膜を形成している。なお、ＴＥＯＳ（Tetra Ethyl Ortho silicate）膜やＨＤＰ−ＮＳＧ（High Density Plasma - Non-doped Silicate Glass）膜等のシリコン酸化膜や他の材料膜を第１絶縁膜４として使用することもできる。

第１絶縁膜４上には、図３に示すように、公知のリソグラフィ技術により、以降の工程でトレンチ溝６が形成される領域に開口を有するレジストパターン５が形成される。そして、レジストパターン５をマスクとしたエッチングにより、図４に示すように、トレンチ溝形成領域上の第１絶縁膜４が除去され、開口部４ａが形成される。

レジストパターン５が除去された後、図５に示すように、パターンニングされた第１絶縁膜４をマスクとしたドライエッチングにより、ボディ領域３を貫通してドレイン領域２に到達する深さ０．５〜３μｍのトレンチ溝６が形成される。なお、トレンチ溝６の幅は０．１５〜０．５μｍとすることができ、ピッチは０．４〜１．５μｍとすることができる。

形成された各トレンチ溝６の内部表面には、図６に示すように、熱酸化により、１５〜１００ｎｍ程度の膜厚を有するシリコン酸化膜７が形成される。当該シリコン酸化膜７は、図７に示すように、ウェットエッチング等により除去される。このように、一旦形成したシリコン酸化膜７をその後に除去することにより、トレンチ溝６の内部表面の、ドライエッチングに起因するダメージを除去することができる。なお、シリコン酸化膜７を除去する際、基板表面の第１絶縁膜４もエッチングされる。本実施形態では、当該エッチング後に、第１絶縁膜４が十分に残存するように、第１絶縁膜４の膜厚が設定される。

続いて、図８に示すように、各トレンチ溝６の内部表面に、８〜１００ｎｍの膜厚を有するゲート絶縁膜８が形成される。特に限定されないが、ここではゲート絶縁膜８として熱酸化法によりシリコン酸化膜を形成している。

その後、図９に示すように、ゲート電極材料となる２００〜８００ｎｍの導電性を有するポリシリコン膜９が全面に堆積される。当該ポリシリコン膜９には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成されたリン等の不純物を導入したドープトポリシリコン膜や、ノンドープポリシリコン膜を成膜後、Ｎ型不純物のイオン注入およびアニールを実施することにより導電性を付与したポリシリコン膜を使用することができる。

次いで、図１０に示すように、ポリシリコン膜９のエッチングにより、ポリシリコン膜９が除去される。当該エッチングでは、トレンチ溝６内のポリシリコン膜の最上面が、基板の表面よりも５０〜３００ｎｍ下方に位置するようにポリシリコン膜９が除去される。これにより、トレンチ溝６の上部に凹部が残る状態で、トレンチ溝６内にゲート電極１０が形成される。なお、本工程では、トランジスタ形成領域の周辺領域（トランジスタ非形成領域）に、ポリシリコン配線を形成することもできる。当該ポリシリコン配線は、例えば、トレンチ溝６内のゲート電極１０に、トレンチ溝６の長手方向の端部で接続するゲート引き出し配線を構成する。このようなポリシリコン配線は、ポリシリコン膜９のエッチング前に、ポリシリコン膜９においてポリシリコン配線となる部分を被覆するレジストパターンを形成し、当該レジストパターンをマスクとしたポリシリコン膜９のエッチングにより形成することができる。

次に、図１１に示すように、等方性エッチングにより第１絶縁膜４の開口部４ａが拡張され、トレンチ溝６端から所定距離にわたってトレンチ溝６両側の基板表面が露出される。当該基板表面の露出領域は、後述の工程においてソース領域１１を形成する領域に対応する。本実施形態では、当該等方性エッチングにより、基板表面におけるトレンチ溝６端から水平方向の距離が、７０〜４４０ｎｍ程度の範囲内にある基板表面を露出させる。例えば、トレンチ溝６が幅０．１８μｍ、０．６μｍピッチで配列されている場合、基板表面におけるトレンチ溝６端から水平方向の露出幅は１４０ｎｍ程度にすればよい。なお、当該等方性エッチング後の第１絶縁膜４の残膜値が２００ｎｍ以上あれば次工程においてソース領域１１を形成するためのマスクとなる。

当該等方性エッチングには、ウェットエッチングやドライエッチングを使用することができるが、ここでは、常温の緩衝フッ酸（ＢＨＦ）溶液（混合比ＢＨＦ：Ｈ_２Ｏ＝１：２０）を用いたウェットエッチングを使用している。トレンチ溝６のピッチにも依存するが、処理時間は、例えば、１０〜１００秒程度である。なお、等方性エッチングは、縦方向および横方向の双方にエッチングが進行すればよく、縦方向のエッチング速度と横方向のエッチング速度とが同一である必要はない。また、ポリシリコン膜９によりポリシリコン配線を形成した場合、ポリシリコン配線下の第１絶縁膜４がエッチングされないように、当該エッチングの際に、トランジスタ非形成領域はレジストパターンで被覆される。

続いて、図１２に示すように、以上のようにして形成された第１絶縁膜４をマスクとしてＮ型の不純物を導入することにより、ソース領域１１が形成される。当該不純物の導入はイオン注入により行うことができる。当該イオン注入において、不純物は、基板に対して垂直に入射されることが好ましい。このとき、イオン注入の加速電圧は、第１絶縁膜４を不純物が貫通しない加速電圧であり、かつトレンチ溝６側壁近傍では、ゲート電極１０の上部と隣接する領域に不純物が導入される加速電圧を採用することが好ましい。

例えば、一例として、ゲート電極１０の上面が基板表面から２００ｎｍ下方に位置し、当該基板上に膜厚が２００ｎｍの第１絶縁膜４が残存している事例について説明する。まず、Ｎ型不純物としてリンを使用してイオン注入を行う。例えば、注入エネルギーを５０ＫｅＶ、注入ドーズ量８．０×１０^１５ｃｍ^−２として不純物を導入することができる。リンのイオン注入が完了すると、次に、Ｎ型不純物として砒素を使用してイオン注入を行う。注入エネルギーを５０ＫｅＶ、注入ドーズ量を８．０×１０^１５ｃｍ^−２とした場合、基板中の砒素イオンの投影飛程および分散は、リンイオンよりも小さくなる。したがって、当該イオン注入によりボディ領域３に形成される不純物領域は、リンイオンのイオン注入により形成された不純物領域に包含されることになる。つまり、当該砒素イオンの注入により、ソース領域１１の基板表面側のＮ型不純物濃度をより高めることができる。

以上のように、本実施形態では、リソグラフィ技術を使用することなく、ゲート電極１０の上部およびトレンチ溝６と隣接して、トレンチ溝６に沿って設けられたソース領域１１を形成することができる。

上述のようにしてソース領域１１が形成された後、図１３に示すように、ゲート電極１０の上方のトレンチ溝６内の凹部を充填する第２絶縁膜１２が形成される。このような第２絶縁膜１２は、例えば、ＨＤＰ−ＣＶＤ（High Density Plasma-CVD）法を使用して、基板に高周波電力を印加した状態で堆積することができる。当該ＨＤＰ−ＣＶＤによる成膜では、膜の堆積とスパッタエッチング（Ａｒスパッタリング）とが同時に進行する。このエッチングの効率は膜に対する粒子の入射角度に依存し、基板表面とのなす角度が５０°程度の傾斜面に対するエッチングレートが大きく、トレンチ溝６側壁のような垂直面（９０°）や基板表面の平坦面（０°）に対してはエッチングレートが小さくなる。そのため、ゲート電極１０の上方のトレンチ溝６内の凹部を完全に充填する第２絶縁膜１２を堆積すると、第１絶縁膜４および第１絶縁膜４上に堆積された第２絶縁膜１２の形状は、隣接するトレンチ溝６間の中央を頂点とする三角形状になる。本実施形態では、ゲート電極１０上の凹部の深さが２００ｎｍ程度であるので、膜厚が２００ｎｍ程度の第２絶縁膜１２を堆積すれば、ゲート電極１０上方のトレンチ溝６内の凹部を完全に充填することができる。特に限定されないが、本実施形態では、シリコン酸化膜を第２絶縁膜１２として堆積している。

続いて、隣接するトレンチ溝６間の基板上に存在する、三角形状の第２絶縁膜１２および第１絶縁膜４を除去するために、図１４に示すように、基板上に平坦化膜１３が形成される。平坦化膜１３は、トレンチ溝６、第１絶縁膜４および第２絶縁膜１２により形成された基板上の凹凸を軽減する機能を有する。なお、図１４では、隣接する三角形状第２絶縁膜１２間の凹部のみに平坦化膜１３が充填された状態を示しているが、平坦化膜１３は、基板全面を覆う状態で形成することもできる。特に限定されないが、本実施形態では、平坦化膜１３としてレジスト塗布によりレジスト膜を形成している。

続いて、図１５に示すように、ボディ領域３およびソース領域１１上の、平坦化膜１３、第２絶縁膜１２および第１絶縁膜４がドライエッチングにより除去される。当該エッチングは、平坦化膜１３、第２絶縁膜１２および第１絶縁膜４のエッチング選択比が１となるドライエッチング条件で実施される。本実施形態では、第１絶縁膜４および第２絶縁膜１２がシリコン酸化膜であり、かつ平坦化膜１３がレジスト膜であるため、このようなエッチングは、エッチングガス中に含まれるＳＦ６の流量を増大させることにより実現可能である。当該エッチングにより、ゲート電極１０上に充填された第２絶縁膜１２は埋込絶縁膜１２ａになり、同時に、基板表面が露出される。

なお、ポリシリコン膜９によりポリシリコン配線を形成した場合、当該エッチングは、例えば、トランジスタ非形成領域等のポリシリコン配線部分を被覆する第２絶縁膜１２上に、エッチングマスクが配置された状態で実施される。エッチングマスクで被覆された第２絶縁膜１２は、層間絶縁膜として基板上に残存する。また、エッチングマスクが配置されていない半導体基板上の第２絶縁膜１２は除去され、基板表面が露出する。なお、エッチングマスクは、ポリシリコン配線上に限らず、基板上において、層間絶縁膜を形成すべき領域を被覆するように配置すればよい。

上述のようにして、レジストエッチバックにより第２絶縁膜１２および第１絶縁膜４を除去した後、図１６に示すように、露出した基板表面からＰ型不純物を導入することにより、ボディコンタクト領域１４が形成される。当該不純物の導入は基板全面に対するイオン注入により行うことができる。当該イオン注入では、不純物は基板に対して垂直に入射されることが好ましい。当該イオン注入は、ソース領域１１のトレンチ溝６近傍における不純物極性が反転することのない注入ドーズ量で実施される。これにより、ボディ領域３の上側に、ソース領域１１と隣接して、Ｐ型のボディコンタクト領域１４が自己整合的に形成される。なお、当該イオン注入において、トレンチ溝６内でゲート電極１０上に形成されている埋込絶縁膜１２ａには、ボディコンタクト領域１４を構成するＰ型不純物が導入されることになる。

例えば、ソース領域１１が、上述のイオン注入条件でのイオン注入により形成されている場合、第２導電型の不純物としてボロンを使用するときは、注入エネルギーを１０ＫｅＶ、注入ドーズ量４．０×１０^１５ｃｍ^−２としてボディコンタクト領域１４を形成することができる。

以上のようにして、ボディコンタクト領域１４の形成が完了すると、ソース領域１１とボディコンタクト領域１４とを電気的に接続する導電膜（ソース電極）が形成される。特に限定されないが、本実施形態では、当該導電膜は、チタン膜（Ｔｉ）および窒化チタン膜（ＴｉＮ）等からなるバリアメタル膜１５とアルミニウム膜からなる金属膜１６との積層膜により構成されている。

まず、図１７に示すように、ボディコンタクト領域１４が形成された基板上に、スパッタリング法等により、２０〜１５０ｎｍ程度の膜厚を有するバリアメタル膜１５が形成される。そして、バリアメタル膜１５上に、スパッタリング法等により、１０００〜５０００ｎｍ程度の膜厚を有する金属膜１６が形成される。当該バリアメタル膜１５および金属膜１６にリソグラフィ技術およびエッチング技術を適用することにより、所望形状の導電体パターンが形成され、縦型ゲートトランジスタが完成する。

以上のように、本実施形態の縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、ソース領域１１およびボディコンタクト領域１４を形成することができる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、リソグラフィ設備の能力とも無関係に、微細なボディコンタクト領域を形成することができる。すなわち、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、従来に比べてオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。

なお、上記実施形態では、レジスト膜を平坦化膜１３として使用したレジストエッチバックを用いた手法について説明した。当該手法は、比較的低コストで実現可能なプロセスであるため、特に好ましいといえる。しかしながら、平坦化膜１３は、上述のように、トレンチ溝６、第１絶縁膜４および第２絶縁膜１２により形成された基板上の凹凸を軽減できればよく、他の手法を採用することも可能である。

例えば、平坦化膜１３は、第２絶縁膜１２上にＢＰＳＧ（Boro Phospho Silicate Glass）膜を成膜し、リフローを行うことにより形成されてもよい。また、平坦化膜１３は、第２絶縁膜１２上にＮＳＧ（Non-doped Silicate Glass）膜を成膜し、当該ＮＳＧ膜の表面を、ＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成されてもよい。なお、これらの手法の場合、平坦化膜１３はシリコン酸化膜で構成することができる。そのため、当該平坦化膜１３が埋込絶縁膜１２ａの一部を構成していてもよい。すなわち、図１３に示す第２絶縁膜１２の形成工程において、ゲート電極１０上方のトレンチ溝６内の凹部の一部を充填する膜厚で第２絶縁膜１２を形成し、ゲート電極１０上方のトレンチ溝６内の凹部を完全に充填する状態で平坦化膜１３を形成した後、平坦化膜１３、第２絶縁膜１２および第１絶縁膜４をエッチング除去することで埋込絶縁膜１２ａが形成されてもよい。

なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記では、ゲート電極１０の材料としてポリシリコン膜を使用しているが、アモルファスシリコン等の他の導電性材料を使用することもできる。同様に、第１絶縁膜４、第２絶縁膜１２、平坦化膜１３、バリアメタル膜１５および金属膜１６の材質も、上述の材質に限定されるものではなく適宜変更可能である。さらに、上記実施形態において説明したプロセスは、本発明の効果を奏する範囲において等価な公知プロセスに置換可能である。

また、ボディコンタクト領域１４の形成後、エッチバック等により、埋込絶縁膜１２ａの上面を、トレンチ溝６の上端より下方に位置する状態に加工してもよい。この場合、トレンチ溝６の側壁を構成するソース領域１１が露出するため、ソース領域１１とソース電極（バリアメタル膜１５）との接触面積を増大させることができ、ソース領域１１に対するコンタクト抵抗をより小さくすることができる。

さらに、上記では複数のトレンチ溝６が、互いに平行に配置された縦型ゲート電極を有する縦型ゲート半導体装置について説明したが、本発明は、トレンチ溝が互いに交差する格子状（直角あるいは任意の角度）に配置された縦型ゲート電極を有する縦型ゲート半導体装置にも適用可能である。

本発明は、狭ゲート電極間隔の場合でも安定してソース領域およびボディコンタクト領域を形成できるという効果を有し、縦型ゲート半導体装置およびその製造方法として有用である。

１シリコン基板
２ドレイン領域
３ボディ領域（第１ボディ領域）
４第１絶縁膜
４ａ開口部
５レジストパターン
６トレンチ溝
７シリコン酸化膜
８ゲート絶縁膜
９ポリシリコン膜
１０ゲート電極
１１ソース領域
１２第２絶縁膜
１２ａ埋込絶縁膜
１３平坦化膜
１４ボディコンタクト領域（第２ボディ領域）
１５バリアメタル膜
１６金属膜

Claims

縦型ゲート半導体装置の製造方法であって、
第１導電型のドレイン領域を形成する第１の工程と、
前記ドレイン領域の上側に、前記第１導電型とは反対導電型である第２導電型の第１ボディ領域を形成する第２の工程と、
前記第１ボディ領域が形成された基板の表面に、トレンチ溝形成領域に開口部を有する第１絶縁膜を形成する第３の工程と、
前記第１絶縁膜をマスクとしたエッチングにより、前記第１ボディ領域を貫通して前記ドレイン領域に達するトレンチ溝を形成する第４の工程と、
前記第４の工程の後に、前記トレンチ溝の上部に凹部が残る状態で、前記トレンチ溝内にゲート電極を形成する第５の工程と、
前記第５の工程の後に、前記第１絶縁膜に対する等方性エッチングにより前記第１絶縁膜の開口部を拡張し、前記トレンチ溝端から所定距離にわたる前記トレンチ溝両側の基板表面を露出させる第６の工程と、
前記第６の工程の後に、エッチングされた前記第１絶縁膜をマスクとした不純物導入により、前記トレンチ溝に沿って配置された、前記トレンチ溝と隣接するとともに前記ゲート電極の上部と隣接する第１導電型のソース領域を自己整合的に形成する第７の工程と、
前記第７の工程の後に、前記凹部を充填する第２絶縁膜を形成する第８の工程と、
前記第８の工程の後に、前記トレンチ溝、前記第１絶縁膜および前記第２絶縁膜により形成された凹凸を埋設する平坦化膜を形成する第９の工程と、
前記第１絶縁膜、前記第２絶縁膜および前記平坦化膜をエッチングすることにより、前記ゲート電極上の前記トレンチ溝内に埋込絶縁膜を形成するとともに、基板表面を露出させる第１０の工程と、
前記露出した基板表面から不純物を導入することにより、前記第１ボディ領域の上側に、前記ソース領域と隣接して、第２導電型の第２ボディ領域を自己整合的に形成する第１１の工程と、
前記ソース領域と前記第２ボディ領域とを電気的に接続する導電膜を形成する第１２の工程と、
を有することを特徴とする縦型ゲート半導体装置の製造方法。
前記第６の工程において、前記第１絶縁膜に対する等方性エッチングが薬液処理によってなされる、請求項１記載の縦型ゲート半導体装置の製造方法。
前記第９の工程において、前記平坦化膜がレジストを塗布することにより形成される、請求項１または２記載の縦型ゲート半導体装置の製造方法。
前記第７の工程において、前記ソース領域を形成する不純物導入がイオン注入によってなされる、請求項１から３のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
前記第１１の工程において、前記第２ボディ領域を形成する不純物導入がイオン注入によってなされる、請求項１から４のいずれか１項に記載の縦型ゲート半導体装置の製造方法。
第１導電型のドレイン領域と、
前記ドレイン領域の上側に設けられた、前記第１導電型とは反対導電型である第２導電型の第１ボディ領域と、
前記第１ボディ領域を貫通して前記ドレイン領域に達する状態で設けられたトレンチ溝と、
前記トレンチ溝内に、トレンチ溝の上端より低い位置に上面が位置する状態で設けられたゲート電極と、
前記第１ボディ領域の表面部に、前記ゲート電極の上部および前記トレンチ溝と隣接して当該トレンチ溝に沿って設けられた、第１導電型のソース領域と、
前記第１ボディ領域の表面部に、前記ソース領域と隣接して前記ソース領域に沿って設けられた、前記第１ボディ領域よりも高い不純物濃度を有する、第２導電型の第２ボディ領域と、
前記ゲート電極の上側の前記トレンチ溝内に設けられた、前記第２ボディ領域を構成する第２導電型の不純物と同一種の不純物を含む埋込絶縁膜と、
前記ソース領域と前記第２ボディ領域とを電気的に接続する導体膜と、
を備えることを特徴とする縦型ゲート半導体装置。