KR20190032683A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

기판을 식각하여 상기 기판의 활성 영역들을 가로지르는 트렌치를 형성하는 것, 상기 트렌치의 바닥면 및 측면 상에 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 상기 트렌치의 하부를 채우는 제 1 게이트 전극을 형성하는 것, 상기 제 1 게이트 전극의 상부 표면을 산화시켜 예비 베리어막을 형성하는 것, 상기 예비 베리어막을 질화시켜 베리어막을 형성하는 것, 및 상기 베리어막 상에 상기 트렌치의 일부를 채우는 제 2 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법을 제공할 수 있다.

Description

반도체 메모리 소자 및 그 제조 방법{A SEMICONDUCTOR MEMORY DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 매립 게이트 라인들을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 GIDL(Gate induced Drain Leakage) 전류가 감소된 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 우수한 신뢰성을 갖는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판을 식각하여 상기 기판의 활성 영역들을 가로지르는 트렌치를 형성하는 것, 상기 트렌치의 바닥면 및 측면 상에 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 상기 트렌치의 하부를 채우는 제 1 게이트 전극을 형성하는 것, 상기 제 1 게이트 전극의 상부 표면을 산화시켜 예비 베리어막을 형성하는 것, 상기 예비 베리어막을 질화시켜 베리어막을 형성하는 것, 및 상기 베리어막 상에 상기 트렌치의 일부를 채우는 제 2 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 트렌치를 갖는 반도체 기판, 상기 트렌치의 바닥면 및 내측면을 덮는 게이트 절연막, 상기 트렌치의 하부에 배치되고, 제 1 금속을 포함하는 제 1 게이트 전극, 상기 트렌치 내에서 상기 제 1 게이트 전극 상에 배치되는 제 2 게이트 전극, 및 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 사이에 배치되고, 상기 제 1 금속의 산질화물(oxynitride)을 포함하는 베리어막을 포함할 수 있다. 상기 제 2 게이트 전극의 일함수(work function)는 상기 제 1 게이트 전극의 일함수 보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제 1 방향을 따라 배열된 활성 영역들을 정의하는 소자 분리막을 포함하는 기판, 상기 기판 상부의 트렌치 내에 매립되고, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 활성 영역들을 가로질러 제 1 도핑 영역들과 제 2 도핑 영역들로 분리하는 게이트 라인들, 및 상기 게이트 라인들 상에 배치되고, 상기 제 1 방향 및 상기 제 2 방향에 모두 교차하는 제 3 방향을 따라 연장되는 비트 라인을 포함할 수 있다. 상기 게이트 라인들 각각은 상기 트렌치 하부에 배치되는 제 1 게이트 전극, 및 상기 제 1 게이트 전극 상의 제 2 게이트 전극을 포함될 수 있다. 상기 제 1 게이트 전극의 상부 표면은 산소 입자 및 질소 입자를 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 게이트 라인들로부터 도핑 영역들로의 누설 전류(Gate Induced Drain Leakage current; GIDL 전류)가 감소할 수 있다.
더하여, 베리어막은 제 2 게이트 전극으로부터 실리콘 또는 N형 불순물이 제 1 게이트 전극으로 확산되어 금속 실리사이드 또는 금속 질화물이 형성되는 것을 방지할 수 있다. 이에 따라, 게이트 라인들의 전기적 특성이 향상될 수 있다.
또한, 게이트 절연막(210)을 통과하는 누설전류가 감소될 수 있으며, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
본 발명의 실시예들의 반도체 메모리 소자의 제조 방법에 따르면, 균일한 두께의 베리어막을 형성할 수 있다. 따라서, 본 발명에 따르면 베리어막 형성 공정의 산포가 개선될 수 있으며, 베리어막의 베리어 특성 및 제 1 게이트 전극과 제 2 게이트 전극 사이의 전기적 특성이 동시에 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5b 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7c 내지 도 9c는 도 7a 내지 도 9a의 A영역들을 확대한 도면이다.
도 12a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 메모리 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들로, 각각 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
이하, 동일한 평면상에 제공되는 제 1 방향(D1), 제 2 방향(D2) 및 제 3 방향(D3)을 기준으로 설명한다. 제 1 방향(D1)과 제 2 방향(D2)은 서로 수직이며, 제 3 방향(D3)은 제 1 및 제 2 방향(D1, D2) 모두와 교차할 수 있다. 도 2a는 제 3 방향(D3)의 단면을 나타내고, 도 2b는 제 2 방향(D2)의 단면을 나타낸다.
도 1, 도 2a, 및 도 2b를 참조하여, 기판(100)에 소자 분리막(110)이 배치되어 활성 영역들(ACT)이 정의될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘 게르마늄 기판일 수 있다. 평면적 관점에서, 활성 영역들(ACT)은 제 3 방향(D3)으로 연장된 바(bar) 형상을 가질 수 있다.
기판(100) 내에는 평면적으로 활성 영역들(ACT)과 교차하는 게이트 라인들(GL)이 배치될 수 있다. 게이트 라인들(GL)은 워드 라인들(word line)일 수 있다. 게이트 라인들(GL)은 제 2 방향(D2)으로 연장되고, 제 1 방향(D1)을 따라 배치될 수 있다. 게이트 라인들(GL)은 기판(100) 내에 매립(buried)될 수 있다. 예를 들어, 게이트 라인들(GL)은 기판(100)의 트렌치들(120) 내에 배치될 수 있다. 트렌치들(120)은 활성 영역들(ACT)과 교차하도록 연장될 수 있다.
게이트 라인들(GL) 각각은 제 1 게이트 전극(220), 베리어막(230), 및 제 2 게이트 전극(240)을 포함할 수 있다. 제 1 게이트 전극(220)은 트렌치(120) 내에 배치될 수 있다. 제 1 게이트 전극(220)은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 제 1 게이트 전극(220)은 트렌치(120)의 하부를 채울 수 있다. 제 1 게이트 전극(220)은 텅스텐(W), 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속을 포함할 수 있다.
제 2 게이트 전극(240)은 제 1 게이트 전극(220) 상에 배치되어, 트렌치(120)의 일부를 채울 수 있다. 제 2 게이트 전극(240)은 평면적으로 제 1 게이트 전극(220)과 오버랩될 수 있다. 일 예로, 제 1 게이트 전극(220) 및 제 2 게이트 전극(240)은 각각 제 2 방향(D2)으로 연장될 수 있다. 제 2 게이트 전극(240)은 제 1 게이트 전극(220)의 상면을 덮을 수 있다. 제 2 게이트 전극(240)의 상면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 제 2 게이트 전극(240)의 일함수(work function)는 제 1 게이트 전극(220)의 일함수보다 낮을 수 있다. 제 2 게이트 전극(240)은 N형 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
베리어막(230)은 제 1 게이트 전극(220)과 제 2 게이트 전극(240) 사이에 배치될 수 있다. 베리어막(230)은 제 1 게이트 전극(220)과 제 2 게이트 전극(240)이 상호 접하지 않도록, 제 1 게이트 전극(220)과 제 2 게이트 전극(240)을 이격시킬 수 있다. 베리어막(230)은 제 2 게이트 전극(240) 내의 실리콘 원소가 제 1 게이트 전극(220)으로 확산되어, 제 1 게이트 전극(220) 내에 금속 실리사이드(metal silicide)가 형성되는 것을 방지할 수 있다. 또한, 베리어막(230)은 제 2 게이트 전극(240) 내의 N형 불순물(일 예로, 인(P))이 제 1 게이트 전극(220)으로 확산되어, 제 1 게이트 전극(220) 내에 불순물(일 예로, 인화 텅스텐(WP2))이 형성되는 것을 방지할 수 있다. 베리어막(230)은 박막(thin film)일 수 있다. 예를 들어, 베리어막(230)은 약 1 옹스트롬(Å) 내지 50 옹스트롬의 두께를 가질 수 있다. 베리어막(230)의 두께가 1 옹스트롬 미만일 경우, 제 2 게이트 전극(240) 내의 실리콘이 베리어막(230)을 통과하여 제 1 게이트 전극(220)으로 확산될 수 있다. 베리어막(230)의 두께가 50 옹스트롬을 초과할 경우, 제 1 게이트 전극(220)과 제 2 게이트 전극(240) 사이의 저항이 크게 증가하여, 게이트 라인들(GL)의 전기적 특성이 저하될 수 있다. 베리어막(230)은 텅스텐(W), 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속의 산질화물(oxynitride)을 포함할 수 있다. 이때, 제 1 게이트 전극(220)을 이루는 금속 원소와 베리어막(230)을 이루는 금속 산질화물의 금속 원소는 동일할 수 있다. 예를 들어, 제 1 게이트 전극(220)은 텅스텐(W)으로 이루어지고, 베리어막(230)은 텅스텐 산질화물로 이루어질 수 있다.
이와는 다르게, 베리어막(230)은 텅스텐(W), 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속의 질화물(nitride)을 포함할 수 있다. 이때, 제 1 게이트 전극(220)을 이루는 금속 원소와 베리어막(230)을 이루는 금속 질화물의 금속 원소는 동일할 수 있다. 예를 들어, 제 1 게이트 전극(220)은 텅스텐(W)으로 이루어지고, 베리어막(230)은 텅스텐 질화물로 이루어질 수 있다.
게이트 라인들(GL)과 활성 영역들(ACT) 사이, 및 게이트 라인들(GL)과 소자 분리막(110) 사이에 게이트 절연막(210)이 개재될 수 있다. 게이트 절연막(210)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 이때, 제 2 게이트 전극(240)과 인접한 게이트 절연막(210)의 제 2 부분(214)의 질소 농도는 제 1 게이트 전극(220)과 인접한 게이트 절연막(210)의 제 1 부분(212)의 질소 농도보다 높을 수 있다. 예를 들어, 제 2 부분(214)의 N+ 이온의 농도는 제 1 부분(212)의 N+ 이온의 농도보다 높을 수 있다. 제 2 부분(214) 내의 상기 N+ 이온들은 게이트 절연막(210)을 통과하는 누설전류를 감소시킴으로써, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
실시예들에 따르면, 제 2 게이트 전극(240)과 게이트 절연막(210) 사이에 라이너막(260)이 개재될 수 있다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다. 도 3에 도시된 바와 같이, 라이너막(260)은 게이트 절연막(210)의 내측면 및 제 2 게이트 전극(220)의 상면을 덮을 수 있다. 라이너막(260)은 게이트 절연막(210)과 제 2 게이트 전극(240) 사이로 연장될 수 있다. 라이너막(260)은 금속 질화물을 포함할 수 있다. 예를 들어, 라이너막(260)은 티타늄 질화물을 포함할 수 있다. 이하, 라이너막(260)을 갖지 않는 반도체 메모리 소자를 기준으로 설명한다.
도 1, 도 2a, 및 도 2b를 다시 참조하여, 게이트 라인들(GL) 상에 제 1 캡핑막들(250)이 배치될 수 있다. 제 1 캡핑막들(250)은 트렌치(120)의 나머지를 채울 수 있다. 제 1 캡핑막들(250)의 상면은 기판(100)의 상면과 동일한 레벨에 배치될 수 있다. 제 1 캡핑막들(250)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 제 1 캡핑막들(250)의 양 측면들은 활성 영역들(ACT) 및 소자 분리막(110)과 접할 수 있다. 여기서, 제 1 캡핑막들(250)과 활성 영역들(ACT) 사이에 개재된 게이트 절연막들(210)은 활성 영역들(ACT)과 제 1 캡핑막들(250) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다. 이와는 다르게, 게이트 절연막들(210)은 활성 영역들(ACT)과 제 1 캡핑막들(250)의 사이 또는 소자 분리막(110)과 제 1 캡핑막들(250)의 사이로 연장되지 않을 수 있다. 예를 들어, 게이트 절연막들(210)의 최상단은 제 1 캡핑막들(250)의 하면과 접할 수 있다.
게이트 라인들(GL)의 양 측면들에 인접한 활성 영역들(ACT) 내에 각각 제 1 도핑 영역(SD1)과 제 2 도핑 영역(SD2)이 배치될 수 있다. 제 1 및 제 2 도핑 영역들(SD1, SD2)은 기판(100)의 상면으로부터 내부로 연장될 수 있다. 제 1 및 제 2 도핑 영역들(SD1, SD2)의 도전형은 기판(100)의 도전형과 다를 수 있다. 일 예로, 기판(100)이 P형인 경우, 제 1 및 제 2 도핑 영역들(SD1, SD2)은 N형일 수 있다. 제 1 및 제 2 도핑 영역들(SD1, SD2)은 소스 영역 또는 드레인 영역에 대응될 수 있다.
기판(100) 상에 제 1 도핑 영역(SD1)과 연결되는 제 1 패드(310)가 배치되고, 제 2 도핑 영역(SD2)과 연결되는 제 2 패드(320)가 배치될 수 있다. 제 1 패드(310)와 제 2 패드(320)는 도핑된 폴리 실리콘 또는 금속 등의 도전 물질을 포함할 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 배치될 수 있다. 제 1 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
제 1 층간 절연막(400) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제 1 층간 절연막(400) 상의 제 2 층간 절연막(540) 내에 제공될 수 있다. 제 2 층간 절연막(540)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 비트 라인들(BL)은 제 1 층간 절연막(400)을 관통하는 제 1 콘택(510)를 통해 제 1 패드(310)와 연결될 수 있다. 비트 라인들(BL)과 제 1 콘택(510)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
비트 라인들(BL) 상에 제 2 캡핑막들(520)이 배치될 수 있고, 비트 라인들(BL)의 측벽은 절연 스페이서(530)로 덮일 수 있다. 제 2 캡핑막들(520) 및 절연 스페이서(530)는 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
기판(100) 상에 제 1 및 제 2 층간 절연막들(400, 540)을 관통하고, 제 2 패드(320)와 연결되는 제 2 콘택(610)이 배치될 수 있다. 제 2 콘택(610)은 도핑된 실리콘 또는 금속 등과 같은 도전 물질을 포함할 수 있다.
제 2 층간 절연막(540) 상에 제 2 콘택(610)과 연결되는 데이터 저장 요소가 배치될 수 있다. 예를 들어, 데이터 저장 요소는 제 1 전극(620), 제 2 전극(640), 및 제 1 전극(620)과 제 2 전극(640) 사이에 개재되는 유전막(630)을 포함하는 캐패시터(CA)일 수 있다. 제 1 전극(620)은 하부가 막힌 실린더 형상일 수 있다. 제 2 전극(640)은 제 1 전극(620)을 덮을 수 있다. 제 1 전극(620)과 제 2 전극(640)은 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
제 2 전극(640)과 제 2 층간 절연막(540) 사이에 지지막(700)이 배치될 수 있다. 지지막(700)은 제 1 전극(620)의 외측벽 상에 배치되어, 제 1 전극(620)의 쓰러짐을 방지할 수 있다. 지지막(700)은 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 게이트 라인들(GL)은 하부에 높은 일함수를 갖는 제 1 게이트 전극(220)을 갖고, 상부에 낮은 일함수를 갖는 제 2 게이트 전극(240)을 가질 수 있다. 제 2 게이트 전극(240)은 게이트 라인들(GL)로부터 도핑 영역들(SD1, SD2)로 발생하는 누설 전류(Gate induced Drain Leakage Current; GIDL 전류)를 감소시킬 수 있다.
더하여, 베리어막(230)은 제 2 게이트 전극(240) 내의 실리콘 원소 또는 N형 불순물이 제 1 게이트 전극(220)으로 확산되는 것을 막을 수 있으며, 제 1 게이트 전극(220) 내에 금속 실리사이드 또는 금속 질화물이 형성되는 것을 방지할 수 있다. 이에 따라, 게이트 라인들(GL)의 전기적 특성이 향상될 수 있다.
또한, 게이트 절연막(210)의 제 2 부분(214) 내의 상기 N+ 이온들은 게이트 절연막(210)을 통과하는 누설전류를 감소시킴으로써, 반도체 메모리 소자의 신뢰성이 향상될 수 있다
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 1, 도 2b, 및 도 4를 참조하여, 제 2 게이트 전극의 폭은 제 1 게이트 전극의 폭보다 클 수 있다. 트렌치(120)의 측벽에 수직한 방향으로, 게이트 절연막(210)의 제 1 부분(212)의 두께(T2)는 게이트 절연막(210)의 제 2 부분(214)의 두께(T1)보다 두꺼울 수 있다. 상세하게는, 제 2 부분(214)의 내측벽은 제 1 부분(212)의 내측벽으로부터 트렌치(120)의 외측을 향하여 함몰된 형상을 가질 수 있다. 제 2 게이트 전극(240)에 인접한 제 2 부분(214)이 게이트 절연막(210)의 제 1 부분(212)에 비해 얇은 두께를 가짐에 따라, 제 2 게이트 전극과 도핑 영역들(SD1, SD2) 사이에 전계가 강하게 형성될 수 있다. 이에 따라, 제 2 게이트 전극(240)과 도핑 영역들(SD1, SD2) 사이의 전기적 특성이 향상될 수 있다. 제 1 부분(212)의 두께(T1)는 제 2 부분(214)의 두께(T2)의 40% 내지 70%일 수 있다. 제 1 부분(212)의 두께(T1)가 제 2 부분(214)의 두께(T2)의 40% 미만일 경우, 제 2 게이트 전극(240)으로부터 게이트 절연막(210)을 통해 도핑 영역들(SD1, SD2)로 발생하는 누설 전류(GIDL 전류)가 증가할 수 있다. 제 1 부분(212)의 두께(T1)가 제 2 부분(214)의 두께(T2)의 70% 초과일 경우, 제 2 게이트 전극(240)과 도핑 영역들(SD1, SD2) 사이에 전계가 강하게 형성되지 않을 수 있다.
더하여, 제 2 게이트 전극(240)과 인접한 게이트 절연막(210)의 제 2 부분(214)의 질소 농도는 제 1 게이트 전극(220)과 인접한 게이트 절연막(210)의 제 1 부분(212)의 질소 농도보다 높을 수 있다. 예를 들어, 제 2 부분(214)은 높은 농도의 N+ 이온을 가질 수 있다. 제 2 부분(214) 내의 상기 N+ 이온들은 게이트 절연막(210)을 통과하는 누설전류를 감소시킴으로써, 반도체 메모리 소자의 신뢰성이 향상될 수 있다
제 1 게이트 전극(220)이 배치되는 트렌치(120)의 하부의 폭은 제 2 게이트 전극(240)이 배치되는 트렌치(120)의 상부의 폭보다 좁을 수 있다. 제 2 게이트 전극(240)의 폭(W2)은 제 1 게이트 전극(220)의 폭(W1)보다 클 수 있다.
본 발명의 실시예들에 따르면, 게이트 절연막(210)은 제 2 부분(214)이 제 1 부분(212)에 비해 얇은 두께를 갖고, 제 2 부분(214) 내에 상기 N+ 이온들을 가질 수 있다. 따라서, 제 2 게이트 전극(240)과 도핑 영역들(SD1, SD2) 사이에 강한 전계를 형성할 수 있으며, 제 2 부분(214) 내의 상기 N+ 이온들은 게이트 절연막(210)을 통과하는 누설전류를 감소시킬 수 있다. 즉, 본 발명에 따르면, 반도체 메모리 소자의 전기적 특성이 향상됨과 동시에, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 5a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다. 도 5b 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다. 도 7c 내지 도 9c는 도 7a 내지 도 9a의 A영역을 확대한 도면들로, 제 1 게이트 전극의 표면을 확대한 도면들이다.
도 1, 도 5a 및 도 5b를 참조하여, 기판(100)에 활성 영역들(ACT)을 정의하는 소자 분리막(110)이 형성될 수 있다. 소자 분리막(110)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산질화막을 포함할 수 있다. 소자 분리막(110)은 기판(100) 내부로 연장되도록 형성될 수 있다.
기판(100)의 활성 영역들(ACT)에 제 2 도핑 영역(SD2)이 형성될 수 있다. 제 2 도핑 영역(SD2)은 이온 주입(ion implantation) 공정에 의해 형성될 수 있다. 제 2 도핑 영역(SD2)은 N형 불순물로 도핑된 영역일 수 있다.
도 1, 도 6a 및 도 6b를 참조하여, 기판(100) 상에 트렌치(120)가 형성될 수 있다. 예를 들어, 기판(100) 상에 마스크 패턴들(M)을 형성한 후, 마스크 패턴들(M)을 식각 마스크로 기판(100)과 소자 분리막(110)을 식각하여 제 2 방향(D2)으로 연장되는 라인 형태의 트렌치(120)가 형성될 수 있다. 트렌치(120)의 바닥면들은 소자 분리막(110) 및 활성 영역들(ACT)을 노출시킬 수 있다. 마스크 패턴들(M)은 상기 식각 공정이 수행된 후 제거될 수 있다.
도 1, 도 7a 및 도 7b를 참조하여, 트렌치(120)가 형성된 기판(100) 상에 절연막(215)이 형성될 수 있다. 절연막(215)은 열산화 공정, 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등을 이용하여 형성될 수 있다. 절연막(215)은 기판(100)의 상면, 트렌치(120)의 내측면 및 바닥면을 덮을 수 있다. 절연막(215)은 실리콘 산화막을 포함할 수 있다.
이에 따라, 트렌치(120) 내에 게이트 라인들(GL)이 형성될 수 있다. 게이트 라인들(GL) 각각은 제 1 게이트 전극(220), 베리어막(230), 및 제 2 게이트 전극(240)을 포함할 수 있다.
절연막(215)이 도포된 트렌치(120)의 하부에 제 1 게이트 전극(220)이 형성될 수 있다. 예를 들어, 절연막(215)이 형성된 기판(100)의 전면 상에 도전 물질이 증착될 수 있다. 이때, 상기 도전 물질은 트렌치(120)를 채울 수 있다. 상기 도전 물질의 증착은 화학 기상 증착(CVD) 공정 등을 이용하여 수행될 수 있다. 상기 도전 물질은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 이후, 증착된 상기 도전 물질을 식각하여 제 1 게이트 전극(220)이 형성될 수 있다. 상기 식각 공정은 원하는 두께의 제 1 게이트 전극(220)이 형성될 때까지 계속 수행될 수 있다.
도 7c를 참조하면, 제 1 게이트 전극(220)은 다결정(polycrystal) 구조를 가질 수 있다. 제 1 게이트 전극(220)은 결정립들(grains)을 가질 수 있으며, 제 1 게이트 전극(220)의 상면은 결정립들의 형상에 따라 불규칙적일 수 있다. 예를 들어, 제 1 게이트 전극(220)의 상면은 제 1 게이트 전극(220)의 상면 상으로 돌출되는 돌출부(P1), 및 제 1 게이트 전극(220)의 내측으로 함몰되는 함몰부(P2) 포함할 수 있다. 함몰부(P2)는 제 1 게이트 전극(220)의 결정 결함(예를 들어, 결정립들 간의 결정립계(grain boundary))와 연결될 수 있다.
도 1, 도 8a 및 도 8b를 참조하여, 제 1 게이트 전극(220) 상에 예비 베리어막(235)이 형성될 수 있다. 상세하게는, 제 1 게이트 전극(220)의 상부 표면 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 산화(oxidation) 공정일 수 있다. 상기 표면 처리 공정을 통해, 제 1 게이트 전극(220)의 상부 일부가 산화되어 예비 베리어막(235)이 형성될 수 있다.
도 8c를 참조하면, 제 1 게이트 전극(220)의 표면 형상에 따라, 제 1 게이트 전극(220)의 상부가 산화되는 두께는 균일하지 않을 수 있다. 예를 들어, 제 1 게이트 전극(220)의 상면 상으로 돌출되는 돌출부(P1)는 산화가 용이할 수 있다. 예를 들어, 제 1 게이트 전극(220)의 내측으로 함몰되는 함몰부(P2)의 표면은 산소와 접하기 어려울 수 있으며, 함몰부(P2)는 산화가 용이하지 않을 수 있다. 이에 따라, 함몰부(P2) 상의 예비 베리어막(235)은 돌출부(P1) 상의 예비 베리어막(235)보다 얇은 두께로 형성될 수 있다.
도 1, 도 9a 및 도 9b를 참조하여, 제 1 게이트 전극(220) 상에 베리어막(230)이 형성될 수 있다. 상세하게는, 예비 베리어막(235)에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 질화(nitridation) 공정일 수 있다. 상기 표면 처리 공정을 통해, 예비 베리어막(235)이 질화되어 베리어막(230)이 형성될 수 있다. 상기 표면 처리 공정 중, 제 1 게이트 전극(220)의 상부 일부가 함께 질화될 수 있다. 이때, 질화된 제 1 게이트 전극(220)의 상부 일부는 베리어막(230)의 일부를 구성할 수 있다.
도 9c를 참조하면, 균일한 두께의 베리어막(230)이 형성될 수 있다. 예를 들어, 돌출부(P1) 상의 예비 베리어막(235) 및 함몰부(P2) 상의 예비 베리어막(235) 모두 질화가 용이할 수 있다. 일 예로, 질소 입자는 제 1 게이트 전극(220)의 결정립계(grain boundary)로 용이하게 침투할 수 있다. 이때, 돌출부(P1) 상의 예비 베리어막(235)보다 얇은 두께를 갖는 함몰부(P2) 상의 예비 베리어막(235)이 상대적으로 먼저 질화될 수 있다. 이에 따라, 돌출부(P1) 상의 예비 베리어막(235)이 질화되는 동안, 제 1 게이트 전극(220)의 상부 일부가 함께 질화되어 베리어막(230)을 함께 구성할 수 있다. 즉, 함몰부(P2) 상에서 베리어막(230)의 두께가 두꺼워질 수 있으며, 베리어막(230)은 돌출부(P1) 및 함몰부(P2) 상에서 균일한 두께로 형성될 수 있다.
실시예들에 따르면, 절연막(215)의 일부에 상기 표면 처리 공정이 함께 수행될 수 있다. 예를 들어, 상기 표면 처리 공정 중, 제 1 게이트 전극(220) 및 베리어막(230) 상으로 노출된 절연막(215)의 제 4 부분(219)이 함께 질화될 수 있다. 이에 따라, 절연막(215)의 제 4 부분(219)은 제 1 게이트 전극(220)과 인접한 절연막(215)의 제 3 부분(217)보다 높은 농도의 N+ 이온을 가질 수 있다.
도 1, 도 10a 및 도 10b를 참조하여, 베리어막(230) 상에 제 2 게이트 전극(240)이 형성될 수 있다. 예를 들어, 절연막(215)이 형성된 기판(100)의 전면 상에 폴리 실리콘이 증착될 수 있다. 이때, 상기 폴리 실리콘은 트렌치(120)를 채울 수 있다. 상기 폴리 실리콘은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 이후, 증착된 상기 폴리 실리콘이 식각한 후, 상기 폴리 실리콘에 N형 불순물을 도핑하여 제 2 게이트 전극(240)이 형성될 수 있다. 상기 식각 공정은 원하는 두께의 제 2 게이트 전극(240)이 형성될 때까지 계속 수행될 수 있다.
이에 따라, 트렌치(120) 내에 게이트 라인들(GL)이 형성될 수 있다. 게이트 라인들(GL) 각각은 제 1 게이트 전극(220), 베리어막(230), 및 제 2 게이트 전극(240)을 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하여, 트렌치(120) 내에 제 1 캡핑막들(250)이 형성될 수 있다. 예를 들어, 제 1 캡핑막들(250)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 이때, 기판(100)의 상면을 덮는 절연막(215)의 일부가 함께 제거될 수 있다. 이로 인해, 게이트 라인들(GL)과 활성 영역들(ACT) 사이 및/또는 게이트 라인들(GL)과 소자 분리막(110) 사이에 개재되는 게이트 절연막(210)이 형성될 수 있다. 제 1 캡핑막들(250)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 상기 식각 공정에 의해 소자 분리막(110) 및 활성 영역들(ACT)의 상면들이 노출될 수 있다.
기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(GL) 사이의 영역들 내에 제 1 도핑 영역(SD1)이 형성될 수 있다. 제 1 도핑 영역(SD1)은 제 2 도핑 영역(SD2)과 동일한 N형으로 도핑될 수 있다. 제 1 도핑 영역(SD1)은 제 2 도핑 영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
다른 실시예들에 따르면, 제 1 캡핑막들(250)이 형성되기 전에, 라이너막(260)이 형성될 수 있다. 라이너막(260)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 라이너막(260)은 절연막(215)을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 라이너막(260)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 라이너막(260)은 금속 물질, 또는 금속 질화물로 이루어질 수 있다. 일 예로, 라이너막(260)은 티타늄(Ti), 텅스텐(W) 또는 이들의 질화물을 포함할 수 있다. 라이너막(260)을 형성하는 경우, 후술되는 공정을 통해 도 3의 반도체 메모리 소자가 형성될 수 있다. 이하, 라이너막(260)이 형성되지 않는 것을 기준으로 설명한다.
도 1, 도 2a 및 도 2b를 다시 참조하여, 기판(100) 상에 도전막을 형성하고 패터닝하여 제 1 패드(310)와 제 2 패드(320)가 형성될 수 있다. 제 1 패드(310)는 제 1 도핑 영역(SD1)과 연결될 수 있고, 제 2 패드(320)는 제 2 도핑 영역(SD2)과 연결될 수 있다. 제 1 패드(310)와 제 2 패드(320)가 도핑된 폴리 실리콘막, 도핑된 실리콘 단결정막 또는 금속막을 포함할 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 형성될 수 있다. 제 1 층간 절연막(400)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 제 1 층간 절연막(400)의 일부를 패터닝하여 제 1 콘택(510)이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다. 제 1 층간 절연막(400) 상에 상기 콘택 홀들을 채우는 도전 물질이 도포되고, 그의 위에 캡핑막이 형성될 수 있다. 상기 캡핑막 및 상기 도전 물질을 패터닝하여 비트 라인들(BL)과 그 위에 배치되는 제 2 캡핑막들(520)이 형성될 수 있다. 상기 콘택 홀들 안에는 제 1 콘택(510)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 절연 스페이서막을 콘포말하게 증착하고, 상기 절연 스페이서막을 이방성 식각하여 비트 라인들(BL)의 측벽을 덮는 절연 스페이서들(530)이 형성될 수 있다.
제 1 층간 절연막(400) 상에 제 2 층간 절연막(540)을 형성하고 평탄화 공정을 수행하여, 제 2 캡핑막들(520)의 상면이 노출될 수 있다. 이 후, 제 2 층간 절연막(540) 및 제 1 층간 절연막(400)을 관통하여 제 2 패드(320)와 연결되는 제 2 콘택(610)이 형성될 수 있다. 제 2 층간 절연막(540) 상에 지지막(700)이 형성될 수 있다. 지지막(700)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 지지막(700)을 관통하여 제 2 콘택(610)과 연결되는 제 1 전극들(620)이 형성될 수 있다. 제 1 전극들(620)을 콘포말하게 덮는 유전막(630)과 제 1 전극들(620)을 덮는 제 2 전극(640)을 형성하여 캐패시터(CA)가 완성될 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 반도체 메모리 소자가 완성될 수 있다.
본 발명의 실시예들의 반도체 메모리 소자의 제조 방법에 따르면, 균일한 두께의 베리어막(230)을 형성할 수 있다. 베리어막(230)의 두께가 균일하지 않을 경우, 베리어막(230)의 두께가 얇은 곳을 통해 실리콘 또는 N형 불순물이 제 1 게이트 전극(220)으로 확산될 수 있으며, 베리어막(230)의 두께가 두꺼운 곳은 제 1 게이트 전극(220)과 제 2 게이트 전극(240) 사이의 저항이 커질 수 있다. 따라서, 본 발명에 따르면 베리어막(230) 형성 공정의 산포가 향상될 수 있으며, 베리어막(230)의 베리어 특성 및 제 1 게이트 전극(220)과 제 2 게이트 전극(240) 사이의 전기적 특성이 동시에 향상될 수 있다.
도 12a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다. 도 12b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 1, 도 12a 및 도 12b를 참조하여, 제 2 게이트 전극(240)은 그의 폭이 제 1 게이트 전극(220)의 폭보다 넓도록 형성될 수 있다. 도 9a 및 도 9b의 결과물 상에 식각 공정이 수행될 수 있다. 상기 식각 공정을 통해 절연막(215)의 일부가 제거될 수 있다. 예를 들어, 절연막(215)은 제 1 게이트 전극(220) 및 베리어막(230) 상으로 노출된 절연막(215)의 제 4 부분(219)에 식각 공정이 수행될 수 있다. 이에 따라, 트렌치(120)의 측벽에 수직한 방향으로, 절연막(215)의 제 3 부분(217)의 두께는 절연막(215)의 제 4 부분(219)의 두께보다 두꺼울 수 있다. 제 1 게이트 전극(220) 상방의 트렌치(120)의 상부의 폭은 제 1 게이트 전극(220)이 배치되는 트렌치(120)의 하부의 폭은 보다 넓을 수 있다
도 1, 도 13a 및 도 13b를 참조하여, 베리어막(230) 상에 제 2 게이트 전극(240)이 형성될 수 있다. 예를 들어, 베리어막(230) 상에 폴리 실리콘을 증착한 후, 상기 폴리 실리콘에 N형 불순물을 도핑하여 제 2 게이트 전극(240)이 형성될 수 있다. 트렌치(120)의 상부에 형성되는 제 2 게이트 전극(240)의 폭은 트렌치(120)의 하부에 형성되는 제 1 게이트 전극(220)의 폭보다 넓을 수 있다.
이후, 도 13a 및 도 13b의 결과물 상에 도 11a, 도 11b, 도 2a 및 도 2b를 참조하여 설명한 공정이 수행되어, 도 4의 반도체 메모리 소자가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 트렌치 210: 게이트 절연막
220: 제 1 게이트 전극 230: 베리어막
240: 제 2 게이트 전극 250: 제 1 캡핑막
270: 소스 물질막 310, 320: 패드
400, 540: 층간 절연막 510: 제 1 콘택
520: 제 2 캡핑막 530: 절연 스페이서
540: 제 2 층간 절연막 610: 제 2 콘택
620: 제 1 전극 630: 유전막
620: 제 2 전극 700: 지지막
ACT: 활성 영역 BL: 비트 라인
CA: 캐패시터 GL: 게이트 라인
SD: 도핑 영역

Claims (10)

  1. 기판을 식각하여 상기 기판의 활성 영역들을 가로지르는 트렌치를 형성하는 것;
    상기 트렌치의 바닥면 및 측면 상에 게이트 절연막을 형성하는 것;
    상기 게이트 절연막 상에 상기 트렌치의 하부를 채우는 제 1 게이트 전극을 형성하는 것;
    상기 제 1 게이트 전극의 상부 표면을 산화시켜 예비 베리어막을 형성하는 것;
    상기 예비 베리어막을 질화시켜 베리어막을 형성하는 것; 및
    상기 베리어막 상에 상기 트렌치의 일부를 채우는 제 2 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 예비 베리어막의 질화 공정 시,
    상기 제 1 게이트 전극 상으로 노출된 상기 게이트 절연막의 일부가 함께 질화되는 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 예비 베리어막의 질화 공정 시, 상기 제 1 게이트 전극의 상부가 함께 질화되는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 전극의 상부의 산화 공정 시, 상기 제 1 게이트 전극의 표면 상으로 산소가 주입되고,
    상기 예비 베리어막의 질화 공정 시, 상기 예비 베리어막의 결정 결함 내로 질소가 주입되는 반도체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 전극을 형성하기 전에,
    상기 게이트 절연막을 식각하여, 상기 베리어막 상으로 노출된 상기 게이트 절연막의 일부의 두께를 감소시키는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 제 1 금속을 포함하고,
    상기 베리어막은 상기 제 1 금속의 산질화물(oxynitride)을 포함하는 반도체 메모리 소자의 제조 방법.
  7. 트렌치를 갖는 반도체 기판;
    상기 트렌치의 바닥면 및 내측면을 덮는 게이트 절연막;
    상기 트렌치의 하부에 배치되고, 제 1 금속을 포함하는 제 1 게이트 전극;
    상기 트렌치 내에서 상기 제 1 게이트 전극 상에 배치되는 제 2 게이트 전극; 및
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 사이에 배치되고, 상기 제 1 금속의 산질화물(oxynitride)을 포함하는 베리어막을 포함하되,
    상기 제 2 게이트 전극의 일함수(work function)는 상기 제 1 게이트 전극의 일함수 보다 낮은 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 게이트 절연막은 상기 제 1 게이트 전극과 인접한 제 1 부분, 및 상기 제 2 게이트 전극과 인접한 제 2 부분을 갖되,
    상기 트렌치의 측벽에 수직한 방향으로, 상기 제 1 부분의 두께는 상기 제 2 부분의 두께보다 두꺼운 반도체 메모리 소자.
  9. 제 7 항에 있어서,
    상기 제 2 게이트 전극과 인접한 상기 게이트 절연막의 일부는 상기 제 1 게이트 전극과 인접한 게이트 절연막의 다른 일부보다 높은 질소 농도를 갖는 반도체 메모리 소자.
  10. 제 7 항에 있어서,
    상기 제 2 게이트 전극은 N형 불순물이 도핑된 폴리 실리콘을 포함하는 반도체 메모리 소자.
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