JP5683163B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関する。特に、本発明は、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関する。
高耐圧トランジスタとして、ＬＤＭＯＳトランジスタが知られている。ＬＤＭＯＳトランジスタでは、ゲート電極とドレイン拡散領域との間の半導体基板中に、ゲート絶縁膜とは異なる厚い絶縁膜が形成される。ゲート・ドレイン間に形成されるこのような絶縁体構造は、以下、「フィールドドレイン部」と参照される。例えば、特許文献１に記載の技術によれば、素子分離構造としてのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造と同じプロセスにより、フィールドドレイン部が形成される。このようなフィールドドレイン部により、ドレイン・基板間耐圧（ＢＶｄｓ）が向上する。
本願発明者の考察によれば、ＬＤＭＯＳトランジスタの耐圧改善には、更なる検討の余地があることが判明した。例えば、フィールドドレイン部と半導体基板との間の界面において、インパクトイオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）が発生しやすい。インパクトイオン化とは、電界により加速された電子と結晶格子との衝突により、多数の電子・正孔対が発生する現象である。このようなインパクトイオン化により発生する電子・正孔対は、ドレイン・基板間耐圧ＢＶｄｓの向上の妨げとなる。すなわち、インパクトイオン化により、耐圧改善が飽和してしまう。ＬＤＭＯＳトランジスタの耐圧の更なる向上が望まれている。
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側の半導体基板中にそれぞれ形成されたソース拡散領域及びドレイン拡散領域と、フィールドドレイン部と、を備える。フィールドドレイン部は、ゲート電極とドレイン拡散領域との間に介在するように、ゲート電極の下方の半導体基板中に形成された絶縁体である。フィールドドレイン部は、半導体基板と接触する第１絶縁膜と、第１絶縁膜上に形成され第１絶縁膜よりも高い誘電率を有する第２絶縁膜と、を備える。
本発明によれば、ＬＤＭＯＳトランジスタの耐圧を更に向上させることが可能となる。
添付図面を参照して、本発明の実施の形態を説明する。
１．構造
図１Ａ及び図１Ｂは、本発明の実施の形態に係るＬＤＭＯＳトランジスタ１の構造を示している。図１Ｂは平面図であり、図１Ａは図１Ｂ中の線Ａ−Ａ’に沿った断面図である。ＬＤＭＯＳトランジスタ１は、半導体基板１０、素子分離構造２０、ソース拡散領域３１、ドレイン拡散領域３２、基板コンタクト３３、フィールドドレイン部４０、ゲート絶縁膜５０、及びゲート電極６０を備えている。
図１Ａ及び図１Ｂは、本発明の実施の形態に係るＬＤＭＯＳトランジスタ１の構造を示している。図１Ｂは平面図であり、図１Ａは図１Ｂ中の線Ａ−Ａ’に沿った断面図である。ＬＤＭＯＳトランジスタ１は、半導体基板１０、素子分離構造２０、ソース拡散領域３１、ドレイン拡散領域３２、基板コンタクト３３、フィールドドレイン部４０、ゲート絶縁膜５０、及びゲート電極６０を備えている。
半導体基板１０は、例えば、シリコン基板である。素子分離構造２０は、その半導体基板１０中に形成されている。素子分離構造２０は、素子間を電気的に分離するための絶縁体構造であり、典型的にはＳＴＩ構造である。例えば、素子分離構造２０は、シリコン酸化膜（ＳｉＯ２膜）で形成される。この素子分離構造２０で囲まれた領域が、素子領域である。
素子領域における半導体基板１０中には、ソース拡散領域３１、ドレイン拡散領域３２、及び基板コンタクト３３が形成されている。ソース拡散領域３１とドレイン拡散領域３２とは、ゲート電極６０の両側にそれぞれ形成されている。より詳細には、半導体基板１０中には、ｐ−ウェル１１（ｐ−領域）及びｎ−ウェル１２（ｎ−領域）が形成されている。ｐ−ウェル１１とｎ−ウェル１２との境界は、ゲート電極６０の下方に位置している。ソース拡散領域３１（ｎ＋領域）及び基板コンタクト３３（ｐ＋領域）は、ｐ−ウェル１１の表層に形成されている。一方、ドレイン拡散領域３２（ｎ＋領域）は、ｎ−ウェル１２の表層に形成されている。尚、ドレイン拡散領域３２とゲート電極６０とは、互いにオーバーラップしていない。
ゲート電極６０は、半導体基板１０中のチャネル領域上に、ゲート絶縁膜５０を介して形成されている。ゲート絶縁膜５０は、例えば、シリコン酸化膜（ＳｉＯ２膜）で形成される。ゲート電極６０は、例えば、ポリシリコンで形成される。
フィールドドレイン部４０は、ＬＤＭＯＳトランジスタ１の耐圧を向上させるために設けられる絶縁体構造である。より詳細には、フィールドドレイン部４０は、ゲート電極６０とドレイン拡散領域３２との間に介在するように、素子領域の半導体基板１０中に形成されている。図１Ａの例では、フィールドドレイン部４０は、ｎ−ウェル１２に形成されたトレンチを埋めるように形成されている。つまり、フィールドドレイン部４０は、ＳＴＩ形状を有するようにｎ−ウェル１２中に形成されている。このフィールドドレイン部４０は、ゲート電極６０と部分的にオーバーラップしており、ゲート電極６０の下方に位置している。また、フィールドドレイン部４０は、ドレイン拡散領域３２及びｎ−ウェル１２と接触している。また、ゲート幅方向の回り込み電界を考慮して、フィールドドレイン部４０は、図１Ｂに示されるように、拡散領域（３１、３２）よりも広く形成されている。尚、フィールドドレイン部４０は、素子分離構造２０やゲート絶縁膜５０とは別の構造である。
本実施の形態によれば、フィールドドレイン部４０は、少なくとも２層の構造を有している。より詳細には、フィールドドレイン部４０は、互いに異なる第１絶縁膜４１と第２絶縁膜４２とを含んでいる。第１絶縁膜４１は、半導体基板１０側に位置する外層に相当しており、半導体基板１０（ｎ−ウェル１２、ドレイン拡散領域３２）と接触している。一方、第２絶縁膜４２は、第１絶縁膜４１よりも内側の内層に相当しており、第１絶縁膜４１上に形成されている。この第２絶縁膜４２は、半導体基板１０（ｎ−ウェル１２、ドレイン拡散領域３２）には接触していない。
第１絶縁膜４１と第２絶縁膜４２は、それぞれ異なる材料で形成されている。特に、第１絶縁膜４１と第２絶縁膜４２は、誘電率の異なる材料でそれぞれ形成されている。ここで、第２絶縁膜４２の誘電率ε２は、第１絶縁膜４１の誘電率ε１よりも高い（ε２＞ε１）。例えば、半導体基板１０がシリコン基板であり、第１絶縁膜４１がシリコン酸化膜（ＳｉＯ２膜）である場合を考える。シリコン酸化膜の比誘電率は、約３．９である。この場合、第２絶縁膜４２として、例えば、シリコン窒化膜（ＳｉＮ膜；比誘電率＝約６．０）、酸化ハフニウム膜（ＨｆＯ２膜；比誘電率＝約２４．０）、等が用いられる。このような構造により得られる作用・効果は、次の通りである。
２．作用、効果
図２に示されるように、ゲート電極６０にゲート電圧Ｖｇ＝０Ｖが印加され、ソース拡散領域３１にソース電圧Ｖｓ＝０Ｖが印加され、ドレイン拡散領域３２にドレイン電圧Ｖｄ＝６８．３Ｖが印加される場合を考える。この時、ゲート電極６０とドレイン拡散領域３２との間に介在するフィールドドレイン部４０には、電界が集中しやすい。フィールドドレイン部４０における電界集中による強電界は、フィールドドレイン部４０と半導体基板１０との間の界面においてインパクトイオン化を発生しやすくする。インパクトイオン化とは、電界により加速された電子と結晶格子との衝突により、多数の電子・正孔対が発生する現象である。このようなインパクトイオン化により発生する電子・正孔対は、ドレイン・基板間耐圧ＢＶｄｓの向上の妨げとなる。
図２に示されるように、ゲート電極６０にゲート電圧Ｖｇ＝０Ｖが印加され、ソース拡散領域３１にソース電圧Ｖｓ＝０Ｖが印加され、ドレイン拡散領域３２にドレイン電圧Ｖｄ＝６８．３Ｖが印加される場合を考える。この時、ゲート電極６０とドレイン拡散領域３２との間に介在するフィールドドレイン部４０には、電界が集中しやすい。フィールドドレイン部４０における電界集中による強電界は、フィールドドレイン部４０と半導体基板１０との間の界面においてインパクトイオン化を発生しやすくする。インパクトイオン化とは、電界により加速された電子と結晶格子との衝突により、多数の電子・正孔対が発生する現象である。このようなインパクトイオン化により発生する電子・正孔対は、ドレイン・基板間耐圧ＢＶｄｓの向上の妨げとなる。
逆に言えば、フィールドドレイン部４０における電界集中を緩和することができれば、インパクトイオン化が抑制され、その結果、ドレイン・基板間耐圧ＢＶｄｓが向上すると考えられる。図１Ａ及び図１Ｂで示された本実施の形態に係る構造は、まさに、フィールドドレイン部４０における電界集中を緩和することができる。そのことを、図３Ａ〜図３Ｃ及び図４Ａ〜図４Ｃを参照して、実証する。
図３Ａ〜図３Ｃは、ＬＤＭＯＳトランジスタ１におけるポテンシャル分布を示している。図４Ａ〜図４Ｃは、それぞれ、図３Ａ〜図３Ｃの拡大図であり、フィールドドレイン部４０近辺のポテンシャル分布を示している。図３Ａ及び図４Ａは、比較例の場合を示しており、そこでは、フィールドドレイン部４０が全てＳｉＯ２（比誘電率＝３．９）で形成されている。図３Ｂ及び図４Ｂは、本実施の形態の場合を示しており、そこでは、第１絶縁膜４１がＳｉＯ２（比誘電率＝３．９）で形成され、第２絶縁膜４２がＳｉＮ（比誘電率＝６．０）で形成されている。図３Ｃ及び図４Ｃは、本実施の形態の場合を示しており、そこでは、第１絶縁膜４１がＳｉＯ２（比誘電率＝３．９）で形成され、第２絶縁膜４２がＨｆＯ２（比誘電率＝２４．０）で形成されている。尚、フィールドドレイン部４０の幅は３μｍに設定されている（図３Ａ参照）。
図４Ａ〜図４Ｃから明らかなように、本実施の形態によれば、フィールドドレイン部４０におけるポテンシャルの勾配は、比較例の場合（図４Ａ）よりも緩くなっている。すなわち、本実施の形態によれば、フィールドドレイン部４０における電界集中が緩和されている。特に、インパクトイオン化が発生しやすいフィールドドレイン部４０と半導体基板１０との間の界面周辺において、電界集中が緩和されていることが分かる。更に、第２絶縁膜４２の誘電率が高くなればなるほど、電界集中がより緩和されることが分かる。フィールドドレイン部４０における電界集中が緩和されるため、インパクトイオン化が抑制され、その結果、ドレイン・基板間耐圧ＢＶｄｓが向上する。
図５は、図４Ａ〜図４Ｃのそれぞれの場合のドレイン・基板間耐圧ＢＶｄｓの様子を示している。図５において、縦軸はドレイン・基板間耐圧ＢＶｄｓを表し、横軸はフィールドドレイン部４０の幅を表している。フィールドドレイン部４０の幅は、ゲート電極６０とドレイン拡散領域３２との間の離間距離に相当する。一般に、ゲート電極６０とドレイン拡散領域３２との間の離間距離が大きくなるにつれ、耐圧は向上すると考えられる。しかしながら、比較例の場合（グラフ中の“Ａ”）、離間距離が大きくなるにつれ、ドレイン・基板間耐圧ＢＶｄｓが頭打ちの兆候を見せ始める。つまり、比較例の場合、耐圧改善が飽和してしまう。これは、インパクトイオン化が原因であると考えられる。
その一方、本実施の形態（グラフ中の“Ｂ”、“Ｃ”）によれば、上記比較例の場合と比較して、ドレイン・基板間耐圧ＢＶｄｓが向上している。これは、インパクトイオン化が抑制されているからである。ゲート電極６０とドレイン拡散領域３２との間の離間距離が大きくなるにつれ、ドレイン・基板間耐圧ＢＶｄｓは、飽和することなく好適に増加している。第２絶縁膜４２の誘電率が高くなるほど、また、離間距離が大きくなるほど、その効果はより顕著になっている。
他の比較例として、本実施の形態の第１絶縁膜４１が無い場合、つまり、フィールドドレイン部４０が高誘電率の第２絶縁膜４２だけから成っている場合を考える。例えば、フィールドドレイン部４０が高誘電率のシリコン窒化膜（ＳｉＮ膜）だけで形成されているとする。ゲート絶縁膜５０（ＳｉＯ２膜）に異種のＳｉＮ膜が接触すると、それらの界面に界面準位が形成される。第１絶縁膜４１が無い場合、ドレイン電界によって加速されたホットキャリアが、その界面準位にトラップされる。このことは、ＬＤＭＯＳトランジスタ１の長期信頼性を悪化させる。このような観点から、ゲート絶縁膜５０と同じ材料で形成された第１絶縁膜４１（ＳｉＯ２膜）が、第２絶縁膜４２の外側に設けられることが好適である。それにより、長期信頼性が向上する。
また、製造工程における熱処理中に、フィールドドレイン部４０とそれに接触する拡散領域との間の熱膨張係数の差によって、応力が発生する。その応力が大きいと、フィールドドレイン部４０と拡散領域との界面に結晶欠陥が生成される可能性がある。そのような結晶欠陥は、リーク電流の原因となる。本実施の形態の第１絶縁膜４１が無い場合、第２絶縁膜４２（ＳｉＮ膜）が半導体基板１０中の拡散領域と直接接触することになる。この場合の熱膨張係数の差は、第１絶縁膜４１（ＳｉＯ２膜）がインタフェースとして存在する場合のそれに比べて、大きくなる。つまり、第１絶縁膜４１が無い場合、結晶欠陥が発生し、リーク電流が増加する傾向が強くなる。このような観点から、半導体基板１０（シリコン基板）とのインタフェースとして、第１絶縁膜４１（ＳｉＯ２膜）が形成されることが好適である。それにより、結晶欠陥の発生が抑制され、リーク電流が低減される。
更に他の比較例として、素子分離構造２０も、本実施の形態に係るフィールドドレイン部４０と同じように高誘電率膜を有している場合を考える。例えば、素子分離構造２０が、高誘電率のＳｉＮ膜を含んでいるとする。この場合、素子分離構造２０の全てがＳｉＯ２膜で形成される場合と比較して、素子分離構造２０とオーバーラップする配線（例えばゲート配線）の寄生容量が増加する。そのような寄生容量の増加は、回路動作速度を低下させてしまう。このような観点から、本実施の形態に係る素子分離構造２０は、高誘電率の第２絶縁膜４２よりも誘電率が低い第３絶縁膜で形成されることが好適である。例えば、素子分離構造２０の全てがＳｉＯ２膜で形成される。これにより、素子分離構造２０とオーバーラップする配線の寄生容量の増加が防止され、結果として、回路動作速度の低下も防止される。
３．製造方法
以下、本実施の形態に係るＬＤＭＯＳトランジスタ１の製造方法を説明する。
以下、本実施の形態に係るＬＤＭＯＳトランジスタ１の製造方法を説明する。
まず、図６Ａに示されるように、半導体基板１０（例：シリコン基板）上にレジストマスクＰＲ１が形成される。このレジストマスクＰＲ１は、素子分離構造２０が形成される領域に開口部を有している。尚、図６Ａ中、領域Ｒ１は、フィールドドレイン部４０が形成される領域を示している。図６Ａに示されるように、レジストマスクＰＲ１は、その領域Ｒ１を覆っていることに留意されたい。
次に、上記レジストマスクＰＲ１を用いてトレンチエッチングが実施され、図６Ｂに示されるように、半導体基板１０にトレンチ１５が形成される。このトレンチ１５は、素子分離構造２０用である。
続いて、レジストマスクＰＲ１が除去される。その結果、図６Ｃに示される構造が得られる。
次に、図６Ｄに示されるように、丸め酸化が実施された後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁材料膜１６が全面に形成される。この絶縁材料膜１６は、素子分離構造２０用であり、例えばＳｉＯ２膜である。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が実施される。その結果、図６Ｅに示されるように、トレンチ１５を埋めるように素子分離構造２０が形成される。
次に、図６Ｆに示されるように、所定の領域Ｒ１に開口部を有するレジストマスクＰＲ２が、半導体基板１０上に形成される。この所定の領域Ｒ１は、フィールドドレイン部４０が形成される領域に相当する。
次に、上記レジストマスクＰＲ２を用いてトレンチエッチングが実施され、図６Ｇに示されるように、領域Ｒ１における半導体基板１０にトレンチ３５が形成される。このトレンチ３５は、フィールドドレイン部４０用である。
続いて、レジストマスクＰＲ２が除去される。その結果、図６Ｈに示される構造が得られる。
次に、図６Ｉに示されるように、第１絶縁材料膜３６が全面に形成される。この第１絶縁材料膜３６は、フィールドドレイン部４０の第１絶縁膜４１用であり、例えばＳｉＯ２膜である。例えば、第１絶縁材料膜３６は、熱酸化（丸め酸化）あるいはＣＶＤ法により形成される。この第１絶縁膜４１は、トレンチ３５において露出していた半導体基板１０の表面を覆っていることに留意されたい。
続いて、図６Ｊに示されるように、ＣＶＤ法により、第２絶縁材料膜３７が全面に形成される。この第２絶縁材料膜３７は、トレンチ３５の内部を埋めるように、第１絶縁材料膜３６上に形成される。この第２絶縁材料膜３７は、フィールドドレイン部４０の第２絶縁膜４２用であり、その誘電率ε２は第１絶縁材料膜３６の誘電率ε１よりも高い。例えば、第１絶縁材料膜３６がＳｉＯ２膜（比誘電率＝約３．９）の場合、第２絶縁材料膜３７として、ＳｉＮ膜（比誘電率＝約６．０）やＨｆＯ２膜（比誘電率＝約２４．０）が挙げられる。
次に、ＣＭＰが実施され、不要な第２絶縁材料膜３７及び第１絶縁材料膜３６が除去される。その結果、図６Ｋに示されるように、トレンチ３５を埋めるようにフィールドドレイン部４０が形成される。そのフィールドドレイン部４０は、半導体基板１０と接触する第１絶縁膜４１と、その第１絶縁膜４１上に形成された高誘電率の第２絶縁膜４２とを有している。
その後は、一般的なＬＤＭＯＳトランジスタの場合と同様のプロセスで、ゲート絶縁膜５０、ゲート電極６０、ソース拡散領域３１、ドレイン拡散領域３２、基板コンタクト３３、等が形成される。このようにして、図１Ａ及び図１Ｂに示されたＬＤＭＯＳトランジスタ１が完成する。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
１ ＬＤＭＯＳトランジスタ
１０ 半導体基板
１１ ｐ−ウェル
１２ ｎ−ウェル
２０ 素子分離構造
３１ ソース拡散領域
３２ ドレイン拡散領域
３３ 基板コンタクト
４０ フィールドドレイン部
４１ 第１絶縁膜
４２ 第２絶縁膜
５０ ゲート絶縁膜
６０ ゲート電極
１０ 半導体基板
１１ ｐ−ウェル
１２ ｎ−ウェル
２０ 素子分離構造
３１ ソース拡散領域
３２ ドレイン拡散領域
３３ 基板コンタクト
４０ フィールドドレイン部
４１ 第１絶縁膜
４２ 第２絶縁膜
５０ ゲート絶縁膜
６０ ゲート電極
Claims (4)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板中にそれぞれ前記ゲート電極から離間して形成されたソース拡散領域及びドレイン拡散領域と、
絶縁体であるフィールドドレイン部であって、前記半導体基板の内部において、前記ドレイン拡散領域から前記ソース拡散領域の方向に前記ドレイン拡散領域の一端から前記ゲート電極の一部にかけて介在する前記フィールドドレイン部と
を備え、
前記フィールドドレイン部は、
前記半導体基板と接触する第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜と
を備え、
前記ゲート絶縁膜の材料は、前記第１絶縁膜の材料と同じであり、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚く、
前記半導体基板の面方向に対して、前記フィールドドレイン部は、前記ドレイン拡散領域よりも広く形成されていると共に、前記ソース拡散領域よりも広く形成されている
半導体装置。 - 請求項１に記載の半導体装置であって、
前記半導体基板は、シリコン基板であり、
前記第１絶縁膜は、シリコン酸化膜であり、
前記第２絶縁膜は、シリコン窒化膜である
半導体装置。 - 請求項１または２に記載の半導体装置であって、
更に、前記半導体基板中に形成された素子分離構造を備え、
前記素子分離構造は、前記第２絶縁膜よりも誘電率が低い第３絶縁膜で形成された
半導体装置。 - 請求項３に記載の半導体装置であって、
前記半導体基板は、シリコン基板であり、
前記第１絶縁膜及び前記第３絶縁膜は、シリコン酸化膜であり、
前記第２絶縁膜は、シリコン窒化膜である
半導体装置。
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