TWI254966B - Dielectric isolation type semiconductor device and method for manufacturing the same - Google Patents

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TWI254966B
TWI254966B TW093132137A TW93132137A TWI254966B TW I254966 B TWI254966 B TW I254966B TW 093132137 A TW093132137 A TW 093132137A TW 93132137 A TW93132137 A TW 93132137A TW I254966 B TWI254966 B TW I254966B
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Hajime Akiyama
Shinichi Izuo
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Mitsubishi Electric Corp
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Description

1254966 九、發明說明： 【發明所屬之技術領域】 本發明乃關於一種經由埋入氧化膜而貼合一對半導體 基板而構成之電介質分離型半導體裝置及其製造方法，^ 其是關於多孔質氧化膜以接觸於埋入氧化膜的正下方的方 式而形成之電介質分離型半導體裝置及其製造方法。 【先前技術】 關於電介質分離型半導體裝置，以往既已提出種種提 案（例如參照之後所述的專利文獻。 麥照專利文獻1的第52圖及第53圖可得知，於 f分離型半導體裝置的半導體基板上，於上面及下面分別 叹置電介質層及背面電極’於電介質層的上面設置卜 料⑨層對半導體基板及Π-型半導體層進行^ 们絕緣膜以特定範圍來區隔η —型半導體層: 層的上二1 巴緣導隔的特定範圍中，於η-型輸 勺鬥成^阻值相對較低的Μ型半導體區，此外，α 已η+型半導體區的方式形成如型半導f 豆&及ρ +型半導體區， 極電極，陰極電極及陽極電極係以；=陰極電極及陽 緣。 兒杜知以弟2絕緣膜而互相絕 此夕I ’麥照專利文齡彳 μ m% 獻1的弟54圖可得知，陽極電極y 月面电極均設定為〇v，一 %^ ^ 一方；陰極電極逐漸增加正 口舌則弟1空乏層從0+ 土千¥脰&及P+型半導體區之 3]6438 5 1254966 =/妾σ開始延伸。此時，半導體基板係固定於接地電位.， 黾；丨貝層而發揮電場板（Field Plate)之作用，因+ -T ^ 1 Μ 所、 工乏層之外，第2空乏層從η-型半導體層及電介 貝層的又界面開始，朝η—型半導體層的上面的方向延伸。 如此，由於第2空乏層的延伸，而使第（空乏層容易 ，向陰極電極延伸，而緩和n —型半導體層及p +型半導體區 …3的pn接合之電場，此效果即為RESURF(Redwed face Field，降低表面電場）效果而廣為人知。 此外，參照專利文獻^的第55圖可得知，於距離 型半導體區很遠的位詈之为隹P + 咖 退的位置之剖面的電場強度分佈中，設定第 2工乏層的垂直方向寬度為X ’電介質層的厚度為t()，若 L η—型半導體層的上面對應於橫轴的原點時，則上述1面 中之全電壓"可以下列第(3)式來表示。 U面 ^*N/U2. ε〇)χ (xV2+£2.t〇.x/£3)... 於第（3)式中，付為…型半導雕尽μ故所曲乐式 。 午¥脰層的雜質濃度[Cnr3]， 二 的介電常數[C.V'Cm，，“為η-型卿 層的介電常數…為電介質層的介電常數。 ^ 仗第（3)式中可得知，若一邊雄 、真秘A +入 遠維持全電壓降V為相等一 湯“質層的厚度為t。的話，則第2空乏 吉 向見度X會變短。此代表RESURF的效果㈣。 方 另-方面’於不會產生。，半導體 之間的PI1接合之電場集中，以乃+ 土牛V,豆區 、 勿木τ以及由於η-型半導髀层u 型半導體區之間的界面上之電場隹 、 ^ ^ n + 香木中所造成的雷 缔>山 (Electron Avalanche)破壞的 ... 子# 朋 71木件下，半導體裝置的耐雷 3】6438 6 1254966 壓’丨生表後是由^ +型丰導卿 電介質居之門的尺的正下方之卜型半導體層及 而決定：…面上之電場集中所造成的電子雪崩破壞 的P +型半的條件而構成半導體裝置，可設定較長 半導體層的；Γ;Η η:财導體區之間的距離，並使η-型 、a曰子又d及該雜質濃度最適當化。 空乏二:專1的第56圖可得知，-般所知者為，於 導體層面;^導體層及電介質層的界面開始至n，半 面上之，:隹；止之際’於n-型半導體層及電介質層的界 下，空乏、查滿足電子雪崩破壞條件。於此情況 乏化。与n +型半導體區，而使η-型半導體區全體空 示 於如此條件下的对電壓性ν可以下列第⑷式來表 ν如.（dme2.t〇/e3)...第⑷式 声，於第⑷式中’Ecr為引起電子雪崩破壞之臨界電場 又n+型半導體區4的厚度可被忽視。 茶知、專利文獻1的第57圖可得知，於n +型半 =正下方的剖面中之垂直方向的電場強度分佈中，二' :;豆層及電介質層的交界(從原點至電極側之距離 置)之電場強度，到達臨界電場強度Ecr。 方？：形成n_型半導體層，以氧化矽膜形成 "^计昇半導體裝置的耐電壓性V時，一般係採 X 10 —4，V2X 10_4。 一 316438 7 1254966 此外，臨界電場強度Ecr受—刑 的影響，此時係以Ecr=4x丨〇5 土 +導體層的厚度c 強度Ecr及ε 2(二11· 7)、e f — q b臣品界電場 ；3(-3· 9)於上述第（4) 則耐電壓性V可以下列第（5)弋來表八 式的活， V二320V · · ·第（5)式 八 因此’若〇-型半導體層的厚度d
可獲得以下列第（6)式來主 曰 的話，貝J 、木仏不之電壓上升Δν △ V二Ecrx 0·5χ 1〇-4=2〇m · 此外’若電介質y®的戶& ^ ^ W貝層的谷度扒增加 得以下列第⑺式來表示之電壓上升△广的法，則可獲 △He"1""0—V3.9，_ . ·.第⑺—、 從第（6)式及第（？）式的& ()式 型半導體層，設定較厚的電：質層：=得知，相較於 虔性，為了提升耐電虔性，」曰子又’更可提升耐電 Μ 生故疋較厚的電介質#的，谇θ 備較優良的效果。 貝㈢的各度具 ”亚且，若設定較厚的η-型半導體層的話，則為了形成 弟1絕緣膜，需要有較深 貝！為了开4 的技術開發，因而較不㈣溝木钱刻技術，且必須進行新 如上如上所述，若增大電介質層的厚度to的話，則 如上所述，筮9处4 s ,
,,_ ^ 工^的延伸x會變短，而降低：RESURF 的效果。亦即，p +型丰 接合之電場隼中增大。及11』半導體層之間的即 pe ,,, τ 4 曰 冒因此Ρη接合的電子雪崩破壞，而 I民制了耐電壓性。 [專利文獻1]日本專利第273901 8號公報（該公報中之 316438 8 1254966 第52至57圖） ‘ 【發明内容】 [發明所欲解決之課題] 如上所述，以往的電介… 到電介質層的厚度t〇及^; ¥體^置具有因叉 而使得半導體裂置的耐電^+ v體層的厚度㈣影響’ 7 了兒壓性受到限制之問題。 本發明乃為了解決上埗„ ^ ⑺4而創作者，其目的在於提 七、一種可防止受到雷介暂ja ^ r· μ % ^ …g勺厚度及第1半導體層的厚度 的衫各’而使得半導濟挺罢 、 衣置的耐電壓性受到限制，進而實 現南耐電壓性之電介質分 ' 貝刀離型+導體裝置及其製造方法。 L解決課題手段] 本發明之電介質分離型半導體裝置係具備：半導體基 ^接=上逑半導體基板的主面之全部區而配置之主電 ^丨貝層，藉由上述主雷介暂爲 兒；丨貝層而貼合於上述半導體基板之 :、十、二’辰度的第1導電型的第1半導體層；選擇性形成於 =弟1半導體層的表面之高雜質濃度的第i導電型的第 2半導體層；以間隔於上说〔篆9 、酋卿、 同万、上述弟2 +導體層而包圍該第2半 的方式二形成於上述第1半導體層之高雜質濃度的 乐導電型的第3半導體層；以包圍上述第3半導體層的 外周邊緣，且從上述第1半導體層的表面至上述主電介質 層的方式，形成於該第丨半導體層之環狀絕緣層；及接合 配置於上逑第2半導體層的表面之第1主電極；接合配置 2上述第3半導體層的表面之第2主電極·，形成於與上述 "導肢基板的主面相對向的背面之背面電極；以及於接觸 316438 9 1254966 於上述主電介質層的上述主面側的狀態下，形成於上述半 導體基板内之第！辅助電介質層；而上述第i辅助電 層包含上述第1主電極的正下方位置，並形成於從該第！ 主電極側擴展到超過上述第〗及第2主電極間的距離[的 40%的範圍為止的區域上， [發明之功效]U 1且由多孔質氧化膜所構成。 依據本發明，係在使主電介質層之厚度變薄，而不致 減損RESURF效果，且在來成楚7、士丄又 介曾…… 補助電介質層的範圍使電 貝曰υ度變厚，以達到電壓降而提高耐電壓性。此 由於第1補助電介質層係由氧化膜形成率較大的多孔 貝减㈣成，因此可顯著降低 【實施方式】 t ]衣k成本。 (實施型態1) 第1圖係顯示本發明的實施型 導體裝置之剖面斜視圖。第2 J::…分離型半 ：!之恭介所八邙, 圖係頒不本發明的實施型態 1之^貝^型半導體裝置之主要部分剖面圖。 A於弟1圖及第2圖中’埋人氧化膜層3(主電介質 及月面電極8分別設置於半導^ 、曰 荆皮道亍基板Ϊ的上面及下面，n_ 土+ 豆層2(低雜質濃度的第 設置於埋入氧化膜層3的上面二:::：1半導體層） ^ _ 回 此埋入乳化膜厣卩呈供帝 介質分離半導體美柘〗爲 別， 、曰d ”備甩 基板1及n'型半導體層2之電介質声的功 月匕。此外，絕緣層9(溝竿 、曰、力 面5捆入&儿 木刀離）以攸η —型半導體層2的表 面至埋入乳化膜層3為止 矿 Α ^ ,, 0万式，貝通η-型半導體層2， ‘衣、而將η —型半導體層2區隔於預定的範圍（環 316438 ]0 1254966 狀）。 由此絕緣層g所區隔的 - 声2的命阳，〜 頂疋的靶圍内，較η-型半導f
層2的a _低的n +料導體 + W 型的第2本遵卿爲、〆 、门本隹貝/辰度的弟1導電 土 〇弟體層）係形成於 今私 型半導體區5 U雜質濃度之第2 層/的上方，如 係以包圍Μ型半導體區 ^土之乐3半導體層） 體層2内。於n+型半導體區4:p=f=成於-型半導 連接有第ί主電極6及 ，土 τ π肢區5 t，分別 兒炫0及罘2主電極7。筮7 主電極7係藉由絕緣膜卩而互相來二1主電極6及第2 第1多孔質氧化膜區1Qum：；f生絕緣。 主電極6的正下方的位 Μ介質層）係於第！ 面的方式而形成於半;;t二觸〜^ 1 2選擇性形成於P +型半導體區5的上此外，=半導體區 半導體區5及第2主電極7 亚連接於P +型 近並接近第1主電極6之處 主电極7的附 包覆而形成。絕緣膜丨!例如由甲氧==14係由絕緣膜11 電極14的正下方之絕绫 吴所構成，而位於閘極 的功能。 、吧為U的區域具備問極氧化膜13 構成的電介質分離型半導體裝置_具備._ 电極14經由閘極氧化膜13而 備.閘極 導體區12及-型半導體層2相對：::：區5及心型半 主電極7為源極電極，以第 ㊉冓亚具備以第2 道_電晶體(功率元件)之功能:桎6為汲極電極之n通 第3圖係用來說明本發明的匕實施型態！之電介質分離 3】6438 1254966 型半導體裝置i。。的順方向耐 圖，第4圖係顯示於第3圊& Λ 干知動作之剖面 分布之說明圖。 ^A'A’線的剖面中之電場強度 第3圖係顯示埋入氧化望 氧化膜區10的邊緣16 ;鱼n ^ ^ ^度％，第1多孔質 層…,；空乏層15b:y㈣層2相關聯的空之 第2主電極7的距離L。 又X’以及乐1主電極6與 於第3圖中’將第2主電極7及背面電極…定為 接地電位⑽，供應正電壓⑼至第i主電極 漸增加時，則空乏層15&從n_ 、’使之逐 區5之間的pn接合延伸。 ^層2及_半導體 此時，半導體基板1經由電介 及第1多孔質氧化膜區10)，而乳化月果層3 m,. 作為固定於接地電位 之心板（Field Hate)之功用，因此除了空乏層❿ 夕卜’空乏層⑽亦從η-型半導體層2及電介質層 面，朝η —型半導體層2的上面方向延伸。 口此由於RESURF效果，而可緩和於卜型半導體層2 及Ρ+型半導體區5之間的ρη接合之電場。 、曰 Τ 4圖係顯示距離ρ +型半導體區5極遠的位置(第3 0的A-Α線的剖面）中之電場強度分布。 ag於第4圖中，橫轴顯示於背面電極8側的位置，縱轴 減不電場強度，將空乏層⑽的厚度（延伸）設定為p將 埋入乳化膜層3的厚度設定為ΐ。，並對應n-型半導體層2 的上面於橫轴的原點。 316438 12 Ϊ254966 A’線的剖面中之全電麼降 型半導俨壯罢為與以往的電介質分離 置的情W同’以上述第（3)式來表示。 厚度：：：:，全：壓降為相等，若將埋入氧化膜層3的 子乂叹疋為tQ時，則空乏層丨％
效果降低。 的延伸X變短，而使RESURF 另—方面，於不產生n—型半 5之間的pn接合之電… ^層2及如型半導體區 ㈣半導R4之ηΓΓ 因[型半導體層2及 破壞的心；ΐ! 之電場集中所造成的電子雪崩 〕“件下，半導體裝置1 〇 〇 型半導邮π ^ τ 置丄川的耐電壓性最後是由，Π + 土千¥,豆區4正下方之卜 之間的日# 土千V肢層2及埋入氧化膜層3 ]的界面之電場集中所造成 為 甩卞-朋破壞而決定。 馮了滿足如此的條件而構成 型半導體區5及=，半導衣置1〇〇,可將扣 干¥肢^ 4之間的距籬Ϊ抓仝迕六八 長，並使η-型半導俨厣9 AA厂ώ 7跑離L叹疋為充分 化。你u 、且^ 2的厚度d及該雜質濃度Ν最適當 7〇 段設耐電麼性_V的話，則距離L可”為 7〇Vm至i00//m左右。 了。又计為 第5圖係用來說明於 體穿詈1 ηη从 、 本件下之電介質分離型半導 、的順方向耐電壓性的保持動作之剖 上述條件是指，「於空之化從卜 5 氣化膜層3的界面至n—型半導r 層2與埋入 ^型半導雕厚9 R 土十¥肖旦層2的表面為止之際，於 、版日2及埋入氧化膜層3的界面上之 隹 好滿足電子雪崩破壞條件之狀態」。 每木中正 於第5圖中，顯示空乏層⑽到達料型半 Π—型半導體層2的全體為空乏化之狀態。…， 316438 13 1254966 如此的條件下之耐電壓性 下方（亦即第5圖之β_β，線 n+型半導體區4的正 並以下列第（8)式來表示。面）中之全電屋降而顯示， V=Ecr· Cd/2+ε,· ΐι/ε ) 於第⑻式l ·弟⑻式 7；丨貝層的綸戶 3加上第1多孔質氧化膜區丨。的厚；：入氧化臈層 區4的厚度可被忽視。 又）[cm]，n +型半導體 第（8)式係相當於上述第（4) 度ία—者。 弋田中，以厚度h置換厚 第6圖係顯示於第5圖的 分布之說明圖。 、〃々剖面中之電場強度 衣第6圖中，η —型半導 點往電極8側為距离“之位y i介質層的邊界(從原 場強度Ecr者。 之電場強度，達到臨界電 亦即，從上述第（3)式及 入氧化膜層3中π#### 处乐（8)式中可得知，於埋 RE卿效^相對較薄的厚度t。，而不會損及 的範圍内，1定4 ^方、形成弟1多孔質氧化膜區1 〇 可達到，Γ 的電介f層的總厚度t,，藉此， 了„提升較《往還高的性。 在此，翏照第7圖來說明相斜 7之間的距離L之第u :1及第2主電極6、 (W/L)與耐電壓性之間的關係：：區㈣寬度W之比例 桿準化彳套μ 卜，於第7圖中，縱車由為 铩旱化後的耐電壓性，撗軸為W/L。 從第7圖可得知，於第丨 ^
夕礼貝虱化膜區1 〇的寬度W 316438 14 1254966 未滿第1及繁9 + 中，若第1夕：fi 6 ' 7 t間⑽離L的4〇%的區域 急遽增加。而若是^ ]少 見度m’則耐電壓性 疋’弟1多孔質氧化膜區1 〇的 第1及第2主P 7 朕丨u的見度W超過 土兒極6、7之間的距離L的4〇 得幾乎為預定值的耐電壓性。 一’則可獲 從此情況可得知，若考慮耐電壓性的話 質氧化膜區1 η沾、真给彳c λ 貝J乐1多孔 "月向第2主電:τ'理想為設定於，從第“電極 兒極6、7,相對於第1及第2主雷朽β 7 之間的距離L的40%以上的位置。 主兒極6、7 产此外方；此電介質分離型半導體裝置_ 氧：膜層3的厚度t。變薄，而不會 ：埋入 形成第1多孔質氧I胺F n AA〜 D放果，於 厂曰声十 〇的乾圍内，增厚電介質岸的始 子度t,，而可達到電壓降而提升耐電壓性 …勺〜 矽的氧化速率係因該多孔性而變化，可達 位多孔質 倍的高速化控制。因此，於氧化。至數百 的氧化膜形成速率，而可以數十倍的高速來 1=較於—般 般的氧化膜形成用來提升耐電隸而i厚二，’ 部分的情況下，需花費數天乃至於〗星期以上二= !，而多孔質氧化膜即使包含形成先前階段的形狀：， 貝矽的時間，亦不需花費半天以上 夕孔 低製造時間及製造成本。 、 而可頭著地降 上述的「多孔性」的概念為「疏密度」。亦 多孔性是指於將單晶矽加工為多孔杯 所謂的 匕，所溶出的矽的重量以及多晶石夕 夕）之 所形成的區域的大小所 316438 15 1254966 規定的物理量，係顯示多孔質石夕的形狀特性之「所謂的粗 梭程度」。此多孔性（P)由以下第（9)式所規定（來日 Phys. Lett, 42(4), pp. 386-388, R. P. Holmstr〇m and L Y. Chi)。 Ρ=Δ m/( σ x Ax t) · · •第（9)式 於第（9)式中，^為伴隨多孔質化而溶出的石夕的重量 :二了的比重(2. 33价心，Λ為形成多孔質發的表 面積（cm )，ΐ為多孔質矽之膜厚（cm)。 多「輯從。到1之間變化的物理量，「。」係顯示 早 」為完全钱刻後的空間狀態。亦即，多孔性俞 接近1 ’則愈接近粗植的膜。 接下來，參照第8圖來說明該電介質 置100的製造方法。 土千V脱衣 百先’準備P型石夕基板20來做為半導體基板。如第8 Γ ，於？型梅2°的主面上形成晴散區21 及P +型擴散區2 2。此時，n +型擴$ F 、 與广〇〇 珩放£ 21知以包圍P+型擴 政區Μ之方式而形成。於肝溶液中 行 陽極化學生成。葬奸，嗒扠儿風丄1 / 土伋ZU進订 % ^匕“ ★極化學生成電流23從P型石夕基板 的月面側流向p +型擴散區22 ’如第 擴散區22成為多孔質矽區22a。 P + i 接下來對P型石夕基板20進行氧化處理，如第8圖（c) 所示，形成氧化膜巧,夕， 於·。r v 多孔質氧化膜區10。在此， 環=:的，溫T暫且曝露多孔質㈣仏内於氧化 兄 方；1100 C以上的高溫進行氧化。藉此可抑制 3】6438 16 1254966 多=質石夕的凝縮，而可得到不會產生剝落之第玉多孔 〜M區1。此外’上述氧化若採用高壓氧化來進行，亦可
侍到相同效果。 J ::來’準備於主面上形成有氧化膜層25的n型矽美 板ϋ接觸第！多孔質氧化膜區1〇及氧 二 Ρ型矽基板20及η刑欲其把、，^•山 、b而貼合 古、 及n 土石夕基板，亚猎由例々Dl20(rc、3小時、 皿羊…Pm3〇Xidation)等溫度處理 度。然後將η型石夕基板研磨成預定厚度，、_ = 體層；；藉此獲得如第8圖⑷所示之_二:二+導 nSUlator，絕緣層上覆石夕）構造。在此 化膜層25相當於埋入氧化膜層3。 ^24及氣 ，接下來藉由soi製程，而製作形成有第8圖 η逍運㈣〇S之電介質分離型半導體裝置100。 而第8圖（d)的製程雖然於 如下列製程來進行。 飞甲未，、、、員不’但可藉由例 首先於η-型半導體層2上形成氧化膜 緣層9的氧化膜部分’以該氧化膜為光罩來^應於絕( 體層2,而得到到達氧化膜層烈的溝渠。/型+導 後，藉由熱氧化再次形成氧化膜，進行此氧切=膜之 而以絕緣層9埋入溝渠。 孔化胰的蝕刻， 接下來，於η-型半導體声 膜的圖案化。再以此圖案化崎進行氧化 入及退火處理，而形成Ρ +型半導體區5。此外進仃石朋注 離子植入及退火處理，而形成：夕，同樣藉由 十肢k 4。此外，同 316438 17 1254966 鹤由離子植人及退火處理，而形成n+型半導體區12。块 後形成絕緣膜H、閘極電極14、及第（及第2主電極6、 7舢最後，研磨半㈣基板1的背面全面，切形成於半導 ::;板1的背面上之氧化膜區24，形成由金屬蒸鍍層C例 D i/NiVAu的3層蒸鍍等）所組成的背面電極8，而製作 出電介質分離型半導體裝置1〇(^ 八 根據此電介質分離型半導體裝置丨00的製造方法，仇 η型矽基板，？型石夕基錢㈣合製程之前:：：：型： 土 Τ 20的主面上形成ρ +型擴散區22及“型擴散區 使陽極化學生成電流23通電而於多孔質矽區上形 ^型擴散區22,並氧化多孔質輕22a而形成第i多孔質 氧化膜區10,因此可於短時間内製作出負擔較大的電“ 之電介質層的厚膜部分，而可降低製造時間及製造成本。 此外，於3001：以下的低溫下暫先曝露多孔質矽區2 内於氧化環境之後，再於丨⑽。^上的高溫進行氧化 此可抑制多孔質矽的凝縮’而可得到不會產生剥落之 多孔質氧化膜區1 〇。 (實施型態2 ) 第9圖係顯示本發明的實施型態2之電介質分 導體裝置之剖面圖。 土午 於第9圖中，第2多孔質氧化膜區3〇係以於絕緣層9 的正下方位置上接觸於埋入氧化膜層3的下面之方 成於半導體基板1内。 ^ 此外，其他構成與上述實施型態丨的構成相同。 316438 18 1254966 rT=!施型態2的電介質分離型半導體裝置丨。”， :。口2貫：!，文果之外’由於第2多孔質氧化膜 £ 30(弟2輔助電介質層）係以’於絕 上接觸於埋入氧化膜層3的下 s ， 立- 1内，因此可错由第2多孔質氧化膜區3。來缓和於絕緣 層9 (溝渠分離）的形成之陪 、 h 丁斤產生的應力。因此，不僅可 抑制於絕緣層9周圍所產生的缺陷，且可防止因壓姆 功T—°:iiect)所造成之功率元件的導通㈣ 力干兀件的動作可靠性。 另外，於上述實施型態丨的製造方法 8圖⑻的製程中，於第！多 弟8圖（a)、弟 ^ . 於弟1夕孔貝乳化膜區10及第2多孔 的形成區上形絲型擴散_，從p型石夕 :反面侧朝向P +型擴散區22 ’使陽極化學生成電 通琶，而於p型矽基板20上形成第！多 區1 0及繁9夕了丨所t 木1夕孔貝乳化膜 乐2夕孔貝乳化膜區3〇。之後執行第8圖（ 的製程，而可製作電介質分離型半導體裝m e (實施型態3) 、曾第10圖係顯示本發明的實施型態3之電介質 W裝置之剖面圖，第u圖係說明本發明的實施型 之電介質分離型半導體裝置的製造方法之製程剖面 声1〇圖中，第1空洞區31(埋入空洞）係以於絕緣 冒0、正下方位置上接觸於埋入氧化膜層3的下面 、 而形成於半導體基板丨内。 方式 另外，其他構成與上述實施型態1的構成相同。 316438 19 !254966 接下來，參,B、?、第11圖來說明電介質分離型半導體裝置 1 〇 2的製造方法。 首先，準備P型矽基板20來做為半導體基板。於P 土矽基板20的主面上形成n +型擴散區2丨及第1及第2p + 型擴散區32、33。此時，n +型擴散區21係以包圍第lp + =擴散區32之方式而形成，第2? +型擴散區33係以位於 =緣層9的正下方位置之方式而形成為環狀。接下來，如 第11圖（a)所示，於p型矽基板2〇的主面上形成氧化膜 34,以暴露出第1P+型擴散區32的方式使氧化膜以圖案 化。然後從p型矽基板20的背面側朝向第lp +型擴散區 使陽極化學生成電流23流電。藉此，第型擴散區 ^成為多孔質矽區32a。 接I來，去除氧化膜34之後，對P型矽基板20施;| 貫施型態1相同的氧化處理。藉此，多孔質矽區32 二氧化後的第1多孔質氧化膜區】。，氧化膜區2 =p娜板2〇的主面側的第1多孔質氧化膜區1( 切 的區域。再者，以露出第2P +型擴散區33的, ST膜區24圖案化。之後，如第圖⑻所示，^ 區33進行带#讲广 通電，對第2p+型擴素 運仃兒角午研磨36。藉此，如 弟2P +型擴散區33，而上 1 除 31。 p 土 /丞扳20上形成弟1空洞區 316438 20 1254966 、占σ P型矽基板2 0及n型矽基板，並藉由例如1 2 〇 〇 π、 貝L日守阿溫氧化（Pyr〇 Oxidatl〇n)等溫度處理，而提升 、占二^度。然後將n型矽基板研磨成預定厚度，而形成n_ 型半導體層2。藉此獲得如第11圖⑷所示之順Slllcon \inSLllat(-，絕緣層上覆砍）構造。在此，氧化膜區24 軋化膜層25相當於埋入氧化膜層3。 /接下來與上述實施型们相同，藉由SOi製程，而製 2死/成有弟11圖（e)所示之n通道HV-MOS之電介質分離型 +導體裝置1〇2。 :此貝轭型恶3的電介質分離型半導體裝置1 〇 2中， =上述實施型態工的效果之外’由於第i空洞區3ι係以 /承層9的正下方位置上接觸於埋入氧化膜層3的下方 而形成於半導體基板1内，因此可藉由第1空洞區31來緩 和於絶緣層9(溝渠分離）的形成之際所產生的應力。因 此，不僅可抑制於絕緣層9周圍所產生的缺陷，且可防止 因壓電效應所造成之功率元件的導通特性變化，而提 二兀件的動作可Λ性。結果為可同時提升功率元件的耐電 聖性及降低裝置内含的應力。 (實施型態4) 弟12圖係說明本發明的實施型態4之電介質分 導體裝置的製造方法中之多孔質氧化膜區的形成：= 程剖面圖。 狂&衣 接下來，芩照第12圖來說明本實施型態4之電 八 肖隹型半導體裝置的製造方法。 貝刀 316438 21 1254966 首先’貫施上述實施型態1的製造方法之第8圖（a)、 弟8圖（b)的製程，於P型石夕基板20的主面上形成多孔質 矽區22a。 ' 接下來如第12圖（a)所示’於30(TC以下的溫度範圍 内真二加,4 p型矽基板2〇。藉此於多孔質矽區内進行 乾燥及脫氣。 广接下來如第12圖（b)所示，配置p型矽基板20於1〇 大軋壓以上的氧氣環境内，照射電子線38。藉此於p型矽 基板2〇的主面附近產生臭氧39，使多孔質石夕區22a及p 土夕基板20的主面側氧化，而於p型矽基板的主面側 上形成氧化膜區24及第1多孔質氧化膜區10。 、 接下來’準備於主面上形成有氧化膜層25的n型矽基 板。然後’緊密接觸第1多孔質氧化膜區10及氧化膜25 而貼合p型石夕基板2〇及卩型石夕基板，並藉由例如12啊、 3小時、高溫氧化(Pyro 〇xidati〇n)等溫度處理，而提升 貼Ά度。然後將n型石夕基板研磨成預定厚度，而形成 型半導體層2。藉此獲得如第12圖(。)所示之s〇i構造。 在此，氧化膜區24及氧化膜層25才目當於埋入氧化膜層3。 接下來與上述實施型態！相同，藉由s〇i製程，而制 作形成有η通道HV-M0S之電介質分離型半導體裝置。衣 根據此實施型態4’於Ρ型矽基板20與。型矽基板的 貼合製程之前，先於低溫環境下進行氧化製程，可降低 化製程中異物的產生，並同時降低於氧化膜區以及第1 多孔質氧化膜區則交界區上產生新的應力的產生。藉
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抑制P型石夕基板20的主面的氧化面的凹凸，it# fij 基板2。與-細™未接著區'I …丨 結果可降罐基板的製造上的不良率， 而仔到可靠性更高的元件。 个I羊 (實施型態5) 13圖係用來說明本發明的實施型態5之電介質分離 型+導體裝置中之耐電隸施 '刀離 說明本發明的實施型能5之_二^面^弟14圖係 迕方本击夕 心5之电介質分離型半導體裝置的势 法r之多孔質氧化膜區形成製程之製程剖面圖。 於弟13圖中，繁1少·^丨/ 質層)係以於第i主•極〔：乳匕版^ 4°(第1辅助電介 膜層3的下面之方^而^ 方位置上接觸於埋入氧化 〜 式形成於半導體基板1Θ。且接網访 :多孔質氧化膜區40的外圍部的埋入氧化膜層3 ; 刀，在直徑方向突出而構成突出部40a。 $外’其他構成與上述實施型態丨的構成相同。 兹說明電介質分離型半導體裝置i 〇 3之製逆方去 首先，如第14圖所示，於p型石夕基板2 面^ 別選擇性形成n +型擴散區21及如型擴散區以，再：= n +型擴散區21及？ +型擴散區22的外圍部的正下方的4 内’以具備與n +型擴散區21鄰接的深度， 广圍 擴散區4卜然後使陽極化學生成電流23通電，而:二入 :::區42。由於此陽極化學生成電流23的電流路二 ^於P-基板區及p +擴散區，因此，多孔質 ^被 突出形狀。 乙馬見 316438 1254966 圍二型麵反2〇進行氧化處理，而形成於外 …、備犬出部40a之逆突出形狀的 區40及氧化膜區24。後 貝虱化朕 板，於研磨。型鶴反而；成：PW板2〇及，基 本_认 扳^成之n'型半導體層2上形成功 千凡件，而得到電介質分離型半導體裝置103。 在此，於上述實施型態丨的 100中，穿9 士受代7 兒"貝刀雄型丰導體裝置 曰η … 及背面電極8連接於接地電位，- ::極性的高電壓於第1主電極“夺，則如第15a所 不，電位位能44跨越n_型半導 卜 弟15圖所 化膜區？4览八夕 千蛤粗層2、氧化膜層25、氧 能電場集：== :。此電場集中45為帶來動作二== 中所造成的絕緣破壞之主要因素。 、役的电％集 第2==此電介f分離31半導體裝置中’使 弟2主电極7及月面電極8連接於接地中使 極性的高電壓於第1主電極6 电，旦施加+ 位能43跨越η-型半導體層2 U圖所不，電位 第1多孔質氧化膜區4〇而形 <。然1曰5、乳化膜區24、 * 1 ^ 40 ^ ^ ^ ^ 因此，上述第1多孔質氧化膜區丨。的端部:^ 45被緩和。因此可抑制起因於電場隽 勺i %集中 及絕緣破壞的產生，而可避备:市中45的動作不穩定 (實施型㈣ 特性的劣化。 第16圖係說明適用於本 白0 %介質分離型半導體 316438 1254966 裝置的製造方法之陽極化學生成之模式圖，第i7圖 本發明的實施型態6之電介質分離型半導體裝置的製造方 法中之多孔質氧化膜區形成製程之製程剖面圖。 首先’麥照第16圖來說明陽極化學生成。為了說明上 的兒便’位於晶圓中央部的元件附加“a，，的符號，位於 周圍部的元件附加“b”的符號。 於P型矽晶圓50的主面上分別選擇性形成w型俨私 區51及P +型擴散區52a、52b，氧化膜區53係以露出^ 型擴散區52a、52b的方式形成於p型碎晶圓5Q的主面上。 然後浸泡以此構成的p型矽晶圓5〇於肿溶液中，施加泰 壓於一對的Pt電極54之間，進行陽極化學生成。此時" 陽極化學生成電流55a、挪從p型矽晶圓5〇的背面側朝 向P+型擴散區52a、52b流通，奸型擴散區52心5孔分別 成為夕孔質石夕區56a、56b。 —在此，將陽極氧化電流55a的電流路徑的電阻成分設 定為R1、R2、R3’將所形成的多孔質石夕區56a的深度設定 =tP ’將陽極化學生成電流55b的電流路徑的電阻成分設 疋為R1 R2 、R3 ，所形成的多孔質石夕區5此的深度為 tp，。 ，方、各位置中的電流路徑的全電阻 ⑻㈣’續^之間產生不均衡時…及…亦會以與該大 丨j反比的方式產生不均衡。因此於P型矽晶圓5。内的多 1貝㈣的珠度的蒼差會擴大。此將會帶來於功率元件製 造之後的耐電壓值的能力之參差不齊擴大。 316438 I254966 如第π圖所示，於此實施型態6中，n+型擴散區以 _^型擴散區22分別選擇性形成於㈣主面 心、、、後再於橫跨p+型擴散區22及n+型擴散區21的外圍 :正下方的範圍，以具備與n+型擴散區21遠離的深度， 命成+埋入擴政區46，然後使陽極化學生成電流23通 兒而形成多孔質石夕區4 7 〇 因此’陽極化學生成雷户9 q *入AU 工， 面側開始，繞瘦n+埋入摔‘ 6讀p 4石夕基板20的背 ώ η +埋入擴放£ 46而到達Ρ+型擴散區22 徑中流通。多孔質石夕係在以逆流於陽極化學生成 ^⑶之電流路徑之方式成長，且於到達η +埋入擴散區
之，:？，往深細的成長會停止，而可得到深度tp， 之多孔質矽區47。 P =來依第8圖⑹至⑷的製程，氧化P型石夕基板 、° n型⑦基板及P型$基板2Q，於研磨η型石夕A板 而形成之η-型半導體層2上 土板 分離型半導體裝置。 &力卞兀件而付到電介質 :此’於本實施型態6的多孔質矽區的形成方法中， 2在！跨如型擴散區22及_廣散區21的外圍部的正 的乾圍内，以具備與n +型擴散區21遠離的深度來 擴散區46’因此在陽極化學生成之多孔質石夕區的 一、、到達n +埋入擴散區46的階段停止。如此，由於 猎由n +埋入擴散區46的深度方向的位置來控制多孔質= ㈣的深度’因此即使電流路徑中之全電阻值產… 背，亦可於晶圓全面上形成深度一致的多孔質石“不 3^6438 26 1254966 因此，若採用此多孔質矽區的形成方法的話，則可使 具備所需特性之功率元件穩定，並以極高良率來製造。 (實施型態7) 第18圖係說明本發明的實施型態丨之電介質分離型半 導體裝置的製造方法中之氧化製矛呈及貼合製程t製程剖面 圖。第19圖係說明本發明的實施型態7之 導體裝置的製造方法中之多孔質氧化膜區形成；=;二 剖面圖。 百先，參照第18圖來說明，於n型矽基板與p型矽基 板的貼合製程之前，先於？型矽基板的主面上形成多孔質 氧化膜區的情況。 、 於^基板20的主面上形成n+型擴散區及p+型擴 散區，然後使p型矽基板20於肿溶液中進行陽極氧化。 藉此，如第18(a)圖所示，得到形成有多孔質矽區2仏之 型矽基板20。 接下來於30(TC以下的低溫下將多孔質石夕區仏内曝 露於氧化環境之後，再於11〇〇。〇以上的高温進行氧化，而 形成氧化膜區24及第1多孔質氧化膜區} 〇。 於此氧化製程中，於多孔質矽區22a的多孔性為不一 致的情況下，產生氧化膜成長速率及應力分佈不_致的情 形’結果如第18(b)圖所示’有於第}多孔質氧化膜區1〇 的表面上產生凹凸形狀之虞。 然後，如第18(c)圖所示，於第丨多孔質氧化膜區ι〇 的表面上產生凹凸形狀日寺’可能引發p型石夕基板與η 316438 27 1254966 ^基板（"半導體層2)之間的貼合不良（未接著區） 有必=二2多孔質碎區形成開始至氧化結束為止之前， 有必要進仃擴放前處理及氧化處理等 導致異物49的附荽田此」n 肀乍菜而可月匕 2〇與η型石夕笑板C ^ 著亦會引發？型石夕基板 區）48。 月丑層2)之間的貼合不良（未接著 於此貫施型態7之電介質 如第19圖所示，第彳千泠版衣置104中， 膜25的下面的方；=貝氧化膜區58係以接觸於氧化 包含第^主電 朝第2主電極7* 、方位置’從第1主電極6侧開始 电極7相對於第1及第2主電極6、7之心 L·擴展超過π ή 67之間的距離 m 7 乾圍之圓盤狀的主部58“第！輔助電介 貝層），及以預定宫疮"Λ > ^领刀兒，丨 的正下方例為止，一 開始延伸至第2主電極7 面開口部伸j部5嶋3辅助電介質層）。而背 的方式，形成於基板20的背面側到達氧化膜25 坎於、，、巴緣胺9的正下方位置。此 質氧=區:的延伸部_係露出於背面開 夕孔 1;來=成與上述實施型態1為相同之構成。 的製造方法 構成之電介質分離型半導體裝置104 …百先’獲得形成有與上述第1多孔質氧化膜區58i _ 形狀的多孔質㈣57之？型♦基目^ 主面上形成有氧化 按卜木丰備於 、曰’的n 3L矽基板。接下來緊密接觸 316438 28 1254966 形成有多孔質石夕區57之P型石夕基板20的主面及形成有' 化膜層25的〇型石夕基板的主面，而貼合？型石夕基板2。： η型矽基板，藉由例如12〇rc、3小時、高溫氧化等溫度 處理，而提升貼合強度。然後將〇型石夕基板研磨成預定& 度，而形成n—型半導體層2。接下來藉由SOI製程，於一 型半導體層2上形成n通道HV，S。之後藉由乾式钱刻〇、 (氫氧化鉀)之蝕刻等，以從口型矽基板2。的背面二叫 始到達絕輸的正下方的氧化膜層25 : ㈣59。在此，多孔質…的一部分係露；二:： 開口部59。 心Ώ万、月面 接下來，於此狀態下曝露於高濃度臭 仗月面開口部5 9側往第1主電極6側進行依據自、Λ1 多孔質石夕區57的氧化，而形成第j多孔 二,之 心的端部，係位於從第i主貝==區58的主部 對於第！及第2主電極6、7之間的=二相 位置，因此與上述實施型態、i相㈤，〜0 乂上的 化膜區58來達到電壓降並提升耐電壓性\ $ 1多孔質氧 此外，根據此實施型態7 ,貼合形 之？型石夕基錢及η”基板，研質石夕區57 η一型半導體層2,於η-型半導體層2 :土板而形成 之後，於ρ型石夕基板20形成背面開/ η通道HV-M0S 6〇從背面開口部59侧氧化多孔質石夕區& :亚藉由臭氧 Ρ型矽基板2。及η型矽基板之後， 孔:：，於貼合 夕札貝矽區5 7的 316438 29 1254966 氧化製程，而 a A丄 的表面上的凹凸=上述之起因於第1多孔質氧化膜區 貼合不良（未接/「 P型石夕基板20與_石夕基板之間的' 於r ”丨」 )48的問題。同樣地，亦不會產生起因 万、4欠夕孑匕負石夕庶犯乂、 γ 理及^卜考&開至乳化結束為止之前之擴散前處 :田&理寺—連串作業所導致的異物49的附著，而可 J門49的附著而造成p型石夕基板2。與n型石夕基板 〜4勺貝° 5不良（未接著區）48。 因此’可獲得兼具降低貼合不良及高μ電壓性之+人 質分離型半導體褒置及其製造方法。 〜 …由本方法所形成的第1多孔質氧化膜區58,雖然保掊 坠。午的應力，但是預先貼合的氧化膜/石夕界 力 f該應力大，因此不至於引發貼合不良。料，Ϊ = °F 59亚非處於與表面貫通的狀態，且該直徑小於100“， 口此不冒產生於組裝製程中之晶圓吸附障礙的問題。 此外，雖設定於高濃度臭氧環境中氧化多孔質 57，但是亦可以在氧氣環境中氧化多孔質矽區57'。 〇Π (實施型態8) 此實施型態8為於上述實施型態7中 5⑽孔性設定為。.6以上者。 ^夕孔質石夕區 …於此實施型'態8中，由於將多孔質石夕區57的多孔❹ 定為0. 6以上，因此不僅可確保固定值以上的氧化亲去口又 並可抑制氧化後的應力。結果除了降低貼合不I的=二， 外，還可提升電介質分離型半導體裝置的 _月形之 可靠性。 力|兀件的動作 316438 30 !254966 (實施型態9) ^第2Q圖及第21圖分別為說明本發明的實施型態9之 二介1貝/t離型半導體裝置的製造方法中之多孔質氧化膜區 J成製程之製程剖面圖及背面圖。 技於弟2。圖及第21圖中’第1多孔質氧化膜區62係以 ;觸於氧化膜25的下面的方式而形成於P舰板2。 内，並具備：包含第1 士 7之間的距離L擴化 =相對於第1及第2主電極6、 (第"甫助電介質顧圍之圓盤狀的主桃 至第2主電極7的曰正下方=^寬度從主部⑽開始延伸 介質層)。延伸部崎Γ 延伸部62b(第3輔助電 形成‘個。此外4 = 的背面側到達氧化膜2 1 口 4 5 9係以從P型石夕基板2 〇 位置。此外，第i多孔併的方式’形成於絕緣膜9的正下方 於各背面開口部59。二：區62的延伸部⑽係露出 分離區表示功率元件區：，A表不以絕緣膜9分隔的 I二卜來ί他構成與上述實施型態7的構成相同。 的製=鳴此構成之電介質分離型半導體裝請 多孔質石夕區61鱼成有多^質石夕區61之Ρ型石夕基板20。此 狀。 "述弟1夕孔質氧化膜區62為相同形 接下來，準備於主面上形成有氧化膜層25的〇型石夕基 3]6438 31 !254966 板。接下來緊密接觸形成有 2n / 、 有夕孔貝矽區61之p型矽基板 壯八 ，# 联層25的η型矽基板的主面，而 貼合Ρ型矽基板20及η刑欲 R士 _ 土夕基板，藉由例如1 200°C、3 J、4、咼溫氧化等溫度處理 矽其^ 又處理而提升貼合強度。然後將11型 夕基板研磨成預定厚度， , ςητ 又而形成η-型半導體層2。接下來 猎由SOI製程，於η —型半導 +钤益山从』 ν肢層2上形成η通道HV-M0S 〇 〜ί又稭由乾式蝕刻、K〇H之 背面如μ心，土 4 τ ,以攸Ρ型矽基板20的 月面側開始到達絕緣膜9的正 形点北；ρ目. 下方的乳化膜層2 5的方式而 形成月面開口部59。在此，多 山^ a 夕孔貝石夕區61的一部分传霞 出於各個背面開口部59。 I刀知路 接下來’於此狀態下暖言 山 20圖所亍，葬…：备於鳴臭氧環境中。如第 進^ , 開口部59側往第1主電極6侧 進仃依據臭氧60之多孔質 孔質氧化膜區62。 夕〔61的乳化’而形成第丨多 因此，於此實施型態9中， 及η剞功苴化 ^ 一 丌於貼a Ρ型矽基板20 夕基板之後，貫施多孔質石夕 盥上诫者爹別么匕7丄 01白勺乳化製程，因此 。上这型怨”目同，可同時降低 電壓性。 个良並達到南耐 周：卜’《此實施型態9’由於4個延伸部_於圓 。。上以寺角間距而形成，因此從第21 + 方向進行多孔質石夕區61的氧化’因此關 二下左右 的應力分佈及氧化膜的形狀，不會於元件Γ到的氧化膜 部的不均衡的情形。 、早侧上產生局 於上述實施型態9中，係設定為於圓周方向上 316438 32 1254966 個延伸部62b，但是延伸部㈣的個數並不限 疋於4個，只要A ?個π μ B 1 的對η 可，此外，亦可在確保構造 的對％性下於圓周方向上以等角間距而形成。 (實施型態10) 第2 2圖·說明本發明的實 & ^ ^ ^ ^ ^ ^ ^ 半導體裝置的製造方法中之多孔:':=r質分離型 程剖面圖。 孔貝乳化g形成製程之製 於本貫施型態10之電介質分離型半導體裝置1 表面開口部63來取代背面開口部59之外 構成與上述實施型態7的構成相同。 ，、他 八作接下來，參照第22圖來說明本實施型'態10之電介質 分離型半導體裝置的製造方法。 电”貝 區57百之先’與上述實施型態7相$ ’獲得形成有多孔質矽 :層二=基板20。接下來準備於主面上形成有氧化 而來点& n^·矽基板。接下來去除氧化膜層25的—部分 7成氧化膜去除區64。此氧 述之絕绫膻Q & 匕虱化艇去除區64係以位於後 巴、讀9的正下方的位置之方式而形成。 9η接下來，緊密接觸形成有多孔質石夕區57之？刑石夕其麻 、 Ρ 土夕基板2 0及η刑石θ其# '^丄 小時、高溫氧化n /^11’ 如1 200°c、3 22⑷圖所矛，將處而^升貼合強度。然後如第 型半導體層2。、夕基板研磨成預定厚度，而形成η-接下來藉由S〇i製程，於η —型半導體層2上形成,通 316438 33 1254966 迢hv-mos。之後如第22(b)圖所示，藉由乾式蝕刻、κ〇Η(氫 :化：)之钱刻等，於氧化膜去除區64的形成位置上，以 «卜型石夕基板2的表面側開始到達多孔質石夕㊣57的底面 的方式而形成表面開口部63。在此孔一 部分係露出於表面開口部63。 说接下來，於此狀態下曝露於高濃度臭氧環境中。藉此， 〜：…汗’口部63往第1主電極6側進行依據臭氧6〇之多 孔貝石夕區=的氧化，而形成第1多孔質氧化膜區58。 於此只知型㉟10中，帛1多孔質氧化膜區58的主部 從第i主電極6朝向第2主電極7，相對 署π及弟/主電極6、7之間的距離L的4〇%以上的位 升耐電H猎^ 1多孔㈣化膜區58來達到電堡降並提 及^:其Γ實施型態10中’亦於貼合Ρ型石夕基板別 方 土板之後’貫施多孔質石夕區57的氧化製程，因此 實施型態7相同，可同時降低貼合不良並達到高耐 ^本方法所形成的第1多孔質氧化膜區58,雖秋保持 ;;τ力’但是預先貼合的氧化轉界面的輸遠： 该應力大，因此不至於引發貼合不良。料 = 乂 63並非處於與背面貫通的狀態，且該直經小於 此不會產生於組裝製程中之晶圓吸附障礙的問題广因 於此實施型態10中，若設定多孔質石夕區心 夕_〇_ 6以上的話’則不僅可確保固定值以上的氧化 3Ϊ6438 34 I254966 情疋卫可抑制乳化後的應力◦結果除了降低貼人 h %之外，還可八所 ㈠低贴合不良的 的動作可靠性。幻I貝刀離型半導體裝置的功率元件 (實施型態u)
第23圖及第24圖係分別說明本 之電介質分離型半導r…⑼本1肩◊貫施型態U 區形成製程:賴造方法中之多孔質氧化膜 丨〜衣私剖面圖及上面圖。 於本實施型熊1 1夕步人所、 除了 $置茅面門〜 私，丨貝y刀離型半導體裝置107中， 拔 開口部63來取代背面開口部59之夕卜h 構成與上述實施型態9的構成相同。9之外，其他 之參照第23圖及第24圖來說明本實施型能U 之电"貝分離型半導體裝置的製造方法。 〜、 E 61首之先’：上述實施型態9相同，獲得形成有多物 6kP型石夕基板2。。接下來準 、 膜層25的n 。h十t ®上木成有乳化 進供 夕基才反#下來與上述實施型態10相同， 氧化膜層=❹基㈣後去除 /成化肤去除區64。此氧化膜 去除以位於後述之絕緣膜9的正下方的位置之 而形成。 工 接下來，緊密接觸形成有多孔質矽區61之口型矽基板 20的主面及形成有氧化膜層25的〇型石夕基板的主面，土而 貼合p型矽基板20及n型矽基板，藉由例如12〇〇。。、3 小時、高溫氧化等溫度處理而提升貼合強度。然後將η型 石夕基板研磨成預疋厚度，而形成1_1—型半導體層2。 316438 35 1254966 、，接下來藉由SO I製程，於n—型半導體層2上形成n通 道—HV-M0S。之後如第23圖所示’藉由乾式蝕刻、κ〇Η之蝕 =等，於氧化膜去除區64的形成位置上，以從n —型半導 體層2的表面側開始到達多孔㈣區61的底面的方式而形 成表面開口部63。在此，多孔質矽區61的一部分係露出 於表面開口部6 3。 /λ接下來，於此狀態下曝露於高濃度臭氧環境中。藉此， 攸表面開口部63往第1主電極6側進行依據臭氧6〇 孔質…的氧化，而形成第丨多孔質氧化膜平：夕 口此於此貫施型態11中，亦於貼合p型石夕基板別 η型石夕基板之後，實施多孔㈣區61的氧化製程，因此 電=實施型態9相同’可同時降低貼合不良並達到高耐 此外’根據此實施型態' u，由於4個延伸部咖於 周方向上以等角間距而形成，因此從第24圖中從上下乂 ^進行多孔㈣區61的氧化，因此關於所得到的氧^ 的應力分佈及氧化膜的艰业 人 』幻礼化月: 部的不均衡的情形。不#於元件的單側上產生力 以等角卜方、上述轭型態11巾，係設定為於圓周方向』 ^ 成4個延伸部62b ’但是延伸部62b的個數 亚不限定於4個，口 I A 9 h 7 1U数 為2個以上即可，此外，亦可在福 呆構造的對稱性下於圓周方 ,A 问上以荨角間距而形成。 (贫施型態12) /成 第25圖係說明本發明的實施型们2之電介質分離型 316438 36 1254966 半導體裝置的製造方法之製程剖面圖。 接下來說明本實施型態12之電介質分 置108的製造方法。 今版衣 瓦先，與上述實施型態"目同，獲得形成有多孔 區22a之？型石夕基板2〇。接下來準備於主面上形成有〜 膜層25的η”基板。錢去除氧化膜層25的—^ 形成氧化膜去除區65。此氧化膜去除區⑸ : 主電極6的正下方的位置之方式而形成。 ι 接下來，緊密接觸形成有多孔質石夕區22&之？ 板2 0的主面及形成有氧化 土 土 吴層25的n型矽基板的主面， 士 1石夕基板2G及η型石夕基板，藉由例如12⑽。c、3 小r局溫乳化等溫度處理而提升貼合強度。秋後 石夕基板研磨成預定厚度’而形成η-型半導體層2。 接下來藉由soi製程，如第25(a)圖所示 導體層2上形成n通道hv_m 、生丰 的裤邱π痒以古〆 匕守’ η +型半導體區4 ^冰度到達氧化膜層25，且於正下方 由氣化膜去除區65所構成的埋入空洞部。1上接觸方; 等方t後如帛25(b)圖所示，藉由乾式姓刻、咖之钱刻 :;於氧化膜去除區64的形成位置上，以從n-型… 均2的表面側開始到達多孔質矽區22&的 ^ ^ 開口部63。於此狀能下θ + 、式而形成表面 - c 下恭露於高濃度臭氧環境中，夢由自 乳60來氧化多孔質矽區 日由六、 1〇。 叫办成弟1多孔質氧化膜區 於此實施型態12中，於貼合？型石夕基板2〇及卩型石夕 316438 37 1254966 基板之後，實施多孔質矽區22a的 J平^化衣担，因而不会甚 生上述之料於第1多孔質氧化㈣㈣u㈣ 之P型石夕基板2〇與n财基板之間的貼合不良（未接著區; 48的問題。同樣地，亦不合產+ 〇" 力个曰屋生起因於從多孔質矽區 開始至氧化結束為止之前之摔今兑 • 月j之擴放則處理及氧化處理等一遠 串作業所導致的異物4 9的附英，；-r 4 朴 付者而可抑制因異物40的附 者而造成P型矽基板20盘n刑坊I化 > 日日^ 一 υ 一 “ ^矽基板之間的貼合不良（未 接著區）4 8。 1 因此可獲得可料降低貼合不良並達到高耐電壓性之 電介質分離型半導體裝置及其製造方法。 另外，由本方法所形成的第ί多孔質氧化膜區10，雖 然保持了些許的應力，但是預先貼合的氧化膜/石夕界面的接 者力遠較該應力大，因此不至於引發貼合不良。此外，表 面開口部63並非處於與背面貫通的狀態，且該直徑小於 // m 口此不冒產生於組裝製程中之晶圓吸附障礙的問 於上述各個實施型態中，雖係於n_型半導體層2上構 成η通迢MOS電晶體，但是關於構成於n—型半導體層2的 功率兀件，並不限定於n通道M〇s電晶體，亦可採用例如 nPn 電晶體、n 通道 MCT(M〇s c〇ntr〇Hed ，m〇s 控制晶閘管）、n 通道 ESKEnutter Switched Thynstor， 射極切換日日閘管）及IGBT(Insulated Gate Bipolar Transistor，絕緣閘極雙載子電晶體）等。 【圖式簡單說明】 316438 38 1254966 第1圖係顯示本發明的實施型態i之帝心 導體裝置之剖面斜視圖。 电w質分離型半 第2圖係顯示本發明的實施型熊j之带八 導體裝置之主要部分剖面圖。 ％ )丨質分離型半 第3圖係用來說明本發明的實施型態1 〇一 型半導體裝置的順方向耐電壓性的保持動二”貝分離 第4圖係於第3圖的“，線的剖面中之圖。 之說明圖。 兔努J度分布 第5圖係絲說明於本發明的實施型 條件下之電介質分離型半導體裝置的順方：耐電:= 持動作之剖面圖。 I ^ (生的保 第6圖係於第5圖的B_B，線的剖 之說明圖。 每強度分布 第7圖係用來說明於本發明的實施型能干 離型半導體裝置中，相對於第以第2主:氧介質分 L之多孔質氧化膜區的寬度w的比例(w/l)鱼耐；:;距離 的關係之圖式。 甩Ml之間 第8圖⑷至(e)係說明本發明的實施型 干入 分離型半導體裝置的製造方法之製程剖面圖了 ^質 第9圖係顯示本發明的實施型態 導體裝置之剖面圖。 |貝刀雌型半 弟10圖係顯示本發明的奋你荆< 導體裝置之剖面圖。Ah'3之電介質分離型半 第11圖(a)至(e)係說明本發明的實施型態3之電介質 316438 39 1254966 分離型半導體裝置的製造方法之製程剖面圖。 第12圖（a)至（c)係說明本發明的實施型態4之電介質 分離型半導體裝置的製造方法中之多孔質氧化膜區的形成 製程之製程剖面圖。 第1 3圖係用來說明本發明的實施型態5之電介質分離 型半導體裝置中之耐電壓性施加狀態之剖面圖。 第14圖係說明本發明的實施型態5之電介質分離型半 導體裝置的製造方法中之多孔質矽區形成製程之製程剖面 圖。 第1 5圖係用來說明本發明的實施型態1之電介質分離 型半導體裝置中之耐電壓性施加狀態之剖面圖。 第1 6圖係說明適用於本發明的電介質分離型半導體 裝置的製造方法之陽極化學生成之模式圖。 第1 7圖係說明本發明的實施型態6之電介質分離型半 導體裝置的製造方法中之多孔質矽區形成製程之製程剖面 圖。 第18圖（a)至（c)係說明本發明的實施型態1之電介質 分離型半導體裝置的製造方法中之氧化製程及貼合製程之 製程剖面圖。 第1 9圖係說明本發明的實施型態7之電介質分離型半 導體裝置的製造方法中之多孔質氧化膜區形成製程之製程 剖面圖。 第20圖係說明本發明的實施型態9之電介質分離型半 導體裝置的製造方法中之多孔質氧化膜區形成製程之製程 40 316438 1254966 剖面圖。 第21圖係說明本發明的每 導娜狀箸&制土古土+悲9之電介質分離型半 圖。 貝虱化艇區形成製程之背面 第2 2圖（a)及（b)係說明太於 — _ x 月本电明的貫施型態1 0之電介 貝分離型半導體裝置的製造方法」^ 制立 4 夕孔貝氧化膜區形成 製程之製程剖面圖。 y取 弟2 3圖係說明本發明的命 主道蝴壯&、 月的男、靶型恶u之電介質分離型 半‘脰衣置的製造方法中之多 程剖面圖。 τ之夕孔貝魏㈣形成製程之製 第2 4圖係說明本發明的麻At 主道〇 、月的貝施型恶η之電介質分離型 +導體裝置的製造方法中之容所 τ之夕孔貝虱化膜區形成製程之上 面圖。 所25圖（a)及⑻係說明本發明的實施型態12之電介 貝为離型半導體裝置的製造方法之製程剖面圖。 【主要元件符號說明】 3 5 7 9 11 14 16 層 20 半導體基板 埋入氧化膜 P +型半導體 第2主電極 絕緣層 絕緣膜 問極電極 2 4、12 6 8 10 13 1 5a、15b空乏層 第1多孔質氧化膜區的邊緣 η一型半導體層 η+型半導體區 弟1主電極 背面電極 第1多孔質氧化膜區 閘極氧化膜 316438 41 23、 24、 30 31 32 34 38 40a 44 48 49 54 58a 59 62 62a 63 100 106 d Ecr 1254966 21、51 η +型擴散區 35 、 55a 、 55b 53氧化膜區 氣化膜 電子線 突出部 電位位能 貼合不良（j 異物 Pt電極 主部 背面開口部 第1多孔質 主部 表面開口部 107 、 108 臨界電場強度 雜質濃度 22 、 52a ϋ 2 b p +型擴散區 56b 、 57 、 6 1多孔質矽區 25 陽極化學生成電流 氧化膜層 ^區 空洞） 33 第2p +型擴散區 36 電解研磨 40 第1多孔質氧化膜區 41、46 n +埋入擴散區 45 電場集中 區） 50 P型矽晶圓 58 第1多孔質氧化膜區 58b 延伸部 60 臭氧 ^區 62b 延伸部 64、65 氧化膜去除區 、105、 電介質分離型半導體裝置 L度 L 距離 316438 42 1254966 電阻成分 R1 、 R2 、 R3 、 Rl’ 、 R2’ 、 R3’ t〇 電介質層的厚度 ΐρ、tp’多孔質石夕區的深度 X 空乏層的厚度（延伸）
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Claims (1)

1254966 十、申請專利範圍： 1· ―種^質分離型半導體裳置，其特徵為呈備： +導體基板； ，、1有 鄰接於上述半導體基板 之主電介質層； 王部區域而配置 經由上述主電介質層而 低雜質濃度的^導電刑^ =上逃半導體基板之 的乐1半導體恳· ”選擇性形成於上述第1半導體層的：面之… 濃度的第1導電型的第2半導體層；勺表面之以貝 的方：間隔於上述第2半導體層而包圍議半導r声 的方式，形成於上述第〗半 乐牛冷虹層 導電型的第3半導體層；…嗔濃度的第2 以包圍上述第3半導體層的 1半導it層μ 周邊緣，且從上述第 们半導體層之環狀絕緣層’·層的方式’形成於該 接合配置於上述第2半導 極； 牛¥ 層的表面之第1主電 接&配置於上述第3半導體 極； 卞宁潛的表面之第2主電 死^成於與上述半導雕其士 背面電極;以及w反的主面相對向的背面之 於接觸於上诚Φ #人所η , 电"貝層的上述主面侧的狀態 下’形成於上述半導f其士 干命肢基板内之第1辅助電介質声. 而上述第1辅助電介質声向 、 兒）丨貝層包含上述第丨主電極的正 316438 44 1254966 形成於從該第1主電極側擴展到超過上述 弟1及弟2主電極之間的距 、上述 區域上，並且& β 、 乂的範圍為止的 I且由多孔質氧化膜所構成。 t申請專利範㈣1項之電介質分_半導α置並 中，由多孔質氧化膜所構成的第^/丰¥月丑衣置，其 述環狀絕緣層的正下方4 ^介質層係於上 ®,+ 置上，於接觸於上述主電介皙 3二一处主面側的狀態下，形成於上诚半 中’埋入空洞係於上述環狀絕緣層的正下方位：卜 接觸於上述主電介質層了方位置上，於 上述半導體基板内。 面側的狀態下，形成於 4. 如申請專利範圍第丨項之電 中，上述第1辅助電介Μ導體裝置，其 s , ^ 的—侧往直徑方向外側突出之开）壯 5. 如申請專利範圍第j項之 丨之开4。 中，由多孔質氧化膜所構成的；3:半導體裝置，其 從上述第"•助電介質層至1述= 销，係以 位置的方式而延伸設置，而，亥門口1，，、巴緣層的正下方 基板的背面或是上^ 以從上述半導體 辅助電介質層的端部的方式而形：〆面至上糊 6·如申請專利範圍第1項之電介質分離刑主... 中，開口部係以貫通上述第i主貝=料導體裝置，其 層、上述第！半導體層及上述主=上述第2半導體 辅助電介質層的方式而“貝層而至上述第1 316438 45 1254966 八2 %介質分離型半導體裝置的製造方法，係經由主電 八^層而貼合半導體基板及活性層，於接觸於上述主電 心層的狀悲下’將由多孔質氧化膜所構成的辅助電介 貝^形成於上述半導體基板内，而將功率件形成於上 述活性層，其特徵為具備： 、 於上述半導體基板的主面上形成P +擴散區及_ 放區之製程； L、 使包含上述P+擴散區的區域多孔質化之製程； 氧化上述半導體基板的主面側及上述多孔質 (he域之製程； 貼合上述半導體基板及活性層側矽基板之製程； 研磨上述活性層側矽基板而形成上述活性制 程；以及 《衣 ;上述活性層上形成上述功率元件之製程。 介質分離型半導體裝置的製造方法，係經由主電 二貝^而貼合半導體基板及活性層，於接觸於上 介質層的狀熊下，蔣i夕π所# % 所 、夕貝氧化膜所構成的辅助電介 =層形成於上述半導體基板内，而將功率㈣ 述活性層，其特徵為具備： 、上 μ於上述半導體基板的主面上形成第lp+擴散區及 第2ρ +擴散區及η +擴散區之製程； ’、口口 使上述第lp +擴散區多孔質化之製程； 虱化上述半導體基板的主面側及上 的區域之製程； 扎貝化便 316438 46 1254966 程 兒解旰磨第2p +擴散區而形成空洞區之製程； 貼合上述半導體基板及活性層側矽基板:二程； 研磨上述活性層側矽基板而形成上述活性^制 以及 曰心衣 9. 一於上述活性層上形成上述功率元件之製程。 質分離型半導體裝置的製造方法，係經由主電 入^而貼合半導體基板及活性層，於接較上述主電 二；=態下，將由多孔質氧化膜所構成的輔助電介 :、上述半導體基板内，而將功率元件形成於上 处活性層，其特徵為具備： 灰上述半導體基板的主 散區之製程； 上士成P +擴散區及n +擴 二在上述n +擴散區的下部接觸於該n +擴散區，且 於上述p+擴散區的外周部的方式，形成埋入n+ 擴散區之製程； 使上述P +擴散區多孔質化之製程； 氧化上述半導體基板的主面侧及上述多孔質化後 的區域之製程； 貼口上述半導體基板及活性層侧矽基板之製程； 汗应上述/舌性層側石夕基板而形成上述活性層之製 程；以及 於上述活性層上形成上述功率元件之製程。 10. -種電介質分離型半導體裝置的製造方法，係經由主電 介質層而貼合半導體基板及活性層，於接觸於上述主電 316438 47 1254966 介質層的狀態下，將由多孔質氧 質層形成於上述半導體美板内而t成的輔助電介 活性層，其特徵為具備 力率元件形成於上述 心= 述半導體基板的主面上形成州廣散區及n+擴 散區之製程； ”：=述州廣散區的下部接觸於該州廣散區，且 ::接方郝擴散區的上述嶋區的外周部的下部 攸该n +擴散區背離而重疊的方式 ' 之製程； I]万式形成埋入n +擴散區 之製^述P +擴散區至上述埋入n +擴散區為止多孔質化 氧化上述半導體基板的主面侧 的區域之製程； 及上述多孔質化後 貼合上述半導體基板及活性層側矽基板之製程； 研磨上述活性層侧矽基板而形成上生：：制 程；以及 s 衣 11 於上述活性層上形成上述功率元件之製程。 .一種電介質分離型半導體裝置的製造方法;^由主* 介質層而貼合半導體基板及活性層，於接觸於上述主二 :質層的狀態下，將由多孔質氧化膜所構成的辅助心 貝層形成於上述半導體基板内，而將功率元件形成於步 成在上述活性層的分離區内，其特徵為具備： / 於上述半導體基板的主面上形成p +擴散 散區之製程； 擴 3]6438 48 1254966 程； y 使上述p+擴散區多孔質化而形成多孔質區之製 貼合上述半導體基板及活性層鱗基板之製程； 研磨上述活性層㈣基板而形成上述活性層之製 於上述活性層上形成上述分離區之製程； 之製=述活性層的上述分離區内形成上述功率元件 於士述分離區的正下方位置上，形成從上述半導截 土反的背面至上述多孔質區之開口部之製程；以及^ 經由上述開口部，將上述多孔 氧環境或是熱氧化環境，氧化該多孔質二==真 助電介質層之製程。 彳孔貝&而形成上述輔 12.1=介質分離型半導體裝置的製造方法，t經由主電 二二“而貼合半導體基板及活性層’於接觸於上述主恭 "質層的狀態下，將由多孔質氧化膜所Μ & Μ ^ Λ甩 貝乳化胰所構成的辅助電介 =形成於上述半導體基板内，而將功率㈣形成於形 上述活性層的分離區内，其特徵為具備·· 於上述半導體基板的主面上形成Ρ+擴散區及η +擴 散區之製程； 擴 使上述Ρ +擴散區多孔質化而形成多孔質區之 程； i +去除形成於活性層側矽基板的背面之對應於氧化 膜層的上述分離區的正下方位置之部位的—部分之制 316438 49 1254966 程； 程 貼6上述半導體基板及活性層側矽基板之製程，· 研磨上述活性層側矽基板而形成上述活性層之製 方、上述/舌性層上形成上述分離區之製程； 制方；上述活性層的上述分離區内形成上述功率元件 之製程， 、於上述分離區的位置上形成從上述活性層的表面 通過上述氧化膜層的去除區而到達上述多 口部之製程，·以及 …經由上述開Π部，將上述多孔質區曝露於 氧％楗或是熱氧化環境，並氧化：六 輔助電介質層之製程。 夕孔貝“形成上述 13.如申請專利範圍第"項 體裝置的製造方法，㈠，上述貝切型半導 (⑽叫）為〇_6以上。夕以的多孔性 14·如申請專利範圍第i i項或第！ 2項 體裝置的萝#方$ ^ 貝刀離型半導 率元件中’上述開口部係相對於上述功 :?之中心的圓周方向上，以等角間距而設置複數 15· 一種電介質分離型半導體裝置的製 層而貼合半導體基板及活性層，於接觸：經由主電 介質層的狀態下，將由多m化ϋ逃主電 質層形成於上述半導體基板内，而將籌成：辅助電介 才功率兀件形成於形 316438 - 50 1254966 成疒上述/舌性層的分離區内，其特徵為具 備： 於上述半導體基板的主面上形成n + ^ u 散區之製程； φ烕P +擴散區及n +擴 程；使上述p+擴散區多孔質化而形成多孔質區之製 去除形成於活性層側 膜層的上述…:二夕基板的背面之對應於氧化 丁〜u虼，心位置之部位的一部分之製 程； 於上述活性層上形成上述分離區之製程； 之製=述活性層的上述分離區内形μ述功率元件 的本於上述功率元件的巾'讀置上形成從上述活性岸 勺表面通過上述氧化膜層的去除區而到達上述 區之開口部之製程；以及 、 經由上述開口部，將上述多孔質 氧環境或是熱氧化環境，氧化該多孔質區而形= 助電介質層之製程。 战上迹卷 316438 51
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