CN103348473B - 用于半导体装置的富陷阱层 - Google Patents

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Abstract

一种集成电路芯片形成有有源层和富陷阱层。所述有源层形成有有源器件层和金属互连层。所述富陷阱层在所述有源层上方形成。在一些实施方案中，所述有源层包括在半导体晶片内，且所述富陷阱层包括在处理晶片内。

Description

用于半导体装置的富陷阱层
相关申请案的交叉引用
根据美国法典第35章，119(e)，本专利文件要求于2010年12月24日提交的临时专利申请号61/427167的优先权，其内容以全文引用的方式并入本文。
发明背景
绝缘体上硅(SOI)技术（其代表了相对于传统体硅工艺的进步）在90年代后期首次被商业化。绝缘体上硅SOI技术的定义性特性是其内形成电路的半导体区与体衬底被电绝缘层隔离。将电路与体衬底隔离的一个优点是寄生电容显著减小，寄生电容允许达到更理想的功率-速度性能水平。因此，SOI结构对于高频应用，比如射频(RF)通信电路而言尤其有吸引力。由于消费者的需求加剧了RF通信电路所面临的功率限制，因此SOI技术的重要性持续增加。
图1示出了典型的SOI结构100。SOI结构100包括衬底层101、绝缘体层102和有源层103。衬底层101通常为半导体材料，比如硅。绝缘体层102为电介质，其常常是在衬底层101为硅的情况下通过氧化衬底层101而形成的二氧化硅。有源层103包括有源器件层104和金属化或金属互连层105，其还包括电路在其内形成后将出现的掺杂物、电介质、多晶硅、金属布线、钝化以及其它层、材料或组件的组合。电路可包括金属布线106（例如，在金属互连层105中）；无源器件，比如电阻器、电容器和电感器；以及有源器件，比如晶体管107（例如，在有源器件层104中）。
如此处以及附加权利要求书中所用，SOI结构上形成信号处理电路的区域被称为SOI结构的“有源层”。例如，在图1中，有源层为有源层103，其包括器件或组件，比如晶体管107和金属布线106。尤其是当提到形成有源器件本身的有源半导体材料层时，使用术语“有源器件层”（例如，104）来代替。例如，在图1中，有源器件层104是有源层103的包含晶体管107但不包括金属互连层105的金属布线106的部分。
又如此处和附加权利要求书中所使用，SOI结构100的“顶部”指顶部表面108，而SOI结构100的“底部”指底部表面109。该定向方案一直成立，无论SOI结构100相对于其它参照系的定向如何，以及无论从SOI结构100除去层或向SOI结构100增加层。因此，有源层103总是位于绝缘体层102之上。此外，始于有源层103的中心并向底部表面109延伸的矢量将总是指向SOI结构100的“背面”方向，无论SOI结构100相对于其它参照系的定向如何，以及无论从SOI结构100除去层或向SOI结构100增加层。
消费者的需求持续加剧了对射频器件的质量和性能的限制。这些限制直接影响了所要求的由RF电路生成和解码的信号的线性和精度。除了其它要求，必须防止电路的一部分中的信号影响以及劣化电路的另一个部分中的信号。该效应被称作串扰。对于RF通信电路而言，缓解串扰是至关重要的，这是因为电路内的某些寄生路径的阻抗在用于在RF电路中传送信号的频率下易于达到最小值。由于这些相同的寄生路径连接电路内传送不同信号的节点，因此串扰问题对于RF应用来说尤其成问题。此外，对于电路内的信号可暴露至其的寄生电容而言，非信号依赖是至关重要的。该要求很关键，这是因为信号依赖误差是很难校准的，且这种误差是固有非线性的。
解决电子电路中的串扰问题的一个方法是使用高电阻率衬底。参考图1，通过使穿过衬底的寄生路径的阻抗保持高于应有的阻抗而不增大衬底电阻来增加衬底层101的电阻会减少串扰。用于衬底层101的材料通常包括非常轻掺杂的硅，如此衬底层101便具有一些绝缘体的特性。使用高电阻率衬底已被证明能够使用于RF通信电路的SOI结构的益处大致扩展两个数量级的频率量级。
尽管用于SOI工艺时，高电阻率衬底能够减少衬底损耗，但是其非常容易受另一种被称为寄生表面传导的现象影响。可再次参考图1解释寄生表面传导问题和潜在的解决方法。如前所述，典型的高电阻率衬底器件绝缘体层102为二氧化硅，衬底层101为高电阻率硅。寄生表面传导问题源于以下事实，即形成衬底层101的轻掺杂的硅能够终止场线，但是由于载荷子受到有源层103中的信号电压的影响，衬底层101的很薄的表面区域110可被形成反型或积累区域。有源层103中的信号可直接改变区域110中的载荷子被移动的程度。结果，衬底层101和有源层103之间的结的电容（如在有源层所见）取决于施加的电压。电容导致非直线性和伴随的信号纯度损失。此外，外加电压可使衬底层101侧面的界面反型并在区域110内产生沟道状层，尽管衬底层101的电阻很高，但是电荷可很容易地在区域110内横向移动。因此，该效应还可导致RF通信电路内发生信号劣化串扰。
解决产生不可取的沟道状层110这一问题的方法通常是在区域110内沿衬底层101的顶部形成富陷阱层。富陷阱层的存在有效地抵抗寄生表面传导，这是因为富陷阱层显著地降低了区域110中的载荷子的载流子寿命。由于载流子不能移动很远，因此衬底层101的有效电阻得以保持，且有源层103所检测的电容不依赖有源层103中的信号。
然而，区域110中的富陷阱层存在的问题是当进行后续处理以在有源层103内形成结构之前形成富陷阱层时，那些稍后的处理步骤可使富陷阱层退化。处理半导体装置，尤其是在有源层103内制造有源器件通常包括在1000℃至1100℃的温度下进行的高温过程。对半导体结构进行的高温处理起到退火作用以除去半导体晶格中的缺陷。该效果通常用于提高电路的电气性能。然而，与通常的应用不同，当退火除去缺陷后，由于陷阱数量减少，由非晶硅或多晶硅晶体图案形成的富陷阱层的性能实际上降低了。
附图简述
图1是现有技术SOI结构的简化剖视图。
图2是第一集成电路（IC）芯片的一部分的简化剖视图，示出该部分内的结合本发明的实施方案的实例结构。
图3是第二IC芯片的一部分的简化剖视图，示出该部分内的结合本发明的另一个实施方案的实例结构。
图4是第三IC芯片的一部分的简化剖视图，示出该部分内的结合本发明的另一个实施方案的实例结构。
图5是第四IC芯片的一部分的简化剖视图，示出该部分内的结合本发明的另一个实施方案的实例结构。
图6是第五IC芯片的一部分的简化剖视图，示出该部分内的结合本发明的另一个实施方案的实例结构。
图7是根据本发明的实施方案的用于制造图2和6中所示结构的一个或多个的实例过程的简化流程图。
图8是根据本发明的实施方案的用于制造图3和4中所示结构的一个或多个的实例过程的简化流程图。
具体实施方式
现在将详细地参考所公开的发明的实例实施方案，附图图示了其一个或多个实例。提供每一个实例是作为对本发明的解释，而非对本发明的限制。事实上，对本领域中的技术人员将很明显，在不脱离本发明的精神和范围的情况下，可对本发明进行修改和变化。例如，作为一个实施方案的一部分所说明或描述的特征可用于另一个实施方案中，以形成更进一步的实施方案。因此，本主题意在覆盖附加权利要求书及其等同范围内的所有此类修改和变化。
本发明的实施方案通常抑制寄生表面传导，并提高在IC芯片的一个或多个有源层内形成的器件的RF性能。本发明的一些实施方案通过利用具有富陷阱层（其在层转移结构的处理晶片内）的层转移结构来实现这些有益结果。在本发明的一些实施方案中，与传统SOI结构相比，衬底被更大程度地移动远离有源层，从而降低衬底损耗。在本发明的一些实施方案中，富陷阱层在完成有源层处理（例如，CMOS处理等）之后被引入，从而保存富陷阱层的功效并使对整个IC芯片完整性的破坏降至最低。本发明的一些实施方案提高了在有源层内形成的器件的电气性能，对于给定的潜在功效而言提高了富陷阱层的功效，并使在整个IC芯片中制造缺陷的可能性最小化。
可参考图2描述本发明的一些实施方案。图2图示了IC芯片的一部分内的结构200。结构200可通过晶片键合或层转移技术形成，如以下所描述的。因此，结构200通常包括与半导体晶片202键合的处理晶片201。因此，结构200可被称为层转移结构。半导体晶片202通常包括底面与绝缘体层204接触的有源层203。半导体晶片202任选地被另一个绝缘体层（未示出）覆盖。处理晶片201通常包括处理衬底层205和键合层206。
有源层203通常包括有源器件层207和金属化或金属互连层208，其通常还包括电路在其内形成后将出现的掺杂物、电介质、多晶硅、金属布线、钝化以及其它层、材料和/或组件的组合。电路可包括金属布线209（例如，在金属互连层208内）；无源装置，比如电阻器、电容器和电感器；和有源器件，比如晶体管210（例如，在有源器件层207内）。
键合层206通常可以是用于隔离并保护有源层203的一个或多个绝缘体层和钝化层。键合层206可以是在晶片键合或层转移工艺过程中用于将处理晶片201的底部暴露表面211与半导体晶片202的顶部暴露表面212键合的材料。在可选的实施方案中，在晶片键合或层转移之前，键合层206被加至半导体晶片202上，而非处理晶片201上。在一些实施方案中，键合层206是通过化学汽相淀积(CVD)或热氧化形成以产生氧化物层。根据该实施方案，如此处所描述，键合层206可在富陷阱层214之前或之后形成。如果键合层206在富陷阱层214之前形成，则由于与形成键合层206有关的热量，富陷阱层214的益处将略微受到损害。然而，单个CVD或热氧化过程所降低的陷阱密度将不会像整个有源器件处理所降低的陷阱密度那么多。
半导体晶片202可以是传统的绝缘体上硅(SOI)晶片（绝缘体层204形成为隐埋氧化物或其它合适的绝缘体或介电材料），或传统的体半导体晶片（如所期望的那样，绝缘体层204被注入、沉积、生长等）。在将处理晶片201键合至半导体晶片202之前，在半导体晶片202的衬底内或上形成有源层203的结构。键合之后，除去绝缘体层204下的原半导体衬底的一部分（未示出），如此绝缘体层204的背面213便可暴露。一旦除去下面的衬底，处理晶片201便提供保护并保持有源层203内的器件或结构的电气特性所必需的稳定力。此外，进一步的金属化或互连配线（未示出）可延伸穿过绝缘体层204并被沉积在绝缘体层204的背面213上以与有源层203内的组件背面电连接。
参考图2描述的配置的有利方面是，与传统的SOI或体半导体结构中的衬底相比，结构200的衬底（即，处理衬底层205）进一步来自有源层203。该特性通常发生，这是因为键合层206厚于这种传统结构的绝缘体层（与绝缘体层204类似）。由于处理衬底层205相对远离有源层203，因此寄生路径和非线性电容效应显著减小。
为何键合层206可厚于绝缘体层204有多个原因。例如，绝缘体层204为高品质绝缘体层，而形成高品质厚绝缘体的时间和费用通常是不被允许的。此外，可使绝缘体层204保持相对较薄，这是因为随着这种绝缘体层（例如，204）厚度的增加，由于半导体晶片或IC芯片中不同层之间的热膨胀系数不同而导致的晶片弯曲成为更紧迫的问题。对于厚度超过大约1微米(μm)的绝缘体层而言，使用普通的半导体制造技术不能轻易地缓解这种结果。由于这些和其它对绝缘体层最大厚度的限制，不能将绝缘体层204制造成任意厚度。相反，绝缘体层204的典型厚度可以是大约0.1至大约1μm。另一方面，根据本发明的一些实施方案，键合层206的典型厚度可以是几微米厚。
与标准SOI结构相比，由于非线性的衬底电容和衬底损耗，参考图2描述的层转移结构200通常没什么问题。然而，由于处理晶片（例如，201）中存在衬底（例如，处理衬底层205），因此传统的层转移器件仍会遭受衬底损耗。针对这些现象，为了增大结构200的电阻，可在处理衬底层205内设置富陷阱层214，其通常在有源层203之上与键合层206相邻。如此处和附加权利要求书中所用，术语“富陷阱层”通常指的是具有高密度电活性载流子陷阱的层。
如图2所图示，富陷阱层214可与键合层206接触，键合层206可与有源层203接触。该配置将通过抑制否则会在处理衬底层205和键合层206的界面发生的载流子运动来有效地消除寄生衬底传导和衬底损耗的影响。
通常，富陷阱层214内较高的陷阱密度会引起更大的使非线性寄生电容和寄生表面传导最小化的效果。在本发明的一些实施方案中，富陷阱层214的陷阱密度大于1011cm-2eV-1。由于富陷阱层214是在在有源层203内形成结构所必须的处理之后形成的实施方案不会经受富陷阱层214的热退化，因此与现有技术中的典型方法相比，这些实施方案通常能够利用更容易或更有效的形成较高陷阱密度的方法。
在本发明的各种实施方案中，富陷阱层214以不同形式提供。在一些实例实施方案中，富陷阱层214是在处理晶片201被键合至半导体晶片202之前通过在处理衬底层205的表面上沉积高电阻率材料形成的。沉积的材料可以是多晶半导体材料或多晶硅，处理衬底层205可以是非常轻掺杂的硅，如此其便具有高电阻率。
在可选的实施方案中，富陷阱层214是通过将高能粒子（例如，惰性气体、硅、氧、碳、锗等）注入处理衬底层205从而在处理衬底层205创建被损伤的区域而形成的。注入可在已经有或无键合层206的情况下进行。然而，由于用于键合层206的一些材料（例如，氧化物）可阻碍注入，因此通常在没有键合层206的情况下更容易注入。另一方面，如果键合层206是热氧化物材料，则为富陷阱层214进行注入后来自形成键合层206的热量可使富陷阱层214退化。这种情况下，注入在热氧化之后进行。例如，注入氩通过大约的热氧化物可以大约1E15/cm2的剂量和大约240keV的能量进行。在硅衬底引起的损伤通常将从硅表面延伸至大约的深度。
注入的粒子可以是氩或硅或其它合适的离子，处理衬底层205可以是非常轻掺杂的硅，如此其便具有高电阻率。使用氩很有利，这是因为其质量相对较大，因此其会造成大量损伤；但是其还是惰性的，因此其将不会造成任何意想不到的副作用。另一方面，由于类似的原因（硅将破坏处理衬底层205的硅晶体结构，但是其将不会具有任何其它副作用），硅可用作注入材料。注入氧或碳也很有利，这是因为就相对于后续加温退火，由于形成了Si-O或Si-C键（其会破坏硅晶格，留下一些悬空硅键），其能够形成相对稳定的陷阱密度。此外，有了足够的剂量和后续加温退火，O原子可开始聚结，形成SiOX沉淀物，其将在硅晶格中形成稳定的陷阱点。
此外，多个注入能量可用于从处理晶片201的底部表面211（或之前的增加键合层206前的底部表面）至距表面211的最大期望深度或距离形成富陷阱层214。此外，剂量还可以随能量变化以产生几乎恒定的陷阱密度对深度。作为导致几乎恒定的损伤剖面对深度的双注入序列的实例，以1E15/cm2的剂量和240keV的能量注入氩后可以3E14/cm2的剂量和60keV的能量进行第二氩注入。该序列通常将导致恒定的从硅表面至大约3000A深的损伤剖面。此外，可以低束电流和/或背面晶片冷却进行注入以避免由于来自注入束的自加热导致的损伤自退火。
在其它可选的实施方案中，富陷阱层214由整个处理晶片201组成。例如，在本发明的一些实施方案中，处理晶片201由高电阻率多晶硅组成，因此富陷阱层204延伸穿过处理晶片201的整个范围。这些可选的实施方案将表现出出色性能和低成本的有利特性，这是因为与单晶硅晶片相比，多晶硅晶片不那么昂贵且因为陷阱将遍布整个处理晶片201的厚度。
一些实施方案通过将处理晶片201暴露于相对高能量的电离辐射（比如，伽马射线、Ｘ射线或其它合适的高能粒子源（例如，MeV电子、质子或其它可使半导体晶格损伤的高能粒子））进行照射来贯穿整个处理晶片201形成富陷阱层214。这种照射可对半导体晶格造成损伤，从而生成陷阱。合适的伽马射线源可以是，例如钴-60。
使用照射的优点是其很容易穿透整个处理晶片201，从而在整个处理晶片201体形成陷阱。该特征使得贯穿处理晶片201厚度的每单位体积的陷阱密度相对恒定，并能够创建理想的晶片表面每单位面积高度集中的陷阱密度。可选的是以不能很深地穿透入衬底层205的低能量辐射照射处理晶片201的表面，如此仅形成表层陷阱。
照射的另一个益处是其可在处理晶片（具有之前沉积在处理晶片上的几乎任何类型的表面膜）上进行。因此，例如，键合层206可已经存在于处理晶片201的表面211上。由于，例如伽马射线的穿透深度很高，大多数照射将穿过键合层206且进入衬底层205。该特征允许在沉积或热生长键合层206之后形成富陷阱层214。在沉积或生长键合层206之后形成陷阱的附加益处是可在Si-SiOx界面形成界面陷阱，从而在衬底层205的键合表面形成附加陷阱层。在该表面形成陷阱层可以是有益的，其可使场线在该表面终止而非深入电阻性衬底层205，形成损耗较小的电荷/场终止系统。在热氧化之后形成富陷阱层214的另一个益处是热氧化要求高温和长时间（二者可导致之前形成的陷阱退火并退化），这与高陷阱密度的总体目标相反。此外，尽管键合层206可通过CVD形成，但是在某些情况下用于键合层206的热生长氧化物可比CVD氧化物具有更理想的性能。
用于诱导陷阱形成的照射的另一个益处是由于穿透深度高（例如，伽马射线），整个晶片盒（盒子中通常有25个晶片）可作为一批来照射，这就节省了时间和金钱。此外，由于照射可穿透盒子，因此在照射程序过程中可使晶片盒密封，从而避免对晶片造成潜在污染。该特征还允许在工业环境而非洁净室下进行暴露，从而降低成本并增加可用于该程序的制造场所的数量。
除体半导体晶片外，照射技术可用在SOI晶片上。然而，SOI晶片的顶部半导体层也会被损伤。对顶部表面进行快速退火可修复一些对顶部半导体层造成的损伤。然而，如果对顶部半导体层已进行了CMOS处理，则不允许这种退火。另一方面，如果可以接受对在顶部半导体层内制造的器件造成的损伤，则可在CMOS处理之后形成陷阱，无需后续的修复退火。该选择可以比在CMOS处理之前在SOI晶片内形成富陷阱层更简单更便宜。照射还可与其它陷阱生成机制结合使用以整体增大有效电阻率。例如，注入之后，可在具有富陷阱层的晶片被键合至第二晶片之前对其进行照射。
一些实施方案可在键合层206形成之前通过在处理衬底层205的表面进行的机械损伤法形成富陷阱层214。（出于“非本征吸杂”的目的，半导体晶片制造者有时会进行相似的机械损伤法）。损伤可由以下几种方法的任何一种造成，比如，以金属或陶瓷刷子刷处理衬底层205的表面，使硬质材料小球撞击到处理衬底层205的表面上，或研磨处理衬底层205的表面。然后，可将键合层206沉积在处理晶片201的表面并利用化学机械抛光(CMP)使其平面化以允许其适当地熔融键合至半导体晶片202的顶部暴露表面212。可选地，可将键合用液体粘合剂涂覆至处理晶片201的表面，允许液体使处理衬底层205的机械粗糙化表面上方的处理晶片201的键合表面211平滑。
在一些实施方案中，由于富陷阱层214是处理晶片201被键合至半导体晶片202的部分，因此富陷阱层214通常在有源层203内的大多数或所有结构均已形成之后被加至半导体晶片202。因此，与以上描述的现有技术不同，用于在有源层203形成结构的处理或制造方法通常不会影响富陷阱层214。
在本发明的各种实施方案中，键合层206以不同形式提供。例如，在一些实施方案中，键合层206由两个首先分别键合至处理晶片201和半导体晶片202的绝缘体材料层组成。在一些可选的实施方案中，富陷阱层214可存在于半导体晶片202的顶部表面，并被直接键合至处理晶片201。这种情况下，键合层206完全不存在。可选地，富陷阱层214可存在于半导体晶片202上，并被合适的键合层206覆盖。这种情况下，富陷阱层214处于有源层203和键合层206之间。在一些实施方案中，键合层206包括二氧化硅或任何其它合适类型的绝缘体。在其它实施方案中，键合层206包括钝化层和/或其它辅助层。
在本发明的各种实施方案中，有源层203可以不同形式提供。在一些实施方案中，有源层203包含一个或多个晶体管210，例如金属氧化物半导体(MOS)器件、双极器件、垂直扩散型MOS(VDMOS)功率器件等的各种合适组合。晶体管210的各种形式通常包括栅极区215和体/沟道区216。在本发明的一些实施方案中，栅极区215在体/沟道区216和富陷阱层214之间。此外，在本发明的一些实施方案中，金属互连层208的金属布线209在体/沟道区216和富陷阱层214之间。这些实施方案通常表现出有利的特性，这是由于形成有源器件层207内的有源器件（例如，晶体管210）的源极、漏极和沟道的有源器件材料进一步与处理衬底层205分离（与图1中的有源器件层104和衬底层101相比），从而提高了以上描述的有源器件的RF性能。
在有源器件层207处于有源层203的底部以及仅金属互连层208内的最低金属层接触有源区的实施方案中，之前描述的有利特性被增强。在本发明的其它实施方案中，金属互连层208的部分或全部加在绝缘体层204下方，例如在半导体晶片202的原始下部衬底材料被除去或减薄之后。这种情况下，有源器件层207不像在之前描述的实施方案中那样远离处理衬底层205。然而，可将键合层206的厚度选择为，与图1中的有源器件层104和衬底层101相比，可确保有源器件层207和处理衬底层205之间更大的有利分离。
在本发明的一些实施方案中，单个结构200包括多个富陷阱层。例如，除富陷阱层214之外，结构200可包括绝缘体层204下方的富陷阱层。可根据以上描述的现有技术或根据参考以下图5描述的实施方案形成附加的富陷阱层。在另一个实例中，单个结构200可包括被除上覆的富陷阱层214之外的富陷阱层分开的多个有源层203（或有源器件层207）。除了缓解以上描述的层内串扰，这些实施方案通常表现出提高不同有源层203内的信号之间的隔离的附加有利特性。在无源装置（比如，电感器）位于有源层203的其中之一的情况下，该特性具有特别的重要性，这是因为其希望提供在源器件层207内的这些器件和有源器件之间提供好的隔离。如此由富陷阱层形成的改进的隔离还可允许无源装置距有源器件（例如，晶体管210）更近一些以从而在降低寄生电容的同时仍保持给定的理想程度的隔离。
可参考图3描述本发明的一些实施方案。图3图示了具有多个信号处理电路层的结构300。结构300通常包括通过晶片键合或层转移技术键合在一起的半导体晶片301和处理（或第二半导体）晶片302。
半导体晶片301通常包括有源层303、绝缘体（例如，氧化物或其它电介质）层304和衬底层305。半导体晶片301可选地由另一个绝缘体层（未示出）覆盖。有源层303通常包括有源器件层306和金属化或金属互连层307。因此，有源层303还通常包括信号处理电路，比如在有源器件层306的一个或多个有源器件（例如，晶体管308）和在金属互连层307的金属布线309。
处理晶片302通常包括有源层310、键合层311、富陷阱层312以及下部和上覆绝缘体（例如，氧化物或其它电介质）层313和314。有源层310通常包括有源器件层315和金属化或金属互连层316。因此，有源层310通常还包括信号处理电路，比如在有源器件层315的一个或多个有源器件（例如，晶体管317）和在金属互连层316的金属布线318。因此，在该实施方案中处理晶片302为第二半导体晶片。
根据各种实施方案，富陷阱层312是在形成有源层303和310或二者之一之后形成的。此外，富陷阱层312在半导体晶片301的顶面上被插在两个晶片301和302之间。此外，根据期望的配置或实施的要求，富陷阱层312可具有特性的任何一个或多个且可通过此处针对富陷阱层214（图2）描述的任何技术形成。
在一些实施方案中，处理晶片302是由SOI或体半导体晶片形成的。因此，在一些实施方案中，富陷阱层312是在形成有源层310之前在处理晶片302的半导体衬底内形成的。然而，这种情况下，在有源层310内后续形成的结构可使富陷阱层312退化，如上所述。然而，由于富陷阱层312（作为处理晶片302的一部分）是在有源层303形成之后被加至半导体晶片301，因此在半导体晶片301内形成有源层303通常不会影响富陷阱层312。
在其它实施方案中，富陷阱层312是在形成有源层310之后形成的。例如，富陷阱层312可以是沉积到绝缘体层313的底部表面上的高电阻率材料，例如在附加处理晶片（未示出）被键合至处理晶片302的顶部以及下部半导体衬底被除去或减薄以暴露绝缘体层313之后。可选地，下部半导体衬底并未被完全除去，且富陷阱层312是在下部半导体衬底的剩余部分内形成的，例如通过注入高能粒子以在下部半导体衬底内创建被损伤的区域，如上所述。随后，附加处理晶片在处理晶片302被键合至半导体晶片301之前或之后除去。在这些的变型中，附加处理晶片是任选的或上覆绝缘体层314始作用于将附加处理晶片键合至处理晶片302的键合层的一部分。在每种情况下，由于富陷阱层312（作为处理晶片302的一部分）是在有源层303形成之后被加至半导体晶片301的，因此在半导体晶片301内形成有源层303通常不会影响富陷阱层312。在其它可选实施方案中，在将半导体晶片301和处理晶片302键合后，附加处理晶片仍保持附接至处理晶片302，然后附加处理晶片或衬底层305被除去或减薄。
在其它可选的实施方案中，在形成有源层310之后，富陷阱层312通过层转移技术被加至处理晶片302（参见以下参考图5描述的双层转移技术）。因此，富陷阱层312被形成为另一个处理晶片内的层（或整个范围）。然后，另一个处理晶片被键合至处理晶片302，例如以绝缘体层313（在另一个处理晶片或处理晶片302上形成）作为键合层。然后，除去另一个处理晶片的任何不必要的厚度，使富陷阱层312作为处理晶片302的一部分。此外，键合层311可在将富陷阱层302键合至处理晶片302之前与富陷阱层312一起在另一个处理晶片内形成，或键合层311可在这种键合之后（且任选地在除去另一个处理晶片的任何不必要的厚度之后）在富陷阱层312上形成。这些实施方案中的一些通常允许使用低成本的多晶硅晶片，或使用辐射损伤技术在另一个处理晶片内形成富陷阱层312。在每种情况下，由于富陷阱层312（作为处理晶片302的一部分）是在有源层303形成之后被加至半导体晶片301的，因此在半导体晶片301内形成有源层303通常不会影响富陷阱层312。
在其它实施方案中，富陷阱层312被加至半导体晶片301，而非处理晶片302（在形成有源层303之后，但是在半导体晶片301和处理晶片302被键合在一起之前）。这种情况下，键合层311为绝缘层，绝缘层313为键合层。此外，有源层310可在键合之前形成，如此形成的有源层303或310均不会影响富陷阱层312。
键合层311通常可以是用于隔离并保护有源层303和310的一个或多个绝缘体层和钝化层的组合。键合层311也可以是在晶片键合或层转移程序过程中用于将处理晶片302的底部暴露表面319键合至半导体晶片301的顶部暴露表面320的材料，在一些实施方案中，键合层311包括当从处理晶片302除去材料（例如，下部衬底层的部分或全部）时使用的蚀刻停止层，如以下所描述的。在其它实施方案中，键合层311包括处理晶片302的衬底材料，当处理晶片302准备好被键合至半导体晶片301时其未被完全除去，如以下所描述的。在另一个可选的实施方案中，在晶片键合或层转移之前，键合层311被加至半导体晶片301，而非处理晶片302。
在一些实施方案中，处理晶片302的有源层310内的信号处理电路通过金属互连层307和316内的金属布线309和318之间的金属接触层321形成的金属与金属键连接至半导体晶片301的有源层303内的信号处理电路。因此，金属接触层321可以是通过传统CMOS金属化过程形成的堆叠金属层。尽管穿过富陷阱层312的连接可略微降低其功效，但是结构300仍将实现使用富陷阱层带来的益处（如以上描述的那些）。
在本发明的各种实施方案中，在富陷阱层312两侧的晶片301和302可表现出不同的特性。在本发明的一些实施方案中，有源层310由无源装置，比如用于处理RF信号处理的电感器组成。绝缘体层313和314可由用于隔离有源层310内的信号处理器件的绝缘体材料和钝化材料组成。此外，在本发明的一些实施方案中，具有其它信号处理电路的附加层（例如，附加处理晶片）可覆盖处理晶片302。每一个这种附加层也可具有插在附加层和结构300的下部剩余部分之间的附加富陷阱层（例如，与富陷阱层312相似）。
可参考图4描述本发明的一些实施方案。图4图示了层转移结构400，其通常在元件401-420（例如，与图3中的各个元件301-320的描述相似，但不一定完全相同）之间具有多个信号处理电路层。
富陷阱层412通常插在有源层403和410之间，如以上就元件303、310和312描述的那样。此外，根据期望的配置或实施的要求，富陷阱层412可具有特性的任何一个或多个且可通过此处针对富陷阱层214或312描述的任何技术形成。
此外，图4中的多个信号处理电路层可使用半导体直通通路(TSV)连接421分别连接在堆叠晶片401和402的金属互连层407和416内的金属布线409和418之间。TSV连接421可按照需要向下蚀刻穿过堆叠晶片401和402的多个层，包括穿过现有的TSV连接421可电连接的金属化。例如，TSV连接421通过横向接触层（例如，金属布线418的一个或多个部分）连接至处理（或第二半导体）晶片402的有源层410内的电路，并通过底部接触层（例如，金属布线409的一个或多个部分）连接至半导体晶片401的有源层403内的电路。可使用有源层410内的金属侧壁或平台实施横向接触层(418)的功能。TSV连接421通常允许相对容易地连接附加有源层（例如，附加处理晶片），其可以与处理晶片402覆盖半导体晶片401类似的方式覆盖有源层410，附加富陷阱层插在每一个附加有源层和下部有源层之间。
此外，如之前那样，结构400可被绝缘体层414覆盖，绝缘体层414可帮助隔离有源层410内的信号处理电路。绝缘体层414可包括钝化和绝缘体材料层。
可参考图5描述本发明的一些实施方案。图5图示了层转移结构500，通常其半导体晶片501键合至处理晶片502。
半导体晶片501通常具有有源层503和绝缘体（例如，氧化物或其它电介质）层504。有源层503通常包括有源器件层505和金属化或金属互连层506。有源器件层505通常具有各种有源器件507，比如各种类型的晶体管。此外，金属互连层506通常具有金属布线508。此外，绝缘覆盖层（未示出）可在金属互连层506的顶部形成。
处理晶片502通常具有键合层509和衬底层510。衬底层510可包括其内的富陷阱层511。如根据期望的配置或实施的要求为合适的或可允许的，富陷阱层511可具有特性的任何一个或多个且可通过此处针对富陷阱层214、312或412描述的任何技术形成。此外，富陷阱层511可仅包括衬底层510的一部分（如所示）或整个衬底层510。
如根据期望的配置或实施的要求为合适的或可允许的，键合层509可具有特性的任何一个或多个且可通过此处针对键合层206、311或411描述的任何技术形成。键合层509通常将处理晶片502的顶部表面512键合至半导体晶片501的底部表面513。作为可选的实施方案，键合层509可在半导体晶片501的底部表面513上形成，而非在处理晶片502上形成。
在一些实施方案中，结构500通过双层转移或晶片键合技术形成。这种情况下，在大部分或所有用于在有源层503形成结构的处理之后，临时处理晶片（未示出）被键合至半导体晶片501的顶部表面514。临时处理晶片通常为半导体晶片501提供结构性支撑以便除去在绝缘体层504下面的半导体层（未示出）的部分或全部。然后，处理晶片502被键合至半导体晶片501的底部表面513，临时处理晶片的部分或全部被除去。临时处理晶片的任何剩余部分可，例如，在金属互连层506的顶部形成绝缘覆盖层（未示出）。
根据图5的实施方案的一般结果是与根据图2、3和4的实施方案相比，结构500与现有技术结构100（图1）更相似。该相似通常涉及富陷阱层511的放置，富陷阱层511被放置在有源层503之下，而非之上。然而，与现有技术结构100相比，制造技术上的差别使结构500具有一些有利的差别。例如，由于处理晶片502在形成有源层503之后被键合至半导体晶片501，因此富陷阱层511通常不会受到在503内形成结构的影响。因此，由于任何后续处理，富陷阱层511通常遭受的退化风险比区域110内的现有技术富陷阱层遭受的退化风险要小得多。此外，如以上结合图2中的绝缘体层204和键合层206所描述的，键合层509通常可由比绝缘体层504厚得多的绝缘材料制成。与图1中的有源器件层104和衬底层101之间的分离相比，键合层509的相对较大的厚度通常确保有源器件层505和衬底层510之间更大的有利分离。因此，由于衬底层510相对远离有源器件层505，因此与现有技术结构100相比，寄生路径和非线性电容的效应显著减小。结构500的其它优点也可很明显。
在一些对根据图5的实施方案进行的变化中，结构500通常是用于形成图3或4的结构300或400的过程中的中间结构。这种情况下，衬底层510被减薄或除去，键合层（例如，311或411）在衬底层的底部表面上形成以准备好键合至具有另一个有源层（例如，303或403）的另一个半导体晶片（例如，301或401）。因此，有源层503是有源层310或410。此外，富陷阱层511因此是富陷阱层312或412，且在有源层303和310或403和410之后形成。因此，富陷阱层511不会因形成有源层303和310或有源层403和410受到影响。
在现有技术中，已尝试在晶片内形成器件和材料层，在晶片的顶部附加支撑件，除去或减薄位于器件和材料层之下的晶片部分，将衬底键合至晶片的底部，以及除去在顶部安装的支撑件。安装在底部的衬底在其键合表面上具有绝缘体层（比如，氮化硅或氧化硅），并包括金、银或锂掺杂的硅（其在绝缘体层下方形成具有深层陷获点的高电阻率硅衬底）。然而，与现有技术有可能产生的陷阱密度相比，此处描述的用于形成富陷阱层511的技术通常产生明显更高的陷阱密度。因此，相比现有技术，根据图5的实施方案具有该重要的优势。此外，几乎在所有的半导体生产设备中，金、银和锂通常被认为是有害污染物。因此，由于担心与其它过程的交叉污染，通常不希望在大多数设备中处理掺杂这些元素的晶片。
可参考图6描述本发明的一些实施方案。图6图示了层转移结构600，通常其半导体晶片601键合至处理晶片602。
半导体晶片601通常具有有源层603，下部和上覆绝缘体（例如，氧化物或其它电介质）层604和605以及富陷阱层606。有源层603通常包括有源器件层607和金属化或金属互连层608。有源器件层607通常具有各种有源器件609，比如各种类型的晶体管。此外，金属互连层608通常具有金属布线609。此外，绝缘覆盖层（未示出）可在富陷阱层606的顶部形成。如根据期望的配置或实施的要求为合适的或可允许的，富陷阱层606可具有特性的任何一个或多个且可通过此处针对富陷阱层214、312、412或511描述的任何技术形成。
处理晶片602通常具有衬底层611和键合层612。如根据期望的配置或实施的要求为合适的或可允许的，键合层612可具有特性的任何一个或多个且可通过此处针对键合层206、311、411或509描述的任何技术形成。键合层612通常将处理晶片602的底部表面613键合至半导体晶片601的顶部表面614。作为可选的实施方案，键合层612可在半导体晶片601的顶部表面614上而非在处理晶片602上形成。
富陷阱层606通常在半导体晶片601的有源层603和处理晶片602的衬底层611之间。此外，富陷阱层606在有源层603的大部分或所有结构形成之后形成，因此富陷阱层606通常不会因在有源层603内形成结构而受到影响。因此，即使是在半导体晶片601上而非在处理晶片602上形成富陷阱层606，由于任何后续处理，富陷阱层606通常要遭受的退化风险比区域110中的现有技术富陷阱层要小得多。
图7示出根据本发明的一些实施方案用于制造集成电路芯片的至少一部分（例如，与图2或6中的结构200或600类似）的过程700的流程图。然而，应理解示出具体过程700仅为了说明，其它实施方案（除了特别提到的可选的实施方案）可包括其它过程或具有其它个别步骤或不同顺序或步骤的组合的多重过程，且仍在本发明的范围内。
开始（在701）后，在702制备半导体晶片202或601。如果半导体晶片202或601为SOI晶片，则制备（在702）可以很简单地只是提供标准SOI晶片。如果半导体晶片202或601为体半导体晶片，则制备（在702）可包括例如通过外延生长或离子注入法在体半导体晶片202或601内形成掩埋P+层。外延法可包括在P-或N-衬底上外延沉积P+材料层。然后，可外延沉积轻掺杂的硅层以用作有源器件层。该层可足够厚以便在有源层203或603内形成结构的处理结束时从P+层向上的扩散不会到达有源器件层207或607。另一方面，离子注入法可包括将高剂量高能量的离子（例如，硼等）注入体半导体晶片的表面，形成足够深的掩埋P+层，以便在在有源层203或603内形成结构的处理过程中，其不会扩散至有源器件层207或607。
在703，形成有源层203或603以在半导体晶片202或601内形成具有一组有源器件的电路。对于SOI晶片，可使用标准SOI工艺制造有源层203或603。对于体半导体晶片，可以为后续衬底去除提供蚀刻停止的过程形成有源层203或603，比如上述在有源器件层下方形成的P+层。此外，任选地对半导体晶片202或601的顶部表面进行化学机械抛光。
对于根据图6的实施方案，富陷阱层606是在有源层603上方以及在形成有源层603之后，在半导体晶片601上形成的（在704）。此外，可预先形成绝缘体（例如，氧化物或其它电介质）层605。此外，可在富陷阱层606上方形成附加电介质/氧化物层（未示出）。富陷阱层606、绝缘体层605和附加电介质/氧化物层可沉积在有源层603之上或在其上外延生长，或通过层转移技术从另一个处理晶片加至有源层603上。如果富陷阱层606是通过层转移技术增加的，则另一个处理晶片被分开处理以形成富陷阱层606和任何相邻的电介质或绝缘体层。这种情况下，例如，富陷阱层606可以是在衬底上的电介质上的多晶半导体或在衬底上的电介质上的被损伤的单晶顶部半导体。将另一个处理晶片键合至半导体晶片601之后，可除去另一个处理晶片的衬底，例如，如此处所描述的用于除去半导体衬底材料。任选地将位于富陷阱层606下方的介电层保留在适当位置。此外，任选地在除去另一个处理晶片的半导体衬底之后在暴露的顶部表面上沉积另一个介电层。
如果随后进行直接键合将半导体晶片202或601键合至处理晶片201或602，则可在703或704之后对半导体晶片202或601的顶部表面进行平面化。另一方面，如果进行粘接键合，则没必要进行平面化。
与702-704分开，制备处理晶片201或602（在705）。对于根据图2的实施方案，这种制备可包括通过如以上描述的任何合适的方法或以任何合适的顺序形成键合层206或612（在706），以及形成富陷阱层214（在707）。
在708，处理晶片201或602被键合至半导体晶片202或601的顶部表面。对于给定情况所合适的，键合可以是直接氧化物-氧化物键合，粘接键合、阳极键合、低温玻璃熔接键合、分子键合、静电键合等。因此，对于根据图2的实施方案，即便可在半导体晶片202内形成有源层203之前、过程中或之后的任何时间在处理晶片201内形成富陷阱层214，但是直到形成有源层203之后富陷阱层214才被加至结构200。
在709，半导体晶片202或601的原始下部，或背面部分（例如，半导体衬底）被基本除去或减薄。半导体衬底的大部分可通过背面研磨除去。半导体衬底的最后部分可通过湿蚀刻、选择性化学机械抛光(CMP)、干蚀刻等除去，至少留下有源器件层207或607（或绝缘体层204或604，如果其为原始半导体晶片202或601的一部分）。对于使用体半导体晶片的实施方案，使用对P+材料（例如，EDP、KOH或TMAH)具有高选择性的湿化学蚀刻除去原始下部衬底至P+层（以上描述的）。蚀刻可以是化学蚀刻或电化学蚀刻。此外，可使用研磨、抛光、CMP、干蚀刻或非选择性的湿蚀刻的任何组合任选地除去P+层。P+层将仅为几微米厚，因此与半导体晶片202或601如果是被机械减薄的情况相比，可获得均匀性好得多的相对较薄（例如，小于1μm）的剩余部分半导体薄膜。此外，在709除去/减薄各种层或材料之后，任选地在新暴露的表面上沉积钝化电介质层以减少由于湿气和离子污染物进入造成的影响。
在710，为任何顶部或背面连接（例如，顶部或下电极和接触件等，如所期望的）形成图案化接触层和金属化。在711，进行各种钝化沉积技术并形成衬垫开口，如此具有凸起、立柱或其它后处理金属化的整个IC芯片可大体上完成。然后，过程700在712结束。
图8示出根据本发明的一些实施方案用于制造集成电路芯片的至少一部分（例如，与图3或4中的结构300或400类似）的过程800的流程图。然而，应理解示出具体过程800仅为了说明，其它实施方案（除了特别提到的可选的实施方案）可包括其它过程或具有其它个别步骤或不同顺序或步骤的组合的多重过程，且仍在本发明的范围内。
开始（在801）后，在802制备半导体晶片301或401，在803形成有源层303或403。例如，802和803可分别与702和703类似，如以上针对SOI晶片或体半导体晶片描述的那样。此时，如果在半导体晶片301或401和处理晶片302或402之间形成电连接（例如，通过金属接触件321），则半导体晶片301或401的金属和与顶部电介质表面共平面的金属表面一起暴露。
任选地，富陷阱层312或412可在半导体晶片301或401顶部形成（在804），与富陷阱层606的形成（在704）类似，如以上所描述的，而非在处理（或第二半导体）晶片302或402内形成富陷阱层312或412，如以下所描述的。这种情况下，由于有源层303或403在富陷阱层312或412形成之前形成，因此富陷阱层312或412不会受到形成有源层303或403的过程的影响。此外，由于有源层310或410在被键合至半导体晶片301或401之前在处理晶片302或402内形成，因此富陷阱层312或412不会受到形成有源层310或410的过程影响。
如果富陷阱层312或412是通过层转移技术增加的（在804），则另一个处理晶片被分开处理以形成富陷阱层312或412和任何相邻的电介质或绝缘体层。这种情况下，例如，富陷阱层312或412可以是在衬底上的电介质上的多晶半导体或在衬底上的电介质上的被损伤的单晶顶部半导体。将另一个处理晶片键合至半导体晶片301或401之后，可除去另一个处理晶片的衬底，例如，如此处所描述的用于除去半导体衬底材料。任选地将位于富陷阱层312或412下方的介电层保留在适当位置。此外，任选地在除去另一个处理晶片的半导体衬底之后在暴露的顶部表面上沉积另一个介电层。
与802-804分开，制备处理晶片302或402（在805），例如与702或802类似，如以上针对SOI晶片或体半导体晶片描述的那样。如果未在804形成富陷阱层312或412，则由于富陷阱层312或412在有源层310或410下方，因此任选地在形成有源层310或410（在807）之前形成富陷阱层312或412（在806）。由于有源层303或403是在被键合至半导体晶片302或402之前在半导体晶片301或401内形成的，因此富陷阱层312或412不会受到形成有源层303或403的过程的影响。然而，由于后续有源层310或410的形成可使富陷阱层312或412退化，因此可在形成有源层310或410（在807）之后从处理晶片302或402的背面形成富陷阱层312或412，如以下在810描述的那样。
有源层310或410在807形成。根据情况或实施方案，有源层310或410可具有有源器件、无源器件或二者均具有。有源层310或410（或作为一个整体的处理晶片302或402）的材料层序列可与有源层303或403（或作为一个整体的半导体晶片301或401)的材料层序列相似或不同。此外，有源层310或410可基于SOI晶片（例如，包括衬底、隐埋氧化物和器件半导体材料的层）或体半导体晶片（例如，包括轻掺杂的衬底、表面掺杂P+的半导体层和器件半导体材料）类型的过程，无论晶片类型或用于形成有源层303或403的过程如何。
在808，第二处理晶片（未示出）至少在形成有源层310或410（在807）之后，以及任选地在形成富陷阱层312或412（在806）之后被键合至处理晶片302或402的顶部表面。根据情况或实施方案，第二处理晶片可以是永久的或临时的。
在809，处理晶片302或402的原始下部，或背面部分（例如，半导体衬底）基本被除去或减薄。在某些方面，该去除可与上面的709相似。半导体衬底的大部分可通过背面研磨除去。半导体衬底的最后部分可通过湿蚀刻、选择性化学机械抛光(CMP)、干蚀刻等除去。如果剩余半导体材料的厚度不是关键参数，则机械停止可能就足够了。
如果富陷阱层312或412（或键合层311或411）已在处理晶片302或402内形成（在806），则去除/减薄下部部分可在此刻停止。另一方面，如果富陷阱层312或412尚不存在，则至少在有源器件层315或415（或绝缘体层313或413，如果其为原始处理晶片302或402的一部分）停止去除/减薄。
如果富陷阱层312或412在804或806还未形成，则富陷阱层312或412可在810形成。这种情况下，由于处理晶片302或402的下部部分已被除去或减薄，因此可在处理晶片302或402的背面形成富陷阱层312或412。因此，可通过任何合适的方法形成富陷阱层312或412。如果富陷阱层312或412是通过结合图5描述的双层转移或晶片键合技术形成的，则可在处理晶片302或402被键合至半导体晶片301或401之前除去下部衬底层510。
此外，这种情况下，由于有源层310或410是在富陷阱层312或412被加至处理晶片302或402之前形成的，因此富陷阱层312或412不会受到形成有源层310或410的过程影响。此外，由于有源层303或403是在键合至处理晶片302或402之前在半导体晶片301或401内形成的，因此富陷阱层312或412不会受到形成有源层303或403的过程影响。
在将处理晶片302或402与半导体晶片301或401键合之前，可在处理晶片302或402的背面（或在半导体晶片301或401的顶面）形成键合层311或411。此外，如果在半导体晶片301或401和处理晶片302或402之间形成电连接（例如，通过金属接触层321），则对处理晶片302或402的背面进行处理以形成与底部电介质表面共平面的金属表面。然后，处理晶片302或402在811被键合至半导体晶片301或401。如果在半导体晶片301或401和处理晶片302或402之间建立电连接，则键合可以是金属与金属，以及电介质与电介质。
在812，可将第二处理晶片从处理晶片302或402的顶面除去。然而，如果希望结构300或400具有背面电连接（例如，焊球、凸起、立柱等），则可将第二处理晶片永久地留在适当位置，并除去或减薄绝缘体层305或405的下部部分（在813）。
过程800任选地重复805-812以将附加有源层堆叠到结构300或400上。每一个附加有源层可在其与前述下部有源层之间具有富陷阱层。此外，两个其它有源层之间的有源层可具有金属接触件321或电连接两个其它有源层的至少其中之一的TSV连接421。
在814，为任何顶部或背面连接（例如，顶部或下电极和接触件等，如所期望的）形成图案化接触层和金属化。在一些实施方案中，也任选地从暴露的顶部或背面表面蚀刻材料层，穿过有源层403或410的其中之一蚀刻至另一个有源层410或403，从而穿过深的空穴或沟槽暴露金属互连层407或416内的金属（例如，金属侧壁和/或架子）。空穴或沟槽内可填充金属来形成TSV连接421将有源层403和410相互连接在一起，且任选地从结构400外部的源极为有源层403和/或410提供电连接。
在815，进行各种钝化沉积技术并形成衬垫开口，如此具有凸起、立柱或其它后处理金属化的整个IC芯片可大体上完成。然后，过程800在816结束。
以上描述的本发明的一些实施方案表现出有利的方面，这是因为富陷阱层214、312、412、511或606的功效通常并未被进一步的半导体处理减轻。如上所述，在本发明的具体实施方案中，在半导体晶片202、301、401、501或601已经过有源层处理之后，富陷阱层214、312、412、511或606在半导体晶片202、301、401、501或601的顶部表面上形成，或由处理晶片201、302、402、502或602提供。通过在完成有源层处理之后引入富陷阱层214、312、412、511或606，富陷阱层214、312、412、511或606的功效更大程度地得以保留。尽管键合过程有时要求升高温度，但是这些过程通常仅要求200℃至400℃的温度，该温度对存在于富陷阱层214、312、412、511或606中的陷阱数量的影响更多是良性的。
以上描述的本发明的一些实施方案表现出有利的方面，这是因为富陷阱层214、312、412、511或606不会干扰绝缘体层204、304、313、404、413、504或604和有源层203、303、310、403、410、503或603的产生和组成。在现有技术方法中（例如，图1），富陷阱层（例如，区域110内的富陷阱层）在绝缘体层102下方形成，然后，绝缘体层102在区域110内的富陷阱层的顶部生长或沉积。绝缘体层的均匀性对于整个结构的有源层内的有源器件的性能至关重要。此外，如果是用在层转移结构中，则绝缘体层的均匀性将影响整个结构表面的平坦度，且整个结构表面的平坦度对于晶片键合很重要。由于对绝缘体层的严格限制，富陷阱层还必须很平坦，或必须使用其它重要的制造工艺来校正绝缘体层在富陷阱层上方形成时其内的不平整。此外，绝缘体层内的针孔对有源层内的器件的性能而言是灾难性的。在稍后的阶段引入富陷阱层便消除了这两个担忧。首先，与绝缘体层的均匀性相比，键合层的均匀性对有源层内的电路的性能的影响要小得多，因此与现有技术相比，这两个层所使用的制造工艺可大大放宽。此外，如果富陷阱层使作为键合层一部分的任何绝缘层内产生针孔，则其将不会影响电路，这是因为半导体晶片的顶部表面通常还覆盖在绝缘体（其将屏蔽位于其内的电路）内。
在本发明的一些实施方案中，对过程700或800进行的变化可用于制造具有多个富陷阱层的结构。用于制造具有多个富陷阱层的结构的工艺流程可与以上描述的那些非常相似。在本发明的一些实施方案中，过程700或800可从提供绝缘体层204、304、404或604下方有富陷阱层的半导体晶片开始。结果，最终的层转移结构200、300、400或600将具有顶面（或中间）富陷阱层214、312、412或606和背面富陷阱层（未示出）。
尽管已主要针对本发明的具体实施方案讨论了本发明的实施方案，但是其它变化是有可能。可使用所描述的系统的各种配置代替此处提供的配置，或除此处提供的配置外，可使用所描述的系统的各种配置。例如，在适当情况下，可将附加的钝化和隔离层设置在所描述的层中间。作为另一个实例，大体上参照硅衬底描述了配置，但是可使用任何类型的半导体材料来代替硅。
本领域中的技术人员将理解，上述描述仅作为示例，并非意在限制本发明。本公开中不应有任何内容指示本发明局限于在单晶片上执行的系统。本公开不应有任何内容指示本发明局限于要求特殊半导体处理方式的系统或集成电路。通常，所展示的任何图仅意在指示一种可能的配置，许多变化是有可能。本领域中的技术人员还将理解符合本发明的方法和系统适合大范围应用，包含任何与提高半导体结构的电气性能有关的应用。
虽然已结合本发明的具体实施方案详细地描述了本发明，但是将理解的是本领域中的技术人员在理解上述内容后可很容易地构思这些实施方案的更改、变化和等同形式。在不脱离本发明的精神和范围的情况下，本领域中的技术人员可实践对本发明进行的这些和其它修改和变化，附加权利要求书中更具体地阐明了本发明的精神和范围。

Claims (30)

1.一种方法，包括：
为集成电路芯片形成有源层，所述有源层包括有源器件层和金属互连层；以及
在所述有源层之上形成富陷阱层，其中，所述富陷阱层保留在用于所述集成电路芯片的最终结构中，其中所述富陷阱层降低了电荷载流子的载流子寿命。
2.根据权利要求1所述的方法，其还包括：
通过注入损伤、辐射损伤和机械损伤的其中之一形成富陷阱层。
3.根据权利要求1所述的方法，其还包括：
在形成所述有源层之后形成所述富陷阱层。
4.根据权利要求1所述的方法，其还包括：
在半导体晶片内形成所述有源层；
在处理晶片内形成所述富陷阱层；以及
将所述处理晶片键合至所述半导体晶片。
5.根据权利要求4所述的方法，其还包括：
在所述处理晶片上形成键合层；以及
在形成所述键合层之后形成所述富陷阱层。
6.根据权利要求4所述的方法，其还包括：
将所述处理晶片键合至所述半导体晶片的顶面；以及
除去所述半导体晶片的背面上的半导体衬底的至少一部分。
7.根据权利要求4所述的方法，其还包括：
在将所述处理晶片键合至所述半导体晶片之前在所述处理晶片内形成所述富陷阱层。
8.根据权利要求4所述的方法，其还包括：
在所述处理晶片内形成第二有源层；
在所述处理晶片内的所述第二有源层下方形成所述富陷阱层；以及
将所述处理晶片键合至所述半导体晶片的顶面。
9.根据权利要求8所述的方法，其中，在所述处理晶片内形成所述富陷阱层还包括：
将第二处理晶片键合至所述处理晶片的顶面；
除去所述处理晶片的背面上的衬底的至少一部分；
在第三处理晶片内形成所述富陷阱层；以及
将所述第三处理晶片键合至所述处理晶片的背面。
10.根据权利要求4所述的方法，其还包括：
照射所述处理晶片通过辐射损伤形成所述富陷阱层。
11.根据权利要求10所述的方法，其还包括：
在所述处理晶片上形成键合层；以及
在形成所述键合层之后照射所述处理晶片以形成所述富陷阱层。
12.根据权利要求10所述的方法，其还包括：
照射所述处理晶片以在多个晶片被一起照射的分批工艺中形成所述富陷阱层。
13.根据权利要求4所述的方法，其还包括：
在形成所述有源层之后将所述处理晶片键合至所述半导体晶片。
14.根据权利要求1所述的方法，其还包括：
在半导体晶片内形成所述有源层和所述富陷阱层；以及将处理晶片键合至所述半导体晶片，其中所述处理晶片在被键合至所述半导体晶片之后在所述半导体晶片的所述富陷阱层上。
15.一种集成电路芯片，包括：
有源层，其包括有源器件层和金属互连层；和
位于所述有源层之上的富陷阱层，其中所述富陷阱层降低了电荷载流子的载流子寿命；其中所述富陷阱层保留在用于所述集成电路芯片的最终结构中。
16.根据权利要求15所述的集成电路芯片，其中：
所述富陷阱层通过注入损伤、辐射损伤和机械损伤的其中之一形成。
17.根据权利要求15所述的集成电路芯片，其还包括：
所述富陷阱层在形成所述有源层之后被加至所述集成电路芯片。
18.根据权利要求15所述的集成电路芯片，其还包括：
包括所述有源层的半导体晶片；和
键合至所述半导体晶片的处理晶片，所述处理晶片包括所述富陷阱层。
19.根据权利要求18所述的集成电路芯片，其中：
所述处理晶片还包括键合层；以及
所述富陷阱层在所述键合层形成之后形成。
20.根据权利要求18所述的集成电路芯片，其中：
所述处理晶片被键合至所述半导体晶片的顶面；以及
半导体衬底的至少一部分已从所述半导体晶片的背面除去。
21.根据权利要求18所述的集成电路芯片，其中：
所述富陷阱层在所述处理晶片被键合至所述半导体晶片之前在所述处理晶片内形成。
22.根据权利要求18所述的集成电路芯片，其中：
所述处理晶片还包括第二有源层；
所述富陷阱层在所述处理晶片内的所述第二有源层下方；以及
所述处理晶片被键合至所述半导体晶片的顶面。
23.根据权利要求22所述的集成电路芯片，其中：
所述富陷阱层在被键合至所述处理晶片的背面的第二处理晶片内形成。
24.根据权利要求18所述的集成电路芯片，其中：
所述富陷阱层通过辐射损伤在所述处理晶片内形成。
25.根据权利要求24所述的集成电路芯片，其中：
所述处理晶片还包括键合层；以及
所述富陷阱层在形成所述键合层之后通过辐射损伤形成。
26.根据权利要求24所述的集成电路芯片，其中：
所述处理晶片在多个晶片被一起照射的分批工艺中被照射以形成所述富陷阱层。
27.根据权利要求18所述的集成电路芯片，其中：
所述处理晶片在所述有源层形成之后被键合至所述半导体晶片。
28.根据权利要求15所述的集成电路芯片，其还包括：
半导体晶片，其包括所述有源层和所述富陷阱层；和
处理晶片，其被键合至所述半导体晶片，其中所述处理晶片在所述半导体晶片的所述富陷阱层上。
29.一种集成电路芯片，包括：
具有有源层的半导体晶片，所述有源层包括有源器件层和金属互连层；和
处理晶片，其在形成所述有源层之后被键合至所述半导体晶片的顶面，所述处理晶片具有在所述处理晶片被键合至所述半导体晶片之前形成的富陷阱层；其中所述富陷阱层保留在用于所述集成电路芯片的最终结构中。
30.根据权利要求29所述的集成电路芯片，其中：
上述有源层为第一有源层；
所述处理晶片还具有第二有源层，所述第二有源层包括第二有源器件层和第二金属互连层；以及
所述富陷阱层在所述第一有源层和第二有源层之间。
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