JP2009021526A - 電力用半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を提供する。
【解決手段】トレンチゲート電極3が形成された素子領域51及び素子領域51を囲む終端領域52が設定された電力用半導体装置101において、シリコン単結晶基板1上における終端領域52に、耐圧用絶縁膜として改質シリコン酸化膜11を設ける。改質シリコン酸化膜11は、CVD法によりシリコン酸化物を堆積した後、温度が800度以上、時間が30分間以上の熱処理を施して、膜質を改質(Densify)することにより形成する。
【選択図】図1
【解決手段】トレンチゲート電極3が形成された素子領域51及び素子領域51を囲む終端領域52が設定された電力用半導体装置101において、シリコン単結晶基板1上における終端領域52に、耐圧用絶縁膜として改質シリコン酸化膜11を設ける。改質シリコン酸化膜11は、CVD法によりシリコン酸化物を堆積した後、温度が800度以上、時間が30分間以上の熱処理を施して、膜質を改質(Densify)することにより形成する。
【選択図】図1
Description
本発明は、電力用半導体装置及びその製造方法に関し、より詳細には、ゲート電極が形成された素子領域、及びこの素子領域を囲む終端領域が設定され、少なくとも終端領域には耐圧を担保するシリコン酸化膜が設けられている電力用半導体装置及びその製造方法に関する。
近年、半導体装置の高集積化に伴い、回路の微細化が進んでいる。これにより、高電流密度、低損失及び高耐圧が要求される電力用半導体装置、例えばMOS(Metal Oxide Semiconductor:金属酸化物半導体)ゲート型電力用半導体装置においても、ゲート電極構造の微細化及びトレンチゲートの狭化が図られている。一般に、電力用半導体装置において電流密度を向上させるためには、電流を流すためのキャリアの高蓄積化と、MOSチャンネル部分の低抵抗化が必要である。これらの要求を両立させるためには、トレンチゲート電極の配列周期を狭ピッチ化することが有効である。
一方、高耐圧電力用半導体装置の主要部分をなし、電流が主として流れる素子領域においては、層間膜としてCVD法(Chemical Vapor Deposition法:化学気相成長法)により形成された膜(CVD膜)を用いるが、素子領域を囲む終端領域においては、高耐圧を得るために、電界に対する安定性がCVD膜よりも高い熱酸化膜を用いている。また十分な耐圧を得るために、この熱酸化膜を厚く形成している(例えば、特許文献1参照。)。
しかしながら、厚い熱酸化膜を形成するためには、高温で且つ長時間の熱処理が必要となる。例えば、1000度程度の温度で200分間程度の熱処理が必要となる。このため、作製途中の電力用半導体装置に大きな熱履歴を与えてしまい、熱的なストレスが印加され、ウェーハの反り及び各層間の界面における欠陥などが発生してしまう。
また、高温且つ長時間の熱処理を行うことにより、浅いガードリング拡散層の形成が困難になる。例えば、1000度の温度で200分間の熱処理を行うと、不純物として注入されたボロンは0.1〜0.2μm程度拡散してしまうため、深さが1μm以下の浅いガードリングの形成は難しくなる。また、不純物は深さ方向だけでなく水平方向にも拡散してしまうため、ガードリング拡散層の深さが深い場合、終端長が長くなる。この結果、チップ全体が大型化し、チップコストが高くなってしまう。また、終端領域に形成したガードリング拡散層の不純物が、熱拡散工程の際に酸化膜内に拡散してしまうため、拡散層の深さがばらついてしまうという問題がある。
更に、前述の厚い熱酸化膜は、素子領域の加工難度を著しく高めてしまう。例えば、厚い熱酸化膜の存在により、チップ内(ウェーハ内)の平坦性が失われるため、薄いレジスト膜を均一に塗布することができなくなる。このため、微細なトレンチゲート電極の形成が困難になる。また、チップ内の平坦性を確保しようとすると、層間絶縁膜を熱酸化膜よりも厚く堆積させて平坦化処理を行う必要がある。このため、この層間絶縁膜に形成されるコンタクトホール、すなわち、上層配線をゲート電極やソース(エミッタ)電極に接続するためのコンタクトホールを微細化しようとすると、コンタクトホールのアスペクト比が高くなってしまい、金属を埋め込む際の加工制御性が著しく低下してしまう。
本発明の目的は、熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を提供することである。
本発明の一態様によれば、ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置であって、シリコン基板と、前記シリコン基板上における少なくとも前記終端領域に設けられ、CVD法によりシリコン酸化物が堆積された後、温度が800度以上、時間が30分間以上の熱処理が施されて形成され、シリコンに対してN型又はP型のドーパントとなる不純物を実質的に含有していないシリコン酸化膜と、を備えたことを特徴とする電力用半導体装置が提供される。
本発明の他の一態様によれば、ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置の製造方法であって、前記シリコン基板の前記素子領域に前記ゲート電極を形成する工程と、前記シリコン基板上における少なくとも前記終端領域にCVD法によりシリコンに対してN型又はP型のドーパントとなる不純物を実質的に含有していないシリコン酸化物を堆積させる工程と、堆積された前記シリコン酸化物に対して温度が800度以上、時間が30分間以上の熱処理を施してシリコン酸化膜を形成する工程と、を備えたことを特徴とする電力用半導体装置の製造方法が提供される。
本発明によれば、熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を実現することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る電力用半導体装置を例示する断面図である。
本実施形態に係る電力用半導体装置は、例えば縦型の電力用高耐圧半導体装置であり、例えばIGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)である。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る電力用半導体装置を例示する断面図である。
本実施形態に係る電力用半導体装置は、例えば縦型の電力用高耐圧半導体装置であり、例えばIGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)である。
図1に示すように、本実施形態に係る電力用半導体装置101(以下、単に「装置101」ともいう)においては、装置101の中央部に配置され主として電流を流す素子領域51と、素子領域51を囲むように装置101の周辺部に配置された終端領域52とが設定されている。なお、装置101は縦型の電力用半導体装置であるため、素子領域51において電流が流れる方向は装置101の厚さ方向である。
電力用半導体装置101においては、例えばN型のシリコン単結晶基板1(以下、単に「基板1」ともいう)が設けられている。そして、素子領域51における基板1の表層部には、チャネル領域(ベース領域)となるP型拡散層2が形成されており、このP型拡散層2を突き抜けるように、複数本のトレンチゲート電極3が形成されている。トレンチゲート電極3の深さは例えば4ミクロン(μm)であり、幅は例えば2ミクロン(μm)であり、配列ピッチは例えば6ミクロンである。各トレンチゲート電極3は、基板1の表面にトレンチ4が形成され、その内面上にゲート酸化膜5が成膜され、トレンチ4内にポリシリコン6が埋設されて構成されている。また、素子領域51におけるトレンチゲート電極3間の領域は、電流が流れるメサ部7となっている。すなわち、素子領域51においては、トレンチゲート電極3とメサ部7とが繰り返し配列されている。
更に、メサ部7におけるP型拡散層2の表面には、ソース(エミッタ)領域となる高濃度のN型拡散層8が形成されている。一方、終端領域52においては、基板1の表層部に、素子領域51のP型拡散層2よりも深いP型拡散層9が複数本形成されている。P型拡散層9は基板1の表面で耐圧を保持するガードリングとして機能する。
また、基板1上には薄い熱酸化膜10が形成されており、終端領域52における熱酸化膜10上には改質シリコン酸化膜11が設けられている。改質シリコン酸化膜11は、CVD法によって堆積され、膜質改質熱処理(Densify)が施された絶縁膜であり、厚さは例えば700ナノメートル(nm)であり、N型又はP型ドーパントとなる不純物を実質的に含有していない。具体的には、改質シリコン酸化膜11においては、N型又はP型とのドーパントとなる不純物の濃度は、1×1015cm−3以下に規制されている。改質シリコン酸化膜11は、装置1の耐圧を主として担保するための絶縁膜(以下、「耐圧用絶縁膜」ともいう)である。
更に、薄い熱酸化膜10上の全面には、改質シリコン酸化膜11を覆うように、層間絶縁膜12が設けられている。層間絶縁膜12は、CVD法により堆積されたシリコン酸化物により形成されている。更にまた、層間絶縁膜12上には、上層金属配線13が設けられている。上層金属配線13は、例えば、Ti(チタン)層、TiN(窒化チタン)層及びAl(アルミニウム)層がこの順に積層されて形成されている。
そして、熱酸化膜10、改質シリコン酸化膜11及び層間絶縁膜12におけるトレンチゲート電極3の直上域の一部、メサ部7の直上域の一部及びP型拡散層9(ガードリング)の直上域の一部には、コンタクトホール14が形成されており、上層金属配線13はコンタクトホール14内に埋設されている。これにより、上層金属配線13はコンタクトホール14を介して、トレンチゲート電極3、メサ部7及びP型拡散層9に接続されている。上層金属配線13のうち、トレンチゲート電極3に接続された部分(図示せず)は制御電極であり、メサ部7に接続された部分はエミッタ電極であり、P型拡散層9に接続された部分はフィールドプレートである。制御電極、エミッタ電極及びフィールドプレートは相互に絶縁されている。なお、図1に示す断面においては、エミッタ電極及びフィールドプレートのみが示されているが、制御電極は他の領域に形成されている。一方、基板1の裏面には、P型拡散層(図示せず)が設けられており、このP型拡散層に接続されたコレクタ電極(図示せず)が設けられている。
次に、本実施形態に係る電力用半導体装置101の製造方法について説明する。
図2(a)及び(b)、図3(a)乃至(c)、図4(a)乃至(c)並びに図5(a)及び(b)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
図2(a)及び(b)、図3(a)乃至(c)、図4(a)乃至(c)並びに図5(a)及び(b)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、図2(a)に示すように、N型のシリコン単結晶基板1としてシリコンウェーハを準備し、この基板1に対してイオン注入及び熱拡散処理を施し、終端領域52にガードリングとなる深いP型拡散層9を形成する。次に、素子領域51に対してイオン注入及び熱拡散処理を施して、素子領域51にチャネル領域となるP型拡散層2を形成する。P型拡散層2の深さは、P型拡散層9の深さよりも浅くする。このとき、基板1の表面には、イオン注入のために薄い熱酸化膜10が形成されている。
次に、図2(b)に示すように、CVD法、例えば、TEOS(Tetra-Etyl-Ortho-Silicate:正珪酸四エチル(Si(OC2H5)4))を原料として用いたLP−CVD法(Low Pressure - CVD法)により、シリコン酸化物を例えば700ナノメートルの厚さまで堆積する。このとき、このシリコン酸化物には、シリコンに対してN型又はP型のドーパントとなる不純物は実質的に含有されないようにする。具体的には、不純物濃度を1×1015cm−3以下とする。また、CVD時の温度は例えば650度とする。次に、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質(Densify)する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中、例えば、H2ガスとO2ガスとの体積比が1:1となる雰囲気中で行い、温度は800度以上、例えば800度とし、時間は30分間以上、例えば30分間とする。これにより、CVD法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜11となる。
その後、改質シリコン酸化膜11上にフォトレジストを塗布し、露光及び現像してパターニングし、終端領域52におけるP型拡散層9の直上域の一部を除く領域に、フォトレジスト膜19を形成する。
次に、図3(a)に示すように、フォトレジスト膜19(図2(b)参照)をマスクとしてドライエッチングを行い、改質シリコン酸化膜11をパターニングする。これにより、改質シリコン酸化膜11を終端領域52におけるP型拡散層9の直上域の一部を除く領域のみに残留させ、素子領域51全体及びP型拡散層9の直上域の一部を開口する。その後、フォトレジスト膜19を除去する。なお、改質シリコン酸化膜11は、CVD法によりシリコン酸化膜を堆積させた後、先にフォトレジスト膜19をマスクとしてドライエッチングを行うことによりシリコン酸化膜をパターニングした後、膜質改質のための熱処理を施すことにより、形成してもよい。
次に、図3(b)に示すように、CVD法により、全面にシリコン酸化膜16を例えば300ナノメートルの厚さに堆積させる。その後、シリコン酸化膜16上にフォトレジストを塗布し、露光及び現像し、トレンチゲート電極3(図1参照)を形成する予定の領域が開口されるようにパターニングして、フォトレジスト膜17を形成する。このとき、フォトレジスト膜17の開口部の幅を例えば2ミクロンとし、配列ピッチを例えば6ミクロンとする。
次に、図3(c)に示すように、フォトレジスト膜17をマスクとしてドライエッチングを施し、シリコン酸化膜16及び熱酸化膜10を選択的に除去する。これにより、基板1の表面まで到達する開口部を形成する。その後、フォトレジスト膜17を除去する。
次に、図4(a)に示すように、シリコン酸化膜16をマスクとしてエッチングを行い、基板1を所定の深さ、例えば4ミクロンの深さまで選択的に除去して、トレンチ4を形成する。トレンチ4は、P型拡散層2の下方まで到達するようにする。
次に、図4(b)に示すように、弗酸処理を施してシリコン酸化膜16を剥離する。その後、熱酸化により、トレンチ4の内面上に、厚さが例えば100ナノメートルのゲート酸化膜5を形成する。そして、N型の不純物が添加されたポリシリコン6を例えば1ミクロンの厚さに堆積させる。
次に、図4(c)に示すように、全面にドライエッチングを施してエッチバックを行い、熱酸化膜10上に堆積されたポリシリコン6を除去し、ポリシリコン6をトレンチ4内にのみに残留させる。これにより、トレンチ4内にゲート酸化膜5を介してポリシリコン6が埋設されたトレンチゲート電極3が形成される。このとき、基板1の表面におけるトレンチゲート電極3間の部分がメサ部7となる。
その後、熱酸化を行って、熱酸化膜10を修復し、熱酸化膜10がポリシリコン6の上面も覆うようにする。そして、メサ部7の上部に対してN型不純物を注入し、ソース領域となるN型拡散層8を形成する。
次に、図5(a)に示すように、熱酸化膜10上に、改質シリコン酸化膜11を覆うように、CVD法によりシリコン酸化物を例えば1000ナノメートルの厚さに堆積させて、層間絶縁膜12を形成する。
その後、必要に応じてCMP(Chemical Mechanical Polishing:化学的機械研磨)による平坦化処理を行う。すなわち、終端領域52における厚い酸化膜(改質シリコン酸化膜11及び層間絶縁膜12)の存在により、後の工程においてコンタクトホール14(図5(b)参照)を形成するためのリソグラフィに影響を及ぼす場合には、CMPにより層間絶縁膜12の上面を平坦化する。このとき、CMPによる研削量は、CVD法によって成膜された層間絶縁膜12のみを研削し、CVD法及び膜質改質熱処理によって形成された改質シリコン酸化膜11は研削しないような量とする。次に、層間絶縁膜12上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール14を形成する予定の領域が開口されたフォトレジスト膜18を形成する。
次に、図5(b)に示すように、フォトレジスト膜18(図5(a)参照)をマスクとしてドライエッチングを行い、トレンチゲート電極3、メサ部7及び拡散層9が露出するように、層間絶縁膜12及び熱酸化膜10を選択的に除去する。これにより、コンタクトホール14を形成する。その後、フォトレジスト膜18を除去する。
次に、図1に示すように、スパッタリング法により、Ti(チタン)、TiN(窒化チタン)及びAl(アルミニウム)をこの順に堆積させ、金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線13を形成する。なお、この上層金属配線13において、Ti層はバリアメタルとして機能する。その後、基板1としてのシリコンウェーハをダイシングすることにより、電極用半導体装置101が作製される。
本実施形態に係る電力用半導体装置101においては、終端領域52における耐圧用絶縁膜、すなわち、耐圧を担保する改質シリコン酸化膜11を、CVD法によってシリコン酸化物を堆積させた後、このシリコン酸化物からなる膜に対して膜質改質熱処理を施すことにより形成している。前述の如く、CVD法による成膜時の温度は例えば650度であり、その後の膜質改質熱処理の温度は例えば800度である。これに対して、仮に熱酸化法によって耐圧用絶縁膜を形成すると、例えば1000度の熱処理が必要となる。このように、本実施形態によれば、終端領域において耐圧を担保する耐圧用絶縁膜を比較的低い温度で形成することができるため、熱的なストレスが小さく、ウェーハの反り及び各層間の界面における欠陥の発生などを抑制することができる。また、終端領域52においてガードリングとなるP型拡散層9を浅くできるため終端長を短くすることができる。これにより、チップサイズを小さくして、半導体装置の小型化を図ることができる。更に、P型拡散層9に含まれる不純物が熱酸化膜10中及び改質シリコン酸化膜11中に拡散することが抑制されるため、P型拡散層9の深さのばらつきが小さい。これにより、耐圧のばらつきを低減することができる。この結果、信頼性が高い電力用半導体装置を得ることができる。
また、本実施形態においては、前述の如く、改質シリコン酸化膜11を形成する際に、CVD法によりシリコン酸化物を堆積させた後、膜質改質熱処理(Densify)を行っている。このため、改質シリコン酸化膜11は、CVD法のみによって堆積された膜と比較して、耐圧性が優れている。すなわち、改質シリコン酸化膜11は、シリコンに対してN型又はP型のドーパントとなる不純物を実質的に含有していないため、膜中に電荷が発生して基板1中の電位分布を変化させ、耐圧を下げてしまうことがない。この効果は、改質シリコン酸化膜11中の不純物濃度を1×1015cm−3以下に規制することにより、確実に得ることができる。また、膜質改質熱処理により、CVD酸化膜は熱酸化膜に膜質が近づく。これにより、安定した耐圧を得ることができる。
一例では、前述の電力用半導体装置101において、耐圧用絶縁膜の形成方法を、CVD法及び膜質改質熱処理(本実施形態)、水素燃焼酸化による熱酸化法(従来例)又はCVD法のみ(比較例)とすると、装置の耐圧はそれぞれ下記表1のようになった。なお、この装置における耐圧の設計値は1200V(ボルト)とした。
表1に示すように、本実施形態に係る電力用半導体装置101、すなわち、終端領域において耐圧性を担保する耐圧用絶縁膜(改質シリコン酸化膜11)をCVD法及び膜質改質熱処理によって形成した電力用半導体装置は、耐圧用絶縁膜をCVD法のみにより形成した比較例の半導体装置よりも大幅に高く、耐圧用絶縁膜を熱酸化法により形成した従来の半導体装置と比較して遜色ない耐圧性を実現している。このように、本実施形態によれば、十分な耐圧を確保しつつ、熱ストレスが小さく、基板の反り及び欠陥の導入が少ない電力用半導体装置を得ることができる。この結果、基板の反りが小さいため歩留まりが高く、微細な素子構造の加工プロセス難度が低く、界面の欠陥が少ないためリーク電流が小さく損失が低く、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく信頼性が高い電力用半導体装置を得ることができる。
なお、上述のCVD法及び膜質改質熱処理により形成された改質シリコン酸化膜11(以下、「改質膜」ともいう)のエッチングレートは、熱酸化法によって形成されたシリコン酸化膜(以下、「熱酸化膜」ともいう)のエッチングレートよりも高く、例えば、HFを6質量%、NH4Fを30質量%含有し、界面活性剤を含み、残部が水からなるバッファードフッ酸(BHF63U)を使用してエッチングを行った場合、改質膜のエッチングレートは、熱酸化膜のエッチングレートの1乃至2倍となる。すなわち、上述の装置101において、改質シリコン酸化膜11のバッファードフッ酸によるエッチングレートは、熱酸化膜10のバッファードフッ酸によるエッチングレートの1乃至2倍となる。
また、上述のバッファードフッ酸を使用してエッチングを行った場合、膜質改質処理後の改質膜のエッチングレートは、膜質改質処理前のシリコン酸化膜(CVD膜)のエッチングレートの(1/6)乃至(3/5)倍となる。表2に、膜質改質処理前のシリコン酸化膜(CVD膜)のエッチングレート(熱処理前)に対する膜質改質処理後のシリコン酸化膜(例えば、改質シリコン酸化膜11)のエッチングレート(熱処理後)の比率を示す。表2において、「PE-CVD」とは、プラズマ化学気相成長法(Plasma-enhanced Chemical Vapor Deposition法)を示す。
更に、本実施形態においては、前述の如く、薄い熱酸化膜10の直上に改質シリコン酸化膜11を従来の熱酸化処理よりも低温且つ短時間の熱処理により形成することができるため、シリコン単結晶基板1の上面におけるガードリング拡散層(P型拡散層9)に相当する領域において、耐圧用絶縁膜(改質シリコン酸化膜11)の端部に相当する位置を平坦にすることができる。
すなわち、本実施形態においては、図2(a)に示すように、シリコン単結晶基板1上に均一に熱酸化膜10を形成した後、図3(a)に示すように、この熱酸化膜10の直上に改質シリコン酸化膜11を局所的に形成する。このため、この熱酸化膜10の存在により、改質熱処理を酸化雰囲気中で行っても、又は、その後ゲート酸化工程を実施しても、シリコン単結晶基板1の表面におけるガードリング拡散層(P型拡散層9)内の領域には、段差が発生することがなく、平坦である。
これに対して、従来の製造方法では、基板1の表面におけるガードリング拡散層(P型拡散層9)内の領域に段差が形成されてしまう。これにより、後のゲート酸化工程の際に、この段差部分において、シリコンとシリコン酸化膜との間の応力差などにより、欠陥が発生してしまう。このような欠陥は、空乏層中においてキャリアの再結合の中心となり、リーク電流の原因となる。特に、ガードリング拡散層が浅い場合には、接合面がシリコン基板の表面に近くなり、基板表面付近の欠陥発生領域に空乏層が到達する可能性が高くなるため、リーク電流が増大しやすくなる。また、ガードリング拡散層の不純物濃度が低い場合にも、ガードリング拡散層の内側に空乏層が伸びやすくなり、基板表面付近の欠陥発生領域に空乏層が到達する可能性が高くなるため、リーク電流が増大しやすくなる。このように、基板表面に欠陥が発生すると、特にガードリング拡散層を浅くしたり、不純物濃度を低くする場合に、リーク電流が増大してしまう。
図6(a)及び(b)は、従来の電力用半導体装置の製造方法を示す工程断面図である。従来の熱酸化法により耐圧用絶縁膜を形成する方法においては、図6(a)に示すように、シリコン単結晶基板201上に熱酸化法により耐圧用絶縁膜202を局所的に形成した後、図6(b)に示すように、基板201上に拡散層を形成するための薄い熱酸化膜203を形成する。このとき、熱酸化膜203は、耐圧用絶縁膜202の直下域には形成されないため、基板201の表面、すなわち、基板201と耐圧用絶縁膜202及び熱酸化膜203との界面には、耐圧用絶縁膜202の端部の直下域において段差204が形成される。これに対して、本実施形態によれば、基板1の表面に段差を形成せず、平坦性を保つことができる。
このように、本実施形態においては、基板1の表面を平坦に保てるため、その後に実施するゲート酸化工程のような高温熱処理工程において、応力による欠陥を生じることがない。このため、半導体装置の阻止状態におけるリーク電流が小さくなる。また、特に浅いガードリング拡散層を形成する場合や、ベース拡散層(P型拡散層2)とガードリング拡散層(P型拡散層9)とを共通化する場合のように、ガードリング拡散層として不純物濃度が比較的低い拡散層を形成する場合に、リーク電流を低減することができる。
次に、本発明の第2の実施形態について説明する。
図7は、本実施形態に係る電力用半導体装置を例示する断面図である。
図7に示すように、本実施形態に係る電力用半導体装置102は、前述の第1の実施形態に係る電力用半導体装置101(図1参照)と比較して、CVD法によって形成された層間絶縁膜12(図1参照)が設けられておらず、全面にCVD法及び膜質改質熱処理によって形成された改質シリコン酸化膜11が設けられている点が異なっている。改質シリコン酸化膜11の厚さは例えば700ナノメートルである。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
図7は、本実施形態に係る電力用半導体装置を例示する断面図である。
図7に示すように、本実施形態に係る電力用半導体装置102は、前述の第1の実施形態に係る電力用半導体装置101(図1参照)と比較して、CVD法によって形成された層間絶縁膜12(図1参照)が設けられておらず、全面にCVD法及び膜質改質熱処理によって形成された改質シリコン酸化膜11が設けられている点が異なっている。改質シリコン酸化膜11の厚さは例えば700ナノメートルである。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
次に、本実施形態に係る電力用半導体装置102の製造方法について説明する。
図8(a)乃至(c)、図9(a)乃至(c)並びに図10(a)及び(b)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
本実施形態に係る製造方法は、前述の第1の実施形態と比較して、トレンチゲート電極を形成した後に、耐圧用絶縁膜を形成する点が異なっている。
図8(a)乃至(c)、図9(a)乃至(c)並びに図10(a)及び(b)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
本実施形態に係る製造方法は、前述の第1の実施形態と比較して、トレンチゲート電極を形成した後に、耐圧用絶縁膜を形成する点が異なっている。
すなわち、先ず、図8(a)に示すように、N型のシリコン単結晶基板1としてシリコンウェーハを準備し、この基板1の終端領域52に対してイオン注入を行い、熱拡散処理を施し、ガードリングとなる深いP型拡散層9を形成する。次に、素子領域51に対してイオン注入を行い、熱拡散処理を施して、チャネル領域(ベース領域)となるP型拡散層2を形成する。P型拡散層2の深さは、P型拡散層9の深さよりも浅くする。このとき、基板1の表面には、イオン注入のために薄い熱酸化膜10が形成される。
次に、図8(b)に示すように、CVD法により厚さが例えば300ナノメートルのシリコン酸化膜16を成膜する。このシリコン酸化膜16は、後の工程においてゲート電極用のトレンチ4(図7参照)を形成する際のマスクとなるものである。次に、シリコン酸化膜16上にフォトレジストを塗布し、露光及び現像し、後の工程でトレンチゲート電極3(図7参照)が形成される予定の領域が開口したフォトレジスト膜17を形成する。フォトレジスト膜17の開口の幅は例えば2ミクロンとし、配列周期は例えば6ミクロンとする。
次に、図8(c)に示すように、フォトレジスト膜17をマスクとしてドライエッチングを施し、シリコン酸化膜16及び熱酸化膜10を選択的に除去する。これにより、基板1の表面まで到達する開口部を形成する。このとき、この開口部の幅は、フォトレジスト膜17の開口部の幅と略等しくなり、例えば2ミクロンとなる。その後、フォトレジスト膜17を除去する。
次に、図9(a)に示すように、シリコン酸化膜16をマスクとしてエッチングを行い、基板1を所定の深さ、例えば4ミクロンの深さまで選択的に除去して、トレンチ4を形成する。
次に、図9(b)に示すように、弗酸処理を施してシリコン酸化膜16を剥離する。その後、熱酸化を行い、トレンチ4の内面上に、厚さが例えば100ナノメートルのゲート酸化膜5を形成する。そして、N型の不純物、例えばP(リン)が添加されたポリシリコン6を例えば1ミクロンの厚さに堆積させる。
次に、図9(c)に示すように、全面にドライエッチングを施してエッチバックし、ポリシリコン6をトレンチ4内のみに残留させる。これにより、トレンチ4の内面上にゲート酸化膜5が形成され、トレンチ4の内部にポリシリコン6が埋設されて、トレンチゲート電極3が形成される。このとき、基板1の表面におけるトレンチゲート電極3間の部分がメサ部7となる。
その後、熱酸化を行って、熱酸化膜10を修復し、ポリシリコン6の上面も覆うようにする。そして、メサ部7の上部に対してN型不純物を注入し、ソース領域となる高濃度のN型拡散層8を形成する。
次に、図10(a)に示すように、CVD法により、シリコン酸化物を例えば700ナノメートルの厚さまで堆積させる。このとき、このシリコン酸化物には、シリコンに対してN型又はP型のドーパントとなる不純物は実質的に含有されないようにする。また、このときの温度は例えば650度とする。次に、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質(Densify)する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中において、800度以上の温度で、30分間以上の時間行う。例えば、H2ガスとO2ガスとの体積比が1:1となる混合ガス(H2/O2ガス)雰囲気中で、温度を800度とし、時間を30分間として行う。これにより、CVD法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜11となる。この改質シリコン酸化膜11が耐圧用絶縁膜となる。
その後、必要に応じて、CMPにより平坦化処理を行う。すなわち、トレンチゲート電極3とメサ部7とに起因する凹凸の存在により、後の工程においてコンタクトホール14(図10(b)参照)を形成するためのリソグラフィに影響を及ぼす場合には、CMPにより改質シリコン酸化膜11の上面を平坦化する。次に、改質シリコン酸化膜11上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール14を形成する予定の領域が開口されたフォトレジスト膜18を形成する。
次に、図10(b)に示すように、フォトレジスト膜18(図10(a)参照)をマスクとしてドライエッチングを行い、トレンチゲート電極3、メサ部7及び拡散層9が露出するように、改質シリコン酸化膜11及び熱酸化膜10を選択的に除去する。これにより、コンタクトホール14を形成する。その後、フォトレジスト膜18を除去する。なお、本実施形態において例示した断面図には、トレンチゲート電極3に到達するコンタクトホールは図示されていないが、このコンタクトホールは他の領域に形成されている。
次に、図7に示すように、スパッタリング法により、Ti(チタン)、TiN(窒化チタン)及びAl(アルミニウム)をこの順に堆積させ、パターニングする。これにより、上層金属配線13が形成される。なお、この上層金属配線13において、Ti層はバリアメタルとして機能する。その後、基板1としてのシリコンウェーハをダイシングすることにより、電極用半導体装置102が作製される。
本実施形態においては、前述の第1の実施形態と同様に、耐圧用絶縁膜として、改質シリコン酸化膜11をCVD法及び膜質改質熱処理により形成している。これにより、十分な耐圧を持ち、熱ストレスが小さく、基板の反り及び欠陥の導入が少ない電力用半導体装置を得ることができる。
また、本実施形態においては、図8(a)に示す工程においてイオン注入のための薄い熱酸化膜10を形成した後、図10(a)に示す工程において耐圧を保持するための改質シリコン酸化膜11を形成している。これにより、改質シリコン酸化膜11の端部において、基板1の表面、すなわち、基板1と熱酸化膜10との界面は、段差がなく平坦である。このため、終端領域におけるシリコン基板1の表面に欠陥が形成されにくい。
更に、本実施形態においては、図8(b)乃至図9(a)に示す工程でトレンチゲート電極3を形成するためのリソグラフィを行った後、図10(a)に示す工程で、耐圧を担保するための改質シリコン酸化膜11を形成している。これにより、トレンチゲート電極3を形成するためのリソグラフィを、改質シリコン酸化膜11を形成する前の平坦な表面に対して行うことができる。このため、本実施形態によれば、トレンチゲート電極3の幅及び配列周期を微細化することが容易である。これによって、プロセス負荷を低減し、素子領域の微細化による高電流密度化と、厚い耐圧用絶縁膜を形成することによる高耐圧化及び低損失化とを、同時に実現することができる。
これに対して、従来の熱酸化により耐圧用絶縁膜を形成する方法では、高温且つ長時間の熱処理が必要となるため、ゲート電極を形成した後にこの熱処理を行うと、ゲート電極を形成するポリシリコンも酸化されてしまい、ゲート電極として機能しなくなる。従って、耐圧用絶縁膜の形成は、ゲート電極の形成前に行う必要がある。このため、ゲート電極を形成する際には、厚い耐圧用絶縁膜の上からリソグラフィを行うことになり、終端領域に残留させた耐圧用絶縁膜の端部が段差となってしまい、リソグラフィの適用が困難になる。
更にまた、本実施形態においては、前述の第1の実施形態とは異なり、終端領域52に専用の絶縁膜を設けず、終端領域52において耐圧を保持するための耐圧用絶縁膜と、素子領域51においてトレンチゲート電極3及びメサ部7と上層金属配線13とを絶縁するための層間絶縁膜とを共通化し、改質シリコン酸化膜11に両方の機能を持たせている。これにより、前述の第1の実施形態のように、改質シリコン酸化膜11の他に層間絶縁膜12(図1参照)を形成する必要がなく、工程数を削減することができる。
次に、本発明の第3の実施形態について説明する。
図11は、本実施形態に係る電力用半導体装置を例示する断面図である。
図11に示すように、本実施形態に係る電力用半導体装置103においては、耐圧用絶縁膜が、改質シリコン酸化膜11及び22の2層膜となっている。例えば、改質シリコン酸化膜11の厚さは200ナノメートルであり、改質シリコン酸化膜22の厚さは500ナノメートルである。そして、素子領域51においては、改質シリコン酸化膜11のみが設けられており、終端領域52においては、改質シリコン酸化膜11及び22が積層されている。すなわち、素子領域51における耐圧用絶縁膜の厚さは例えば200ナノメートルであり、終端領域52における耐圧用絶縁膜の厚さは例えば700ナノメートルである。
図11は、本実施形態に係る電力用半導体装置を例示する断面図である。
図11に示すように、本実施形態に係る電力用半導体装置103においては、耐圧用絶縁膜が、改質シリコン酸化膜11及び22の2層膜となっている。例えば、改質シリコン酸化膜11の厚さは200ナノメートルであり、改質シリコン酸化膜22の厚さは500ナノメートルである。そして、素子領域51においては、改質シリコン酸化膜11のみが設けられており、終端領域52においては、改質シリコン酸化膜11及び22が積層されている。すなわち、素子領域51における耐圧用絶縁膜の厚さは例えば200ナノメートルであり、終端領域52における耐圧用絶縁膜の厚さは例えば700ナノメートルである。
また、改質シリコン酸化膜11及び22を覆うように、層間絶縁膜24が設けられている。更に、改質シリコン酸化膜11には、P型拡散層9(ガードリング)、トレンチゲート電極3及びメサ部7にそれぞれ接続されたプラグ21が埋設されており、プラグ21は、改質シリコン酸化膜22に形成された開口部23又は層間絶縁膜24に形成された開口部25を介して、上層金属配線13に接続されている。本実施形態における上記以外の構成は、前述の第2の実施形態と同様である。
次に、本実施形態に係る電力用半導体装置103の製造方法について説明する。
図12(a)乃至(c)、図13(a)乃至(c)、図14(a)乃至(c)並びに図15(a)乃至(c)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
図12(a)乃至(c)、図13(a)乃至(c)、図14(a)乃至(c)並びに図15(a)乃至(c)は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
図12(a)乃至図14(b)に示す工程は、トレンチゲート電極の寸法及び周期を除き、前述の第2の実施形態における図8(a)乃至図10(b)に示す工程と同様である。すなわち、図12(a)に示すように、N型のシリコン単結晶基板1(ウェーハ)の表面にP型拡散層9(ガードリング)及びP型拡散層2(チャネル領域)を形成する。このとき、基板1上の全面に熱酸化膜10が形成される。次に、図12(b)に示すように、熱酸化膜10上に、CVD法により、厚さが例えば300ナノメートルのシリコン酸化膜16を形成する。次に、図12(c)に示すように、フォトレジスト膜17をマスクとして、シリコン酸化膜16及び熱酸化膜10をパターニングする。
次に、図13(a)に示すように、シリコン酸化膜16をマスクとして基板1の表面にトレンチ4を形成する。このトレンチ4の深さは例えば6ミクロンとし、幅は例えば1ミクロンとし、配列ピッチは例えば2ミクロンとする。次に、図13(b)に示すように、シリコン酸化膜16を剥離し、熱酸化により、トレンチ4の内面上に厚さが例えば100ナノメートルのゲート酸化膜5を形成し、P(リン)が添加されたポリシリコン6を堆積させる。次に、図13(c)に示すように、ポリシリコン6をエッチバックしてトレンチ4の内部にのみ残留させ、トレンチゲート電極3を形成する。その後、後酸化を行い、また、メサ部7の上部にN型拡散層8(ソース領域)を形成する。
次に、図14(a)に示すように、CVD法により、シリコンに対してN型又はP型ドーパントとなる不純物を実質的に含まないシリコン酸化物を例えば200ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質(Densify)する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、800度以上の温度で、30分間以上の時間行う。例えば、H2/O2ガス雰囲気中で800度の温度に30分間加熱する。これにより、CVD法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜11となる。この改質シリコン酸化膜11が1層目の耐圧用絶縁膜となる。
その後、必要に応じて、CMPにより平坦化処理を行う。すなわち、トレンチゲート電極3とメサ部7とに起因する凹凸の存在により、後の工程においてコンタクトホール14(図14(b)参照)を形成するためのリソグラフィに影響を及ぼす場合には、CMPにより改質シリコン酸化膜11の上面を平坦化する。次に、改質シリコン酸化膜11上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール14を形成する予定の領域が開口されたフォトレジスト膜18を形成する。
次に、図14(b)に示すように、フォトレジスト膜18をマスクとしてドライエッチングを行い、改質シリコン酸化膜11及び熱酸化膜10を選択的に除去して、トレンチゲート電極3の表面、メサ部7の表面及びP型拡散層9の表面を露出させる。これにより、コンタクトホール14を形成する。その後、フォトレジスト膜18を除去する。この工程までは、トレンチゲート電極の寸法及び周期を除き、前述の第2の実施形態と同様である。
本実施形態においては、次に、図14(c)に示すように、スパッタリング法により、バリアメタルであるTi(チタン)層及びTiN(窒化チタン)層を成膜し、その後、CVD法により、W(タングステン)を堆積させることにより、コンタクトホール14内にプラグ21を形成する。
次に、図15(a)に示すように、CVD法により、シリコンに対してN型又はP型ドーパントとなる不純物を実質的に含まないシリコン酸化物を、例えば500ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質(Densify)する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、800度以上の温度で、30分間以上の時間行う。例えば、H2/O2ガス雰囲気中で800度の温度に30分間加熱する。これにより、CVD法により堆積されたシリコン酸化物からなる膜が改質されて、耐圧性が優れた改質シリコン酸化膜22となる。
次に、改質シリコン酸化膜22上にフォトレジストを塗布し、露光及び現像してパターニングし、終端領域52におけるプラグ21の直上域及び素子領域51全体が開口されたフォトレジスト膜26を形成する。
次に、図15(b)に示すように、フォトレジスト膜26(図5(a)参照)をマスクとしてドライエッチングを行い、改質シリコン酸化膜22を選択的に除去する。これにより、改質シリコン酸化膜22に関して、終端領域52におけるプラグ21の直上域に開口部23を形成すると共に、素子領域51全体を開口させる。このようにしてパターニングされた改質シリコン酸化膜22が、2層目の耐圧用絶縁膜となる。その後、フォトレジスト膜26を除去する。
次に、CVD法により、例えばシリコン酸化物を300ナノメートル堆積させて、層間絶縁膜24を形成する。次に、フォトレジストを塗布し、露光及び現像し、素子領域51及び終端領域52におけるプラグ21の直上域が開口されるようにパターニングする。これにより、フォトレジスト膜27を形成する。
次に、図15(c)に示すように、フォトレジスト膜27(図5(b)参照)をマスクとしてドライエッチングを行い、層間絶縁膜24におけるプラグ21の直上域の一部に開口部25を形成する。その後、フォトレジスト膜27を除去する。
次に、図11に示すように、スパッタリング法によりTi(チタン)、TiN(窒化チタン)及びAl(アルミニウム)をこの順に堆積させる。これにより、改質シリコン酸化膜22に形成された開口部23の内部及び層間絶縁膜24に形成された開口部25の内部にアルミニウムを埋め込むと共に、層間絶縁膜24上にアルミニウム層を成膜する。その後、ドライエッチング法により、このTi/TiN/Al層をパターニングする。これにより、アルミニウムからなる上層金属配線13が形成される。この上層金属配線13は、開口部23及び開口部25を介して、プラグ21に接続され、プラグ21は、トレンチゲート電極3、メサ部7及びP型拡散層9にそれぞれ接続される。その後、基板1としてのシリコンウェーハをダイシングすることにより、電極用半導体装置103が作製される。
本実施形態においては、耐圧用絶縁膜を改質シリコン酸化膜11及び22からなる2層構造とし、終端領域52においては改質シリコン酸化膜11及び改質シリコン酸化膜22を積層させ、素子領域51においては改質シリコン酸化膜11のみを形成することより、終端領域52における耐圧用絶縁膜の厚さを例えば700ナノメートルと相対的に厚くし、素子領域51における耐圧用絶縁膜の厚さを例えば200ナノメートルと相対的に薄くしている。これにより、前述の第2の実施形態と比較して、終端領域52においては十分な耐圧を保持しつつ、素子領域51においてはプラグ21のアスペクト比を低減できるため、トレンチゲート電極3をより微細に形成することができる。この結果、大電流・低損失化に必要となる素子領域の微細構造のプロセス難度を低減することが可能となる。本実施形態における上記以外の効果は、前述の第2の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
図16は、本実施形態に係る電力用半導体装置を例示する断面図である。
図16に示すように、本実施形態に係る電力用半導体装置104においては、前述の第3の実施形態と比較して、耐圧用絶縁膜が改質シリコン酸化膜11のみにより構成されており、改質シリコン酸化膜11は終端領域52のみに形成されており、素子領域51には設けられていない。このため、タングステンからなるプラグ21(図11参照)は設けられておらず、上層金属配線13は、層間絶縁膜24に形成されたコンタクトホール14を介して、直接トレンチゲート電極3及びメサ部7に接続されている。本実施形態における上記以外の構成は、前述の第3の実施形態と同様である。
図16は、本実施形態に係る電力用半導体装置を例示する断面図である。
図16に示すように、本実施形態に係る電力用半導体装置104においては、前述の第3の実施形態と比較して、耐圧用絶縁膜が改質シリコン酸化膜11のみにより構成されており、改質シリコン酸化膜11は終端領域52のみに形成されており、素子領域51には設けられていない。このため、タングステンからなるプラグ21(図11参照)は設けられておらず、上層金属配線13は、層間絶縁膜24に形成されたコンタクトホール14を介して、直接トレンチゲート電極3及びメサ部7に接続されている。本実施形態における上記以外の構成は、前述の第3の実施形態と同様である。
次に、本実施形態に係る電力用半導体装置104の製造方法について説明する。
図17(a)乃至(c)及び図18は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第3の実施形態における図12(a)乃至図13(c)に示す工程を実施する。すなわち、N型のシリコン単結晶基板1の表面において、素子領域51にP型拡散層2(チャネル領域)を形成し、複数本のトレンチゲート電極3を形成し、トレンチゲート電極3間のメサ部7の上部にN型拡散層8(ソース領域)を形成する。一方、終端領域52にP型拡散層9を形成する。また、基板1上には薄い熱酸化膜10を形成する。
図17(a)乃至(c)及び図18は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第3の実施形態における図12(a)乃至図13(c)に示す工程を実施する。すなわち、N型のシリコン単結晶基板1の表面において、素子領域51にP型拡散層2(チャネル領域)を形成し、複数本のトレンチゲート電極3を形成し、トレンチゲート電極3間のメサ部7の上部にN型拡散層8(ソース領域)を形成する。一方、終端領域52にP型拡散層9を形成する。また、基板1上には薄い熱酸化膜10を形成する。
そして、図17(a)に示すように、CVD法により、シリコンに対してN型又はP型ドーパントとなる不純物を実質的に含まないシリコン酸化物を例えば700ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質(Densify)する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、800度以上の温度で、30分間以上の時間行う。例えば、H2/O2ガス雰囲気中で800度の温度に30分間加熱する。これにより、耐圧性が優れた改質シリコン酸化膜11が形成される。
次に、図17(b)に示すように、改質シリコン酸化膜11上にフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとしてドライエッチングを行い、素子領域51の全体及び終端領域52におけるP型拡散層9の直上域の一部において、改質シリコン酸化膜11を除去する。次に、図17(c)に示すように、CVD法により、シリコン酸化物を例えば300ナノメートルの厚さまで堆積させ、全面に層間絶縁膜24を形成する。
次に、図18に示すように、層間絶縁膜24上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール14を形成する予定の領域が開口されたフォトレジスト膜29を形成する。そして、このフォトレジスト膜29をマスクとしてドライエッチングを行い、層間絶縁膜24及び熱酸化膜10を選択的に除去し、トレンチゲート電極3の一部、メサ部7の一部及びP型拡散層9の一部が露出するように、コンタクトホール14を形成する。その後、フォトレジスト膜29を除去する。
次に、図16に示すように、スパッタリング法によりTi(チタン)、TiN(窒化チタン)及びAl(アルミニウム)を堆積させ、このTi/TiN/Al層をドライエッチングによりパターニングすることにより、層間絶縁膜24上に上層金属配線13を形成する。上層金属配線13は、層間絶縁膜24に形成されたコンタクトホール14内にも埋設され、トレンチゲート電極3、メサ部7及びP型拡散層9にそれぞれ接続される。その後、基板1としてのシリコンウェーハをダイシングすることにより、電極用半導体装置104が作製される。
本実施形態においては、前述の第3の実施形態と比較して、耐圧用絶縁膜を改質シリコン酸化膜11のみにより形成し、また、タングステンからなるプラグ21(図11参照)を形成していないため、製造コストを低減することができる。本実施形態における上記以外の効果は、前述の第3の実施形態と同様である。すなわち、前述の第1の実施形態と比較して、トレンチゲート電極3を形成した後に、耐圧用絶縁膜としての改質シリコン酸化膜11を形成しているため、トレンチゲート電極3の微細化が容易である。
次に、本発明の第5の実施形態について説明する。
図19は、本実施形態に係る半導体装置を例示する断面図である。
図19に示すように、本実施形態に係る電力用半導体装置105においては、前述の第3の実施形態に係る半導体装置103(図11参照)と比較して、上層の改質シリコン酸化膜22(図11参照)が設けられておらず、下層の改質シリコン酸化膜11のみが設けられている。そして、上層金属配線13が2段構造となっている。これにより、上層金属配線13のうち、ガードリング拡散層(P型拡散層9)に接続された部分、すなわち、フィールドプレート33は、層間絶縁膜24内に埋め込まれた下層部分33aと、層間絶縁膜24上に配置された上層部分33bとから構成されている。上層部分33bのシリコン面(基板1の上面)からの高さは下層部分33aのシリコン面からの高さよりも高く、また、基板1の上面に垂直な方向から見て、上層部分33bの外縁は下層部分33aの外縁の外側に位置している。すなわち、上層部分33bは下層部分33aよりも、幅が広く、シリコン面からの高さが高くなっている。半導体装置105における上記以外の構成は、前述の第3の実施形態に係る半導体装置103と同様である。
図19は、本実施形態に係る半導体装置を例示する断面図である。
図19に示すように、本実施形態に係る電力用半導体装置105においては、前述の第3の実施形態に係る半導体装置103(図11参照)と比較して、上層の改質シリコン酸化膜22(図11参照)が設けられておらず、下層の改質シリコン酸化膜11のみが設けられている。そして、上層金属配線13が2段構造となっている。これにより、上層金属配線13のうち、ガードリング拡散層(P型拡散層9)に接続された部分、すなわち、フィールドプレート33は、層間絶縁膜24内に埋め込まれた下層部分33aと、層間絶縁膜24上に配置された上層部分33bとから構成されている。上層部分33bのシリコン面(基板1の上面)からの高さは下層部分33aのシリコン面からの高さよりも高く、また、基板1の上面に垂直な方向から見て、上層部分33bの外縁は下層部分33aの外縁の外側に位置している。すなわち、上層部分33bは下層部分33aよりも、幅が広く、シリコン面からの高さが高くなっている。半導体装置105における上記以外の構成は、前述の第3の実施形態に係る半導体装置103と同様である。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図20(a)及び(b)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図12(a)乃至図14(c)に示した方法により、図14(c)に示すような中間構造体を製造する。但し、このとき、ガードリング拡散層(P型拡散層9)の深さは3ミクロンとする。
図20(a)及び(b)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図12(a)乃至図14(c)に示した方法により、図14(c)に示すような中間構造体を製造する。但し、このとき、ガードリング拡散層(P型拡散層9)の深さは3ミクロンとする。
次に、図20(a)に示すように、改質シリコン酸化膜11及びプラグ21からなる層上に、シリコン酸化物を例えば300ナノメートルの厚さに堆積させて、層間絶縁膜24を形成する。次に、層間絶縁膜24上にフォトレジスト膜31を形成し、パターニングする。
次に、図20(b)に示すように、フォトレジスト膜31をマスクとしてエッチングを行い、層間絶縁膜24をパターニングする。これにより、層間絶縁膜24において、プラグ21の直上域の一部に連通されるように、選択的に開口部32を形成する。このとき、開口部32は、フィールドプレート33の下層部分33a(図19参照)を形成する予定の領域にも形成する。その後、フォトレジスト膜31をアッシングにより除去する。
次に、図19に示すように、Ti及びTiNをスパッタリングにより堆積させ、続けてAlをスパッタリングにより堆積させる。その後、Al層上にフォトレジスト膜(図示せず)を成膜してパターニングする。そして、このフォトレジスト膜をマスクとしてエッチングを行い、Ti/TiN/Al層をパターニングする。これにより、上層金属配線13を形成する。このとき、上層金属配線13のうち、ガードリングとなるP型拡散層9に接続された部分はフィールドプレート33となるが、その下層部分33aは層間絶縁膜24の開口部32内に埋め込まれ、上層部分33bは層間絶縁膜24上に配置される。これにより、半導体装置105が製造される。
次に、本実施形態の動作について説明する。
図21(a)乃至(c)は、フィールドプレートが電界分布に及ぼす影響を例示する図であり、(a)はフィールドプレートが1段構成である場合を示し、(b)はフィールドプレートが1段構成であって(a)よりも外周側まで延びている場合を示し、(c)はフィールドプレートが2段構成である場合を示す。各図には、半導体装置の終端部分を示す模式的な断面図と、この断面図に対応する位置における電界Eの強さを示す模式的なグラフ図を示している。また、比較を容易にするために、図21(b)のグラフ図には、(a)のグラフ図に示された電界分布を破線で示している。
図21(a)乃至(c)は、フィールドプレートが電界分布に及ぼす影響を例示する図であり、(a)はフィールドプレートが1段構成である場合を示し、(b)はフィールドプレートが1段構成であって(a)よりも外周側まで延びている場合を示し、(c)はフィールドプレートが2段構成である場合を示す。各図には、半導体装置の終端部分を示す模式的な断面図と、この断面図に対応する位置における電界Eの強さを示す模式的なグラフ図を示している。また、比較を容易にするために、図21(b)のグラフ図には、(a)のグラフ図に示された電界分布を破線で示している。
図21(a)乃至(c)に示すように、シリコン基板301の表面にガードリング拡散層302としてP型拡散層が形成され、このガードリング拡散層302よりも外周側に、EQPR(EQui-Potential Ring)303となるN型拡散層が形成され、ガードリング拡散層302及びEQPR303にそれぞれフィールドプレート304が接続された半導体装置を想定する。これらは終端領域の最外周ガードリングに相当する。図21(b)に示すように、ガードリング拡散層302に接続されたフィールドプレート304を、(a)よりも外周側まで延ばすと、このフィールドプレート304の端部とガードリング拡散層302との間の領域における電界は小さくなり、フィールドプレート304の端部の電界が強くなる。このため、このフィールドプレートの端部を外周側まで延ばし過ぎると、電圧値が低くなってしまう。一方、フィールドプレートを短くし過ぎると、フィールドプレート304の端部とガードリング拡散層302との間の領域の電界は強くなるが、空乏層が外側に伸びないため、やはり電圧値は小さくなる。従って、フィールドプレートには、耐圧を最大化するための最適な構造が存在するが、1段構成では設計の自由度が低いため、形状の最適化に限界があり、よって耐圧の向上にも限界がある。これに対して、フィールドプレートを多段構成とすれば、形状の自由度が増大し、耐圧をより高くすることができる。
例として、図21(c)に示すように、フィールドプレート304を2段構成とし、各段の端部の位置を最適化することにより、1段構成とする場合と比較して、シリコン基板301内の電界分布を均一化することができる。これにより、電界Eの積分値である電圧に関して、図21(c)に示す電圧V2を、図21(a)に示す電圧V1よりも高くすることができる。この結果、ガードリング間の電圧が高くなるため、ガードリングの本数を減らすことができ、終端長を短くすることができる。
次に、本実施形態の効果について説明する。
本実施形態によれば、フィールドプレートを2段構成にすることにより、半導体装置内の電界集中を緩和する効果が増大するため、ガードリング(P型拡散層9)の本数を減らすことができる。これにより、終端長を短くし、チップサイズを小さくすることができる。また、ガードリングの深さを浅くすることができるため、拡散時間を短縮することができ、拡散工程のスループットが向上する。この場合は、基板に与える熱履歴も少なくなるため、ウェーハの反り及び欠陥密度も低減できる。なお、一般には、ガードリングの深さを浅くすると、接合面の曲率(1/R)が大きくなるため、電界が集中して耐圧が低下する傾向がある。しかしながら、本実施形態によれば、フィールドプレートを2段構成にして電界集中を効果的に抑制しているため、耐圧が低下することはない。このように、本実施形態によれば、半導体装置の小型化及び低コスト化が可能となると共に、信頼性が向上する。本実施形態における上記以外の構成、動作及び効果は、前述の第3の実施形態と同様である。
本実施形態によれば、フィールドプレートを2段構成にすることにより、半導体装置内の電界集中を緩和する効果が増大するため、ガードリング(P型拡散層9)の本数を減らすことができる。これにより、終端長を短くし、チップサイズを小さくすることができる。また、ガードリングの深さを浅くすることができるため、拡散時間を短縮することができ、拡散工程のスループットが向上する。この場合は、基板に与える熱履歴も少なくなるため、ウェーハの反り及び欠陥密度も低減できる。なお、一般には、ガードリングの深さを浅くすると、接合面の曲率(1/R)が大きくなるため、電界が集中して耐圧が低下する傾向がある。しかしながら、本実施形態によれば、フィールドプレートを2段構成にして電界集中を効果的に抑制しているため、耐圧が低下することはない。このように、本実施形態によれば、半導体装置の小型化及び低コスト化が可能となると共に、信頼性が向上する。本実施形態における上記以外の構成、動作及び効果は、前述の第3の実施形態と同様である。
次に、第5の実施形態の第1の変形例について説明する。
図22は、本変形例に係る半導体装置を例示する断面図である。
図22に示すように、本変形例に係る半導体装置106においては、ガードリングをP型拡散層9(図19参照)ではなく、P型拡散層2によって形成している。すなわち、ガードリング拡散層をベース拡散層と共通化している。
図22は、本変形例に係る半導体装置を例示する断面図である。
図22に示すように、本変形例に係る半導体装置106においては、ガードリングをP型拡散層9(図19参照)ではなく、P型拡散層2によって形成している。すなわち、ガードリング拡散層をベース拡散層と共通化している。
本変形例によれば、フィールドプレートを2段構成とすることにより、ガードリングを浅くすることができるため、耐圧が高い素子においても、ガードリングをベース拡散層(P型拡散層2)によって形成することが可能となる。これにより、工程数を削減することができる。本変形例における上記以外の構成、動作及び効果は、前述の第5の実施形態と同様である。
次に、第5の実施形態の第2の変形例について説明する。
図23は、本変形例に係る半導体装置を例示する断面図である。
図23に示すように、本変形例に係る半導体装置107においては、フィールドプレート34が3段構成となっている。すなわち、フィールドプレート34は下層部分34a、中層部分34b及び上層部分34cからなり、下層部分34a及び中層部分34bは層間絶縁膜24内に埋め込まれており、上層部分34cは層間絶縁膜24上に配置されている。そして、上層部分34cのシリコン面からの高さは中層部分34bのシリコン面からの高さよりも高く、中層部分34bのシリコン面からの高さは下層部分34aのシリコン面からの高さよりも高い。また、上層部分34cの外周側の端部は中層部分34bの外周側の端部よりも外周側に位置しており、中層部分34bの外周側の端部は下層部分34aの外周側の端部よりも外周側に位置している。従って、上層部分34cの幅は中層部分34bの幅よりも大きく、中層部分34bの幅は下層部分34aの幅よりも大きい。
図23は、本変形例に係る半導体装置を例示する断面図である。
図23に示すように、本変形例に係る半導体装置107においては、フィールドプレート34が3段構成となっている。すなわち、フィールドプレート34は下層部分34a、中層部分34b及び上層部分34cからなり、下層部分34a及び中層部分34bは層間絶縁膜24内に埋め込まれており、上層部分34cは層間絶縁膜24上に配置されている。そして、上層部分34cのシリコン面からの高さは中層部分34bのシリコン面からの高さよりも高く、中層部分34bのシリコン面からの高さは下層部分34aのシリコン面からの高さよりも高い。また、上層部分34cの外周側の端部は中層部分34bの外周側の端部よりも外周側に位置しており、中層部分34bの外周側の端部は下層部分34aの外周側の端部よりも外周側に位置している。従って、上層部分34cの幅は中層部分34bの幅よりも大きく、中層部分34bの幅は下層部分34aの幅よりも大きい。
本変形例によれば、フィールドプレートを3段構成とすることにより、2段構成とする場合と比較して、半導体装置内の電界分布をより一層均一化することができる。この結果、ガードリングの本数及び深さをより一層低減することができ、半導体装置のより一層の小型化、低コスト化、高信頼性化を図ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第5の実施形態と同様である。
以下、フィールドプレートの段数が基板内の電界分布に及ぼす影響を計算した結果について説明する。
図24(a)は、本計算例において想定した半導体装置を模式的に示す断面図であり、(b)は、横軸に位置をとり、縦軸に電界の強度をとって、計算結果を示すグラフ図である。なお、図24(a)に示す各部の構成は図21と同じである。また、模式的断面図における各部の位置は、グラフ図の横軸に表す位置に対応している。更に、グラフ図の破線はフィールドプレートが2段構成である場合を示し、実線は3段構成である場合を示している。
図24(a)は、本計算例において想定した半導体装置を模式的に示す断面図であり、(b)は、横軸に位置をとり、縦軸に電界の強度をとって、計算結果を示すグラフ図である。なお、図24(a)に示す各部の構成は図21と同じである。また、模式的断面図における各部の位置は、グラフ図の横軸に表す位置に対応している。更に、グラフ図の破線はフィールドプレートが2段構成である場合を示し、実線は3段構成である場合を示している。
図24(a)及び(b)に示すように、フィールドプレートを3段構成にすると、2段構成の場合と比較して電界のピーク高さが下がり、電界分布が均一化される。これにより、保持できる電圧が向上する。本計算例においては、フィールドプレートが2段構成のときは、保持電圧が約300Vであったのに対し、フィールドプレートを3段構成とすると、約400Vまで向上した。
なお、フィールドプレートは4段以上の多段構成としてもよい。これにより、半導体装置内の電界分布を均一化する効果をより一層向上させることができる。この場合にも、フィールドプレート内における上方に配置される層ほど、それより下方に配置される層よりも、外周部の端部をより外周側に位置させることが好ましい。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態には限定されない。例えば、前述の各実施形態及びそれらを組み合わせたものに対して、当業者が適宜構成要素の追加若しくは省略又は設計変更を加えたものも、本発明の特徴部分が実施されている限り、本発明の範囲に含まれる。
例えば、電力用半導体装置の構造及び製造プロセス(膜種・膜厚・温度・時間等)は、前述の各実施形態に限定されるものではない。例えば、各実施形態においては、終端領域にガードリングを設ける例を示したが、リサーフ構造としてもよい。また、本発明に係る電力用半導体装置はIGBTには限定されず、例えば横型の装置であってもよく、例えば、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化物半導体電界効果トランジスタ)、SIT(Static Induction Transistor:静電誘導トランジスタ)又はショットキーコンタクトを持つダイオードなどであってもよい。更に、膜質改質熱処理における雰囲気はH2/O2雰囲気には限定されず、酸化性雰囲気又は不活性雰囲気であればよく、例えば、Arガス雰囲気又はN2ガス雰囲気であっても、膜質改質効果を得ることができる。
1 N型シリコン単結晶基板、2 P型拡散層(チャネル領域)、3 トレンチゲート電極、4 トレンチ、5 ゲート酸化膜、6 ポリシリコン、7 メサ部、8 N型拡散層(ソース領域)、9 P型拡散層(ガードリング)、10 熱酸化膜、11 改質シリコン酸化膜、12 層間絶縁膜、13 上層金属配線、14 コンタクトホール、16 シリコン酸化膜、17、18、19 フォトレジスト膜、21 プラグ、22 改質シリコン酸化膜、23 開口部、24 層間絶縁膜、25 開口部、26、27、29、31 フォトレジスト膜、32 開口部、33、34 フィールドプレート、33a 下層部分、33b 上層部分、34a 下層部分、34b 中層部分、34c 上層部分、51 素子領域、52 終端領域、101、102、103、104、105、106、107 電力用半導体装置、201 シリコン単結晶基板、202 耐圧用絶縁膜、203 熱酸化膜、204 段差、301 シリコン基板、302 ガードリング拡散層、303 EQPR、304 フィールドプレート
Claims (5)
- ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置であって、
シリコン基板と、
前記シリコン基板上における少なくとも前記終端領域に設けられ、CVD法によりシリコン酸化物が堆積された後、温度が800度以上、時間が30分間以上の熱処理が施されて形成され、シリコンに対してN型又はP型のドーパントとなる不純物を実質的に含有していないシリコン酸化膜と、
を備えたことを特徴とする電力用半導体装置。 - 前記シリコン酸化膜は前記素子領域にも設けられており、前記シリコン酸化膜のうち前記終端領域に位置する部分の厚さは、前記素子領域に位置する部分の厚さ以上であることを特徴とする請求項1記載の電力用半導体装置。
- 前記シリコン基板における前記終端領域に形成され、ガードリングとなる拡散層と、
前記シリコン基板上に設けられた熱酸化膜と、
をさらに備え、
前記拡散層の上面における前記シリコン酸化膜の端部の直下域において、前記シリコン基板の表面に段差が形成されていないことを特徴とする請求項1または2に記載の電力用半導体装置。 - ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置の製造方法であって、
シリコン基板の前記素子領域に前記ゲート電極を形成する工程と、
前記シリコン基板上における少なくとも前記終端領域にCVD法によりシリコンに対してN型又はP型のドーパントとなる不純物を実質的に含有していないシリコン酸化物を堆積させる工程と、
堆積された前記シリコン酸化物に対して温度が800度以上、時間が30分間以上の熱処理を施してシリコン酸化膜を形成する工程と、
を備えたことを特徴とする電力用半導体装置の製造方法。 - 前記熱処理後の前記シリコン酸化膜をバッファードフッ酸によりエッチングしたときのエッチングレートは、前記熱処理前の前記シリコン酸化物からなる膜を前記バッファードフッ酸によりエッチングしたときのエッチングレートの(1/6)乃至(3/5)倍であることを特徴とする請求項4記載の電力用半導体装置の製造方法。
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2007
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