DE102013207698B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit: einem Halbleitersubstrat (1) mit einer Hauptfläche, einer ersten Isolierschicht (2), die so gebildet ist, dass sie die Hauptfläche des Halbleitersubstrats (1) bedeckt, einer Halbleiterschicht (3, 3a) eines vorbestimmten Leitungstyps, die so gebildet ist, dass sie die erste Isolierschicht (2) bedeckt, einer zweiten Isolierschicht (17), die so gebildet ist, dass sie die Halbleiterschicht (3, 3a) bedeckt, einer ersten Elektrode (18; 37; 48; 57; 63), die so gebildet ist, dass sie einen vorbestimmten Bereich der zweiten Isolierschicht (17) bedeckt, wobei in einem Bereich, der zwischen der ersten Elektrode (18; 37; 48; 57; 63) und dem Halbleitersubstrat (1) liegt, angeordnet sind: ein Bereich, in dem ein Hohlraum (4) zwischen dem Halbleitersubstrat (1) und der ersten Isolierschicht (2) gebildet ist, und ein Bereich, in dem kein Hohlraum zwischen dem Halbleitersubstrat (1) und der ersten Isolierschicht (2) gebildet ist, wobei in einem Abschnitt der Halbleiterschicht (3, 3a), der direkt oberhalb des Bereichs liegt, in dem der Hohlraum (4) gebildet ist, ein Elementbildungsbereich gebildet ist, der elektrisch mit der ersten Elektrode (18; 37; 48; 57; 63) verbunden ist und in dem ein vorbestimmtes Halbleiterelement (SE1–SE5) gebildet ist, zwischen der ersten Elektrode (18; 37; 48; 57; 63) und einem Abschnitt des Halbleitersubstrats (1), der in dem Bereich liegt, in dem kein Hohlraum gebildet ist, ein Bereich (ER) zur Verringerung des elektrischen Feldes gebildet ist, in dem eine Mehrzahl von Kondensatoren (C1V–C4V, C1H–C4H) gebildet sind, die in Reihe zwischen die erste Elektrode und das Halbleitersubstrat (1) geschaltet sind.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung, bei der ein SOI-Substrat verwendet wird.
  • DE 10 2011 079 307 A1 offenbart eine Halbleitervorrichtung, die auf eine Wechselrichterschaltung oder dergleichen angewendet wird. In der Halbleitervorrichtung ist eine N–-Halbleiterschicht mit einem dielektrischen Abschnitt auf einer Hauptoberfläche eines Halbleitersubstrats ausgebildet. Der dielektrische Abschnitt enthält einen verhältnismäßig dünnen und einen verhältnismäßig dicken Abschnitt. Von der Oberfläche der N–-Halbleiterschicht bis zu dem dielektrischen Abschnitt ist ein N-Störstellengebiet mit einer höheren Störtellenkonzentration als die N–-Halbleiterschicht.
  • DE 10 2006 045 214 A1 offenbart eine Halbleitervorrichtung, die folgendes aufweist: ein Halbleitersubstrat mit einer ersten Halbleiterschicht, einer Isolationsschicht und einer zweiten Halbleiterschicht, die in dieser Reihenfolge gestapelt sind; einen LDMOS-Transistor, der an der ersten Halbleiterschicht angeordnet ist; und einen Bereich mit einer Dielektrizitätskonstanten, die geringer ist als die der ersten oder zweiten Halbleiterschicht. Der Bereich berührt die Isolationsschicht und ist zwischen einer Source und einem Drain des LSMOS-Transistors angeordnet.
  • DE 10 2004 059 629 A1 beschreibt eine Halbleitervorrichtung vom Typ mit dielektrischer Isolierung, wobei ein Halbleitersubstrat und eine n–-leitende Halbleiterschicht durch eine vergrabene Oxidschicht miteinander verbunden sind. Ein poröser Oxidschichtbereich ist in dem Halbleitersubstrat in einem mit der vergrabenen Oxidschicht in Kontakt stehenden Zustand ausgebildet.
  • DE 10 2010 064 411 A1 offenbart ein Verfahren zur Herstellung einer dielektrisch isolierten Halbleitervorrichtung, das umfasst: Ausbilden einer Anzahl von Gräben in einem ersten Bereich auf einer Hauptoberfläche eines Halbleitersubstrats; Ausbilden einer ersten dielektrischen Schicht auf der Hauptoberfläche des Halbleitersubstrats und einer ersten dicken dielektrischen Schicht in dem ersten Bereich durch Oxidieren einer Oberfläche des Halbleitersubstrats; Verbinden einer Halbleiterschicht mit dem Halbleitersubstrat über die erste dielektrische Schicht; Ausbilden eines ersten Halbleiterbereichs in einen Teil der Halbleiterschicht oberhalb der ersten dicken dielektrischen Schicht; Ausbilden eines zweiten Halbleiterbereichs in einen Teil der Halbleiterschicht, so dass er den ersten Halbleiterbereich umgibt und vom ersten Halbleiterbereich getrennt ist.
  • Amaratunga, G. A. J.: Releasing new power semiconductor technology: The start-up company route; International symposium an Power Devices and IC's, ISPSD 2009, Seite 1 und Trajkovic, T. et al.: High Frequency 700 V PowerBrane LIGBTs in 0.35 μm Bulk CMOS Technology; International Symposium an Power Devices and IC's, ISPSD 2009, Seite 307 offenbaren einen lateral IGBT, bei dem ein Teil eines Halbleitersubstrats in einem Bereich zwischen einer Source und einem Drain von der Rückseite des Halbleitersubstrats entfernt ist.
  • Bei einer Wechselrichterschaltung zum Betreiben einer Last wie z. B. eines Induktionsmotors wird beispielsweise ein lateraler Bipolartransistor mit isoliertem Gate (LIGBT, Lateral Insulated Gate Bipolar Transistor) als Schaltvorrichtung verwendet. Bei dieser Art von Halbleitervorrichtung wird ein SOI-Substrat (Silicon an Insulator, Silizium auf Isolator) als Substrat verwendet, auf dem ein n-Kanal-LIGBT gebildet wird. In dem SOI-Substrat ist eine n–-Halbleiterschicht auf einer Hauptfläche eines Halbleitersubstrats gebildet, wobei eine Isolierschicht dazwischen liegt.
  • In der n–-Halbleiterschicht ist ein erster p-Dotierungsbereich (Dotierungsbereich vom p-Typ) von der Oberfläche der n–-Halbleiterschicht aus bis zu einer vorbestimmten Tiefe gebildet. Ein erster n-Dotierungsbereich (Dotierungsbereich vom n-Typ) ist so gebildet, dass er den p-Dotierungsbereich seitlich und von unten umgibt. Eine Kollektorelektrode ist so gebildet, dass sie die Oberfläche des ersten p-Dotierungsbereichs kontaktiert. In einem Abschnitt, der direkt unterhalb der Kollektorelektrode und zwischen der n–-Halbleiterschicht und dem Halbleitersubstrat liegt, ist ein Hohlraum gebildet.
  • In einem vorbestimmten Bereich der n–-Halbleiterschicht, der von dem ersten n-Dotierungsbereich beabstandet ist, ist ein zweiter n-Dotierungsbereich von der Oberfläche der n–-Halbleiterschicht aus bis zu einer vorbestimmten Tiefe gebildet. Ein zweiter p-Dotierungsbereich ist so gebildet, dass er den zweiten n-Dotierungsbereich seitlich und von unten umgibt. Auf der Oberfläche eines Abschnitts des zweiten p-Dotierungsbereichs, der zwischen dem zweiten n-Dotierungsbereich und der n–-Halbleiterschicht gebildet ist, ist eine Gateelektrode gebildet, wobei eine Gateisolierschicht dazwischen liegt. Eine Emitterelektrode ist so gebildet, dass sie die Oberfläche des zweiten p-Dotierungsbereichs und die Oberfläche des zweiten n-Dotierungsbereichs kontaktiert. Die Emitterelektrode, die Kollektorelektrode und die Gateelektrode bilden jeweils Elektroden des LIGBT.
  • Wenn die Halbleitervorrichtung in einem AUS-Zustand ist, dehnt sich eine Verarmungsschicht von der Grenzfläche zwischen dem zweiten p-Dotierungsbereich und der n–-Halbleiterschicht hauptsächlich zu der n–-Halbleiterschicht hin aus. Dabei können die Dotierungskonzentration und die Dicke der n–-Halbleiterschicht so eingestellt sein, dass die gesamte n–-Halbleiterschicht verarmt, und unter der Bedingung, dass das elektrische Feld an der Oberfläche der n–-Halbleiterschicht im Wesentlichen gleichförmig ist, wird eine maximale Durchbruchspannung erzielt.
  • Wenn in diesem Zustand der Abstand (Entfernung) zwischen Emitter (Elektrode) und Kollektor (Elektrode) erhöht wird, wird schließlich die Durchbruchspannung der gesamten Halbleitervorrichtung eingeschränkt aufgrund einer Konzentration des elektrischen Felds an einem Abschnitt der n–-Halbleiterschicht, der direkt unterhalb des Kollektors (der Elektrode) angeordnet ist. Auch wenn die Ausdehnung des ersten n-Dotierungsbereichs und der Kollektorelektrode zu dem Ort der Emitterelektrode hin für den Grundbetrieb des IGBT nicht erforderlich ist, hat sie eine Wirkung, eine Ausdehnung der Verarmungsschicht in der Nähe der Oberfläche der n–-Halbleiterschicht in dem AUS-Zustand einzuschränken.
  • Der Aufbau, bei dem der Hohlraum zwischen der n–-Halbleiterschicht und dem Halbleitersubstrat gebildet ist, ist ein Aufbau zum Zweck des Erhöhens der Durchbruchspannung, und er ist beispielsweise in JP 2-739018 B2 , JP 2006-148017 A und JP 2006-173204 A vorgeschlagen. Bei einem Schichtaufbau, der aus einem Halbleitersubstrat (Silizium), einer Isolierschicht (Siliziumoxidschicht) und einem Hohlraum besteht, entspricht das Feldstärkenverhältnis dem umgekehrten Verhältnis der Dielektrizitätskonstanten. Da dabei das Verhältnis der Dielektrizitätskonstanten zwischen dem Halbleiterbereich (Silizium), der Isolierschicht (Siliziumoxidschicht) und dem Hohlraum etwa 12:4:1 beträgt, kann der Spannungsabfall an dem Hohlraum groß gemacht werden, und dementsprechend kann der Spannungsabfall an der n–-Halbleiterschicht klein gemacht werden. So kann das elektrische Feld in der n–-Halbleiterschicht verringert werden zum Einschränken der Ausdehnung der Verarmungsschicht, und demzufolge kann die Durchbruchsspannung der Halbleitervorrichtung verbessert sein.
  • Die bekannte Halbleitervorrichtung hat jedoch das folgende Problem: während der Hohlraum wie oben beschrieben zu einem Anstieg der Durchbruchspannung der Halbleitervorrichtung beitragen kann, ohne die elektrischen Eigenschaften eines Halbleiterelements wie z. B. eines LIGBT zu beeinträchtigen, schwächt der Hohlraum die mechanische Festigkeit der Halbleitervorrichtung. Demzufolge besteht die Möglichkeit, dass die Halbleitervorrichtung aufgrund einer mechanischen Spannung oder dergleichen bricht, wenn ein Drahtbonden zu einer Elektrode eines Gehäuses, das als Halbleitervorrichtung bereitgestellt ist, durchgeführt wird oder wenn das Gehäuse mit einem Harz versiegelt wird.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, bei der verhindert ist, dass die mechanische Festigkeit geschwächt wird, während eine hohe Durchbruchspannung beibehalten wird.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Mit der Halbleitervorrichtung gemäß der vorliegenden Erfindung kann verhindert werden, dass ihre mechanische Festigkeit geschwächt wird, während eine hohe Durchbruchspannung erhalten bleibt.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel.
  • 3 ist eine Teilschnittansicht zum Verdeutlichen einer Wirkung der Verringerung des elektrischen Felds in der Halbleitervorrichtung der ersten Ausführungsform.
  • 4 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 5 ist eine Teilschnittansicht zum Verdeutlichen einer Wirkung der Verringerung des elektrischen Felds in der Halbleitervorrichtung der zweiten Ausführungsform.
  • 6 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • 7 ist eine Teilschnittansicht zum Verdeutlichen einer Wirkung der Verringerung des elektrischen Felds in der Halbleitervorrichtung der dritten Ausführungsform.
  • 8 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • 9 ist eine Teilschnittansicht zum Verdeutlichen einer Wirkung der Verringerung des elektrischen Felds in der Halbleitervorrichtung der vierten Ausführungsform.
  • 10 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
  • 11 ist eine Teilschnittansicht zum Verdeutlichen einer Wirkung der Verringerung des elektrischen Felds in der Halbleitervorrichtung der fünften Ausführungsform.
  • 12 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einem ersten Beispiel einer sechsten Ausführungsform der vorliegenden Erfindung.
  • 13 bis 16 sind Teilschnittansichten einer Halbleitervorrichtung gemäß einem zweiten bis fünften Beispiel der sechsten Ausführungsform.
  • 17 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einem ersten Beispiel einer siebten Ausführungsform der vorliegenden Erfindung.
  • 18 bis 21 sind Teilschnittansichten einer Halbleitervorrichtung gemäß einem zweiten bis fünften Beispiel der siebten Ausführungsform.
  • 22 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einem ersten Beispiel einer achten Ausführungsform der vorliegenden Erfindung.
  • 23 bis 26 sind Teilschnittansichten einer Halbleitervorrichtung gemäß einem zweiten bis fünften Beispiel der achten Ausführungsform.
  • 27 ist eine Teilschnittansicht einer Halbleitervorrichtung gemäß einem ersten Beispiel einer neunten Ausführungsform der vorliegenden Erfindung.
  • 28 bis 31 sind Teilschnittansichten einer Halbleitervorrichtung gemäß einem zweiten bis fünften Beispiel der neunten Ausführungsform.
  • 32 ist eine erste Teilschnittansicht eines Aufbaus, in dem ein Hohlraum in jeder der Ausführungsformen der vorliegenden Erfindung angeordnet ist.
  • 33 ist eine zweite Teilschnittansicht eines Aufbaus, in dem ein Hohlraum in jeder der Ausführungsformen der vorliegenden Erfindung angeordnet ist.
  • 34 ist eine dritte Teilschnittansicht eines Aufbaus, in dem ein Hohlraum in jeder der Ausführungsformen der vorliegenden Erfindung angeordnet ist.
  • Mit Bezug auf einen lateralen n-Kanal-IGBT (LIGBT) als Beispiel wird nun eine erste Ausführungsform eines Halbleiterelements SE1 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • Wie in 1 gezeigt hat ein Halbleiterelement SE1 (Semiconductor Element) in einer Halbleitervorrichtung SD (Semiconductor Device) einen symmetrischen Schnittaufbau mit Bezug auf eine Linie S1. Als SOI-Substrat (Silicon an Insulator, Silizium auf Isolator) wird ein SOI-Substrat SUB verwendet, bei dem eine n–-Halbleiterschicht 3 mit einer vorbestimmten Dicke auf einer Hauptfläche eines Halbleitersubstrats 1 gebildet ist, wobei eine Isolierschicht 2, die als BOX-Schicht (Buried Oxide, vergrabenes Oxid) bezeichnet wird, dazwischen liegt. Dabei wird ein Bereich, der von einer Isolierschicht 25 umgeben und von dem verbleibenden Bereich getrennt ist, als n–-Halbleiterschicht 3a bezeichnet. Außerdem sind hierbei das Halbleitersubstrat ein Silizium-Substrat und die Isolierschicht eine Siliziumoxidschicht, außer es ist anders angegeben.
  • Wie später beschrieben wird, ist an einer vorbestimmten Stelle zwischen dem Halbleitersubstrat 1 und der n–-Halbleiterschicht 3a ein Hohlraum 4 gebildet. In einem vorbestimmten Bereich der n–-Halbleiterschicht 3a ist ein p-Dotierungsbereich 11 (Dotierungsbereich vom p-Typ), der als Kollektor dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Ein n-Dotierungsbereich 12 (Dotierungsbereich vom n-Typ), der als Pufferbereich dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der p-Dotierungsbereich 11 gebildet, so dass der n-Dotierungsbereich 12 den p-Dotierungsbereich 11 seitlich und von unten umgibt.
  • In einem Abschnitt der n–-Halbleiterschicht 3a, der von dem n-Dotierungsbereich beabstandet ist, ist ein n-Dotierungsbereich 13, der als Emitter dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Ein p-Dotierungsbereich 14, der als Körper (Basis) dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der n-Dotierungsbereich 13 gebildet, so dass der p-Dotierungsbereich 14 den n-Dotierungsbereich 13 seitlich und von unten begrenzt. Auf der Oberfläche eines Abschnitts des p-Dotierungsbereichs 14, der auf der Kollektorseite und zumindest zwischen dem n-Dotierungsbereich 13 und der n–-Halbleiterschicht 3a liegt, ist eine Gateelektrode, die beispielsweise aus einer Schicht aus polykristallinem Silizium gebildet ist, so gebildet, dass eine Gateisolierschicht 15 dazwischen liegt.
  • Eine Isolierschicht 17, die als Zwischenlagenisolierschicht dient, ist so gebildet, dass sie die Oberfläche der n–-Halbleiterschicht 3a einschließlich der Gateelektrode 16 bedeckt. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 17 eine Kollektorelektrode 18 gebildet, die aus einer Metallschicht besteht und den p-Dotierungsbereich 11 durch eine Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist. Auf der Oberfläche der Isolierschicht 17 ist eine Emitterelektrode 19 gebildet, die aus einer Metallschicht besteht und den n-Dotierungsbereich 13 und den p-Dotierungsbereich 14 durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist.
  • In dieser Halbleitervorrichtung SD enthält der Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 angeordnet ist, einen Abschnitt, in dem der Hohlraum 4 angeordnet ist, und einen Abschnitt, in dem kein Hohlraum angeordnet ist. Somit ist der Hohlraum 4 so gebildet, dass der Hohlraum 4 nicht der gesamten Kollektorelektrode 18 gegenüber liegt, sondern lediglich einem Teil der Kollektorelektrode 18. Insbesondere ist direkt unterhalb eines Mittelbereichs der Kollektorelektrode 18 kein Hohlraum gebildet. Das Innere des Hohlraums 4 ist mit Luft gefüllt oder Vakuum.
  • Zwischen der Kollektorelektrode 18 und dem Bereich des Halbleitersubstrats 1, in dem der Hohlraum 4 nicht gebildet ist, ist eine potentialfreie Siliziumschicht 21 (n–-Halbleiterschicht 3), die elektrisch durch die Isolierschicht 2, eine Isolierschicht 20 und die Isolierschicht 17 isoliert ist. Die Isolierschicht 2, 20, 17 und die potentialfreie Siliziumschicht 21 verringern das elektrische Feld zwischen der Kollektorelektrode 18 und dem Abschnitt des Halbleitersubstrats 1, in dem kein Hohlraum gebildet ist, und somit dienen die Isolierschichten 2, 20, 17 und die potentialfreie Siliziumschicht 21 als Bereich zur Verringerung des elektrischen Felds. Von oben gesehen ist diese Halbleitervorrichtung SD so gebildet, dass der Hohlraum in einem Teil des Bereichs nicht angeordnet ist, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt.
  • Im Folgenden wird ein Betrieb des Halbleiterelements SE1 (n-Kanal LIGBT) in der oben beschriebenen Halbleitervorrichtung SD beschrieben.
  • Zunächst wird eine Spannung, die höher als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 16 angelegt, um dadurch einen n-Kanal (Kanal vom n-Typ) in einem Oberflächenabschnitt des p-Dotierungsbereichs 14 zu bilden, der direkt unterhalb der Gateelektrode 16 liegt. Wenn der Kanal gebildet ist, werden Elektronen von der Emitterelektrode 19 aus über den n-Dotierungsbereich 13 und den Kanal in die n–-Halbleiterschicht 3a injiziert, während Löcher von der Kollektorelektrode aus 18 über den p-Dotierungsbereich 11 in die n–-Halbleiterschicht 3a injiziert werden. Dementsprechend sinkt der Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 16 bewirkt dagegen, dass der in dem p-Dotierungsbereich 14 gebildete Kanal verschwindet. Wenn der Kanal verschwindet, wird das Injizieren von Elektronen in die n–-Halbleiterschicht 3a beendet, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 19 oder der Kollektorelektrode 18 abgeführt und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Für die oben beschriebene Halbleitervorrichtung SD wird der Aufbau verwendet, bei dem kein Hohlraum in einem Teil des Bereichs angeordnet ist, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt. Demzufolge kann verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während eine geeignete Durchbruchspannung der Halbleitervorrichtung SD sichergestellt ist. Das wird im Folgenden in Verbindung mit einem Vergleichsbeispiel beschrieben.
  • Eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel ist im Wesentlichen identisch zu dem Aufbau der in 1 gezeigten Halbleitervorrichtung, außer dass in dem Bereich, der zwischen der Kollektorelektrode und dem Halbleitersubstrat liegt, ein Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kollektorelektrode gegenüber liegt und kein Bereich zum Verringern des elektrischen Felds gebildet ist. Wie in 2 gezeigt wird ein SOI-Substrat SUB verwendet, bei dem eine Isolierschicht 102 zwischen einem Halbleitersubstrat 101 und einer n–-Halbleiterschicht 103 eingebettet ist. In der n–-Halbleiterschicht 103 ist eine n–-Halbleiterschicht 103a gebildet, die von einer Isolierschicht 125 umgeben und von dem verbleibenden Bereich getrennt ist. In einem vorbestimmten Bereich der n–-Halbleiterschicht 103a ist ein p-Dotierungsbereich 111 von der Oberfläche der n–-Halbleiterschicht 103a aus bis zu einer vorbestimmten Tiefe gebildet. Ein n-Dotierungsbereich 112 ist von der Oberfläche der n–-Halbleiterschicht 103a aus bis zu einer tieferen Tiefe als der p-Dotierungsbereich 111 gebildet, so dass der n-Dotierungsbereich 112 den p-Dotierungsbereich 111 seitlich und von unten begrenzt.
  • In einem Abschnitt der n–-Halbleiterschicht 103a, die von dem n-Dotierungsbereich 112 beabstandet ist, ist ein n-Dotierungsbereich 113 von der Oberfläche der n–-Halbleiterschicht 103a aus bis zu einer vorbestimmten Tiefe gebildet. Ein p-Dotierungsbereich 114 ist von der Oberfläche der n–-Halbleiterschicht 103a aus bis zu einer tieferen Tiefe als der n-Dotierungsbereich 113 gebildet, so dass der p-Dotierungsbereich 114 den n-Dotierungsbereich 113 seitlich und von unten umgibt. Auf der Oberfläche eines Abschnitts des p-Dotierungsbereichs 114, der zwischen dem n-Dotierungsbereich 113 und der n–-Halbleiterschicht 103a liegt, ist eine Gateelektrode 116 gebildet, wobei eine Gateisolierschicht 115 dazwischen liegt.
  • Eine Isolierschicht 117 ist so gebildet, dass sie die Gateelektrode 116 bedeckt. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 117 eine Kollektorelektrode 118 gebildet, die den p-Dotierungsbereich 111 durch eine Öffnung kontaktiert, die in der Isolierschicht 117 gebildet ist. Auf der Oberfläche der Isolierschicht 117 ist eine Emitterelektrode 119 gebildet, die den n-Dotierungsbereich 113 und den p-Dotierungsbereich 114 durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 117 gebildet ist.
  • Bei der Halbleitervorrichtung des Vergleichsbeispiels bewirkt das Anlegen einer Spannung, die größer als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 116, dass Elektronen und Löcher in die n–-Halbleiterschicht 103a injiziert werden, wodurch der Widerstandswert der n–-Halbleiterschicht 103a aufgrund von Leitfähigkeitsmodulation verringert wird, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 116 beendet dagegen das Injizieren von Elektronen in die n–-Halbleiterschicht 103a, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 119 oder der Kollektorelektrode 118 abgeleitet und verschwinden dadurch, was einen Zustand bewirkt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn die Halbleitervorrichtung (LIGBT) in dem AUS-Zustand ist, liegt ein Massepotential (0 V) an der Emitterelektrode 119 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Kollektorelektrode 118 an, und daher ist die n–-Halbleiterschicht 103a fast vollständig verarmt. Da die n–-Halbleiterschicht 103a fast vollständig verarmt ist, wird das elektrische Feld insbesondere an der Grenzfläche zwischen der Isolierschicht 102 und dem Bereich der n–-Halbleiterschicht 103a erhöht, die direkt unter der Kollektorelektrode 118a liegt. Um die Durchbruchspannung zu verbessern, wurde dann der Aufbau verwendet, bei dem ein Hohlraum 104 direkt unterhalb der Kollektorelektrode 118 angeordnet ist wie bei dem Vergleichsbeispiel. Das ist so aus folgendem Grund:
    In der Halbleitervorrichtung des Vergleichsbeispiels ist der Hohlraum 104 in dem Bereich, der zwischen der Kollektorelektrode 118 und dem Halbleitersubstrat 101 liegt, so gebildet, dass der Hohlraum der gesamten Kollektorelektrode 118 gegenüber liegt. Bei dem Schichtaufbau, der aus der n–-Halbleiterschicht 103a (Silizium), der Isolierschicht 102 (Siliziumoxidschicht) und dem Hohlraum 104 gebildet ist, ist das Feldstärkenverhältnis umgekehrt proportional zu dem Verhältnis der Dielektrizitätskonstanten. Dabei ist das Verhältnis der Dielektrizitätskonstanten zwischen der n–-Halbleiterschicht 103a (Silizium), der Isolierschicht 102 (Siliziumoxidschicht) und dem Hohlraum 104 etwa 12:4:1. Daher ist das Verhältnis der Feldstärken 1:3:12. Der Spannungsabfall an dem Hohlraum 104 kann somit groß gemacht werden, und dementsprechend kann der Spannungsabfall an der n–-Halbleiterschicht 103a klein gemacht werden. Auf diese Weise kann das elektrische Feld der n–-Halbleiterschicht 103a verringert werden.
  • Bei der Halbleitervorrichtung des Vergleichsbeispiels besteht jedoch die Möglichkeit, dass ihre mechanische Festigkeit geschwächt wird, weil der Hohlraum 104 der gesamten Kollektorelektrode 118 gegenüber gebildet ist. Dementsprechend besteht eine Möglichkeit, dass die Halbleitervorrichtung durch eine Kraft bricht, die aufgebrbacht wird, wenn Drahtbonden, Versiegeln mit Harz oder dergleichen durchgeführt wird.
  • Anders als bei dem Vergleichsbeispiel enthält die oben beschriebene Halbleitervorrichtung SD einen Hohlraum 4, der in dem Bereich zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 so angeordnet ist, dass der Hohlraum lediglich einem der Teil der Kollektorelektrode 18 gegenüber liegt. In einem Bereich, der direkt unterhalb der Kollektorelektrode 18 und zwischen der Kollektorelektrode 18 und einem Abschnitt des Halbleitersubstrats 1 liegt, in dem kein Hohlraum gebildet ist, ist ein Bereich zur Verringerung des elektrischen Felds ER gebildet.
  • Wie in 3 gezeigt, kann in dem AUS-Zustand in dem elektrischen Feld zwischen der Kollektorelektrode 18 (oder dem p-Dotierungsbereich 11), an die eine hohe Spannung von beispielsweise etwa 1000 V anliegt, und dem Halbleitersubstrat 1, das auf Massepotential anliegt, der Spannungsabfall an dem Hohlraum 4, der einer Fläche DP1 entspricht, hinreichend groß gemacht werden, und demzufolge kann der Spannungsabfall an der n–-Halbleiterschicht 3a, der eine Fläche DP2 entspricht, hinreichend klein gemacht werden. Auf diese Weise kann das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a verringert werden. Das in 3 gezeigte Profil des elektrischen Felds ist ein Idealprofil, dass sich entlang einer (nicht gezeigten) vertikalen Linie erstreckt, die sich im Wesentlichen durch einen Mittelabschnitt des Hohlraums 4 erstreckt.
  • In dem Bereich, der zwischen dem Halbleitersubstrat 1 und der Kollektorelektrode 18 liegt und in dem kein Hohlraum 4 gebildet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds durch die Isolierschichten 2, 20, 17 und die potentialfreie Siliziumschicht 21 gebildet. Zwischen der Isolierschicht 2 und der Isolierschicht 17 ist die elektrisch isolierte potentialfreie Siliziumschicht 21 eingebettet. Demzufolge sind in dem Bereich zur Verringerung des elektrischen Felds ein Kondensator C1V, der durch das Halbleitersubstrat 1 (Elektrode), die Isolierschicht 2 (Dielektrikum) und die potentialfreie Siliziumschicht 21 (Elektrode) gebildet ist, und ein Kondensator C2V, der durch die potentialfreie Siliziumschicht 21 (Elektrode), die Isolierschicht 17 (Dielektrikum) und die Kollektorelektrode 18 (Elektrode) gebildet ist, in Serie geschaltet.
  • Die Spannung zwischen der Kollektorelektrode 18, an der eine hohe Spannung von etwa 1000 V anliegt, und dem Halbleitersubstrat 1, das auf Massepotential liegt, fällt durch einen Spannungsabfall an dem Kondensator C1V und einem Spannungsabfall an dem Kondensator C2V ab, und somit wird das vertikale elektrische Feld verringert.
  • Dabei wird angenommen, dass in dem Fall, in dem eine hohe Spannung von etwa 1000 V an der Kollektorelektrode 18 anliegt, die Kapazität (Dielektrizitätskonstante, Schichtdicke und dergleichen) der Isolierschicht 17 und der Isolierschicht 2 so eingestellt ist, dass die Spannung an der potentialfreien Siliziumschicht 21 beispielsweise 500 V beträgt. Dann kann im Hinblick auf die Isolierschicht 2, für die normalerweise eine thermische Oxidschicht verwendet wird, eine Durchbruchspannung von 500 V sichergestellt sein, wenn die Isolierschicht 200 eine Schichtdicke von etwa 1,5 μm hat. Für die Isolierschicht 17, für die normalerweise eine CVD-Oxidschicht (Chemical Vapor Deposition, chemische Gasphasenabscheidung) verwendet wird, kann eine Durchbruchspannung von 500 V sichergestellt sein, wenn die Isolierschicht 17 eine Schichtdicke von etwa 5 μm hat, und außerdem kann sie ohne Erhöhung der Produktionskosten gebildet werden. Dementsprechend ist das elektrische Feld zwischen der Kollektorelektrode 18 und dem Abschnitt des Halbleitersubstrats 1, in dem kein Hohlraum gebildet ist, verringert, und eine geeignete Durchbruchspannung ist sichergestellt.
  • Somit ist in der oben beschriebenen Halbleitervorrichtung SD der Hohlraum 4 in einem Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt, so gebildet, dass der Hohlraum lediglich einem Teil der Kollektorelektrode 18 gegenüber liegt. Währenddessen ist der Bereich, in dem kein Hohlraum gebildet ist, mit dem Bereich ER zum Verringern des elektrischen Felds versehen. Entsprechend kann verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels, bei der ein Hohlraum so gebildet ist, dass er der gesamten Kollektorelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während eine geeignete Durchbruchspannung sichergestellt ist. Insbesondere in einem Fall, in dem ein Draht direkt auf die Kollektorelektrode 18 gebondet wird, kann verhindert werden, dass die Halbleitervorrichtung SD beschädigt wird.
  • Mit Bezug auf einen lateralen n-Kanal-IGBT (LIGBT) als Beispiel wird nun eine zweite Ausführungsform eines Halbleiterelements SE1 beschrieben, die auf einem SOI-Substrat gebildet ist. Bei jeder der folgenden Ausführungsformen wird der Aufbau der Halbleitervorrichtung angesichts der Symmetrie des Halbleiterelements zum Zweck der Vereinfachung der Zeichnungen mittels einer rechten Hälfte mit Bezug auf die Linie S1 dargestellt (s. Rahmen A in 1).
  • Wenn bei der oben mit Bezug auf 1 beschriebenen Halbleitervorrichtung das Halbleiterelement SE1 (der n-Kanal-LIGBT) in dem AUS-Zustand ist, ist ein Abschnitt der n–-Halbleiterschicht 3a, der an der Seite der Isolierschicht 20 liegt, verarmt. Daher ist das elektrische Feld zwischen der n–-Halbleiterschicht 3a und der potentialfreien Siliziumschicht 21 schwächer als das elektrische Feld zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1. Auch wenn das elektrische Feld schwächer ist, muss dennoch eine geeignete Durchbruchspannung zwischen der n–-Halbleiterschicht 3a und der potentialfreien Siliziumschicht 21 sichergestellt werden, wenn die Dicke der Isolierschicht 20, die die n–-Halbleiterschicht 3a und die potentialfreie Siliziumschicht voneinander trennt, dünn ist. Die zweite Ausführungsform gibt ein Beispiel zum Sicherstellen einer geeigneten Durchbruchspannung.
  • Wie in 4 gezeigt sind in einem Bereich ER zur Verringerung des elektrischen Felds der Halbleitervorrichtung SD der vorliegenden Ausführungsform Isolierschichten 20a, 20b und 20c, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken, in der n–-Halbleiterschicht 3 so gebildet, dass sie voneinander beabstandet sind. Zwischen der Isolierschicht 20a und der Isolierschicht 20b ist eine elektrisch isolierte potentialfreie Siliziumschicht 21a angeordnet, die aus einem Teil der n–-Halbleiterschicht 3 gebildet ist. Zwischen der Isolierschicht 20b und der Isolierschicht 20c ist eine elektrisch isolierte potentialfreie Siliziumschicht 21b angeordnet, die aus einem Teil der n–-Halbleiterschicht 3 gebildet ist.
  • Andere Merkmale als die oben beschriebenen sind ähnlich zu denen der in 1 gezeigten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet und ihre Beschreibung wird nicht wiederholt.
  • Bei dem Halbleiterelement SE1 (dem n-Kanal-LIGBT) der oben beschriebenen Halbleitervorrichtung SD bewirkt das Anlegen einer Spannung, die größer als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 16, dass Elektronen und Löcher in die n–-Halbleiterschicht 3a injiziert werden und dadurch den Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation verringern, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 16 beendet dagegen das Injizieren von Elektronen in die n–-Halbleiterschicht 3a, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 19 oder der Kollektorelektrode 18 abgeleitet und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn das Halbleiterelement SE1 (der n-Kanal-LIGBT) bei der oben beschriebenen Halbleitervorrichtung SD in dem AUS-Zustand ist, liegt das Massepotential an der Emitterelektrode 19 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Kollektorelektrode an, und dementsprechend ist die n–-Halbleiterschicht 3a fast vollständig verarmt.
  • Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben beschrieben durch den Hohlraum 4 verringert.
  • In dem Bereich, der zwischen dem Halbleitersubstrat 1 und der Kollektorelektrode 18 liegt, in dem der Hohlraum 4 nicht angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds durch die Isolierschichten 20a, 20b, 20c und die potentialfreien Siliziumschichten 21a, 21b zusätzlich zu den Isolierschichten 2, 17 und der potentialfreien Siliziumschicht 21 gebildet.
  • Somit enthält der Bereich ER zur Verringerung des elektrischen Felds zusätzlich zu dem Aufbau, bei dem der Kondensator C1V und der Kondensator C2V in Reihe geschaltet sind, einen Aufbau, bei dem ein Kondensator C1H, der durch die n–-Halbleiterschicht 3a (Elektrode), die Isolierschicht 20a (Dielektrikum) und die potentialfreie Siliziumschicht 21a (Elektrode) gebildet ist, ein Kondensator C2H, der durch die potentialfreie Siliziumschicht 21a (Elektrode), die Isolierschicht 20b (Dielektrikum) und die potentialfreie Siliziumschicht 21b (Elektrode) gebildet ist, und ein Kondensator C3H, der durch die potentialfreie Siliziumschicht 21b (Elektrode), die Isolierschicht 20c (Dielektrikum) und die potentialfreie Siliziumschicht 21 (Elektrode) gebildet ist, in Serie geschaltet sind.
  • Dementsprechend fällt eine Spannung zwischen der Kollektorelektrode 18 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und der potentialfreien Siliziumschicht 21 durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H und einen Spannungsabfall an dem Kondensator C3H ab, und somit wird das seitliche elektrische Feld verringert.
  • Dabei wird angenommen, dass in dem Fall, in dem eine hohe Spannung von etwa 1000 V an der Kollektorelektrode 18 anliegt, die Kapazität (Dielektrizitätskonstante, Schichtdicke und dergleichen) der Isolierschicht 17 und der Isolierschicht 2 so eingestellt ist, dass die Spannung an der potentialfreien Siliziumschicht beispielsweise auf 500 V eingestellt ist. Unter Berücksichtigung einer Isolierschicht, für die wie oben beschrieben eine CVD-Oxidschicht verwendet wird, kann eine Durchbruchspannung von 500 V sichergestellt sein, wenn die Isolierschicht eine Schichtdicke von etwa 5 μm hat.
  • Im Hinblick auf den Aufbau, in dem der Kondensator C1H, der Kondensator C2H und der Kondensator C3H in Serie geschaltet sind, können die Isolierschichten 20a, 20b und 20c dann jeweils Schichtdicken von etwa einem Drittel von 5 μm (etwa 1,7 μm) haben, um eine Durchbruchspannung von 500 V sicherzustellen. Somit kann dieselbe Durchbruchspannung mit verringerten Produktionskosten sichergestellt sein. In dem Fall, in dem drei Öffnungen, von denen jede eine Breite von etwa 1,7 μm hat, was der Schichtdicke entspricht, in der n–-Halbleiterschicht 3a voneinander beabstandet und mit einer Isolierschicht gefüllt sind, ist die Dicke der abzulagernden Isolierschicht kleiner als in dem Fall, in dem eine Öffnung mit einer Breite von etwa 5 μm gebildet und mit einer Isolierschicht gefüllt wird.
  • Wenn Isolierschichten derselben Dicke gebildet werden, ist die Durchbruchspannung, die durch das Bilden von drei Isolierschichten 20a, 20b, 20c erzielt wird, größer als diejenige, die durch Bilden einer Isolierschicht erzielt wird. Es sei angemerkt, dass das vertikale elektrische Feld wie oben beschrieben durch die in Serie geschalteten Kondensatoren C1V und C2V verringert wird.
  • Somit ist bei der oben beschriebenen Halbleitervorrichtung SD der Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Kollektorelektrode 18 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist, und dementsprechend kann verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels, bei der ein Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kollektorelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während die vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen lateralen n-Kanal-IGBT (LIGBT) als Beispiel wird nun eine dritte Ausführungsform des Halbleiterelements SE1 beschrieben, das auf einem SOI-Substrat gebildet ist. Die dritte Ausführungsform ist ein weiteres Beispiel für ein Schema zum Sicherstellen einer geeigneten Durchbruchspannung zwischen der n–-Halbleiterschicht 3a und der potentialfreien Siliziumschicht 21 wie oben beschrieben. Bei einem Bereich ER zur Verringerung des elektrischen Felds der vorliegenden Halbleitervorrichtung wird ein Grabentrennaufbau zum elektrischen Trennen eines Halbleiterelements wie z. B. eines LIGBT von einem anderen Halbleiterelement verwendet. Wie in 6 gezeigt sind Isolierschichten 20a, 20b so gebildet, dass sie jeweils die Seitenwände von Gräben bedecken, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken, und Polysiliziumschichten 22a, 22b, die jeweils elektrisch voneinander getrennt sind, sind jeweils so gebildet, dass sie die Gräben füllen.
  • Zwischen diesen Gräben ist eine elektrisch isolierte potentialfreie Siliziumschicht 21a angeordnet, die aus einem Teil der n–-Halbleiterschicht 3 gebildet ist. Andere Merkmale als die oben beschriebenen sind ähnlich zu denjenigen der in 1 dargestellten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch die dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Bei dem Halbleiterelement SE1 (n-Kanal-LIGBT) der oben beschriebenen Halbleitervorrichtung SD bewirkt das Anlegen einer Spannung, die größer als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 16, dass Elektronen und Löcher in die n–-Halbleiterschicht 3a injiziert werden, wodurch der Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation sinkt, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 16 beendet dagegen das Injizieren von Elektronen in die n–-Halbleiterschicht 3a, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 19 oder der Kollektorelektrode 18 abgeleitet und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn das Halbleiterelement SE1 (der n-Kanal-LIGBT) in der oben beschriebenen Halbleitervorrichtung SD in dem AUS-Zustand ist, liegt das Massepotential an der Emitterelektrode 19 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Kollektorelektrode 18 an, und dementsprechend ist die n–-Halbleiterschicht 3a fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben beschrieben durch den Hohlraum 4 verringert.
  • In dem Bereich, der zwischen dem Halbleitersubstrat 1 und der Kollektorelektrode 18 liegt und in dem der Hohlraum 4 nicht angeordnet ist, ist der Bereich ER zur Verringerung des elektrischen Felds durch die Isolierschichten 20a, 20b und die Polysiliziumschichten 22a, 22b, die die Gräben füllen, zusätzlich zu den Isolierschichten 2, 17 und der potentialfreien Siliziumschicht 21 gebildet.
  • Damit enthält der Bereich ER zur Verringerung des elektrischen Felds wie in 7 gezeigt zusätzlich zu dem Aufbau, in dem der Kondensator C1V und der Kondensator C2V in Reihe geschaltet sind, einen Aufbau, bei dem ein Kondensator C1H, der durch die n–-Halbleiterschicht 3a (Elektrode), die Isolierschicht 20a (Dielektrikum) und die Polysiliziumschicht 22a (Elektrode) gebildet ist, ein Kondensator C2H, der durch die Polysiliziumschicht 22a (Elektrode), die Isolierschicht 20a (Dielektrikum) und eine potentialfreie Siliziumschicht 21a (Elektrode) gebildet ist, ein Kondensator C3H, der durch die potentialfreie Siliziumschicht 21a (Elektrode), die Isolierschicht 20b (Dielektrikum) und die Polysiliziumschicht 22b (Elektrode) gebildet ist und ein Kondensator C4H, der durch die Polysiliziumschicht 22b (Elektrode), die Isolierschicht 20b (Dielektrikum) und die potentialfreie Siliziumschicht 21 (Elektrode) gebildet ist, in Reihe geschaltet sind.
  • Dementsprechend fällt die Spannung zwischen der Kollektorelektrode 18 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und der potentialfreien Siliziumschicht 21 durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H, einen Spannungsabfall an dem Kondensator C3H und einen Spannungsabfall an dem Kondensator C4H ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das laterale elektrische Feld verringert. Weiter wird der Bereich ER zur Verringerung des elektrischen Felds gleichzeitig mit dem Grabentrennaufbau gebildet, der zum elektrischen Trennen der Halbleiterelemente bereitgestellt ist, und somit kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • Somit ist bei der oben beschriebenen Halbleitervorrichtung SD der Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Kollektorelektrode 18 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist, und dementsprechend kann verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels, bei der ein Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kollektorelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen lateralen n-Kanal-IGBT (LIGBT) als Beispiel wird nun eine vierte Ausführungsform des Halbleiterelements SE1 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • Wie in 8 gezeigt ist bei der vorliegenden Halbleitervorrichtung SD eine elektrisch isolierte Polysiliziumschicht 22c in der Isolierschicht 17 gebildet. Andere Merkmale als die oben beschriebenen sind ähnlich zu denen der in 1 gezeigten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Bei dem Halbleiterelement SE1 (n-Kanal-LIGBT) der oben beschriebenen Halbleitervorrichtung SD bewirkt das Anlegen einer Spannung, die höher als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 16, dass Elektronen und Löcher in die n–-Halbleiterschicht 3a injiziert werden, wodurch der Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation verringert wird, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die niedriger als die Schwellenspannung ist, an die Gateelektrode 16 beendet dagegen das Injizieren von Elektronen in die n–-Halbleiterschicht 3a, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 19 oder der Kollektorelektrode 18 abgeleitet und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn bei der oben beschriebenen Halbleitervorrichtung SD das Halbleiterelement SE1 (der n-Kanal-LIGBT) in dem AUS-Zustand ist, liegt das Massepotential an der Emitterelektrode 19 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Kollektorelektrode 18 an, und dementsprechend ist die n–-Halbleiterschicht 3a fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben beschrieben durch den Hohlraum 4 verringert.
  • In dem Bereich, der zwischen dem Halbleitersubstrat 1 und der Kollektorelektrode 18 liegt und in dem der Hohlraum 4 nicht angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds durch die Polysiliziumschicht 22c, die in der Isolierschicht 17 gebildet ist, zusätzlich zu den Isolierschichten 2, 20, 17 und der potentialfreien Siliziumschicht 21 gebildet.
  • Somit enthält der Bereich ER zur Verringerung des elektrischen Felds wie in 9 gezeigt einen Aufbau, bei dem zusätzlich zu dem Kondensator C1V ein Kondensator C2V, der durch die potentialfreie Siliziumschicht 21 (Elektrode), die Isolierschicht 17 (Dielektrikum) und die Polysiliziumschicht 22c (Elektrode) gebildet ist, und ein Kondensator C3V, der durch die Polysiliziumschicht 22c (Elektrode), die Isolierschicht 17 (Dielektrikum) und die Kollektorelektrode 18 (Elektrode) gebildet ist, in Reihe geschaltet sind.
  • Dementsprechend fällt die Spannung zwischen der Kollektorelektrode 18, an der eine hohe Spannung von etwa 1000 V anliegt, und einem Bereich des Halbleitersubstrats 1, in dem kein Hohlraum gebildet ist, durch einen Spannungsabfall an dem Kondensator C1V, einem Spannungsabfall an dem Kondensator C2V und einen Spannungsabfall an dem Kondensator C3V ab. Demzufolge wird in der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert. Außerdem wird die Polysiliziumschicht 22c gleichzeitig mit der Gateelektrode 16 des LIGBT gebildet, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • Somit ist bei der oben beschriebenen Halbleitervorrichtung SD der Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 angeordnet ist, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Kollektorelektrode 18 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist, und dementsprechend kann verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels, bei der ein Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kollektorelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während insbesondere die vertikale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen lateralen n-Kanal-IGBT (LIGBT) als Beispiel wird nun eine fünfte Ausführungsform eines Halbleiterelements SE1 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • Wie in 10 gezeigt ist in der vorliegenden Ausführungsform eine elektrisch isolierte Polysiliziumschicht 22c in der Isolierschicht 17 gebildet. Zwischen der Isolierschicht 17 und der potentialfreien Siliziumschicht 21 ist eine Isolierschicht 23 gebildet. In der Isolierschicht 23 ist eine elektrisch isolierte Polysiliziumschicht 22d gebildet. Andere Merkmale als die oben beschriebenen sind ähnlich zu denen der in 1 gezeigten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Bei dem Halbleiterelement SE1 (n-Kanal-LIGBT) der oben beschriebenen Halbleitervorrichtung SD bewirkt das Anlegen einer Spannung, die größer als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 16, dass Elektronen und Löcher in die n–-Halbleiterschicht 3a injiziert werden, wodurch der Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation verringert wird, was einen Zustand bewirkt, in dem ein Strom von der Kollektorseite zu der Emitterseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 16 beendet dagegen das Injizieren von Elektronen in die n–-Halbleiterschicht 3a, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 19 oder der Kollektorelektrode 18 abgeleitet und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn bei der oben beschriebenen Halbleitervorrichtung SD das Halbleiterelement SE1 (n-Kanal-LIGBT) in dem AUS-Zustand ist, liegt das Massepotential an der Emitterelektrode 19 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Kollektorelektrode 18 an, und dementsprechend ist die n–-Halbleiterschicht 3a fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben beschrieben durch den Hohlraum 4 verringert.
  • In dem Bereich, der zwischen dem Halbleitersubstrat 1 und der Kollektorelektrode 18 liegt und in dem der Hohlraum 4 nicht angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds gebildet durch die in der Isolierschicht 17 gebildete Polysiliziumschicht 22c, die Isolierschicht 23 und die in der Isolierschicht 23 gebildete Polysiliziumschicht 22d zusätzlich zu den Isolierschichten 2, 20, 17 und der potentialfreien Siliziumschicht 21.
  • Daher enthält der Bereich zur Verringerung des elektrischen Felds ER wie in 11 gezeigt einen Aufbau, bei dem zusätzlich zu dem Kondensator C1V ein Kondensator C2V, der durch die potentialfreie Siliziumschicht 21 (Elektrode), die Isolierschicht 23 (Dielektrikum) und die Polysiliziumschicht 22d (Elektrode) gebildet ist, ein Kondensator C3V, der durch die Polysiliziumschicht 22d (Elektrode), die Isolierschichten 23, 17 (Dielektrikum) und die Polysiliziumschicht 22c (Elektrode) gebildet ist, und ein Kondensator C4V, der durch die Polysiliziumschicht 22c (Elektrode), die Isolierschicht 17 (Dielektrikum) und die Kollektorelektrode 18 (Elektrode) gebildet ist, in Reihe geschaltet sind.
  • Dementsprechend fällt die Spannung zwischen der Kollektorelektrode 18, an der eine hohe Spannung von etwa 1000 V anliegt, und einem Abschnitt des Halbleitersubstrats 1, in dem kein Hohlraum gebildet ist, durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V, einen Spannungsabfall an dem Kondensator C3V und einen Spannungsabfall an dem Kondensator C4V ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • Somit ist bei der oben beschriebenen Halbleitervorrichtung SD der Bereich, der zwischen der Kollektorelektrode 18 und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Kollektorelektrode 18 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist, und dementsprechend kann verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels, bei der ein Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kollektorelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während insbesondere die vertikale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen lateralen n-Kanal-DMOS (LDMOS: Lateral Double Diffused Metal Oxide Semiconductor, doppelt diffundierter lateraler Metall-Oxid-Halbleiter) als Beispiel wird nun eine sechste Ausführungsform eines Halbleiterelements SE2 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • In einem ersten Beispiel ist wie in 12 gezeigt in einem Abschnitt (n–-Halbleiterschicht 3a), der in einem vorbestimmten Bereich der n–-Halbleiterschicht 3 liegt, ein n-Dotierungsbereich 31, der als Drain dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. In einem Abschnitt der n–-Halbleiterschicht 3a, der von dem n-Dotierungsbereich 31 beabstandet ist, ist ein n-Dotierungsbereich 32, der als Source dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet.
  • Ein p-Dotierungsbereich 33, der als Körper (Basis) dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der n-Dotierungsbereich 32 gebildet, so dass der p-Dotierungsbereich 33 den n-Dotierungsbereich 32 seitlich und von unten umgibt. Auf der Oberfläche eines Abschnitts des p-Dotierungsbereichs 33, der zwischen dem n-Dotierungsbereich 32 und der n–-Halbleiterschicht 3a liegt, ist eine Gateelektrode 35 gebildet, wobei eine Gateisolierschicht 34 dazwischen liegt.
  • Eine Isolierschicht 17 ist so gebildet, dass sie die Gateelektrode 35 bedeckt. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 17 eine Drainelektrode 37 gebildet, die den n-Dotierungsbereich 31 durch eine Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist. Auf einer Oberfläche der Isolierschicht 17 ist eine Sourceelektrode 38 gebildet, die den n-Dotierungsbereich 32 und den p-Dotierungsbereich 33 durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist.
  • Andere Merkmale als die oben beschriebenen wie z. B. der Hohlraum 4 und der Bereich ER zur Verringerung des elektrischen Felds sind ähnlich zu denjenigen der in 1 gezeigten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Im Folgenden wird ein Betrieb des Halbleiterelements SE2 (n-Kanal-LDMOS) in der oben beschriebenen Halbleitervorrichtung SD beschrieben. Das Anlegen einer Spannung, die größer als eine vorbestimmte Schwellenspannung ist, an die Gateelektrode 35 bewirkt, dass ein n-Kanal (Kanal vom n-Typ) in einem Abschnitt des p-Dotierungsbereichs 33 gebildet wird, der direkt unterhalb der Gateelektrode 35 liegt. Wenn der Kanal gebildet wird, fließen Elektronen von der Sourceelektrode 38 über den n-Dotierungsbereich 32 und den Kanal zu der n–-Halbleiterschicht 3a. Dementsprechend wird ein Zustand bewirkt, in dem ein Strom von der Drainseite zu der Sourceseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die kleiner als die Schwellenspannung ist, an die Gateelektrode 35 bewirkt dagegen, dass der in dem p-Dotierungsbereich 33 gebildete Kanal verschwindet. Wenn der Kanal verschwindet, wird das Fließen von Elektronen zu der n–-Halbleiterschicht 3a beendet, was einen Zustand bewirkt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn das Halbleiterelement SE2 (n-Kanal-LDMOS) in der oben beschriebenen Halbleitervorrichtung SD in dem AUS-Zustand ist, liegt das Massepotential an der Sourceelektrode 38 an, und eine Spannung von beispielsweise etwa 1000 V liegt an der Drainelektrode 37 an, und dementsprechend ist die n–-Halbleiterschicht 3a fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben in Verbindung mit der ersten Ausführungsform beschrieben durch den Hohlraum 4 verringert.
  • In einem Bereich zwischen dem Halbleitersubstrat 1 und der Drainelektrode 37, in dem der Hohlraum 4 nicht angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds gebildet durch die Isolierschichten 2, 20, 17 und eine potentialfreie Siliziumschicht 21. Somit fällt die Spannung zwischen der Drainelektrode 37, an der eine hohe Spannung von ungefähr 1000 V anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 3 beschrieben durch einen Spannungsabfall an dem Kondensator C1V und einen Spannungsabfall an dem Kondensator C2V ab, und somit wird das vertikale elektrische Feld verringert.
  • In einem zweiten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 13 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 4 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, 20c, so dass sie sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken und voneinander beabstandet sind.
  • In diesem Fall fällt die Spannung zwischen der Drainelektrode 37 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 5 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H und einen Spannungsabfall an dem Kondensator C3H ab, und somit wird das laterale elektrische Feld verringert.
  • In einem dritten Beispiel kann als Bereich zur Verringerung des elektrischen Felds wie in 14 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 6 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, so dass sie jeweils die Seitenwände von Gräben bedecken, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken, und weiter durch Bilden von Siliziumschichten 22a, 22b, die jeweils elektrisch isoliert sind, so dass sie jeweils die Gräben füllen.
  • In diesem Fall fällt die Spannung zwischen der Drainelektrode 37 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 7 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H, einen Spannungsabfall an dem Kondensator C3H und einen Spannungsabfall an dem Kondensator C4H ab. Demzufolge ist in der Halbleitervorrichtung SD insbesondere das laterale elektrische Feld verringert. Außerdem wird der Bereich ER zur Verringerung des elektrischen Felds gleichzeitig mit dem Grabentrennaufbau gebildet, der zum elektrischen Trennen der Halbleiterelemente bereitgestellt ist, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem vierten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 15 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 8 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer elektrisch isolierten Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Drainelektrode 37 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 9 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V und einen Spannungsabfall an dem Kondensator C3V ab. Demzufolge wird in der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert. Außerdem wird die Polysiliziumschicht 22c gleichzeitig mit der Gateelektrode 35 des LDMOS gebildet, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem fünften Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 16 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 10 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer Isolierschicht 23 zwischen der Isolierschicht 17 und der potentialfreien Siliziumschicht 21 und einer elektrisch isolierten Polysiliziumschicht 22d in dieser Isolierschicht 23 zusätzlich zu der Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Drainelektrode 37 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung von etwa 1000 V anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 11 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V, einen Spannungsabfall an dem Kondensator C3V und einen Spannungsabfall an dem Kondensator C4V ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • Somit ist bei den Halbleitervorrichtungen des ersten bis fünften Beispiels jeweils der Bereich, der zwischen der Drainelektrode 37 und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Drainelektrode 37 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist. Dementsprechend kann verglichen mit der Halbleitervorrichtung, bei der der Hohlraum so gebildet ist, dass der Hohlraum der gesamten Drainelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während die vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen p-Kanal LIGBT als Beispiel wird eine siebte Ausführungsform eines Halbleiterelements SE3 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • In einem ersten Beispiel ist wie in 17 gezeigt in einem Abschnitt (n–-Halbleiterschicht 3a), der in einem vorbestimmten Bereich der n–-Halbleiterschicht 3 angeordnet ist, ein p-Dotierungsbereich 41, der als Emitter dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Ein n-Dotierungsbereich 42, der als Körper (Basis) dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der p-Dotierungsbereich 41 gebildet, so dass der n-Dotierungsbereich 42 den p-Dotierungsbereich 41 seitlich und von unten umgibt.
  • In einem Abschnitt der n–-Halbleiterschicht 3a, der von dem n-Dotierungsbereich 42 beabstandet ist, ist ein n-Dotierungsbereich 43, der als Kollektor dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Ein p-Dotierungsbereich 44, der als Driftbereich dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der n-Dotierungsbereich 43 gebildet, so dass der p-Dotierungsbereich 44 den n-Dotierungsbereich 43 seitlich und von unten umgibt. In einem Abschnitt der n–-Halbleiterschicht 3a, der zwischen dem n-Dotierungsbereich 42 und dem p-Dotierungsbereich 44 liegt, ist ein p–-Dotierungsbereich 45, der als Driftbereich dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet.
  • Auf der Oberfläche eines Abschnitts des n-Dotierungsbereichs 42, der zwischen dem p-Dotierungsbereich 41 und dem p–-Dotierungsbereich 45 liegt, ist eine Gateelektrode 47 gebildet, wobei eine Gateisolierschicht 46 dazwischen liegt. Eine Isolierschicht 17 ist so gebildet, dass sie die Gateelektrode 47 bedeckt. Auf einer Oberfläche der Isolierschicht 17 ist eine Emitterelektrode 48 gebildet, die den p-Dotierungsbereich 41 und den n-Dotierungsbereich 42 durch eine Öffnung kontaktiert, die in der Isolierschicht gebildet ist. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 17 eine Kollektorelektrode 49 gebildet, die den n-Dotierungsbereich durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist.
  • Andere Merkmale als die oben beschriebenen wie z. B. der Hohlraum 4 und der Bereich ER zur Verringerung des elektrischen Felds sind ähnlich denen der in 1 gezeigten Halbleitervorrichtung SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Im Folgenden wird ein Betrieb des Halbleiterelements SE3 (p-Kanal-LIGBT) in der oben beschriebenen Halbleitervorrichtung SD beschrieben. Das Anlegen einer Spannung, die kleiner als eine vorbestimmte Schwellenspannung (< 0 V) ist, an die Gateelektrode 47 bewirkt, dass ein p-Kanal (Kanal vom p-Typ) in einem Abschnitt des n-Dotierungsbereichs 42 gebildet wird, der direkt unterhalb der Gateelektrode 47 liegt. Wenn der Kanal gebildet ist, werden Löcher von der Emitterelektrode 48 aus über den p-Dotierungsbereich 41, den Kanal und den p–-Dotierungsbereich 45 in die n–-Halbleiterschicht 3a injiziert, während Elektronen von der Kollektorelektrode 49 über den n-Dotierungsbereich 43 in die n–-Halbleiterschicht 3a injiziert werden. Dementsprechend sinkt der Widerstandswert der n–-Halbleiterschicht 3a aufgrund von Leitfähigkeitsmodulation, was einen Zustand bewirkt, in dem ein Strom von der Emitterseite zu der Kollektorseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die größer als die Schwellenspannung ist, an die Gateelektrode 47 bewirkt dagegen, dass der in dem n-Dotierungsbereich 42 gebildete Kanal verschwindet. Wenn der Kanal verschwindet, wird das Injizieren von Löchern in die n–-Halbleiterschicht 3a beendet, und die in der n–-Halbleiterschicht 3a angesammelten Elektronen und Löcher rekombinieren und verschwinden dadurch oder werden zu der Emitterelektrode 48 oder der Kollektorelektrode 49 abgeführt und verschwinden dadurch, was zu einem Zustand führt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn das Halbleiterelement SE3 (p-Kanal-LIGBT) in der oben beschriebenen Halbleitervorrichtung SD in dem AUS-Zustand ist, liegt an der Emitterelektrode 48 relativ zu der Kollektorelektrode 49 eine hohe Spannung an, und die n–-Halbleiterschicht 3a ist fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben in Verbindung mit der ersten Ausführungsform beschrieben durch den Hohlraum 4 verringert.
  • In einem Bereich zwischen dem Halbleitersubstrat 1 und der Emitterelektrode 48, in der kein Hohlraum 4 angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds durch die Isolierschichten 2, 20 und 17 und eine potentialfreie Siliziumschicht 21 gebildet. Dementsprechend fällt die Spannung zwischen der Emitterelektrode 48, an der relativ zu der Kollektorelektrode 49 eine hohe Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, durch einen Spannungsabfall an dem Kondensator C1V und einen Spannungsabfall an dem Kondensator C2V ab, und somit wird das vertikale elektrische Feld verringert.
  • In einem zweiten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 18 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 4 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b und 20c, so dass sie sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken und voneinander beabstandet sind.
  • In diesem Fall fällt die Spannung zwischen der Emitterelektrode 48 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 5 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H und einem Spannungsabfall an dem Kondensator C3H ab, und somit wird das laterale elektrische Feld verringert.
  • In einem dritten Beispiel kann als Bereich zur Verringerung des elektrischen Felds wie in 19 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 6 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, so dass sie jeweils die Seitenwände von Gräben bedecken, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken, und weiter durch Bilden von Siliziumschichten 22a, 22b, die jeweils elektrisch isoliert sind, so dass sie jeweils die Gräben füllen.
  • In diesem Fall fällt die Spannung zwischen der Emitterelektrode 48 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 7 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H, einen Spannungsabfall an dem Kondensator C3H und einen Spannungsabfall an dem Kondensator C4H ab. Demzufolge ist in der Halbleitervorrichtung SD insbesondere das laterale elektrische Feld verringert. Außerdem wird der Bereich ER zur Erleichterung des elektrischen Felds gleichzeitig mit dem Grabentrennaufbau gebildet, der zum elektrischen Trennen von Halbleiterelementen bereitgestellt ist, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem vierten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 20 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 8 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer elektrisch isolierten Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Emitterelektrode 48, an der eine hohe Spannung anliegt und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 9 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V und einen Spannungsabfall an dem Kondensator C3V ab. Demzufolge wird in der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert. Außerdem wird die Polysiliziumschicht 22c gleichzeitig mit der Gateelektrode 47 des LDMOS gebildet, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem fünften Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 21 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 10 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist durch Bilden einer Isolierschicht 23 zwischen der Isolierschicht 17 und der potentialfreien Siliziumschicht 21 und einer elektrisch isolierten Polysiliziumschicht 22d in dieser Isolierschicht 23 zusätzlich zu der Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Emitterelektrode 48 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V, einem Spannungsabfall an dem Kondensator C3V und einen Spannungsabfall an dem Kondensator C4V ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • Somit ist bei den Halbleitervorrichtungen des ersten bis fünften Beispiels jeweils der Bereich, der zwischen der Emitterelektrode 48 und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Emitterelektrode 48 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist. Dementsprechend kann verglichen mit der Halbleitervorrichtung, bei der der Hohlraum so gebildet ist, dass der Hohlraum der gesamten Emitterelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während die vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf einen lateralen p-Kanal-DMOS (LDMOS) als Beispiel wird eine achte Ausführungsform eines Halbleiterelements SE4 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • In einem ersten Beispiel ist wie in 22 gezeigt in einem Abschnitt (n–-Halbleiterschicht 3a), der in einem vorbestimmten Bereich der n–-Halbleiterschicht 3 angeordnet ist, ein p-Dotierungsbereich 51, der als Source dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Ein n-Dotierungsbereich 52, der als Körper (Basis) dient, ist von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer tieferen Tiefe als der p-Dotierungsbereich 51 gebildet, so dass der n-Dotierungsbereich 52 den p-Dotierungsbereich 51 seitlich und von unten umgibt.
  • In einem Abschnitt der n–-Halbleiterschicht 3a, der von dem n-Dotierungsbereich 52 beabstandet ist, ist ein p-Dotierungsbereich 53, der als Drain dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. In einem Abschnitt der n–-Halbleiterschicht 3a, der zwischen dem n-Dotierungsbereich 52 und dem p-Dotierungsbereich 53 liegt, ist ein p–-Dotierungsbereich 54, der als Driftbereich dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. Auf der Oberfläche eines Abschnitts des n-Dotierungsbereichs 52, der zwischen dem p-Dotierungsbereich 51 und dem p–-Dotierungsbereich 54 liegt, ist eine Gateelektrode 56 gebildet, wobei eine Gateisolierschicht 55 dazwischen liegt.
  • Eine Isolierschicht 17 ist so gebildet, dass sie die Gateelektrode 56 bedeckt. Auf einer Oberfläche der Isolierschicht 17 ist eine Sourceelektrode 57 gebildet, die den p-Dotierungsbereich 51 und den n-Dotierungsbereich 52 durch eine Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 17 eine Drainelektrode 58 gebildet, die den p-Dotierungsbereich 53 durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist.
  • Andere Merkmale als die oben beschriebenen wie z. B. der Hohlraum 4 und der Bereich ER zur Verringerung des elektrischen Felds sind ähnlich zu denjenigen der in 1 gezeigten Halbleitervorrichtungen SD, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Im Folgenden wird ein Betrieb des Halbleiterelements SE4 (p-Kanal-LDMOS) in der oben beschriebenen Halbleitervorrichtung SD beschrieben. Das Anlegen einer Spannung, die kleiner als eine vorbestimmte Schwellenspannung (< 0 V) ist, an die Gateelektrode 56 bewirkt, dass ein p-Kanal (Kanal vom p-Typ) in einem Abschnitt des n-Dotierungsbereichs 52 gebildet wird, der direkt unterhalb der Gateelektrode 56 liegt. Wenn der Kanal gebildet wird, fließen Löcher von der Sourceelektrode 57 durch den Kanal und den p–-Dotierungsbereich 54 zu dem p-Dotierungsbereich 53. Dementsprechend wird ein Zustand bewirkt, in dem ein Strom von der Sourceseite zu der Drainseite fließt (EIN-Zustand).
  • Das Anlegen einer Spannung, die größer als die Schwellenspannung ist, an die Gateelektrode 56 bewirkt dagegen, dass der in dem n-Dotierungsbereich 52 gebildete Kanal verschwindet. Wenn der Kanal verschwindet, wird das Fließen von Löchern zu dem p–-Dotierungsbereich 54 beendet, was einen Zustand bewirkt, in dem der Strom unterbrochen ist (AUS-Zustand).
  • Wenn das Halbleiterelement SE4 (p-Kanal-LDMOS) in der oben beschriebenen Halbleitervorrichtung SD in dem AUS-Zustand ist, liegt an der Sourceelektrode 57 relativ zu der Drainelektrode 58 eine hohe Spannung an, und die n–-Halbleiterschicht 3a ist fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben in Verbindung mit der ersten Ausführungsform beschrieben durch den Hohlraum 4 verringert.
  • In einem Bereich zwischen dem Halbleitersubstrat 1 und der Sourceelektrode 57, in dem der Hohlraum 4 nicht angeordnet ist, ist ein Bereich ER zum Verringern des elektrischen Felds gebildet durch die Isolierschichten 2, 20, 17 und eine potentialfreie Polysiliziumschicht 21. Somit fällt die Spannung zwischen der Sourceelektrode 57, an der relativ zu der Drainelektrode 58 eine hohe Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 3 beschrieben durch einen Spannungsabfall an dem Kondensator C1V und einen Spannungsabfall an dem Kondensator C2V ab, und somit wird das vertikale elektrische Feld verringert.
  • In einem zweiten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 23 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 4 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, 20c, so dass sie sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken und voneinander beabstandet sind.
  • In diesem Fall fällt die Spannung zwischen der Sourceelektrode 57 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 5 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H und einen Spannungsabfall an dem Kondensator C3H ab, und somit wird das laterale elektrische Feld verringert.
  • In einem dritten Beispiel kann als Bereich zur Verringerung des elektrischen Felds wie in 24 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 6 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, so dass sie jeweils die Seitenwände von Gräben bedecken, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken, und weiter durch Bilden von Siliziumschichten 22a, 22b, die jeweils elektrisch isoliert sind, so dass sie jeweils die Gräben füllen.
  • In diesem Fall fällt die Spannung zwischen der Sourceelektrode 57 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 7 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H, einen Spannungsabfall an dem Kondensator C3H und einen Spannungsabfall an dem Kondensator C4H ab. Demzufolge ist in der Halbleitervorrichtung SD insbesondere das laterale elektrische Feld verringert. Außerdem wird der Bereich ER zur Verringerung des elektrischen Felds gleichzeitig mit dem Grabentrennaufbau gebildet, der zum elektrischen Trennen der Halbleiterelemente bereitgestellt ist, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem vierten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 25 ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 8 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer elektrisch isolierten Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Sourceelektrode 57, an der eine hohe Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 9 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V und einen Spannungsabfall an dem Kondensator C3V ab. Demzufolge wird in der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert. Außerdem wird die Polysiliziumschicht 22c gleichzeitig mit der Gateelektrode 35 des LDMOS gebildet, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem fünften Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 26 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 10 gezeigten Bereich zur Verringerung des elektrischen Felds ist, durch Bilden einer Isolierschicht 23 zwischen der Isolierschicht 17 und der potentialfreien Siliziumschicht 21 und einer elektrisch isolierten Polysiliziumschicht 22d in dieser Isolierschicht 23 zusätzlich zu der Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Sourceelektrode 57 (der n–-Halbleiterschicht 3a), an der eine hohe Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 11 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V, einen Spannungsabfall an dem Kondensator C3V und einen Spannungsabfall an dem Kondensator C4V ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • Somit ist bei den Halbleitervorrichtungen des ersten bis fünften Beispiels jeweils der Bereich, der zwischen der Sourceelektrode 57 und dem Hableitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Sourceelektrode 57 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist. Dementsprechend kann verglichen mit der Halbleitervorrichtung, bei der der Hohlraum so gebildet ist, dass der Hohlraum der gesamten Sourceelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während die vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Mit Bezug auf eine laterale pin-Diode (P/Intrinsic/N, p-dotiert/eigenleitend/n-dotiert) als Beispiel wird eine neunte Ausführungsform eines Halbleiterelements SE5 beschrieben, das auf einem SOI-Substrat gebildet ist.
  • In einem ersten Beispiel ist wie in 27 gezeigt in einem Abschnitt (n–-Halbleiterschicht 3a), der in einem vorbestimmten Bereich der n–-Halbleiterschicht 3 angeordnet ist, ein n-Dotierungsbereich 61, der als Kathode dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet. In einem Abschnitt der n–-Halbleiterschicht 3a, der von dem n-Dotierungsbereich 61 beabstandet ist, ist ein p-Dotierungsbereich, der als Anode dient, von der Oberfläche der n–-Halbleiterschicht 3a aus bis zu einer vorbestimmten Tiefe gebildet.
  • Eine Isolierschicht 17 ist so gebildet, dass sie den n-Dotierungsbereich 61 und den p-Dotierungsbereich 62 bedeckt. In einem vorbestimmten Bereich ist auf der Oberfläche der Isolierschicht 17 eine Kathodenelektrode 63 gebildet, die den n-Dotierungsbereich 61 durch eine Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist. Auf der Oberfläche der Isolierschicht 17 ist eine Anodenelektrode 64 gebildet, die den p-Dotierungsbereich 62 durch eine weitere Öffnung kontaktiert, die in der Isolierschicht 17 gebildet ist.
  • Andere Merkmale als die oben beschriebenen wie z. B. der Hohlraum 4 und der Bereich ER zur Verringerung des elektrischen Felds sind ähnlich zu denjenigen der in 1 gezeigten Halbleitervorrichtungen, und daher sind dieselben Komponenten durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Im Folgenden wird ein Betrieb des Halbleiterelements SE5 (pin-Diode) in der oben beschriebenen Halbleitervorrichtung SD beschrieben. Das Anlegen einer positiven Spannung an die Anodenelektrode 64 und einer negativen Spannung an die Kathodenelektrode 63 (Vorwärtsrichtung) bewirkt, dass Elektronen von der n-Dotierungsschicht 61 aus und Löcher von dem p-Dotierungsbereich 62 aus in die n–-Halbleiterschicht 3a injiziert werden, und somit steigt die elektrische Leitfähigkeit der n–-Halbleiterschicht 3a, was einen Zustand bewirkt, in dem ein Strom von der Anodenseite zu der Kathodenseite fließt (Vorwärtszustand).
  • Das Anlegen einer negativen Spannung an die Anodenelektrode 64 und einer positiven Spannung an die Kathodenelektrode 63 (Rückwärtsrichtung) bewirkt dagegen, dass die Elektronen und Löcher, die in die n–-Halbleiterschicht 3a injiziert wurden, schließlich verschwinden, was einen Zustand bewirkt, in dem der Strom unterbrochen ist (Rückwärtszustand).
  • Wenn das Halbleiterelement SE5 (pin-Diode) in der oben beschriebenen Halbleitervorrichtung SD in dem Rückwärtszustand ist, liegt eine positive Spannung an der Kathodenelektrode 63 und eine negative Spannung an der Anodenelektrode 64 an, und somit ist die n–-Halbleiterschicht 3a fast vollständig verarmt. Dabei wird das elektrische Feld, das an der Grenzfläche zwischen der Isolierschicht 2 und der fast vollständig verarmten n–-Halbleiterschicht 3a erzeugt wird, wie oben beschrieben durch den Hohlraum 4 verringert.
  • In dem Bereich zwischen dem Halbleitersubstrat 1 und der Kathodenelektrode 63, in dem kein Hohlraum 4 angeordnet ist, ist ein Bereich ER zur Verringerung des elektrischen Felds gebildet durch die Isolierschichten 2, 20, 17 und eine potentialfreie Siliziumschicht 21. Somit fällt die Spannung zwischen der Kathodenelektrode, an der eine positive Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, durch einen Spannungsabfall an dem Kondensator C1V und einen Spannungsabfall an dem Kondensator C2V ab, und somit wird das vertikale elektrische Feld verringert.
  • In einem zweiten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 28 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 4 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, 20c, so dass sie sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken und voneinander beabstandet sind.
  • In diesem Fall fällt die Spannung zwischen der Kathodenelektrode 63 (der n–-Halbleiterschicht 3a), an der eine positive Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 5 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H und einen Spannungsabfall an dem Kondensator C3H ab, und somit wird das laterale elektrische Feld verringert.
  • In einem dritten Beispiel kann als Bereich zur Verringerung des elektrischen Felds wie in 29 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 6 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden von Isolierschichten 20a, 20b, so dass sie jeweils die Seitenwände von Gräben bedecken, die sich von der Oberfläche der n–-Halbleiterschicht 3 aus bis zu der Isolierschicht 2 erstrecken und weiter durch Bilden von Siliziumschichten 22a, 22b, die jeweils elektrisch isoliert sind, so dass sie jeweils die Gräben füllen.
  • In diesem Fall fällt die Spannung zwischen der Kathodenelektrode 63 (der n–-Halbleiterschicht 3a), an der eine positive Spannung anliegt, und der potentialfreien Siliziumschicht 21 wie oben in Verbindung mit 7 beschrieben durch einen Spannungsabfall an dem Kondensator C1H, einen Spannungsabfall an dem Kondensator C2H, einen Spannungsabfall an dem Kondensator C3H und einen Spannungsabfall an dem Kondensator C4H ab. Demzufolge ist in der Halbleitervorrichtung SD insbesondere das laterale elektrische Feld verringert. Außerdem wird der Bereich ER zur Verringerung des elektrischen Felds gleichzeitig mit dem Grabentrennaufbau gebildet, der zum elektrischen Trennen der Halbleiterelemente bereitgestellt ist, und daher kann der Bereich ER zur Verringerung des elektrischen Felds gebildet werden, ohne die Anzahl von Herstellungsschritten zu erhöhen.
  • In einem vierten Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 30 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 8 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer elektrisch isolierten Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Kathodenelektrode 63, an der eine positive Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V und einen Spannungsabfall an dem Kondensator C3V ab. Demzufolge wird in der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • In einem fünften Beispiel kann als Bereich zur Verringerung des elektrischen Felds in der vorliegenden Halbleitervorrichtung SD wie in 31 gezeigt ein Bereich ER zur Verringerung des elektrischen Felds verwendet werden, der ähnlich dem in 10 gezeigten Bereich ER zur Verringerung des elektrischen Felds ist, durch Bilden einer Isolierschicht 23 zwischen der Isolierschicht 17 und der potentialfreien Siliziumschicht 21 und einer elektrisch isolierten Polysiliziumschicht 22 in dieser Isolierschicht 23 zusätzlich zu der Polysiliziumschicht 22c in der Isolierschicht 17.
  • In diesem Fall fällt die Spannung zwischen der Kathodenelektrode 63 (der n–-Halbleiterschicht 3a), an der eine positive Spannung anliegt, und dem Halbleitersubstrat 1, das auf Massepotential gehalten wird, wie oben in Verbindung mit 11 beschrieben durch einen Spannungsabfall an dem Kondensator C1V, einen Spannungsabfall an dem Kondensator C2V, einen Spannungsabfall an dem Kondensator C3V und einen Spannungsabfall an dem Kondensator C4V ab. Demzufolge wird bei der Halbleitervorrichtung SD insbesondere das vertikale elektrische Feld verringert.
  • Somit ist bei den Halbleitervorrichtungen des ersten bis fünften Beispiels jeweils der Bereich, der zwischen der Kathodenelektrode und dem Halbleitersubstrat 1 liegt, mit dem Hohlraum 4 versehen, der so gebildet ist, dass der Hohlraum 4 lediglich einem Teil der Kathodenelektrode 63 gegenüber liegt, und mit einem Bereich, in dem kein Hohlraum gebildet ist. Dementsprechend kann verglichen mit der Halbleitervorrichtung, bei der der Hohlraum so gebildet ist, dass der Hohlraum der gesamten Kathodenelektrode gegenüber liegt, verhindert werden, dass die mechanische Festigkeit der Halbleitervorrichtung SD geschwächt wird, während die vertikale und laterale Durchbruchspannung geeignet sichergestellt ist.
  • Bei den jeweiligen Halbleitervorrichtungen der oben beschriebenen Ausführungsformen wurde derselbe Anordnungsaufbau dargestellt, nämlich dass der Hohlraum 4 in derselben Weise mit Bezug auf die n–-Halbleiterschicht 3a und die potentialfreie Siliziumschicht 21 angeordnet ist. Im Folgenden werden mögliche Varianten des Anordnungsaufbaus des Hohlraums 4 beschrieben. Im Hinblick auf die Positionsbeziehung zwischen der n–-Halbleiterschicht 3a und einem Bereich (Bereich A) in dem Halbleitersubstrat 1, der von dem Hohlraum 4 umgeben ist, der einen Einfluss auf die Durchbruchspannung hat, gibt es einen Anordnungsaufbau A, bei dem der Hohlraum 4 so angeordnet ist, dass der Bereich A des Halbleitersubstrats 1 und die n–-Halbleiterschicht 3a keine Abschnitte haben, die einander jeweils gegenüber liegen, wobei die Isolierschicht 2 (BOX-Schicht) dazwischen liegt, und einen Anordnungsaufbau B, bei dem der Hohlraum 4 so angeordnet ist, dass sie Abschnitte aufweisen, die einander jeweils gegenüber liegen.
  • Der Anordnungsaufbau A kann neben dem Anordnungsaufbau des Hohlraums 4 in der Halbleitervorrichtung jeder der oben beschriebenen Ausführungsformen ein Anordnungsaufbau A1 sein, wie er in 32 gezeigt ist, wobei sich der Hohlraum 4 von einem Bereich direkt unterhalb der n–-Halbleiterschicht 3a aus bis zu einem Bereich direkt unterhalb der potentialfreien Siliziumschicht 21 erstreckt. Er kann auch ein Anordnungsaufbau A2 sein, wie er in 33 gezeigt ist, wobei der Hohlraum 4 so angeordnet ist, dass die Isolierschicht 20 beispielsweise direkt oberhalb der Isolierschicht 2 angeordnet ist, die seitlich von dem Hohlraum 4 angeordnet ist.
  • Bei dem Anordnungsaufbau A1 ist ein geeigneter Abstand S1 zwischen dem Bereich A des Halbleitersubstrats 1, an dem das Massepotential anliegt, und der n–-Halbleiterschicht 3a, an der eine hohe Spannung anliegt, sichergestellt, was vorteilhaft im Hinblick auf die Durchbruchspannung (das elektrische Feld) ist. Da bei dem Anordnungsaufbau A1 jedoch der Hohlraum 4 direkt unterhalb eines Bereichs angeordnet ist, in dem bei dem Grabenbildungsvorgang in der n–-Halbleiterschicht 3 ein Graben gebildet wird, der mit der Isolierschicht 20 gefüllt werden soll, ist für den Herstellungsvorgang eine höhere Genauigkeit erforderlich. Bei dem Anordnungsaufbau A2 ist ein Abstand S2 zwischen dem Bereich A des Halbleitersubstrats 1 und der n–-Halbleiterschicht 3a kleiner als der Abstand S1. Der Abstand ist jedoch noch hinreichend als Abstand zum Sicherstellen einer geeigneten Durchbruchspannung.
  • Der Anordnungsaufbau B kann dagegen ein Anordnungsaufbau sein, wie er in 34 gezeigt ist, wobei der Hohlraum 4 so angeordnet ist, dass der Bereich A des Halbleitersubstrats 1 sich bis zu einem Bereich direkt unterhalb der n–-Halbleiterschicht 3a erstreckt. Wenn bei dem Anordnungsaufbau B ein Graben, der mit der Isolierschicht 20 gefüllt werden soll, in der n–-Halbleiterschicht 3 gebildet wird, ist der Bereich A des Halbleitersubstrats 1 direkt unterhalb des Bereichs angeordnet, in dem der Graben gebildet wird. Der Anordnungsaufbau B ist daher vorteilhaft im Hinblick auf den Herstellungsvorgang.
  • Da bei dem Anordnungsaufbau B der Bereich A des Halbleitersubstrats 1, an dem das Massepotential anliegt, und die n–-Halbleiterschicht 3a, an der eine hohe Spannung anliegt, jeweils Abschnitte enthalten, die einander gegenüber liegen, wobei die Isolierschicht 2 dazwischen liegt, die eine Dicke t aufweist, ist der Anordnungsaufbau B im Allgemeinen weniger vorteilhaft im Hinblick auf die Durchbruchspannung (elektrisches Feld). Somit wurde es gemäß der durch die Erfinder durchgeführten Auswertungen für nötig erachtet, einen Abstand S3, über den der Bereich A des Halbleitersubstrats 1 und die Halbleiterschicht 3a einander gegenüber liegen, so zu definieren, dass der Abstand S3 im Wesentlichen gleich der lateralen Länge des beispielsweise in 1 gezeigten n-Dotierungsbereichs 12, des beispielsweise in 12 gezeigten n-Dotierungsbereichs 31, des beispielsweise in 17 gezeigten n-Dotierungsbereichs 42, des beispielsweise in 22 gezeigten n-Dotierungsbereichs 52 oder des beispielsweise in 27 gezeigten n-Dotierungsbereichs 61 ist.
  • Außerdem wurde das in der n–-Halbleiterschicht 3a gebildete Halbleiterelement bei den jeweils oben beschriebenen Ausführungsformen mit Bezug auf einen IGBT, einen DMOS und eine pin-Diode als Beispiel beschrieben. Als Halbleiterelement können jedoch auch außer den oben genannten Halbleiterelementen auch Halbleiterelemente wie z. B. ein MOS-Transistor, ein Bipolartransistor, eine Diode, ein diffundierter Widerstand oder ein Kondensator gebildet sein.

Claims (12)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) mit einer Hauptfläche, einer ersten Isolierschicht (2), die so gebildet ist, dass sie die Hauptfläche des Halbleitersubstrats (1) bedeckt, einer Halbleiterschicht (3, 3a) eines vorbestimmten Leitungstyps, die so gebildet ist, dass sie die erste Isolierschicht (2) bedeckt, einer zweiten Isolierschicht (17), die so gebildet ist, dass sie die Halbleiterschicht (3, 3a) bedeckt, einer ersten Elektrode (18; 37; 48; 57; 63), die so gebildet ist, dass sie einen vorbestimmten Bereich der zweiten Isolierschicht (17) bedeckt, wobei in einem Bereich, der zwischen der ersten Elektrode (18; 37; 48; 57; 63) und dem Halbleitersubstrat (1) liegt, angeordnet sind: ein Bereich, in dem ein Hohlraum (4) zwischen dem Halbleitersubstrat (1) und der ersten Isolierschicht (2) gebildet ist, und ein Bereich, in dem kein Hohlraum zwischen dem Halbleitersubstrat (1) und der ersten Isolierschicht (2) gebildet ist, wobei in einem Abschnitt der Halbleiterschicht (3, 3a), der direkt oberhalb des Bereichs liegt, in dem der Hohlraum (4) gebildet ist, ein Elementbildungsbereich gebildet ist, der elektrisch mit der ersten Elektrode (18; 37; 48; 57; 63) verbunden ist und in dem ein vorbestimmtes Halbleiterelement (SE1–SE5) gebildet ist, zwischen der ersten Elektrode (18; 37; 48; 57; 63) und einem Abschnitt des Halbleitersubstrats (1), der in dem Bereich liegt, in dem kein Hohlraum gebildet ist, ein Bereich (ER) zur Verringerung des elektrischen Feldes gebildet ist, in dem eine Mehrzahl von Kondensatoren (C1V–C4V, C1H–C4H) gebildet sind, die in Reihe zwischen die erste Elektrode und das Halbleitersubstrat (1) geschaltet sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, bei der in dem Bereich (ER) zur Verringerung des elektrischen Feldes ein elektrisch isolierter, potentialfreier Abschnitt (21) zwischen der ersten Isolierschicht (2) und der zweiten Isolierschicht (17) gebildet ist und die Kondensatoren (C1V–C4V, C1H–C4H) enthalten: einen ersten Kondensator (C1V), der zwischen das Halbleitersubstrat (1) und den potentialfreien Abschnitt (21) geschaltet ist, und einen zweiten Kondensator (C2V–C4V), der zwischen die erste Elektrode (18; 37; 48; 57; 63) und den potentialfreien Abschnitt (21) geschaltet ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, bei der die Kondensatoren (C1V–C4V, C1H–C4H) dritte Kondensatoren (C1H–C4H) enthalten, die in Reihe zwischen den potentialfreien Abschnitt (21) und den Elementbildungsbereich geschaltet sind.
  4. Halbleitervorrichtung gemäß Anspruch 3, bei der die dritten Kondensatoren (C1H–C4H) eine Mehrzahl dritter Isolierschichten (20a–20c) enthalten, die zwischen dem potentialfreien Abschnitt (21) und den Elementbildungsbereich angeordnet und voneinander beabstandet sind, zum Bilden der jeweiligen Dielektrika der dritten Kondensatoren (C1H–C4H).
  5. Halbleitervorrichtung gemäß Anspruch 4, bei der die dritten Kondensatoren (C1H–C4H) eine Mehrzahl elektrisch isolierter erster elektrisch leitender Abschnitte (22a, 22b) enthalten, die jeweils innerhalb der Mehrzahl dritter Isolierschichten (20a, 20b) gebildet sind, zum Bilden der jeweiligen Elektroden der dritten Kondensatoren (C1H–C4H).
  6. Halbleitervorrichtung gemäß einem der Ansprüche 2 bis 5, bei der der zweite Kondensator (C2V–C4V) einen elektrisch isolierten zweiten elektrisch leitenden Abschnitt (22c) enthält, der in der zweiten Isolierschicht (17) gebildet ist, zum Bilden einer Elektrode des zweiten Kondensators (C2V, C3V; C3V, C4V)
  7. Halbleitervorrichtung gemäß einem der Ansprüche 2 bis 6, bei der der zweite Kondensator (C2V–C4V) enthält: eine vierte Isolierschicht (23), die zwischen der zweiten Isolierschicht (17) und dem potentialfreien Abschnitt (21) gebildet ist, zum Bilden eines Dielektrikums des zweiten Kondensators (C2V, C3V) und einen elektrisch isolierten dritten elektrisch leitenden Abschnitt (22d), der in der vierten Isolierschicht (23) gebildet ist, zum Bilden einer Elektrode des zweiten Kondensators (C2V, C3V).
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, bei der in dem Elementbildungsbereich ein lateraler n-Kanal-Bipolartransistor mit isoliertem Gate, der einen Kollektor (11) und einen Emitter (13) enthält, als Halbleiterelement (SE1) gebildet ist und die erste Elektrode (18) als Kollektorelektrode dient und elektrisch mit dem Kollektor (11) verbunden ist.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, bei der in dem Elementbildungsbereich ein lateraler n-Kanal-DMOS-Transistor, der einen Drain (31) und eine Source (32) enthält, als Halbleiterelement (SE2) gebildet ist und die erste Elektrode (37) als Drainelektrode dient und elektrisch mit dem Drain (31) verbunden ist.
  10. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, bei der in dem Elementbildungsbereich ein lateraler p-Kanal-Bipolartransistor mit isoliertem Gate, der einen Kollektor (43) und einen Emitter (41) enthält, als Halbleiterelement (SE3) gebildet ist und die erste Elektrode (48) als Emitterelektrode dient und elektrisch mit dem Emitter (41) verbunden ist.
  11. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, bei der in dem Elementbildungsbereich ein lateraler p-Kanal-DMOS-Transistor, der einen Drain (53) und eine Source (51) enthält, als Halbleiterelement (SE4) gebildet ist und die erste Elektrode (57) als Sourceelektrode dient und elektrisch mit der Source (51) verbunden ist.
  12. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, bei der in dem Elementbildungsbereich eine laterale Diode, die eine Kathode (61) und eine Anode (62) enthält, als Halbleiterelement (SE5) gebildet ist und die erste Elektrode (63) als Kathodenelektrode dient und elektrisch mit der Kathode (61) verbunden ist.
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