DE102006045214A1 - Halbleitervorrichtung mit einem LDMOS-Transistor und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung mit einem LDMOS-Transistor und Verfahren zur Herstellung derselben Download PDF

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Abstract

Eine Halbleitervorrichtung weist Folgendes auf: ein Halbleitersubstrat (1) mit einer ersten Halbleiterschicht (1a), einer Isolationsschicht (3) und einer zweiten Halbleiterschicht (2), die in dieser Reihenfolge gestapelt sind; einen LDMOS-Transistor (9a), der an der ersten Halbleiterschicht (1a) angeordnet ist; und einen Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) mit einer Dielektrizitätskonstanten, die geringer ist als die der ersten oder zweiten Halbleiterschicht (1a, 2). Der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) berührt die Isolationsschicht (3) und ist zwischen einer Source und einem Drain des LDMOS-Transistors (9a) angeordnet. Die Vorrichtung weist in einer Richtung senkrecht zu dem Substrat (1) eine hohe Spannungsfestigkeit auf.

Description

  • Die gegenwärtige Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem LDMOS-Transistor und auf ein Verfahren zur Herstellung derselben.
  • Es ist beispielsweise in dem US-Patent Nr. 5,736,774 und in dem Verfahren von ISPSD 2004, auf Seite 385, ein Hochspannungs-IC zum Antreiben eines Wechselrichters und dergleichen offenbart.
  • 7 zeigt eine typische Schnittansicht eines Hochspannungs-IC 9 aus dem Stand der Technik, der ein SOI-Substrat und eine Grabentrennung verwendet.
  • In dem in 7 dargestellten Hochspannungs-IC 9 sind in einer SOI-Schicht 1a des SOI-Substrats 1, das einen vergrabenen bzw. eingebetteten Oxidfilm 3 aufweist, jeweils ein (GND-)Bezugsschaltkreis für ein niedriges elektrisches Potential, ein (Schwebe-)Bezugsschaltkreis für ein hohes elektrisches Potential und ein Pegelumschaltschaltkreis angeordnet. In dem (GND-)Bezugsschaltkreis für ein niedriges elektrisches Potential ist ein elektrisches GND-Potential bzw. Massepotential auf ein elektrisches Bezugspotential eingestellt, und dieser Bezugsschaltkreis für ein niedriges elektrisches Potential wird bei ±15 V betrieben. Der (Schwebe)-Bezugsschaltkreis für ein hohes elektrisches Potentials wird in einem Hochspannungs-IC, der zum Antreiben eines Wechselrichters beim Anbringen an einem Fahrzeug verwendet wird, beispielsweise mit einem hohen elektrischen Potential von 600 V oder mehr als elektrisches Bezugspotential betrieben. Der Pegelumschaltschaltkreis überträgt Signale zwischen dem Bezugsschaltkreis für ein niedriges elektrisches Potential und dem Bezugsschaltkreis für ein hohes elektrisches Potential.
  • Wie in 7 dargestellt ist, ist jeder der Ausbildungsbereiche des GND-Bezugsschaltkreises, des Schwebe-Bezugsschaltkreises und des Pegelumschaltschaltkreises durch den vergrabenen Oxidfilm 3 des SOI-Substrats 1 und durch einen Seitenwandungsoxidfilm 4s eines Grabens 4 (dielektrisch) isoliert und getrennt. In dem Hochspannungs-IC 9 ist die rückwärtige Fläche eines Trägersubstrats 2 mit dem GND verbunden, um das elektrische Potential zu stabilisieren.
  • In dem Pegelumschaltschaltkreis des Hochspannungs-IC 9 ist ein Schaltkreiselement mit einer hohen Spannungsfestigkeit erforderlich, um den Bezugsschaltkreis für ein niedriges elektrisches Potential und den Bezugsschaltkreis für ein hohes elektrisches Potential zu verbinden. In dem Hochspannungs-IC 9 von 600 V oder mehr ist beispielsweise ein Schaltkreiselement erforderlich, das eine Spannungsfestigkeit von 600 V oder mehr aufweist. Ein lateraler doppelt diffundierter MOS-Transistor (LDMOS) 9a aus dem Ausgestaltungsbereich des Pegelumschaltschaltkreises, der in 7 dargestellt ist, nimmt eine sogenannte SOI-RESURF-Struktur (eine doppelte RESURF-Struktur) ein, in welcher eine Verarmungsschicht sowohl von einer PN-Übergangs-Fläche, die in dem Oberflächenschichtabschnitt der SOI-Schicht 1a angeordnet ist, als auch von dem vergrabenen Oxidfilm 3 ausgebreitet ist, um die Spannungsfestigkeit zu sichern.
  • Wie in 7 dargestellt ist, wird die hohe Spannung in dem Pegelumschaltschaltkreis an einen Drain D des LDMOS 9a angelegt. In dem LDMOS 9a von 7 wird die Spannungsfestigkeit in der lateralen Richtung eines Abschnitts durch die SOI-RESURF-Struktur sicher gestellt, die durch eine Oberflächenstörstellenschicht des P-Typs und durch den vergrabenen Oxidfilm 3 ausgebildet wird. Ferner ist in Bezug auf die Spannungsfestigkeit in der Längsrichtung des Abschnitts die hohe Spannung, welche zwischen dem Drain D und dem Bezugspotential (GND) angelegt wird, durch die SOI-Schicht 1a mit niedriger Konzentration und durch den vergrabenen Oxidfilm 3 teilweise geteilt, und ein elektrisches Feld in der SOI-Schicht 1a wird gelockert.
  • Die 8A und 8B zeigen Simulationsergebnisse einer Verteilung eines elektrischen Potentials zu einem Zeitpunkt, an dem eine hohe Spannung angelegt wird, in Bezug auf eine Halbleitervorrichtung 9b, in welcher ein LDMOS ausgebildet ist, der dem oben genannten LDMOS 9a ähnlich ist. 8A ist eine typische Schnittansicht der Halbleitervorrichtung 9b. 8B ist eine Ansicht, welche die Verteilung eines elektrischen Potentials zum Zeitpunkt eines Durchschlags zeigt. In der Halbleitervorrichtung 9b aus den 8A und 8B sind Abschnitte, welche denen des LDMOS 9a von 7 ähneln, mit den gleichen Bezugszeichen gekennzeichnet.
  • Wie in 8B dargestellt ist, liegt die Spannungsfestigkeit der in 8A dargestellten Halbleitervorrichtung 9b bei 640 V. In 8B ist eine Äquipotentialkurve in der Längsrichtung auf der Seite des Drain B des LDMOS, der in der SOI-Schicht 1a ausgebildet ist, dicht bzw. eng. Mit anderen Worten in der Halbleitervorrichtung 9b von 8A ist eine Linie einer elektrischen Kraft auf die Seite des Drain D des LDMOS zu dem Zeitpunkt gerichtet, an dem die hohe Spannung angelegt wird. Daher wird die Spannungsfestigkeit von 640 V der Halbleitervorrichtung 9b in der Längsrichtung des Abschnitts der SOI-Schicht 1a an die Seite des Drain D des LDMOS angelegt.
  • Die Spannungsfestigkeit V in der Längsrichtung des LDMOS, der in der SOI-Schicht 1a ausgebildet ist, wird im Allgemeinen dadurch erzeugt, dass die rückwärtige Fläche des Trägersubstrats 2 mit dem GND verbunden ist, und sie wird durch die folgende Formel 1 dargestellt. Vα(ts/2 + 3tox) × ts/ε0 (F1)
  • In der Formel 1 ist ts die Dicke der SOI-Schicht 1a, tox ist die Dicke des vergrabenen Oxidfilms 3 und ε0 ist die Dielektrizitätskonstante des vergrabenen Oxidfilms 3. Wie aus der Formel 1 zu sehen ist, wird demgemäß die Spannungsfestigkeit in der Längsrichtung durch die Dicke ts der SOI-Schicht 1a, durch die Dicke tox des vergrabenen Oxidfilms 3 und durch die Dielektrizitätskonstante ε0 des vergrabene Oxidfilms 3 bestimmt. Demgemäß ist es notwendig, die Dicke ts der SOI-Schicht 1a oder die Dicke tox des vergrabenen Oxidfilms 3 groß zu machen, um die Spannungsfestigkeit der Halbleitervorrichtung 9b durch die Größenausgestaltung zu verbessern. Wenn beispielsweise ein hohe Spannungsfestigkeit von 1000 V oder mehr erzielt werden soll, müssen der vergrabene Oxidfilm dicker als 5 μm und die SOI-Schicht dicker als 50 μm sein. Die Dicke ts der SOI-Schicht 1a ist jedoch wegen einer Grenze bei einem Herstellungsverfahren für den Graben 4, der in einem anschließenden Vorgang ausgebildet ist, auf 20 μm begrenzt, wie es in 8A dargestellt ist. Ferner ist die Dicke tox des vergrabenen Oxidfilms 3 durch die Grenzen, die sich aus einem Verziehungsbetrag eines Wafers des SOI-Substrats 1 ergeben, das durch Anheften bzw. Ankleben ausgebildet ist, und durch die Kosten von rohem Erz auf eine Filmdicke von 4 μm begrenzt. Daher ist es in der Halbleitervorrichtung 9b, die in den 8A und 8B dargestellt ist, schwierig, eine Spannungsfestigkeit sicherzustellen, die größer als 640 V ist. Demgemäß ist es in dem LDMOS 9a, der eine Struktur hat, welche der Struktur der Halbleitervorrichtung 9b von den 8A und 8B ähnlich ist, und der bei dem Pegelumschaltschaltkreis des Hochspannungs-IC 9 von 7 verwendet wird, nicht möglich, eine Spannungsfestigkeit von 1200 V sicherzustellen, welche in einem EV-Fahrzeug und dergleichen erforderlich ist.
    •
  • Es ist Aufgabe der gegenwärtigen Erfindung, eine Halbleitervorrichtung mit einem LDMOS-Transistor und ein Herstellungsverfahren für diese bereitzustellen.
  • Diese Aufgabe wird durch die Ansprüche 1, 16 und 19 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen enthalten.
  • Gemäß einem ersten Gesichtspunkt der gegenwärtigen Erfindung weist eine Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat mit einer ersten Halbleiterschicht, einer Isolationsschicht und einer zweiten Halbleiterschicht, die in dieser Rei henfolge gestapelt sind; einen LDMOS-Transistor, der an der ersten Halbleiterschicht angeordnet ist; und einen Bereich mit einer Dielektrizitätskonstanten, die niedriger ist als die der ersten oder der zweiten Halbleiterschicht. Der Bereich berührt die Isolationsschicht und ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet.
  • Weil die obige Vorrichtung den Bereich aufweist, welcher die Isolationsschicht berührt, hat die Vorrichtung die gleiche Wirkung wie ein Fall, wo die Dicke der Isolationsschicht groß ist. Weil ferner der Bereich zwischen der Source und dem Drain in dem LDMOS-Transistor angeordnet ist, ist das elektrische Potential, das an die Halbleiterschicht angelegt werden soll, verringert, wenn an den Drain oder an die Source eine hohe Spannung angelegt wird. Somit wird die Spannungsfestigkeit der Vorrichtung in der vertikalen Richtung des Substrats verbessert, so dass die Vorrichtung eine hohe Spannungsfestigkeit aufweist.
  • Gemäß einem zweiten Gesichtspunkt der gegenwärtigen Offenbarung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes auf: Ausbilden eines Bereichs an einer Oberfläche eines ersten Halbleitersubstrats, worin der Bereich eine Dielektrizitätskonstante hat, welche niedriger ist als die des ersten Halbleitersubstrats; Ausbilden einer Isolationsschicht an einer Oberfläche eines zweiten Halbleitersubstrats; Befestigen der ersten und zweiten Halbleitersubstrate derart, dass der Bereich an dem ersten Halbleitersubstrat die Isolationsschicht an dem zweiten Halbleitersubstrat berührt; und Ausbilden eines LDMOS-Transistors in der ersten Halbleiterschicht. Der Bereich ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet.
  • Das oben genannte Verfahren stellt die Vorrichtung bereit, die eine hohe Spannungsfestigkeit in der vertikalen Richtung des Substrats aufweist.
  • Gemäß einem dritten Gesichtspunkt der gegenwärtigen Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes auf: Bereitstellen eines Halbleitersubstrats, das eine erste Halbleiterschicht, eine Isolationsschicht und eine zweite Halbleiterschicht aufweist, die in dieser Reihenfolge gestapelt sind; Ausbilden eines LDMOS-Transistors in der ersten Halbleiterschicht; Ausbilden eines Grabens an einer Oberfläche der ersten Halbleiterschicht, worin der Graben die Isolationsschicht erreicht; und Ausbilden eines Bereichs, der zwischen der ersten Halbleiterschicht und der Isolationsschicht angeordnet ist, durch Ätzen einer Seitenwandung des Grabens. Der Bereich weist eine Dielektrizitätskonstante auf, welche niedriger ist als die der ersten Halbleiterschicht, und er ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet.
  • Das obige Verfahren stellt die Vorrichtung bereit, welche eine hohe Spannungsfestigkeit in der vertikalen Richtung des Substrats aufweist.
  • Die obige und andere Aufgaben, Merkmale und Vorteile der gegenwärtigen Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlicher, die unter Bezugnahme auf die beigelegte Zeichnung gemacht wurde.
  • Es zeigen:
  • 1A eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform der Erfindung darstellt, und 1B eine Querschnittsansicht, welche die Verteilung eines elektrischen Potentials der Vorrichtung darstellt, wenn bei der Vorrichtung ein Durchschlagen auftritt;
  • 2A und 2B Querschnittsansichten, welche ein Verfahren zur Herstellung der Vorrichtung, die eine Ausnehmung aufweist, erläutern;
  • 3 eine Querschnittsansicht, die eine andere Halbleitervorrichtung darstellt;
  • 4A und 4B Querschnittsansichten, die weitere andere Halbleitervorrichtungen darstellen;
  • 5A und 5B Querschnittsansichten, die noch andere Halbleitervorrichtungen darstellen;
  • 6A eine Draufsicht, die eine andere Halbleitervorrichtung darstellt, 6B eine Querschnittsansicht, die die Vorrichtung entlang einer Linie VIB-VIB in 6A darstellt, und 6C eine Querschnittsansicht, die die Vorrichtung entlang einer Linie VIC-VIC in 6A darstellt;
  • 7 eine Halbleitervorrichtung aus dem Stand der Technik; und
  • 8A eine Querschnittsansicht, die eine Halbleitervorrichtung zum Vergleich darstellt, und 8B eine Querschnittsansicht, die eine Verteilung eines elektrischen Potentials der Vorrichtung darstellt, wenn bei der Vorrichtung ein Durchschlagen auftritt.
  • Die 1A und 1B sind Ansichten, welche eine Halbleitervorrichtung 10 als eine beispielhafte Ausführungsform darstellen. 1A ist eine typische Schnittansicht der Halbleitervorrichtung 10. 1B ist eine Ansicht, die eine Verteilung eines elektrischen Potentials zum Zeitpunkt eines Durchschlagens darstellt. In der in den 1A und 1B dargestellten Halbleitervorrichtung 10 sind Abschnitte, welche denen der Halbleitervorrichtung 9b, die in den 8A und 8B dargestellt ist, ähnlich sind, mit den gleichen Bezugszeichen gekennzeichnet. Ferner ist in den 1 und 8 die Dickenrichtung eines Trägersubstrats 2 verkürzt und beschrieben, um diese Figuren zu vereinfachen.
  • In der in 1A dargestellten Halbleitervorrichtung 10, welche der in 8A dargestellten Halbleitervorrichtung 9b ähnlich ist, ist in einem Oberflächenschichtabschnitt einer SOI-Schicht 1a, die an einem vergrabenen bzw. eingebetteten Oxidfilm 3 angeordnet ist, ein MOS-Transistor des transversalen Typs (ein LDMOS) ausgebildet. Die SOI-Schicht 1a der Halbleitervorrichtung 10 ist vom elektrischen Leitfähigkeitstyp N (N-Typ) und hat eine Substratstruktur, die in Bezug auf einen Schaltkreis verwendet werden kann, der eine Energieversorgungsquelle mit positiver Hochspannung verwendet. Ferner hat die Halbleitervorrichtung 10 eine sogenannte SOI-RESURF-Struktur (eine doppelte RESURF-Struktur), in welcher ein (P-) Bereich 6 eines elektrischen Leitfähigkeitstyps P von einer Source (Elektrode) S des LDMOS zu einem Drain (Elektrode) D in dem Oberflächenschichtabschnitt der SOI-Schicht 1a ausgebildet ist. Das Bezugszeichen 7, das an der SOI-Schicht 1a angeordnet ist, zeigt eine LOCOS (eine lokale Oxidation von Silizium).
  • Andererseits weist die in 1A dargestellte Halbleitervorrichtung 10 eine Struktur auf, in welcher eine hohle Ausnehmung 5, die in viele Abschnitte geteilt ist, in Bezug auf die Struktur der in 8A dargestellten Halbleitervorrichtung 9b zusätzlich ausgebildet ist. Die hohle Ausnehmung 5 der Halbleitervorrichtung 10 grenzt bzw. stößt an den vergrabenen Oxidfilm 3, sie ist in viele Abschnitte geteilt, und sie ist zwischen der Source (der Elektrode) S und dem Drain (der Elektrode) D des LDMOS in einem niederen bzw. unteren Schichtabschnitt der SOI-Schicht 1a ausgebildet. Die vielen hohlen Ausnehmungen 5 sind in der Dickenrichtung der SOI-Schicht 1a mit einer gleichmäßigen Dicke t ausgebildet. Des weiteren sind die vielen hohlen Ausnehmungen 5 in der Breitenrichtung der Source S und des Drain D des LDMOS mit einer gleichmäßigen Breite w ausgebildet, und sie sind in gleichmäßigen Abständen s parallel angeordnet. Im Inneren der hohlen Ausnehmung 5 herrscht ein Vakuum oder Umgebungsluft, und die hohle Ausnehmung 5 wird ein Bereich mit einer geringen Dielektrizitätskonstanten, dessen Dielektrizitätskonstante geringer ist als die von Silizium (Si). Daher ist in der Halbleitervorrichtung 10 die Dicke der SOI-Schicht 1a, welche durch Silizium (Si) mit einer hohen relativen Dielektrizitätskonstante (= 11,9) hergestellt ist, im Wesentlichen verringert.
  • Wie in 1B dargestellt ist, liegt die Spannungsfestigkeit der Halbleitervorrichtung 10 bei 1350 V. In der Halbleitervorrichtung 10 grenzen die vielen hohlen Ausnehmungen 5 an den vergrabenen Oxidfilm 3 an, und sie sind zwischen der Source S und dem Drain D des LDMOS in dem unteren Schichtabschnitt der SOI-Schicht 1a geeignet angeordnet. Wie in 1B dargestellt ist, ist zu dem Zeitpunkt, an dem an den Drain D eine hohe Spannung angelegt wird, eine Verteilung eines elektrischen Potentials in der Längsrichtung eines Abschnitts der SOI-Schicht 1a verschwunden, und auf der Seite des Drain D ist nur eine Verteilung eines elektrischen Potentials in der transversalen Richtung ausgebildet. Mit anderen Worten, ein Verteilungszustand einer in 1B dargestellten Äquipotentialkurve ist ein Zustand, in welchem ein Bereich zum vollständigen Entleere der SOI-Schicht 1a ausgebildet ist. Somit ist in der Halbleitervorrichtung 10 die Spannungsfestigkeit in der Längsrichtung des Abschnitts des Substrats 1 verbessert, und es wird im Vergleich zu einer Spannungsfestigkeit von 640 V der in den 8A und 8B dargestellten Halbleitervorrichtung 9a eine hohe Spannungsfestigkeit von 1350 V bereitgestellt.
  • Wie oben erwähnt, sind in der Halbleitervorrichtung 10 die vielen hohlen Ausnehmungen 5 in der Dickenrichtung der SOI-Schicht 1a mit der gleichmäßigen Dicke t ausgebildet. Somit ist die Dicke der SOI-Schicht 1a im Wesentlichen durchschnittlich verringert, und es kann eine Wirkung zum Verbessern einer stabilen Spannungsfestigkeit in der Längsrichtung des Abschnitts von dem Substrat 1 erzielt werden. Die Erfindung ist jedoch nicht auf diese Wirkung begrenzt, sondern die Dicken t der vielen hohlen Ausnehmungen 5 können auch individuell unterschiedlich sein und können gemäß einer Erzeugungssituation der Äquipotentialkurve unter Verwendung einer Simulation optimiert werden.
  • Ebenso sind in der Halbleitervorrichtung 10 die vielen hohlen Ausnehmungen 5 in der Breitenrichtung der Source S und des Drain D des LDMOS mit der gleichmäßigen Breite w ausgebildet und parallel an den gleichmäßigen Abständen s angeordnet. Somit sind die hohlen Ausnehmungen 5, die zwischen der Source S und dem Drain D des LDMOS angeordnet sind, gleichförmig gemacht. Daher ist ein Bereich zum perfekten Leeren der SOI-Schicht 1a, der zu dem Zeitpunkt ausgebildet ist, an dem eine hohe Spannung angelegt wird, stabil gemacht, und es kann die oben erwähnte Wirkung zum Verbessern einer stabilen Spannungsfestigkeit erzielt werden. Die Erfindung ist jedoch nicht auf diese Wirkung begrenzt, sondern die Breiten w und die Abstände s der vielen hohlen Ausnehmungen 5 können ebenfalls individuell unterschiedlich sein, und sie können gemäß einer Erzeugungssituation der Äquipotentialkurve unter Verwendung einer Simulation optimiert werden.
  • Wie oben erwähnt, wird die Wirkung zum Verbessern einer Spannungsfestigkeit er zeugt, indem die Bildung der obigen hohlen Ausnehmung 5 verwendet wird, weil die hohle Ausnehmung 5 die Funktion eines Bereichs mit niedriger Dielektrizitätskonstanten hat, dessen Dielektrizitätskonstante niedriger ist als die von Silizium (Si), welches die SOI-Schicht 1a bildet. Die hohle Ausnehmung 5 in der Halbleitervorrichtung 10 hat als niedrigsten Wert eine relative Dielektrizitätskonstante von 1. Daher kann durch die geringe hohle Ausnehmung 5 eine Wirkung zum Verbessern einer maximalen Spannungsfestigkeit verwirklicht werden.
  • Die Erfindung ist jedoch nicht auf diese Wirkung begrenzt, sondern an Stelle der hohlen Ausnehmung 5 kann als Bereich einer niedrigen Dielektrizitätskonstante auch eine vergrabene bzw. eingebettete Ausnehmung aus Siliziumoxid, aus Siliziumoxid, das Kohlenstoff enthält (SiOC), aus FSG (SiOF), aus fluoriertem Polyimid oder aus CPFP ebenfalls verwendet werden. Die vergrabene Ausnehmung aus Siliziumoxid hat eine relative Dielektrizitätskonstante von ungefähr 4. SiOC hat eine relative Dielektrizitätskonstante von ungefähr 2,7. SiOF hat eine relative Dielektrizitätskonstante von ungefähr 3,0. Fluoriertes Polyimid hat eine relative Dielektrizitätskonstante von ungefähr 2,5. CPFP (Zycloperfluorpolymer) hat eine relative Dielektrizitätskonstante von ungefähr 2,1. Daher können dadurch, dass der Bereich einer niedrigen Dielektrizitätskonstante für die vergrabene Ausnehmung aus einem dieser Materialien eingestellt wird, die gleichen Wirkungen wie bei einer Verringerung der Dicke der SOI-Schicht 1a und einem wesentliches Dickermachen des vergrabenen Oxidfilms 3 erzielt werden. Ähnlich wie oben beschrieben ist es demgemäß möglich, eine Halbleitervorrichtung bereitzustellen, mit der die Spannungsfestigkeit in der Längsrichtung des Abschnittes von dem Substrat 1 verbessert wird, und die eine hohe Spannungsfestigkeit aufweist. In diesem Fall kann im Vergleich zu einem Fall, bei dem der Bereich einer niedrigen Dielektrizitätskonstanten auf die hohle Ausnehmung eingestellt ist, eine Verschlechterung bei der strukturellen Festigkeit eingeschränkt werden.
    •
  • In der in 1A dargestellten Halbleitervorrichtung 10, wie oben erwähnt, wird die sogenannte SOI-RESURF-Struktur (doppelte-RESURF-Struktur) angewendet, um in dem Oberflächenschichtabschnitt der SOI-Schicht 1a den (P-) Bereich 6 des elektrischen Leitfähigkeitstyps P auszubilden. Ein Zustand, um die in 1B dargestellte SOI-Schicht 1a perfekt zu leeren, hängt nicht von der Existenz des Bereichs 6 des elektrischen Leitfähigkeitstyps P ab, und der Bereich 6 des elektrischen Leitfähigkeitstyps P kann ebenso weggelassen werden. Die Verarmungsschicht wird jedoch zu dem Zeitpunkt, an dem die hohe Spannung angelegt wird, leicht dadurch verteilt, dass der Bereich 6 des elektrischen Leitfähigkeitstyps P ausgebildet ist. Daher ist es möglich, eine Halbleitervorrichtung einzustellen, um den Bereich zum Ausbilden einer vollständigen Entleerung der SOI-Schicht 1a zu stabilisieren, und die eine hohe Spannungsfestigkeit aufweist.
  • Wie oben erwähnt, kann die in den 1A und 1B dargestellte Halbleitervorrichtung 10 so eingestellt sein, dass sie eine Spannungsfestigkeit von 700 V oder mehr aufweist, was in der in den 8A und 8B dargestellten Halbleitervorrichtung 9b aus dem Stand der Technik schwer sichergestellt werden kann. Demgemäß ist die obige Halbleitervorrichtung 10 in einem Fall geeignet, der in einem Pegelumschaltschaltkreis in einem Hochspannungs-IC zum Antreiben eines Wechselrichters als Halbleitervorrichtung beim Fahrzeuganbringen verwendet wird. Die obige Halbleitervorrichtung 10 kann eine Spannungsfestigkeit von 1200 V sicherstellen, die in einem elektrischen Energieversorgungssystem von 400 V, einem EV-Fahrzeug und dergleichen erforderlich ist.
  • Als Nächstes wird ein Herstellungsverfahren der Halbleitervorrichtung 10 von 1A erklärt.
  • Die 2A und 2B sind Querschnittsansichten von jedem Vorgang, um einen Ausgestaltungsvorgang für die hohle Ausnehmung 5 als Hauptabschnitt der Halbleitervorrichtung 10 zu erklären. In den 2A und 2B ist die Dickenrichtung des Trägersubstrats 2 ebenfalls verkürzt und beschrieben, um diese Figuren zu vereinfachen.
  • Wie in 2A dargestellt ist, werden als Erstes zwei Siliziumsubstrate bereitgestellt, und an der Oberfläche des einen Siliziumsubstrats 1b wird eine Ausnehmung 5 als die hohle Ausnehmung 5 von 1A ausgebildet. Die Ausnehmung 5 wird durch Photolithographie oder Trockenätzen ausgebildet. Wenn an Stelle der hohlen Ausnehmung 5 von 1A die vergrabene Ausnehmung aus Siliziumoxid verwendet wird, wird Siliziumoxid, Siliziumoxid, das Kohlenstoff enthält (SiOC), FSG (SiOF), fluoriertes Polyimid oder CPFP in die Ausnehmung 5 eingegraben, und die Oberfläche wird anschließend poliert, damit sie abgeflacht wird.
  • Des Weiteren wird an der Oberfläche des anderen Siliziumsubstrats 2 durch Wärmeoxidation ein Oxidfilm 3 als der vergrabene Oxidfilm 3 von 1A ausgebildet.
  • Wie in 2B dargestellt ist, werden anschließend die zwei Siliziumsubstrate 1b, 2 in einen Vakuum gesteckt, so dass die Ausnehmung 5 an den Oxidfilm 3 grenzt bzw. stößt, wobei bei der Herstellung der Halbleitervorrichtung ein allgemeines Verfahren zum Befestigen eines Substrats verwendet wird. Daraufhin wird das befestigte bzw. angebrachte Siliziumsubstrat 1b von der Oberflächenseite her geschliffen und poliert und an einer SOI-Schicht 1a angeordnet.
  • Somit ist ein Grundstrukturabschnitt der Halbleitervorrichtung 10 vollständig aufgebaut, damit die hohle Ausnehmung 5 an den vergrabenen Oxidfilm 3 angrenzt und damit die hohle Ausnehmung 5 in einem unteren Schichtabschnitt der SOI-Schicht 1a ausgebildet wird. Anschließend wird die Halbleitervorrichtung 10 von 1A dadurch hergestellt, dass der LDMOS in der SOI-Schicht 1a durch ein herkömmliches Herstellungsverfahren der Halbleitervorrichtung erzeugt wird.
  • Gemäß dem obigen Herstellungsverfahren kann die Ausnehmung 5, die in den 2A und 2B dargestellt ist, präzise ausgebildet werden. Demgemäß ist es möglich, die Halbleitervorrichtung 10, welche die hohle Ausnehmung 5 (oder die vergrabene Ausnehmung aus Siliziumoxid) aufweist, in genauer Größe herzustellen.
  • 3 ist eine typische Schnittansicht einer Halbleitervorrichtung 10R als anderes Beispiel für die Halbleitervorrichtung. In der Halbleitervorrichtung 10R von 3 sind Abschnitte, welche denen der Halbleitervorrichtung 10, die in 1A dargestellt ist, ähnlich sind, mit den gleichen Bezugszeichen gekennzeichnet.
  • In der Halbleitervorrichtung 10 von 1A ist die Querschnittsform der hohlen Ausnehmung 5 rechtwinklig, und sie weist einen gespitzten Eckabschnitt 5c auf. Im Gegensatz dazu ist in der Halbleitervorrichtung 10R von 3 an dem vergrabenen Oxidfilm 3 eine hohle Ausnehmung 5R angeordnet, die einen abgerundeten Eckabschnitt aufweist.
  • Es ist bevorzugt, den Eckabschnitt 5c der hohlen Ausnehmung 5 in der Halbleitervorrichtung 10 von 1A gerundet auszuformen wie in der Halbleitervorrichtung 10R von 3. Somit kann die Konzentration eines elektrischen Feldes in dem Eckabschnitt 5c der hohlen Ausnehmung 5 zu dem Zeitpunkt, an dem eine hohe Spannung angelegt wird, entspannt werden, und die obige Wirkung zum Verbessern einer Spannungsfestigkeit kann sicher erzielt werden. Ferner ist es schwierig, im Vergleich zu einem Fall, in welchem der Eckabschnitt eines Bereichs mit einer niedrigen Dielektrizitätskonstanten spitz ausgeformt ist, eine Belastung strukturell zu konzentrieren. Daher kann auf Grund eines Kristalldefekts von Si und dergleichen eine Verringerung bei der Ausbeute eingeschränkt werden.
  • Die 4A und 4B zeigen andere Beispiele für die Halbleitervorrichtung und sind jeweils typische Schnittansichten von Halbleitervorrichtungen 10WU, 10WL. In den Halbleitervorrichtungen 10WU, 10WL der 4A und 4B sind Abschnitte, welche denen der Halbleitervorrichtung 10 von 1A ähnlich sind, mit dem gleichen Bezugszeichen gekennzeichnet.
  • In der Halbleitervorrichtung 10 von 1A grenzt die hohle Ausnehmung 5 mit dem vergrabenen Oxidfilm 3 an, sie ist zwischen der Source S und dem Drain D des LDMOS in viele Abschnitte geteilt, und sie ist in dem unteren Schichtabschnitt der SOI-Schicht 1a ausgebildet. Im Gegensatz dazu grenzt bzw. stößt in der Halbleitervorrichtung 10WU von 4A eine hohle Ausnehmung 5WU mit einer integralen Struktur an den vergrabenen Oxidfilm 3, und sie ist zwischen der Source S und dem Drain D des LDMOS in dem unteren Schichtabschnitt der SOI-Schicht 1a ausgebildet. Ferner stößt bzw. grenzt in der Halbleitervorrichtung 10WL von 4B eine hohle Ausnehmung 5WL mit einer integralen Struktur an den vergrabenen Oxidfilm 3, und sie ist zwischen der Source S und dem Drain D des LDMOS in einem oberen Schichtabschnitt des Trägersubstrats 2 ausgebildet.
  • In der Halbleitervorrichtung 10WU, 10WL der 4A und 4B werden dadurch, dass die hohlen Ausnehmungen 5WU, 5WL mit einer integralen Struktur so ausgebildet sind, dass sie an den vergrabenen Oxidfilm 3 angrenzen, Wirkungen erzielt, welche denen ähnlich sind, die durch ein Dickermachen des vergrabenen Oxidfilms 3 entstehen. Ferner kann ein elektrisches Potential, das durch die SOI-Schicht 1a erzeugt wird, zu dem Zeitpunkt, an dem an den Drain oder an die Source eine hohe Spannung angelegt wird, verringert werden, indem die hohlen Ausnehmungen 5WU, 5WL zwischen der Source und dem Drain des LDMOS angeordnet sind. Somit ist es möglich, eine Halbleitervorrichtung bereitzustellen, mit der die Spannungsfestigkeit in der Längsrichtung des Abschnitts des Substrats 1 verbessert wird, und die eine hohe Spannungsfestigkeit aufweist.
  • Die 5A und 5B zeigen weitere andere Beispiele der Halbleitervorrichtungen 10WU, 10WL, die mit den in den 4A und 4B verglichen werden, und sie sind jeweils typische Schnittansichten der Halbleitervorrichtungen 10TU, 10TL. In den Halbleitervorrichtungen 10TU, 10TL der 5A und 5B sind Abschnitte, welche den Abschnitten der Halbleitervorrichtungen 10WU, 10WL von den 4A und 4B ähnlich sind, mit den gleichen Bezugszeichen gekennzeichnet.
  • In den in den 5A und 5B dargestellten Halbleitervorrichtungen 10TU, 10TL wird eine strichpunktierte Linie V-V an einem rechtsseitigen Ende eine Rotationssymmetrieachse, und der LDMOS von jeder der Halbleitervorrichtungen 10TU, 10TL wird durch einen isolierenden, trennenden Graben Z isoliert und getrennt, welcher den vergrabenen Oxidfilm 3 erreicht. Wie in 5A und 5B dargestellt ist, sind die hohlen Ausnehmungen 5TU, 5TL in den jeweiligen Halbleitervorrichtungen 10TU, 10TL derart ausgeformt, dass sie an einer Substratfläche den gesamten Bereich einer Region einnehmen bzw. besetzen, der von dem isolierenden, trennenden Graben Z umgeben ist.
  • In den Halbleitervorrichtungen 10TU, 10TL der 5A und 5B sind die hohlen Ausnehmungen 5TU, 5TL, die an den vergrabenen Oxidfilm 3 grenzen, in dem gesamten Bereich der SOI-Schicht 1a ausgebildet, welcher von dem isolierenden, trennenden Graben Z umgeben ist, wobei darin der LDMOS ausgebildet ist. Daher werden in dem gesamten Bereich der SOI-Schicht 1a, der von dem isolierenden, trennenden Graben Z umgeben ist, Wirkungen erzielt, welche denen ähnlich sind, die mit dem Dickermachen des vergrabenen Oxidfilms 3 erreicht werden. Deshalb ist es möglich, eine Halbleitervorrichtung bereitzustellen, mit der die Ausgestaltung einer Spannungsfestigkeit leicht gemacht wird, und die in der Längsrichtung eine hohe Spannungsfestigkeit aufweist.
  • In den Halbleitervorrichtungen 10WU, 10WL der 4A und 4B und den Halbleitervorrichtungen 10TU, 10TL der 5A und 5B kann an Stelle der hohlen Ausnehmungen 5WU, 5WL, 5TU, 5TL auch eine vergrabene bzw. eingebettete Ausnehmung aus Siliziumoxid, aus Siliziumoxid, das Kohlenstoff enthält (SiOC), aus FSG (SiOF), aus fluoriertem Polyimid oder aus CPFP ausgebildet sein.
  • Die 6A bis 6C sind Ansichten, die eine andere Halbleitervorrichtung 11 und ihr Herstellungsverfahren darstellen. 6A ist eine typische Draufsicht der Halbleitervorrichtung 11. 6B ist eine typische Schnittansicht an einer gestrichelten Linie VIIB-VIIB, die in 6A dargestellt ist. 6C ist ein typische Schnittansicht an einer gestrichtelten Linie VIIC-VIIC, die in 6A dargestellt ist. In der in den 6A bis 6C dargestellten Halbleitervorrichtung 11 sind Abschnitte, welche denen der Vorrichtungen 10, 9b ähnlich sind, die in den 1A und 8A dargestellt sind, auch mit den gleichen Bezugszeichen gekennzeichnet. Des Weiteren ist die Dickenrichtung eines Trägersubstrats 2 kürzer gemacht und beschrieben, um diese Figuren zu vereinfachen, und die Beschreibung einer Schnittstruktur des LDMOS ist weggelassen.
  • In der in den 6A bis 6C dargestellten Halbleitervorrichtung 11 ist ähnlich wie in der Halbleitervorrichtung 10, die in 1A dargestellt ist, in einem Oberflächenschichtabschnitt der SOI-Schicht 1a, die an dem vergrabenen Oxidfilm 3 angeordnet ist, ein MOS-Transistor vom transversalen Typ (LDMOS) ausgebildet. Wie in 6B dargestellt ist, grenzen bzw. stoßen in der Halbleitervorrichtung 11 ferner viele hohle Ausnehmungen 5a an den vergrabenen Oxidfilm 3, und sie sind in einem unteren Schichtabschnitt der SOI-Schicht 1a zwischen der Source S und dem Drain D des LDMOS ausgebildet. Ähnlich wie bei der Halbleitervorrichtung 10, die in 1A dargestellt ist, ist es demgemäß auch möglich, eine Halbleitervorrichtung bereitzustellen, um einen Bereich auszubilden, damit die SOI-Schicht 1a an dem Zeitpunkt, an dem an den Drain D eine hohe Spannung angelegt wird, perfekt zu leeren, und die in Bezug auf die Halbleitervorrichtung 11 eine hohe Spannungsfestigkeit aufweist.
  • Andererseits weist die in 6A bis 6C dargestellte Halbleitervorrichtung 11 eine Struktur auf, bei der zu der Struktur der in 1A dargestellten Halbleitervorrichtung 10 ein Graben 8 hinzugefügt ist. Dieser Graben 8 ist derart angeordnet, dass die hohle Ausnehmung 5a ausgebildet wird. Die hohle Ausnehmung 5 in der Halbleitervorrichtung 10 von 1A wird ausgebildet, bevor das in 2A dargestellte Substrat befestigt wird. Im Gegensatz dazu wird die hohle Ausnehmung 5a der Halbleitervorrichtung 11 ausgebildet, nachdem das Substrat befestigt wird. Genauer gesagt wird die hohle Ausnehmung 5a der in den 6A bis 6C dargestellten Halbleitervorrichtung 11 wie folgt ausgeformt.
  • Als Erstes wird eine SOI-Struktur, welche den vergrabenen Oxidfilm 3 aufweist, durch Befestigen von zwei Siliziumsubstraten festgelegt. Anschließend wird ein Siliziumsubstrat geschliffen und poliert, und eine SOI-Schicht 1a wird ausgebildet. Daraufhin wird von der Oberfläche der SOI-Schicht 1a, die an dem vergrabenen Oxidfilm 3 angeordnet ist, durch anisotropes Ätzen der Graben 8 senkrecht ausgebildet. Anschließend wird durch seitliches Ätzen eines oberen Abschnittes des Grabens 8 die hohle Ausnehmung 5a ausgebildet. Somit ist ein Grundstrukturabschnitt der Halbleitervorrichtung 11 vollständig hergestellt, damit die hohle Ausnehmung 5 an den vergrabenen Oxidfilm 3 stößt und damit die hohle Ausnehmung 5a in einem unteren Schichtabschnitt der SOI-Schicht 1a ausgebildet wird.
  • Anschließend wird die in den 6A bis 6C dargestellte Halbleitervorrichtung 11 dadurch hergestellt, dass in der SOI-Schicht 1a der LDMOS durch ein normales bzw. herkömmliches Herstellungsverfahren der Halbleitervorrichtung erzeugt wird. Gemäß dem obigen Herstellungsverfahren ist es im Vergleich zu dem in den 2A und 2B dargestellten Herstellungsverfahren eine Leistung, das Ausbilden der hohlen Ausnehmung 5a zu ermöglichen, nachdem das Siliziumsubstrat befestigt worden ist.
  • Wie oben erwähnt ist in der Halbleitervorrichtung und ihrem Herstellungsverfahren gemäß der Erfindung der MOS-Transistor des transversalen Typs (LDMOS) in dem Oberflächenschichtabschnitt der SOI-Schicht ausgebildet, die an dem vergrabenen Oxidfilm angeordnet ist, die Spannungsfestigkeit in der Längsrichtung eines Substratabschnitts ist verbessert, und es wird eine hohe Spannungsfestigkeit von 700 V oder mehr bereitgestellt.
  • Die obige Offenbarung beinhaltet die folgenden Gesichtspunkte.
  • Gemäß einem ersten Gesichtspunkt der gegenwärtigen Erfindung weist eine Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat mit einer ersten Halbleiterschicht, einer Isolationsschicht und einer zweiten Halbleiterschicht, die in dieser Reihenfolge gestapelt sind; einen LDMOS-Transistor, der an der ersten Halbleiterschicht angeordnet ist; und einen Bereich mit einer Dielektrizitätskonstanten, welche niedriger ist als die der ersten oder zweiten Halbleiterschicht. Der Bereich berührt die Isolationsschicht, und er ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet.
  • Weil die obige Vorrichtung den Bereich aufweist, der die Isolationsschicht berührt, hat die Vorrichtung die gleiche Wirkung wie ein Fall, wo die Dicke der Isolationsschicht groß ist. Weil ferner der Bereich zwischen der Source und dem Drain in dem LDMOS-Transistor angeordnet ist, wird das elektrische Potential, das an die Halbleiterschicht angelegt werden soll, verringert, wenn an den Drain oder an die Source eine hohe Spannung angelegt wird. Somit wird die Spannungsfestigkeit der Vorrichtung in der vertikalen Richtung des Substrats verbessert, so dass die Vorrichtung eine hohe Spannungsfestigkeit aufweist.
  • Als Alternative kann der Bereich zwischen der ersten Halbleiterschicht und der Isolationsschicht angeordnet sein. Ferner kann der Bereich eine Vielzahl von Teilen bzw. Abschnitten aufweisen. Wenn an den Drain oder an die Source die hohe Spannung angelegt wird, wird in diesem Fall die elektrische Verteilung in der vertikalen Richtung homogenisiert, so dass in der Halbleiterschicht ein vollständig geleerter Bereich bereitgestellt wird. Somit ist die Spannungsfestigkeit der Vorrichtung stärker verbessert.
  • Als Alternative kann jeder Teil des Bereichs in einer Richtung senkrecht zu dem Halbleitersubstrat die gleiche Dicke aufweisen. In diesem Fall ist die Dicke der Halbleiterschicht wesentlich verringert, so dass die Spannungsfestigkeit der Vorrichtung in der vertikalen Richtung verbessert wird. Als Alternative kann jeder Teil des Bereichs in einer Richtung parallel zu einer Richtung zwischen der Source und dem Drain des LDMOS-Transistors die gleiche Breite haben. In diesem Fall ist der Bereich zwischen dem Drain und der Source gleichförmig ausgebildet, und daher ist der vollständige Verarmungsbereich stabil gemacht. Als Alternative können die Teile des Bereichs in einer Richtung parallel zu einer Richtung zwischen der Source und dem Drain des LDMOS-Transistors gleich mäßig beabstandet angeordnet sein.
  • Als Alternative kann die Vorrichtung ferner einen Graben aufweisen, um den LDMOS-Transistor elektrisch zu isolieren. Der Graben gelangt zu der Isolationsschicht. Der Graben umgibt einen Abschnitt der ersten Halbleiterschicht, und er entspricht dem gesamten Bereich des Abschnitts der ersten Halbleiterschicht.
  • Als Alternative kann die Vorrichtung eine Spannungsfestigkeit haben, welche größer gleich 700 V ist. Ferner kann die Vorrichtung eine Halbleitervorrichtung im Fahrzeug für ein Kraftfahrzeug sein, und die Vorrichtung stellt einen Pegelumschaltschaltkreis in einem Hochspannungs-IC zum Antreiben eines Wechselrichters bereit.
  • Gemäß einem zweiten Gesichtspunkt der gegenwärtigen Offenbarung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes auf: Ausbilden eines Bereichs an einer Oberfläche eines ersten Halbleitersubstrats, worin der Bereich eine Dielektrizitätskonstante aufweist, die geringer ist als die des ersten Halbleitersubstrats; Ausbilden einer Isolationsschicht an einer Oberfläche eines zweiten Halbleitersubstrats; Befestigen der ersten und zweiten Halbleitersubstrate derart, dass der Bereich an dem ersten Halbleitersubstrat die Isolationsschicht an dem zweiten Halbleitersubstrat berührt; und Ausbilden eines LDMOS-Transistors in der ersten Halbleiterschicht. Der Bereich ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet. Das obige Verfahren stellt die Vorrichtung bereit, die in der vertikalen Richtung des Substrats eine hohe Spannungsfestigkeit aufweist.
  • Gemäß einem dritten Gesichtspunkt der gegenwärtigen Offenbarung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes auf: Bereitstellen eines Halbleitersubstrats mit einer ersten Halbleiterschicht, einer Isolationsschicht und einer zweiten Halbleiterschicht, die in dieser Reihenfolge gestapelt sind; Ausbilden eines LDMOS-Transistors in der ersten Halbleiterschicht; Ausbilden eines Grabens an einer Oberfläche der ersten Halbleiterschicht, worin der Graben die Isolationsschicht erreicht; und Ausbilden eines Bereichs, der zwischen der ersten Halbleiterschicht und der Isolationsschicht angeordnet ist, durch Ätzen einer Seitenwandung des Grabens. Der Bereich weist eine Dielektrizitätskonstante auf, die geringer ist als die der ersten Halbleiterschicht, und der Bereich ist zwischen einer Source und einem Drain des LDMOS-Transistors angeordnet. Das obige Verfahren stellt die Vorrichtung bereit, die in der vertikalen Richtung des Substrats eine hohe Spannungsfestigkeit aufweist.
  • Als Alternative kann das Halbleitersubstrat ein SOI-Substrat sein. Die Isolationsschicht ist eine Siliziumoxidschicht. Die ersten und zweiten Halbleiterschichten sind aus Silizium hergestellt. Das Ausbilden des Grabens wird durch ein Verfahren eines anisotropen Ätzens durchgeführt, und der Graben ist senkrecht zu dem SOI-Substrat.
  • Erfindungsgemäß ist eine Halbleitervorrichtung vorgeschlagen, welche aufweist: ein Halbleitersubstrat 1 mit einer ersten Halbleiterschicht 1a, einer Isolationsschicht 3 und einer zweiten Halbleiterschicht 2, die in dieser Reihenfolge gestapelt sind; einen LDMOS-Transistor 9a, der an der ersten Halbleiterschicht 1a angeordnet ist; und einen Bereich 5, 5a, 5R, 5WU, 5WL, 5TU, 5TL mit einer Dielektrizitätskonstanten, die geringer ist als die der ersten oder zweiten Halbleiterschicht 1a, 2. Der Bereich 5, 5a, 5R, 5WU, 5WL, 5TU, 5TL berührt die Isolationsschicht 3 und ist zwischen einer Source und einem Drain des LDMOS-Transistors 9a angeordnet. Die Vorrichtung weist in einer Richtung senkrecht zu dem Substrat 1 eine hohe Spannungsfestigkeit auf.

Claims (20)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) mit einer ersten Halbleiterschicht (1a), einer Isolationsschicht (2) und einer zweiten Halbleiterschicht (2), die in dieser Reihenfolge gestapelt sind; einem LDMOS-Transistor (9a), der an der ersten Halbleiterschicht (1a) angeordnet ist; und einem Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) mit einer Dielektrizitätskonstanten, die geringer ist als die der ersten oder zweiten Halbleiterschicht (1a, 2), worin der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) die Isolationsschicht (3) berührt, und der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) zwischen einer Source und einem Drain des LDMOS-Transistors (9a) angeordnet ist.
  2. Vorrichtung nach Anspruch 1, worin das Halbleitersubstrat (1) ein SOI-Substrat ist, die Isolationsschicht (3) eine Siliziumoxidschicht ist, und die ersten und zweiten Halbleiterschichten (1a, 2) aus Silizium hergestellt sind.
  3. Vorrichtung nach Anspruch 1 oder 2, worin der Bereich (5, 5a, 5R, 5WU, 5TU) zwischen der ersten Halbleiterschicht (1a) und der Isolationsschicht (3) angeordnet ist.
  4. Vorrichtung nach Anspruch 3, worin der Bereich (5, 5a, 5R) eine Vielzahl von Abschnitten aufweist.
  5. Vorrichtung nach Anspruch 4, worin jeder Abschnitt des Bereichs (5, 5a, 5R) in einer Richtung senkrecht zu dem Halbleitersubstrat (1) die gleiche Dicke aufweist.
  6. Vorrichtung nach Anspruch 4 oder 5, worin jeder Abschnitt des Bereichs (5, 5a, 5R) in einer Richtung parallel zu einer Richtung zwischen der Source und dem Drain des LDMOS-Transistors (9a) die gleiche Breite aufweist.
  7. Vorrichtung nach einem der Ansprüche 4 bis 6, worin die Abschnitte des Bereichs (5, 5a, 5R) in einer Richtung parallel zu einer Richtung zwischen der Source und dem Drain des LDMOS-Transistors (9a) gleichmäßig beabstandet angeordnet sind.
  8. Vorrichtung nach einem der Ansprüche 1 bis 7, worin der Bereich (5R) eine Ecke aufweist, welche abgerundet ist.
  9. Vorrichtung nach einem der Ansprüche 1 bis 8, die ferner aufweist: einen Graben (Z) zum elektrischen Isolieren des LDMOS-Transistors (9a), worin der Graben (Z) die Isolationsschicht (3) erreicht, der Graben (Z) einen Abschnitt der ersten Halbleiterschicht (1a) umgibt, und der Bereich (5TU, 5TL) dem gesamten Bereich des Abschnitts der ersten Halbleiterschicht (1a) entspricht.
  10. Vorrichtung nach einem der Ansprüche 1 bis 9, worin der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) ein Hohlraum ist.
  11. Vorrichtung nach einem der Ansprüche 1 bis 9, worin der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) aus Siliziumoxid, aus Siliziumoxid, das Kohlenstoff beinhaltet, aus Siliziumoxid, das Fluor beinhaltet, aus Fluorpolyimid oder aus Zykloperfluorpolymer hergestellt ist.
  12. Vorrichtung nach einem der Ansprüche 1 bis 11, worin die erste Halbleiterschicht (1a) vom N-Leitfähigkeitstyp ist.
  13. Vorrichtung nach Anspruch 12, die ferner aufweist: einen Bereich (6) eines P-Leitfähigkeitstyps, der zwischen der Source und dem Drain des LDMOS-Transistors (9a) und an einer Oberfläche der ersten Halbleiterschicht (1a) angeordnet ist.
  14. Vorrichtung nach einem der Ansprüche 1 bis 13, worin die Vorrichtung eine Spannungsfestigkeit aufweist, die größer gleich 700 Volt ist.
  15. Vorrichtung nach Anspruch 14, worin die Vorrichtung eine Halbleitervorrichtung im Fahrzeug für ein Kraftfahrzeug ist, und die Vorrichtung einen Pegelumschaltschaltkreis in einem Hochspannungs-IC zum Antreiben eines Wechselrichters bereitstellt.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung mit: Ausbilden eines Bereichs (5, 5R, 5WU, 5WL, 5TU, 5TL) an einer Oberfläche eines ersten Halbleitersubstrats (1a), worin der Bereich (5, 5a, 5R, 5WU, 5WL, 5TU, 5TL) eine Dielektrizitätskonstante aufweist, welche geringer ist als die des ersten Halbleitersubstrats (1a); Ausbilden einer Isolationsschicht (3) an einer Oberfläche eines zweiten Halbleitersubstrats (2); Befestigen der ersten und zweiten Halbleitersubstrate (1a, 2) derart, dass der Bereich (5, 5R, 5WU, 5WL, 5TU, 5TL) an dem ersten Halbleitersubstrat (1a) die Isolationsschicht (3) an dem zweiten Halbleitersubstrat (2) berührt; und Ausbilden eines LDMOS-Transistors (9a) in dem ersten Halbleitersubstrat (1a), worin der Bereich (5, 5R, 5WU, 5WL, 5TU, 5TL) zwischen einer Source und einem Drain des LDMOS-Transistors (9a) angeordnet ist.
  17. Verfahren nach Anspruch 16, worin die ersten und zweiten Halbleitersubstrate (1a, 2) aus Silizium hergestellt sind, die Isolationsschicht (3) aus Siliziumoxid hergestellt ist, und der Bereich (5, 5R, 5WU, 5WL, 5TU, 5TL) ein Hohlraum ist.
  18. Verfahren nach Anspruch 16, worin die ersten und zweiten Halbleitersubstrate (1a, 2) aus Silizium hergestellt sind, die Isolationsschicht (3) aus Siliziumoxid hergestellt ist, und der Bereich (5, 5R, 5WU, 5WL, 5TU, 5TL) aus Siliziumoxid, aus Siliziumoxid, das Kohlenstoff beinhaltet, aus Siliziumoxid, das Fluor beinhaltet, aus Fluorpolyimid oder aus Zycloperfluorpolymer hergestellt ist.
  19. Verfahren zur Herstellung einer Halbleitervorrichtung mit: Bereitstellen eines Halbleitersubstrats (1) mit einer ersten Halbleiterschicht (1a), einer Isolationsschicht (3) und einer zweiten Halbleiterschicht (2), die in dieser Reihenfolge gestapelt sind; Ausbilden eines LDMOS-Transistors (9a) in der ersten Halbleiterschicht (1a); Ausbilden eines Grabens (8) an einer Oberfläche der ersten Halbleiterschicht (1a), worin der Graben die Isolationsschicht (3) erreicht; und Ausbilden eines Bereichs (5a), der zwischen der ersten Halbleiterschicht (1a) und der Isolationsschicht (3) angeordnet ist, durch Ätzen einer Seitenwandung des Grabens (8), worin der Bereich (5a) eine Dielektrizitätskonstante aufweist, welche geringer ist als die der ersten Halbleiterschicht (1a), und der Bereich (5a) zwischen einer Source und einem Drain des LDMOS-Transistors (9a) angeordnet ist.
  20. Verfahren nach Anspruch 19, worin das Halbleitersubstrat (1) ein SOI-Substrat (1) ist, die Isolationsschicht (3) eine Siliziumoxidschicht ist, die ersten und zweiten Halbleiterschichten (1a, 2) aus Silizium hergestellt sind, das Ausbilden des Grabens (8) durch ein anisotropes Ätzverfahren durchgeführt wird, und der Graben (8) sich senkrecht zu dem SOI-Substrat (1) befindet.
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