CN105374883B

CN105374883B - 高压元件及其制造方法

Info

Publication number: CN105374883B
Application number: CN201410429439.6A
Authority: CN
Inventors: 陈永初; 蔡英杰; 龚正; 郑家慧
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-08-28
Filing date: 2014-08-28
Publication date: 2018-06-08
Anticipated expiration: 2034-08-28
Also published as: CN105374883A

Abstract

本发明公开了一种高压元件及其制造方法。高压元件至少包括一基板、形成于基板上的一绝缘物、形成于绝缘物上的一深阱、和形成于绝缘物内且邻近于深阱的底面的一空气层(air layer)。其中，深阱的一底面是与基板相隔开来，空气层是位于深阱和基板之间，且空气层与基板相隔开来。一实施例中，空气层可与高压元件外部的气压连通，以利于散热。

Description

高压元件及其制造方法

技术领域

本发明是有关于一种高压元件及其制造方法，且特别是有关于一种可改善高压元件的电子特性及其制造方法。

背景技术

近来在应用高压功率集成电路科技的新发展上，例如交换式电源供应器(Switching Mode Power Supply，SMPS)，照明设备、电动机控制器(motor control)或等离子体显示面板驱动器(plasma display drives)，是着重于增进应用元件的效率(efficiency)、稳定性(reliability)、柔韧性(flexibility)，和最终降低系统等级的成本。

返驰二极管(Flyback diode)通常是用来做为一电路中的一电感性负载(inductive load)。一般常利用绝缘体上硅(Silicon on insulator，SOI)工艺形成具有控制电路的返驰二极管。然而，绝缘体上硅上的返驰二极管有热大量累积的问题。由于这些大量的热必须被逸散，致使返驰二极管的消耗功率(power dissipation)增加。

横向绝缘栅双极型晶体管(Lateral insulated gate bipolar transistor，LIGBT)元件通常是和一电感性负载一起应用于今日的智能功率(smart power)科技中，其结合了双扩散金属氧化物半导体(DMOS)元件的优点(例如：高输出阻抗，栅极控制)和双极性晶体管(bipolar transistor)的优点(例如：低导通态压降的高电流)。LIGBT元件可以整合至电源集成电路中。类似地，一般亦利用绝缘体上硅(SOI)工艺形成具有控制电路的高压LIGBT。绝缘体上硅上的LIGBT的崩溃电压是受到氧化层厚度和上方硅层厚度的限制。再者，绝缘体上硅上的高压LIGBT也有高热累积的问题。由于有许多大量的热必须被逸散，因此LIGBT开启和切换时会增加功率损耗。

发明内容

本发明是有关于一种高压元件及其制造方法，可形成部分绝缘体上硅(partialSOI)的高压元件结构。通过空气层的形成，会改变高压元件结构的电场，而可有效地提高元件的崩溃电压(breakdown voltage)，进而改善高压元件的电性表现。

根据实施例，提出一种高压元件，至少包括一基板、形成于基板上的一绝缘物、形成于绝缘物上的一深阱、和形成于绝缘物内且邻近于深阱的底面的一空气层(air layer)。其中，深阱的一底面是与基板相隔开来，空气层是位于深阱和基板之间，且空气层与基板相隔开来。

根据实施例，提出一种高压元件的制造方法，至少包括：

提供具有一绝缘层于其上的一基板，且形成一空气层(air layer)于绝缘层中；

形成一深阱于绝缘层上，深阱的一底面是与基板相隔开来；和

形成一场氧化层于深阱上，

其中空气层是邻近深阱的该底面，且空气层与该基板相隔开来。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示本发明第一实施例的部分绝缘体上硅的一高压二极管元件的示意图。

图2绘示图1的部份SOI二极管与一传统SOI二极管的电场分布比较图。

图3A绘示根据本发明第一实施例的另一部分SOI二极管的示意图，其中空气层包括一图案部邻近第一掺杂区域。

图3B绘示根据本发明第一实施例的再一部分SOI二极管的示意图，其中空气层包括一图案部邻近第二掺杂区域。

图3C绘示根据本发明第一实施例的又一部分SOI二极管的示意图，其中空气层包括两图案部分别邻近第一和第二掺杂区域。

图4A～图4D绘示根据本发明的高压元件的绝缘层中，其中四个实施态样的空气层的示意图。

图5绘示本发明第二实施例的部分绝缘体上硅的一高压IGBT元件的示意图。

图6绘示本发明第三实施例的部分绝缘体上硅的一高压EDNMOS元件的示意图。

图7A至图7I绘示本发明实施例的一高压二极管的一种制造方法的示意图，其中是使用智能裁切SOI连接技术以形成部分绝缘体上硅。

【符号说明】

10：基板

101：基板的上表面

105：氢离子层

12：绝缘物

12a、12a’：第一氧化层

12b：第二氧化层

13：空气层

130：主体

131：第一图案部

131a：第一空气区域

132：第二图案部

132a：第二空气区域

13C、13C-1、13C-2：通道

14：沟道

15：深阱

151：深阱的上表面

152：深阱的底面

16：第一阱

162：第一阱的侧壁

17：第二阱

171：第二阱的侧壁

18：场氧化物

21：第一掺杂区域

212：第一掺杂区域的侧壁

22：第二掺杂区域

221：第二掺杂区域的侧壁

23：第三掺杂区域

25：栅极层

P1、P2：位置

a、b、c、d：峰部

W_A：第一晶圆

W_B：第二晶圆

具体实施方式

本发明的实施例提出一种高压元件及其制造方法。本发明的实施例是使用部分绝缘体上硅(partial SOI)以形成高压功率元件，例如二极管(diode)、双极性结晶体管(bipolar junction transistor，BJT)、金属氧化物半导体(metal oxide semiconductor，MOS)或绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)。实施例中，一空气层(air layer)是形成于基板上的绝缘物内，且空气层邻近于深阱的底面并与基板相隔开来。根据实施例，空气层的形成会改变应用高压元件的电场，例如提高接近一二极管的阳极(anode)处的电场强度，进而有效地增加应用高压元件的崩溃电压(breakdownvoltage)。再者，一些实施例中，空气层可设计成与高压元件外的气压相互连通，以解决传统高压元件产生的热能大量累积的问题。经过适当的空气层设计，高压元件产生的热可快速地散逸至元件外。据此，实施例的高压元件可解决传统元件的低崩溃电压和热累积的问题，其电性表现可以大幅改善。再者，实施例的高压元件制造方法是采用一智能裁切SOI连接技术(smart cut SOI bonding technology)以形成部分绝缘体上硅，其工艺简单且毋须使用耗时且昂贵的制造程序。

本发明的实施例可应用于制造许多不同型态的高压元件。可应用的高压元件包括有二极管(例如反驰二极管)、BJT、IGBT、和MOS例如增强扩散金属氧化物半导体(enhanceddiffused metal oxide semiconductor，EDNMOS)和横向扩散金属氧化物半导体(laterally diffused metal oxide semiconductor，LDMOS)。再者，实施例的高压元件的细部结构可能视实际应用的条件所需而做相应变化，因此以下实施例仅做说明而非限制本发明的高压元件的结构和工艺。实施例中的叙述例如细部结构、制造程序和材料选择，都是作说明之用，而非限制之用。

以下是提出实施例，配合图标以详细说明相关结构及其制造方法。然而本发明并不仅限于此。本发明并非显示出所有可能的实施例。元件结构和制造方法可能会视实际应用实施例的高压元件的型态、空气层的图案、和选择制造程序的不同，而有所修饰和相应变化。因此可在不脱离本发明的精神和范围内对结构加以变化与修饰，且选择适当的工艺步骤，以符合实际应用的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。

<第一实施例>

图1绘示本发明第一实施例的部分绝缘体上硅的一高压二极管元件的示意图。在第一实施例中，是以一高压二极管(HV diode)的结构做可应用本发明的一种高压元件的相关说明。

如图1所示，一高压二极管至少包括一基板10、形成于基板10上的一绝缘物(insulation)12、形成于该绝缘物内的一空气层(air layer)13、和形成于绝缘物12和空气层13上的一深阱(deep well)15。深阱15的一底面152是与基板10相隔开一距离。空气层13可以被构建为一整片的空穴(blanket cavity)或是一气孔图案(air hole pattern)，邻近于深阱15的底面152的空气层13可调整元件的电场分布。再者，空气层13位于深阱15和基板10之间，且空气层13与基板10相隔开来(即空气层13与基板10以绝缘物12隔开)，例如与基板10的上表面101呈一距离。

如图1所示，高压二极管可更包括一第一掺杂区域(first doping region)21和一第二掺杂区域(second doping region)22分别自深阱15的一上表面151向下延伸。一实施例中，第一掺杂区域21和一第二掺杂区域22以一场氧化物(field oxide)18隔开。根据实施例，空气层13的相对两端是分别邻近第一掺杂区域21和第二掺杂区域22。

一实施例中，可使用一具有第一导电态如p型导电态的硅基板(文中亦表示为P型基板)做为基板10，一具有第二导电态如n型导电态的高压深阱(文中亦表示为HVNW)做为深阱15。一实施例中，绝缘物12可以是由二氧化硅(SiO₂)或其他合适材料所制得。

在一二极管的实施例中，第一掺杂区域21可以是p型导电态(i.e.第一导电态)的重掺杂区域(文中表示为P+)，而第二掺杂区域22可以是n型导电态(i.e.第二导电态)的重掺杂区域(文中表示为N+)。在二极管中，第一掺杂区域21和第二掺杂区域22分别为一阳极接触区域(anode contact region)和一阴极接触区域(cathode contact region)。因此，接触第一掺杂区域21称为阳极，而接触第二掺杂区域22称为阴极。另外实施例中，一场板，例如以多晶硅或金属材料制作，亦可做为一二极管的阴极，视实际应用的设计而定。

图2绘示图1的部份SOI二极管与一传统SOI二极管的电场分布比较图。如图2所示，可清楚获知图1的部份SOI二极管与传统SOI二极管的电场分布不同。曲线(I)(具有峰部a、b、c和d)代表图1的实施例的二极管，曲线(II)代表传统SOI二极管。空气层13和绝缘物12的一交界，如图1中所标示的位置P1，是对应曲线(I)的峰部b，而空气层13和绝缘物12的另一交界，如图1中所标示的位置P2，是对应曲线(I)的峰部d。曲线(I)的峰部b的电场是高于曲线(II)相同位置的电场，曲线(I)的峰部c的电场是低于曲线(II)相同位置的电场。曲线(I)的峰部d的电场亦下降。而图2中很清楚的显示出，曲线(I)下方的总面积(由Poisson’sequation电压为电场的积分)是大于曲线(II)下方的总面积。因此，实施例的高压元件例如图1的部份SOI二极管的崩溃电压是高于传统SOI二极管的崩溃电压。据此，应用实施例的高压元件确实可有效地提高崩溃电压，进而改善高压元件的电子特性。

在一实施例中，空气层13的一端是邻近第一掺杂区域21，而空气层13的另一端至少相应于(如实质上对位)第二掺杂区域22的侧壁；例如空气层13的另一端可延伸至对应第二掺杂区域22的侧壁222。一实施例中，如图1所示，空气层13的一端是邻近第一掺杂区域21的一侧壁212，而空气层13的另一端则延伸至第二掺杂区域22下方与之重叠，例如图1中延伸至跨越第二掺杂区域22的整个底部。然而，本发明的应用并不仅限于上述这些态样。值得注意的是，空气层13两端的位置可以根据实际应用而调整，以达到如图2所示的增加电场曲线下方面积，进而提高应用元件的崩溃电压的目的。例如，一应用本发明实施例的二极管中，其空气层13两端的确切位置可能会受深阱15(ex:HVNW)的掺杂浓度影响而略为修饰和调整。

再者，空气层13的图案可适当的修饰和变化，以达到提高应用元件的崩溃电压的目的。请参照图3A至图3C。然而，图3A至图3C仅例示本发明的某些实施态样，其内容并非用以限制本发明的保护范围。

图3A绘示根据本发明第一实施例的另一部分SOI二极管的示意图，其中空气层包括一图案部邻近第一掺杂区域。图3B绘示根据本发明第一实施例的再一部分SOI二极管的示意图，其中空气层包括一图案部邻近第二掺杂区域。图3C绘示根据本发明第一实施例的又一部分SOI二极管的示意图，其中空气层包括两图案部分别邻近第一和第二掺杂区域。图3A至图3C与图1中相同的元件是沿用相同标号。元件如绝缘物12、深阱15和第一掺杂区域21与第二掺杂区域22的细部已叙述如前，在此不再赘述。

图3A中，空气层13包括一主体(body)130和一第一图案部(a first patternedportion)131与主体130连接，其中第一图案部131是邻近第一掺杂区域21。实施例中，第一图案部131包括彼此相距的多个第一空气区域(如空气孔洞)131a。这些第一空气区域131a之间的距离可以相同或不同，视实际应用需求而定。再者，空气层13的主体130可以延伸至第二掺杂区域22整个底部的下方位置。

图3B中，空气层13包括一主体130和一第二图案部(a second patternedportion)132与主体130连接，其中第二图案部132是邻近第二掺杂区域22。实施例中，第二图案部132包括彼此相距的多个第二空气区域(如空气孔洞)132a。这些第二空气区域132a之间的距离可以相同或不同，视实际应用需求而定。一实施例中，第二图案部132可以，但非限制性地，对应于第二掺杂区域22的底部的下方。

另外，空气层13亦可包括一主体130、第一图案部131和一第二图案部132分别连接主体130相对两侧，如图3C所示。图3C中，第一图案部131和第二图案部132是分别邻近第一掺杂区域21和第二掺杂区域22。类似地，第一图案部131的第一空气区域131a和第二图案部132的第二空气区域132a可以是以相同或不同距离设计其间距。

再者，一些实施例的空气层13可更设计成与高压元件外的气压相连通，例如透过通道或其他适当设计，以将操作高压元件产生的热逸散到高压元件之外，进而改善高压元件的性能。

图4A～图4D绘示根据本发明的高压元件的绝缘层中，其中四个实施态样的空气层的示意图。图4A中，空气层13是以通道13C与高压元件外的气压相连通。图4B中，空气层13包括第一图案部131与主体130，其中第一图案部131的多个第一空气区域131a是以通道13C-1彼此连通并连通至主体130，并透过通道13C将热逸散到外界气压。

图4C和图4D中，空气层13包括主体130、第一图案部131与第二图案部132，其中第一图案部131的多个第一空气区域131a是以通道13C-1彼此连通并连通至主体130，第二图案部132的多个第二空气区域132a是以通道13C-2彼此连通并连通至主体130，并透过通道13C将热逸散到外界气压。

注意的是，本发明实施例的热逸散工具，如图4A～图4D所示的通道13C、13C-1和13C-2的位置和数量并没有特别限制，而可视实际应用时的情况作适当的安排、修饰和变化，以达到最佳的热逸散效果。

因此，只要可以提高应用元件的崩溃电压，空气层13的图案可以适当的作相应的修饰与变化。例如，实施例的空气层13可能具有包括多个空气区域的一图案，且这些空气区域自上视可以呈现多个长条状区域、点状区域、或岛状区域、或其他形状的区域，本发明对此并不多作限制。一实施例的空气层13可能具有包括了一主体和多个空气区域的图案，且这些空气区域是具有前述形状至少其中之一。如图4B和图4C所示，空气层13的图案包括了一主体130和多个长条状的空气区域(如131a)；如图4D所示，空气层13的主体130包括了多个较大面积的岛状空气区域，而第一图案部131和第二图案部132包括了多个较小面积的岛状空气区域。再者，空气层13的空气区域和主体也可以制作成的方形、圆形、多边形(如六边形、八边形)、或其他形状，本发明对此并不多作限制。

<第二实施例>

在第二实施例中，是以一高压绝缘栅双极型晶体管(HV IGBT)的结构做可应用本发明的另一高压元件的相关说明。图5绘示本发明第二实施例的部分绝缘体上硅的一高压IGBT元件的示意图。第二实施例与第一实施例相同的元素是沿用相同标号。部分元素例如基板10、绝缘物12、空气层13、深阱15、第一掺杂区域21和第二掺杂区域22的细节，已于第一实施例中做详细叙述，在此不再赘述。

如图5所示，高压IGBT元件更包括一第一阱(first well)16和一第二阱(secondwell)17自深阱15的一上表面151向下延伸。具重掺杂浓度的第一掺杂区域21和第二掺杂区域22是分别位于第一阱16和第二阱17中。第一阱16和第二阱17是以位于深阱15的上表面151的场氧化物18隔开。高压IGBT元件更包括一第三掺杂区域(third doping region)23相邻于第一掺杂区域21，和包括一栅极层(gate layer)25(例如一多晶栅极)形成于深阱15的上表面151。具重掺杂浓度的第三掺杂区域23是形成于第一阱16中并电性连接第一掺杂区域21。栅极层25是位于第三掺杂区域23和场氧化物18之间。栅极层25的一部分是延伸至场氧化物18上并与场氧化物18重叠。

一实施例中，空气层13的一端至少相应于(如实质上对位)第一阱16的最接近空气层13该端的一侧壁162。空气层13的另一端至少相应于(如实质上对位)第二阱17的最接近空气层13该端的一侧壁171。如图5所示，空气层13的另一端延伸至第二阱17下方与之重叠。另外，高压IGBT元件的空气层13亦可以包括一第一图案部131和/或一第二图案部132分别连接至一主体130的两侧，如图3A至图3C所示。再者，空气层13可与高压IGBT元件外的气压相连通，例如以图4A～图4D所示的通道或其他适合的设计完成连通，以将热逸散到外界气压。请参照第一实施例，在此不再赘述。

一实施例中，高压IGBT元件可包括一P型基板10、N型深阱(HVNW)15、SiO₂的绝缘物12、P型第一阱(PW)16、N型第二阱(NW)17、P型第一掺杂区域21、P型第二掺杂区域22、和N型第三掺杂区域23。图5中，第一掺杂区域21和第三掺杂区域23为IGBT的一射极(emitter)，第二掺杂区域22为IGBT的一集极(collector)。

根据第二实施例提出的结构，实施例的高压元件例如部分绝缘体上硅的IGBT元件，其崩溃电压可有效提高，进而改善高压元件的电性表现。

另外，实施例的二极管(如图1和图3A至图3C所示的结构)和实施例的IGBT(如图5所示的结构)可作为电流的开关。再者，实施例的二极管和实施例的IGBT亦可为马达驱动器的电流的半桥(half bridge)或全桥(full bridge)。

<第三实施例>

在第三实施例中，是以一高压增强扩散金属氧化物半导体(HV EDNMOS)的结构做可应用本发明的另一高压元件的相关说明。图6绘示本发明第三实施例的部分绝缘体上硅的一高压EDNMOS元件的示意图。第三实施例与第二实施例相同的元素是沿用相同标号。图6和图5的结构相同，除了第二掺杂区域22的掺杂型态不同。第三实施例中，EDNMOS的N型第二掺杂区域22是形成于N型第二阱(NW)17中。图6中，第一掺杂区域21和第三掺杂区域23是作为EDNMOS的一源极(source)，第二掺杂区域22作为EDNMOS的一漏极(drain)。

本发明亦可应用于制造其他的DMOS元件。例如，图6所示的EDNMOS元件的P型第一阱(PW)16若置换为一P型体(p-body)则可形成具有本发明实施态样的一LDMOS元件。

根据上述实施例，高压元件的结构设计可以视实际应用而做相应调整与变化以符合实际需求。一些实施例中，高压LIGBT和高压MOS的结构设计，自上视角度来看，可以是形成长方形、六角形、八角形、圆形或跑道等图形。高压二极管和高压BJT的结构设计，自上视角度来看，可以是形成方形、长方形、六角形、八角形、或圆形等图形。

<制造方法>

实施例的高压元件可应用于制作许多不同型态的高压元件。制造实施例高压元件的方法的细部流程与步骤可视实际应用的高压元件型态而做相应调整与变化。以下是以如图1所示的一高压二极管结构的制造方法为例作说明。其他型态的高压元件，例如BJT、IGBT、MOS(如EDNMOS)，可应用类似方式进行制作。

图7A至图7I绘示本发明实施例的一高压二极管的一种制造方法的示意图，其中是使用智能裁切SOI连接技术(smart cut SOI bonding technology)以形成部分绝缘体上硅。图7A～图7E绘示如何在绝缘层里制作一空气层。如图7A所示，提供具有一第一氧化层12a的一第一晶圆W_A和具有一第二氧化层12b的一第二晶圆W_B。注入氢离子(H+)于第一晶圆W_A，以在第一氧化层12a下方形成一氢离子层(H+layer)105，如图7B所示。图案化第一氧化层12a以形成一图案化第一氧化层(a patterned first oxide layer)12a’，如图7C所示。在清洗第一晶圆W_A后，通过连接图案化第一氧化层12a’和第二氧化层12b，以对组第一晶圆W_A和第二晶圆W_B，如图7D所示。据此，形成绝缘层中的一空气层(如图1的空气层13)，其中绝缘层12a+12b包括图案化第一氧化层12a’和第二氧化层12b。之后将第一晶圆W_A中未注入氢离子的部分与氢离子层105分离，以移除部分的第一晶圆W_A，如图7E所示。

之后，形成一深阱(如图1的深阱15)于绝缘层上。可进行相关步骤例如HVNW图案化、HVNW注入、PW图案化、和PW注入，以形成一HVNW层和一PW层，如图7F所示。接着，可进行步骤例如TEOS沉积、沟道图案化和沟道蚀刻，以在HVNW和PW之间形成沟道14，如图7G所示。移除TEOS后，可进行步骤例如氧化、SiN沉积、主动分区图案化和场氧化层的氧化，以形成一场氧化物18和一绝缘物(如图1的绝缘物12)，如图7H所示。绝缘物12包括绝缘层12a+12b和场氧化物18的材料。在SiN移除和完成牺牲层的氧化步骤后，可进行步骤例如N+图案化、N+注入、P+图案化、P+注入，以形成第一掺杂区域21和第二掺杂区域22，如图7I所示。

根据实施例的制造方法，硅局部氧化(local oxidation of silicon，LOCOS)工艺和浅沟道隔离(shallow trench isolation，STI)工艺，深沟道隔离(deep trenchisolation，DTI)工艺，N(P)型外延(EPI)工艺和非外延工艺都可能可以应用，视实际应用的工艺需求而定。

根据上述，是提出实施例的具部分绝缘体上硅(partial SOI)结构的高压元件及其中一种制造方法。根据实施例，空气层的形成会改变实施例结构的电场，进而有效地增加应用高压元件的崩溃电压(breakdown voltage)。另外，传统高压元件通常产生的热能大量累积的问题，也可以透过将空气层设计为与高压元件外的气压相互连通的方式而解决。因此，通过提高元件的崩溃电压和提供元件热散逸途径，可大幅改善高压元件的电性表现。再者，实施例的高压元件制造方法是采用智能裁切SOI连接技术以形成部分绝缘体上硅，其工艺简单且毋须使用耗时且昂贵的制造程序，进而节省制造时间和生产成本。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种高压元件(high voltage device)，至少包括：

一基板；

一绝缘物(insulation)，形成于该基板上；

一深阱(deep well)形成于该绝缘物上，该深阱的一底面是与该基板相隔开来；和

一空气层(air layer)形成于该绝缘物内且邻近于深阱的该底面，

其中该空气层是位于该深阱和该基板之间，且该空气层与该基板相隔开来，该空气层上表面与该深阱下表面为共平面，且该深阱下表面同时与该绝缘物的一部分及该空气层的全部共平面。

2.根据权利要求1所述的高压元件，其中该空气层是与该高压元件的一外界气压连通。

3.根据权利要求1所述的高压元件，其中该空气层的一侧包括一第一图案部(a firstpatterned portion)邻接该空气层的一主体(body)，且该第一图案部包括彼此相距的多个第一空气区域(first air regions)。

4.根据权利要求3所述的高压元件，其中该空气层的另一侧包括一第二图案部(asecond patterned portion)邻接该空气层的该主体(body)，且该第二图案部包括彼此相距的多个第二空气区域(second air regions)。

5.根据权利要求1所述的高压元件，更包括：

一第一掺杂区域(first doping region)和一第二掺杂区域(second doping region)分别自该深阱的一上表面向下延伸，

其中该空气层的两端是分别邻近该第一掺杂区域和该第二掺杂区域。

6.根据权利要求5所述的高压元件，更包括：

一第一阱(first well)和一第二阱(second well)自该深阱的一上表面向下延伸，且该第一掺杂区域和该第二掺杂区域分别位于该第一阱和该第二阱中，

其中该空气层的两端是分别邻近该第一阱和该第二阱。

7.根据权利要求6所述的高压元件，更包括：

一场氧化物(field oxide)形成于该深阱的该上表面，且该第一阱和该第二阱是以场氧化物隔开；

一第三掺杂区域(third doping region)相邻于该第一掺杂区域且位于该第一阱中，该第三掺杂区域是与该场氧化物相距，其中该第三掺杂区域电性连接该第一掺杂区域；和

一栅极层(gate layer)形成于该深阱的该上表面，且位于该第三掺杂区域和该场氧化物之间。

8.根据权利要求6所述的高压元件，其中该空气层的所述两端其中一端是至少到达相应于最接近该空气层该端的该第一阱的一侧壁；和

该空气层所述两端的另一端是至少到达相应于最接近该空气层另该端的该第二阱的一侧壁。

9.根据权利要求8所述的高压元件，其中该空气层的另该端是延伸至该第二阱下方与该第二阱重叠的位置。

10.一种高压元件的制造方法，至少包括：

提供具有一绝缘层(insulating layer)于其上的一基板，且形成一空气层(airlayer)于该绝缘层中；

形成一深阱(deep well)于该绝缘层上，该深阱的一底面是与该基板相隔开来；和

形成一场氧化层于该深阱上，

其中该空气层是邻近该深阱的该底面，且该空气层与该基板相隔开来，该空气层上表面与该深阱下表面为共平面，且该深阱下表面同时与该绝缘物的一部分及该空气层的全部共平面。