TWI566406B - 高壓元件及其製造方法 - Google Patents
高壓元件及其製造方法 Download PDFInfo
- Publication number
- TWI566406B TWI566406B TW103127274A TW103127274A TWI566406B TW I566406 B TWI566406 B TW I566406B TW 103127274 A TW103127274 A TW 103127274A TW 103127274 A TW103127274 A TW 103127274A TW I566406 B TWI566406 B TW I566406B
- Authority
- TW
- Taiwan
- Prior art keywords
- air layer
- well
- high voltage
- doped region
- air
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- -1 Hydrogen ions Chemical class 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Description
本發明是有關於一種高壓元件及其製造方法，且特別是有關於一種可改善高壓元件之電子特性及其製造方法。
近來在應用高壓功率積體電路科技的新發展上，例如交換式電源供應器(Switching Mode Power Supply，SMPS)，照明設備、電動機控制器(motor control)或電漿顯示面板驅動器(plasma display drives)，是著重於增進應用元件的效率(efficiency)、穩定性(reliability)、柔韌性(flexibility)，和最終降低系統等級之成本。
返馳二極體(Flyback diode)通常是用來做為一電路中之一電感性負載(inductive load)。一般常利用絕緣層覆矽(Silicon on insulator，SOI)製程形成具有控制電路的返馳二極體。然而，絕緣層覆矽上的返馳二極體有熱大量累積的問題。由於這些大量的熱必須被逸散，致使返馳二極體的消耗功率(power dissipation)增加。
橫向絕緣閘雙極型電晶體(Lateral insulated gate bipolar transistor，LIGBT)元件通常是和一電感性負載一起應用於今日的智能功率(smart power)科技中，其結合了雙擴散金氧半導
體(DMOS)元件的優點(例如：高輸出阻抗，閘極控制)和雙極性電晶體(bipolar transistor)的優點(例如：低導通態壓降的高電流)。LIGBT元件可以整合至電源積體電路中。類似地，一般亦利用絕緣層覆矽(SOI)製程形成具有控制電路的高壓LIGBT。絕緣層覆矽上之LIGBT的崩潰電壓係受到氧化層厚度和上方矽層厚度的限制。再者，絕緣層覆矽上之高壓LIGBT也有高熱累積的問題。由於有許多大量的熱必須被逸散，因此LIGBT開啟和切換時會增加功率損耗。
本發明係有關於一種高壓元件及其製造方法，可形成部分絕緣層覆矽(partial SOI)之高壓元件結構。藉由空氣層的形成，會改變高壓元件結構之電場，而可有效地提高元件之崩潰電壓(breakdown voltage)，進而改善高壓元件的電性表現。
根據實施例，提出一種高壓元件，至少包括一基板、形成於基板上之一絕緣物、形成於絕緣物上之一深井、和形成於絕緣物內且鄰近於深井之底面之一空氣層(air layer)。其中，深井之一底面係與基板相隔開來，空氣層係位於深井和基板之間，且空氣層與基板相隔開來。
根據實施例，提出一種高壓元件之製造方法，至少包括：提供具有一絕緣層於其上的一基板，且形成一空氣層(air layer)於絕緣層中；形成一深井於絕緣層上，深井之一底面係與基板相隔開來；和
形成一場氧化層於深井上，其中空氣層係鄰近深井之該底面，且空氣層與該基板相隔開來。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。
10‧‧‧基板
101‧‧‧基板之上表面
105‧‧‧氫離子層
12‧‧‧絕緣物
12a、12a’‧‧‧第一氧化層
12b‧‧‧第二氧化層
13‧‧‧空氣層
130‧‧‧主體
131‧‧‧第一圖案部
131a‧‧‧第一空氣區域
132‧‧‧第二圖案部
132a‧‧‧第二空氣區域
13C、13C-1、13C-2‧‧‧通道
14‧‧‧溝槽
15‧‧‧深井
151‧‧‧深井之上表面
152‧‧‧深井之底面
16‧‧‧第一井
162‧‧‧第一井之側壁
17‧‧‧第二井
171‧‧‧第二井之側壁
18‧‧‧場氧化物
21‧‧‧第一摻雜區域
212‧‧‧第一摻雜區域之側壁
22‧‧‧第二摻雜區域
221‧‧‧第二摻雜區域之側壁
23‧‧‧第三摻雜區域
25‧‧‧閘極層
P1、P2‧‧‧位置
a、b、c、d‧‧‧峰部
WA‧‧‧第一晶圓
WB‧‧‧第二晶圓
第1圖繪示本揭露第一實施例之部分絕緣層覆矽之一高壓二極體元件之示意圖。
第2圖繪示第1圖之部份SOI二極體與一傳統SOI二極體之電場分佈比較圖。
第3A圖繪示根據本揭露第一實施例之另一部分SOI二極體之示意圖，其中空氣層包括一圖案部鄰近第一摻雜區域。
第3B圖繪示根據本揭露第一實施例之再一部分SOI二極體之示意圖，其中空氣層包括一圖案部鄰近第二摻雜區域。
第3C圖繪示根據本揭露第一實施例之又一部分SOI二極體之示意圖，其中空氣層包括兩圖案部分別鄰近第一和第二摻雜區域。
第4A圖~第4D圖繪示根據本揭露之高壓元件之絕緣層中，其中四個實施態樣之空氣層的示意圖。
第5圖繪示本揭露第二實施例之部分絕緣層覆矽之一高壓IGBT元件之示意圖。
第6圖繪示本揭露第三實施例之部分絕緣層覆矽之一高壓
EDNMOS元件之示意圖。
第7A~7I圖繪示本揭露實施例之一高壓二極體之一種製造方法之示意圖，其中係使用智慧裁切SOI連接技術以形成部分絕緣層覆矽。
本揭露之實施例提出一種高壓元件及其製造方法。本揭露之實施例係使用部分絕緣層覆矽(partial SOI)以形成高壓功率元件，例如二極體(diode)、雙極性接面電晶體(bipolar junction transistor，BJT)、金屬氧化半導體(metal oxide semiconductor，MOS)或絕緣閘雙極型電晶體(insulated gate bipolar transistor，IGBT)。實施例中，一空氣層(air layer)係形成於基板上的絕緣物內，且空氣層鄰近於深井之底面並與基板相隔開來。根據實施例，空氣層的形成會改變應用高壓元件之電場，例如提高接近一二極體之陽極(anode)處的電場強度，進而有效地增加應用高壓元件之崩潰電壓(breakdown voltage)。再者，一些實施例中，空氣層可設計成與高壓元件外之氣壓相互連通，以解決傳統高壓元件產生的熱能大量累積的問題。經過適當的空氣層設計，高壓元件產生的熱可快速地散逸至元件外。據此，實施例之高壓元件可解決傳統元件的低崩潰電壓和熱累積的問題，其電性表現可以大幅改善。再者，實施例之高壓元件製造方法係採用一智慧裁切SOI連接技術(smart cut SOI bonding technology)以形成部分絕緣層覆矽，其製程簡單且毋須使用耗時且昂貴之製造程序。
本揭露之實施例可應用於製造許多不同型態的高壓
元件。可應用的高壓元件包括有二極體(例如反馳二極體)、BJT、IGBT、和MOS例如增強擴散金氧半導體(enhanced diffused metal oxide semiconductor，EDNMOS)和橫向擴散金氧半導體(laterally diffused metal oxide semiconductor，LDMOS)。再者，實施例之高壓元件的細部結構可能視實際應用之條件所需而做相應變化，因此以下實施例僅做說明而非限制本揭露之高壓元件的結構和製程。實施例中的敘述例如細部結構、製造程序和材料選擇，都是作說明之用，而非限制之用。
以下係提出實施例，配合圖示以詳細說明相關結構及其製造方法。然而本揭露並不僅限於此。本揭露並非顯示出所有可能的實施例。元件結構和製造方法可能會視實際應用實施例之高壓元件的型態、空氣層的圖案、和選擇製造程序之不同，而有所修飾和相應變化。因此可在不脫離本揭露之精神和範圍內對結構加以變化與修飾，且選擇適當的製程步驟，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
第1圖繪示本揭露第一實施例之部分絕緣層覆矽之一高壓二極體元件之示意圖。在第一實施例中，係以一高壓二極體(HV diode)之結構做可應用本揭露之一種高壓元件的相關說明。
如第1圖所示，一高壓二極體至少包括一基板10、
形成於基板10上之一絕緣物(insulation)12、形成於該絕緣物內之一空氣層(air layer)13、和形成於絕緣物12和空氣層13上之一深井(deep well)15。深井15之一底面152係與基板10相隔開一距離。空氣層13可以被建構為一整片的空穴(blanket cavity)或是一氣孔圖案(air hole pattern)，鄰近於深井15之底面152的空氣層13可調整元件之電場分佈。再者，空氣層13位於深井15和基板10之間，且空氣層13與基板10相隔開來(即空氣層13與基板10以絕緣物12隔開)，例如與基板10之上表面101呈一距離。
如第1圖所示，高壓二極體可更包括一第一摻雜區域(first doping region)21和一第二摻雜區域(second doping region)22分別自深井15之一上表面151向下延伸。一實施例中，第一摻雜區域21和一第二摻雜區域22以一場氧化物(field oxide)18隔開。根據實施例，空氣層13之相對兩端係分別鄰近第一摻雜區域21和第二摻雜區域22。
一實施例中，可使用一具有第一導電態如p型導電態之矽基板(文中亦表示為P型基板)做為基板10，一具有第二導電態如n型導電態之高壓深井(文中亦表示為HVNW)做為深井15。一實施例中，絕緣物12可以是由二氧化矽(SiO2)或其他合適材料所製得。
在一二極體之實施例中，第一摻雜區域21可以是p型導電態(i.e.第一導電態)之重摻雜區域(文中表示為P+)，而第二摻雜區域22可以是n型導電態(i.e.第二導電態)之重摻雜區域(文中表示為N+)。在二極體中，第一摻雜區域21和第二摻雜區域22分別為一陽極接觸區域(anode contact region)和一陰極接觸
區域(cathode contact region)。因此，接觸第一摻雜區域21稱為陽極，而接觸第二摻雜區域22稱為陰極。另外實施例中，一場板，例如以多晶矽或金屬材料製作，亦可做為一二極體之陰極，視實際應用之設計而定。
第2圖繪示第1圖之部份SOI二極體與一傳統SOI二極體之電場分佈比較圖。如第2圖所示，可清楚獲知第1圖之部份SOI二極體與傳統SOI二極體的電場分佈不同。曲線(I)(具有峰部a、b、c和d)代表第1圖之實施例之二極體，曲線(II)代表傳統SOI二極體。空氣層13和絕緣物12之一交界，如第1圖中所標示的位置P1，係對應曲線(I)的峰部b，而空氣層13和絕緣物12之另一交界，如第1圖中所標示的位置P2，係對應曲線(I)的峰部d。曲線(I)之峰部b的電場係高於曲線(II)相同位置的電場，曲線(I)之峰部c的電場係低於曲線(II)相同位置的電場。曲線(I)之峰部d的電場亦下降。而第2圖中很清楚的顯示出，曲線(I)下方的總面積(由Poisson’s equation電壓為電場的積分)係大於曲線(II)下方的總面積。因此，實施例之高壓元件例如第1圖之部份SOI二極體的崩潰電壓係高於傳統SOI二極體的崩潰電壓。據此，應用實施例之高壓元件確實可有效地提高崩潰電壓，進而改善高壓元件的電子特性。
在一實施例中，空氣層13之一端係鄰近第一摻雜區域21，而空氣層13之另一端至少相應於(如實質上對位)第二摻雜區域22的側壁；例如空氣層13之另一端可延伸至對應第二摻雜區域22之側壁222。一實施例中，如第1圖所示，空氣層13之一端係鄰近第一摻雜區域21之一側壁212，而空氣層13之另一
端則延伸至第二摻雜區域22下方與之重疊，例如第1圖中延伸至跨越第二摻雜區域22的整個底部。然而，本揭露之應用並不僅限於上述該些態樣。值得注意的是，空氣層13兩端之位置可以根據實際應用而調整，以達到如第2圖所示之增加電場曲線下方面積，進而提高應用元件之崩潰電壓的目的。例如，一應用本揭露實施例之二極體中，其空氣層13兩端之確切位置可能會受深井15(ex：HVNW)的摻雜濃度影響而略為修飾和調整。
再者，空氣層13之圖案可適當的修飾和變化，以達到提高應用元件之崩潰電壓的目的。請參照第3A~3C圖。然而，第3A~3C圖僅例示本揭露之某些實施態樣，其內容並非用以限制本揭露之保護範圍。
第3A圖繪示根據本揭露第一實施例之另一部分SOI二極體之示意圖，其中空氣層包括一圖案部鄰近第一摻雜區域。第3B圖繪示根據本揭露第一實施例之再一部分SOI二極體之示意圖，其中空氣層包括一圖案部鄰近第二摻雜區域。第3C圖繪示根據本揭露第一實施例之又一部分SOI二極體之示意圖，其中空氣層包括兩圖案部分別鄰近第一和第二摻雜區域。第3A~3C圖與第1圖中相同的元件係沿用相同標號。元件如絕緣物12、深井15和第一摻雜區域21與第二摻雜區域22之細部已敘述如前，在此不再贅述。
第3A圖中，空氣層13包括一主體(body)130和一第一圖案部(a first patterned portion)131與主體130連接，其中第一圖案部131係鄰近第一摻雜區域21。實施例中，第一圖案部131包括彼此相距的複數個第一空氣區域(如空氣孔洞)131a。該些
第一空氣區域131a之間的距離可以相同或不同，視實際應用需求而定。再者，空氣層13之主體130可以延伸至第二摻雜區域22整個底部的下方位置。
第3B圖中，空氣層13包括一主體130和一第二圖案部(a second patterned portion)132與主體130連接，其中第二圖案部132係鄰近第二摻雜區域22。實施例中，第二圖案部132包括彼此相距的複數個第二空氣區域(如空氣孔洞)132a。該些第二空氣區域132a之間的距離可以相同或不同，視實際應用需求而定。一實施例中，第二圖案部132可以，但非限制性地，對應於第二摻雜區域22之底部的下方。
另外，空氣層13亦可包括一主體130、第一圖案部131和一第二圖案部132分別連接主體130相對兩側，如第3C圖所示。第3C圖中，第一圖案部131和第二圖案部132係分別鄰近第一摻雜區域21和第二摻雜區域22。類似地，第一圖案部131的第一空氣區域131a和第二圖案部132的第二空氣區域132a可以是以相同或不同距離設計其間距。
再者，一些實施例之空氣層13可更設計成與高壓元件外之氣壓相連通，例如透過通道或其他適當設計，以將操作高壓元件產生的熱逸散到高壓元件之外，進而改善高壓元件的性能。
第4A圖~第4D圖繪示根據本揭露之高壓元件之絕緣層中，其中四個實施態樣之空氣層的示意圖。第4A圖中，空氣層13係以通道13C與高壓元件外之氣壓相連通。第4B圖中，空氣層13包括第一圖案部131與主體130，其中第一圖案部131
之多個第一空氣區域131a係以通道13C-1彼此連通並連通至主體130，並透過通道13C將熱逸散到外界氣壓。
第4C和4D圖中，空氣層13包括主體130、第一圖案部131與第二圖案部132，其中第一圖案部131之多個第一空氣區域131a係以通道13C-1彼此連通並連通至主體130，第二圖案部132之多個第二空氣區域132a係以通道13C-2彼此連通並連通至主體130，並透過通道13C將熱逸散到外界氣壓。
注意的是，本揭露實施例之熱逸散工具，如第4A圖~第4D圖所示之通道13C、13C-1和13C-2的位置和數量並沒有特別限制，而可視實際應用時之情況作適當的安排、修飾和變化，以達到最佳的熱逸散效果。
因此，只要可以提高應用元件之崩潰電壓，空氣層13的圖案可以適當的作相應之修飾與變化。例如，實施例之空氣層13可能具有包括多個空氣區域之一圖案，且該些空氣區域自上視可以呈現多個長條狀區域、點狀區域、或島狀區域、或其他形狀之區域，本揭露對此並不多作限制。一實施例之空氣層13可能具有包括了一主體和多個空氣區域的圖案，且該些空氣區域是具有前述形狀至少其中之一。如第4B和4C圖所示，空氣層13的圖案包括了一主體130和多個長條狀之空氣區域(如131a)；如第4D圖所示，空氣層13的主體130包括了多個較大面積的島狀空氣區域，而第一圖案部131和第二圖案部132包括了多個較小面積的島狀空氣區域。再者，空氣層13的空氣區域和主體也可以製作成之方形、圓形、多邊形(如六邊形、八邊形)、或其他形狀，本揭露對此並不多作限制。
在第二實施例中，係以一高壓絕緣閘雙極型電晶體(HV IGBT)之結構做可應用本揭露之另一高壓元件的相關說明。第5圖繪示本揭露第二實施例之部分絕緣層覆矽之一高壓IGBT元件之示意圖。第二實施例與第一實施例相同的元素係沿用相同標號。部分元素例如基板10、絕緣物12、空氣層13、深井15、第一摻雜區域21和第二摻雜區域22的細節，已於第一實施例中做詳細敘述，在此不再贅述。
如第5圖所示，高壓IGBT元件更包括一第一井(first well)16和一第二井(second well)17自深井15之一上表面151向下延伸。具重摻雜濃度的第一摻雜區域21和第二摻雜區域22係分別位於第一井16和第二井17中。第一井16和第二井17係以位於深井15之上表面151的場氧化物18隔開。高壓IGBT元件更包括一第三摻雜區域(third doping region)23相鄰於第一摻雜區域21，和包括一閘極層(gate layer)25(例如一多晶閘極)形成於深井15之上表面151。具重摻雜濃度的第三摻雜區域23係形成於第一井16中並電性連接第一摻雜區域21。閘極層25係位於第三摻雜區域23和場氧化物18之間。閘極層25之一部分係延伸至場氧化物18上並與場氧化物18重疊。
一實施例中，空氣層13之一端至少相應於(如實質上對位)第一井16之最接近空氣層13該端的一側壁162。空氣層13之另一端至少相應於(如實質上對位)第二井17之最接近空氣層13該端的一側壁171。如第5圖所示，空氣層13之另一端延伸至第二井17下方與之重疊。另外，高壓IGBT元件的空氣層
13亦可以包括一第一圖案部131和/或一第二圖案部132分別連接至一主體130之兩側，如第3A~3C圖所示。再者，空氣層13可與高壓IGBT元件外之氣壓相連通，例如以第4A~4D圖所示之通道或其他適合之設計完成連通，以將熱逸散到外界氣壓。請參照第一實施例，在此不再贅述。
一實施例中，高壓IGBT元件可包括一P型基板10、N型深井(HVNW)15、SiO2之絕緣物12、P型第一井(PW)16、N型第二井(NW)17、P型第一摻雜區域21、P型第二摻雜區域22、和N型第三摻雜區域23。第5圖中，第一摻雜區域21和第三摻雜區域23係為IGBT之一射極(emitter)，第二摻雜區域22為IGBT之一集極(collector)。
根據第二實施例提出之結構，實施例之高壓元件例如部分絕緣層覆矽之IGBT元件，其崩潰電壓可有效提高，進而改善高壓元件的電性表現。
另外，實施例之二極體(如第1圖和第3A~3C圖所示之結構)和實施例之IGBT(如第5圖所示之結構)可作為電流的開關。再者，實施例之二極體和實施例之IGBT亦可為馬達驅動器之電流的半橋(half bridge)或全橋(full bridge)。
在第三實施例中，係以一高壓增強擴散金氧半導體(HV EDNMOS)之結構做可應用本揭露之另一高壓元件的相關說明。第6圖繪示本揭露第三實施例之部分絕緣層覆矽之一高壓EDNMOS元件之示意圖。第三實施例與第二實施例相同的元素係沿用相同標號。第6圖和第5圖的結構相同，除了第二摻雜區域
22的摻雜型態不同。第三實施例中，EDNMOS的N型第二摻雜區域22係形成於N型第二井(NW)17中。第6圖中，第一摻雜區域21和第三摻雜區域23係作為EDNMOS之一源極(source)，第二摻雜區域22作為EDNMOS之一汲極(drain)。
本揭露亦可應用於製造其他的DMOS元件。例如，第6圖所示之EDNMOS元件的P型第一井(PW)16若置換為一P型體(p-body)則可形成具有本揭露實施態樣之一LDMOS元件。
根據上述實施例，高壓元件的結構設計可以視實際應用而做相應調整與變化以符合實際需求。一些實施例中，高壓LIGBT和高壓MOS的結構設計，自上視角度來看，可以是形成長方形、六角形、八角形、圓形或跑道等圖形。高壓二極體和高壓BJT的結構設計，自上視角度來看，可以是形成方形、長方形、六角形、八角形、或圓形等圖形。
實施例之高壓元件可應用於製作許多不同型態的高壓元件。製造實施例高壓元件之方法的細部流程與步驟可視實際應用的高壓元件型態而做相應調整與變化。以下係以如第1圖所示之一高壓二極體結構之製造方法為例作說明。其他型態的高壓元件，例如BJT、IGBT、MOS(如EDNMOS)，可應用類似方式進行製作。
第7A~7I圖繪示本揭露實施例之一高壓二極體之一種製造方法之示意圖，其中係使用智慧裁切SOI連接技術(smart cut SOI bonding technology)以形成部分絕緣層覆矽。第7A~7E圖繪示如何在絕緣層裡製作一空氣層。如第7A圖所示，提供具
有一第一氧化層12a之一第一晶圓WA和具有一第二氧化層12b之一第二晶圓WB。佈植氫離子(H+)於第一晶圓WA，以在第一氧化層12a下方形成一氫離子層(H+ layer)105，如第7B圖所示。圖案化第一氧化層12a以形成一圖案化第一氧化層(a patterned first oxide layer)12a’，如第7C圖所示。在清洗第一晶圓WA後，藉由連接圖案化第一氧化層12a’和第二氧化層12b，以對組第一晶圓WA和第二晶圓WB，如第7D圖所示。據此，形成絕緣層中之一空氣層(如第1圖之空氣層13)，其中絕緣層12a+12b包括圖案化第一氧化層12a’和第二氧化層12b。之後將第一晶圓WA中未佈植氫離子的部分與氫離子層105分離，以移除部分的第一晶圓WA，如第7E圖所示。
之後，形成一深井(如第1圖之深井15)於絕緣層上。可進行相關步驟例如HVNW圖案化、HVNW佈植、PW圖案化、和PW佈植，以形成一HVNW層和一PW層，如第7F圖所示。接著，可進行步驟例如TEOS沉積、溝槽圖案化和溝槽蝕刻，以在HVNW和PW之間形成溝槽14，如第7G圖所示。移除TEOS後，可進行步驟例如氧化、SiN沉積、主動區域圖案化和場氧化層之氧化，以形成一場氧化物18和一絕緣物(如第1圖之絕緣物12)，如第7H圖所示。絕緣物12包括絕緣層12a+12b和場氧化物18的材料。在SiN移除和完成犧牲層之氧化步驟後，可進行步驟例如N+圖案化、N+佈植、P+圖案化、P+佈植，以形成第一摻雜區域21和第二摻雜區域22，如第7I圖所示。
根據實施例之製造方法，矽局部氧化(local oxidation of silicon，LOCOS)製程和淺溝槽隔離(shallow trench isolation，
STI)製程，深溝槽隔離(deep trench isolation，DTI)製程，N(P)型磊晶(EPI)製程和非磊晶製程都可能可以應用，視實際應用的製程需求而定。
根據上述，係提出實施例之具部分絕緣層覆矽(partial SOI)結構之高壓元件及其中一種製造方法。根據實施例，空氣層的形成會改變實施例結構之電場，進而有效地增加應用高壓元件之崩潰電壓(breakdown voltage)。另外，傳統高壓元件通常產生的熱能大量累積的問題，也可以透過將空氣層設計為與高壓元件外之氣壓相互連通的方式而解決。因此，藉由提高元件之崩潰電壓和提供元件熱散逸途徑，可大幅改善高壓元件的電性表現。再者，實施例之高壓元件製造方法係採用智慧裁切SOI連接技術以形成部分絕緣層覆矽，其製程簡單且毋須使用耗時且昂貴之製造程序，進而節省製造時間和生產成本。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
101‧‧‧基板之上表面
12‧‧‧絕緣物
13‧‧‧空氣層
15‧‧‧深井
151‧‧‧深井之上表面
152‧‧‧深井之底面
18‧‧‧場氧化物
21‧‧‧第一摻雜區域
212‧‧‧第一摻雜區域之側壁
22‧‧‧第二摻雜區域
221、222‧‧‧第二摻雜區域之側壁
P1、P2‧‧‧位置
Claims (9)
- 一種高壓元件(high voltage device)，至少包括：一基板；一絕緣物，形成於該基板上；一深井形成於該絕緣物上，該深井之一底面係與該基板相隔開來；和一空氣層(air layer)形成於該絕緣物內且鄰近於深井之該底面，其中該空氣層係位於該深井和該基板之間，且該空氣層與該基板相隔開來，該空氣層係與該高壓元件之一外界氣壓連通。
- 如申請專利範圍第1項所述之高壓元件，其中該空氣層之一側包括一第一圖案部(first patterned portion)鄰接該空氣層之一主體(body)，且該第一圖案部包括彼此相距的複數個第一空氣區域(first air regions)。
- 如申請專利範圍第2項所述之高壓元件，其中該空氣層之另一側包括一第二圖案部(second patterned portion)鄰接該空氣層之該主體，且該第二圖案部包括彼此相距的複數個第二空氣區域(second air regions)。
- 如申請專利範圍第1項所述之高壓元件，更包括：一第一摻雜區域(first doping region)和一第二摻雜區域(second doping region)分別自該深井之一上表面向下延伸，其中該空氣層之兩端係分別鄰近該第一摻雜區域和該第二摻雜區域。
- 如申請專利範圍第4項所述之高壓元件，更包括：一第一井和一第二井自該深井之一上表面向下延伸，且該第一摻雜區域和該第二摻雜區域分別位於該第一井和該第二井中，其中該空氣層之兩端係分別鄰近該第一井和該第二井。
- 如申請專利範圍第5項所述之高壓元件，更包括：一場氧化物(field oxide)形成於該深井之該上表面，且該第一井和該第二井係以場氧化物隔開；一第三摻雜區域(third doping region)相鄰於該第一摻雜區域且位於該第一井中，該第三摻雜區域係與該場氧化物相距，其中該第三摻雜區域電性連接該第一摻雜區域；和一閘極層(gate layer)形成於該深井之該上表面，且位於該第三摻雜區域和該場氧化物之間。
- 如申請專利範圍第5項所述之高壓元件，其中該空氣層之所述兩端其中一端係至少到達相應於最接近該空氣層該端的該第一井之一側壁；和該空氣層所述兩端之另一端係至少到達相應於最接近該空氣層另該端的該第二井之一側壁。
- 如申請專利範圍第7項所述之高壓元件，其中該空氣層之另該端係延伸至該第二井下方與該第二井重疊之位置。
- 一種高壓元件之製造方法，至少包括：提供具有一絕緣層於其上的一基板，且形成一空氣層(air layer)於該絕緣層中；形成一深井於該絕緣層上，該深井之一底面係與該基板相隔開來；和 形成一場氧化層於該深井上，其中該空氣層係鄰近該深井之該底面，且該空氣層與該基板相隔開來，該空氣層係與該高壓元件之一外界氣壓連通。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103127274A TWI566406B (zh) | 2014-08-08 | 2014-08-08 | 高壓元件及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103127274A TWI566406B (zh) | 2014-08-08 | 2014-08-08 | 高壓元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201607043A TW201607043A (zh) | 2016-02-16 |
| TWI566406B true TWI566406B (zh) | 2017-01-11 |
Family
ID=55810157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103127274A TWI566406B (zh) | 2014-08-08 | 2014-08-08 | 高壓元件及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI566406B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201230207A (en) * | 2010-11-24 | 2012-07-16 | Semiconductor Components Ind | Semiconductor device and method for making the semiconductor device |
| TW201312747A (zh) * | 2011-09-02 | 2013-03-16 | Macronix Int Co Ltd | 半導體裝置及其製造方法 |
-
2014
- 2014-08-08 TW TW103127274A patent/TWI566406B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201230207A (en) * | 2010-11-24 | 2012-07-16 | Semiconductor Components Ind | Semiconductor device and method for making the semiconductor device |
| TW201312747A (zh) * | 2011-09-02 | 2013-03-16 | Macronix Int Co Ltd | 半導體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201607043A (zh) | 2016-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5458809B2 (ja) | 半導体装置 | |
| JP4844605B2 (ja) | 半導体装置 | |
| TWI804649B (zh) | 絕緣閘極半導體器件及用於製造絕緣閘極半導體器件的區域的方法 | |
| JP6101183B2 (ja) | 半導体装置 | |
| JP5619758B2 (ja) | 逆伝導半導体装置 | |
| US9871109B2 (en) | Semiconductor device | |
| US20080298291A1 (en) | Semiconductor device | |
| JP2006210547A (ja) | 絶縁ゲート型半導体装置とその製造方法 | |
| JP2014060362A (ja) | 半導体装置 | |
| JP5687582B2 (ja) | 半導体素子およびその製造方法 | |
| JP2005311075A (ja) | 誘電体分離型半導体装置 | |
| US9455339B2 (en) | High voltage device and method for manufacturing the same | |
| JP5512455B2 (ja) | 半導体装置 | |
| JP7327672B2 (ja) | 半導体装置 | |
| WO2012071297A2 (en) | Vertical dmos-field effect transistor | |
| JP2011018764A (ja) | 半導体装置 | |
| TWI566406B (zh) | 高壓元件及其製造方法 | |
| KR20110125585A (ko) | 유전체 분리형 반도체장치의 제조방법 | |
| JP2010245360A (ja) | 高耐圧半導体装置および高電圧集積回路装置 | |
| KR102030464B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| TWI509792B (zh) | 半導體裝置及其操作方法 | |
| CN111146285A (zh) | 半导体功率晶体管及其制造方法 | |
| TWI469342B (zh) | 半導體結構及其操作方法 | |
| JP5309428B2 (ja) | 半導体装置 | |
| KR102030463B1 (ko) | 레터럴 타입의 전력 반도체 소자 |