JP5656502B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、積層体を有する半導体装置の製造方法に関する。

下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する半導体装置が開発されている。この種の半導体装置では、上側半導体層に特定の機能を発揮する素子構造が形成されている。素子構造の一例には、横型のダイオード、横型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、横型のＩＧＢＴ（Insulated Gate Bipolar Transistor）が含まれる。

特許文献１には、この種の半導体装置の耐圧を向上させるために、埋込み絶縁層の一部に空洞を形成する技術が開示されている。埋込み絶縁層の一部に空洞を形成すると、その空洞内の比誘電率が低くなり、空洞内の電界強度が高くなる。厚み方向で負担する電圧が一定であるとすると、空洞内の電界強度が高くなれば、空洞で負担する電圧が増加し、相対的に上側半導体層内の電界強度が小さくなる。通常、半導体装置の耐圧は、上側半導体層内の電界強度が臨界値を越えたときの電圧に基づいて決定されることが多い。このため、空洞内の電界強度が高くなれば、相対的に上側半導体層内の電界強度が小さくなり、結果として半導体装置の耐圧が向上する。

特開平６−１８８４３８号公報

特許文献１の技術では、半導体装置の耐圧をさらに向上させたい場合、埋込み絶縁層を厚くし、埋込み絶縁層に形成される空洞の深さを大きくし、空洞で負担する電圧を増加させる必要がある。しかしながら、埋込み絶縁層を厚くすると、埋込み絶縁層と上下半導体層の熱膨張係数の差によって、熱負荷が加わった後に積層体が破損する虞がある。

特許文献１には、埋込み絶縁層の一部の厚みを大きくし、その厚い部分に空洞を形成する技術が開示されている。埋込み絶縁層の一部のみを厚く形成すれば、熱膨張差に起因する破損が抑えられるかもしれない。しかしながら、埋込み絶縁層の一部のみを厚くするためには、製造工程が煩雑になるという問題がある。

本明細書で開示される技術は、積層体を有する半導体装置の耐圧を向上させることを目的としている。

本明細書で開示される技術では、埋込み絶縁層に空洞を形成するのではなく、下側半導体層の埋込み絶縁層と接する面の一部に凹部（凹部内は空洞でもよく、必要に応じて、その凹部内に比誘電率が低い材料を充填してもよい）を形成することを特徴としている。これにより、凹部内の電界強度が高くなり、凹部で負担する電圧が増加し、相対的に上側半導体層内の電界強度が低くなり、結果として半導体装置の耐圧が向上する。この技術によると、埋込み絶縁層の全体の厚みを厚くする必要がなく、また埋込み絶縁層の一部の厚みを厚くする必要もない。このため、本明細書で開示される技術では、熱膨張差に起因する積層体の破損が抑えられ、煩雑な製造工程も必要としない。

本明細書で開示される半導体装置は、下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する。下側半導体層の埋込み絶縁層と接する面の一部に凹部が形成されている。上側半導体層と埋込み絶縁層を貫通して凹部に達する等方性エッチング材導入用のトレンチが形成されている。凹部内の比誘電率は、下側半導体層の比誘電率よりも低い。この半導体装置では、下側半導体層の埋込み絶縁層と接する面の一部に比誘電率が低い凹部が形成されているので、凹部内の電界強度が高くなり、結果として半導体装置の耐圧が向上する。

本明細書で開示される半導体装置の上側半導体層には、電流の導通状態と非導通状態を制御する素子構造が形成されているのが望ましい。この素子構造は、非導通状態のときに高電圧が印加される第１半導体領域と、非導通状態のときに低電圧が印加される第２半導体領域を有しているのが望ましい。第１半導体領域は、平面視したときに、凹部の中央部側に配置されているのが望ましい。第２半導体領域は、平面視したときに、凹部の周縁部側に配置されているのが望ましい。ここで、第２半導体領域は、平面視したときに、凹部の存在範囲に重複して配置されていてもよく、凹部の存在範囲の周囲に配置されていてもよい。本明細書では、上記いずれの場合も、第２半導体領域が凹部の周縁部側に配置されているという。また、電流の導通状態と非導通状態を制御する素子構造の一例には、横型のダイオード、横型のＭＯＳＦＥＴ、横型のＩＧＢＴが含まれる。素子構造が横型のダイオードの場合、第１半導体領域がカソード領域と称され、第２半導体領域がアノード領域と称されることが多い。素子構造が横型のＭＯＳＦＥＴの場合、第１半導体領域がドレイン領域と称され、第２半導体領域がソース領域と称されることが多い。素子構造がＩＧＢＴの場合、第１半導体領域がコレクタ領域と称され、第２半導体領域がエミッタ領域と称されることが多い。この半導体装置では、平面視したときに、素子構造と凹部の位置関係が一致しており、耐圧が向上する。

上記のように、平面視したときに、第１半導体領域が凹部の中央部側に配置され、第２半導体領域が凹部の周縁部側に配置されている場合、凹部が周縁部よりも中央部で深く形成されているのが望ましい。凹部がこのような形態を備えていると、凹部の深さのバラツキに対して耐圧の変動が小さくなる。したがって、凹部の製造公差によるバラツキを補償することができるので、このような凹部を有する半導体装置は歩留まり良く製造することが可能となる。

本明細書で開示される半導体装置の製造方法は、トレンチ形成工程と凹部形成工程を備える。トレンチ形成工程では、下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を準備し、上側半導体層と埋込み絶縁層を貫通するトレンチを形成する。凹部形成工程では、トレンチを介して等方性エッチング材を供給し、下側半導体層の埋込み絶縁層と接する面の一部に凹部を形成する。本明細書で開示される半導体装置の製造方法は、凹部形成工程に先立って、下側半導体層の埋込み絶縁層と接する面に、エッチング速度を高速化させるための高速エッチング層を形成する高速エッチング層形成工程をさらに備える。この製造方法によると、平面視したときに、トレンチを中心とした凹部を形成することができる。下側半導体層に形成される凹部の位置を正確に制御することができる。さらに、高速エッチング層が形成されていると、凹部形成工程において、その高速エッチング層を利用して横方向のエッチングが速く進行するので、横方向に広く広がった凹部を形成することができる。

本明細書で開示される半導体装置の製造方法は、上側半導体層に電流の導通状態と非導通状態を制御する素子構造を形成する素子構造形成工程をさらに備えているのが望ましい。素子構造は、非導通状態のときに高電圧が印加される第１半導体領域と、非導通状態のときに低電圧が印加される第２半導体領域を有しているのが望ましい。第１半導体領域は、平面視したときに、凹部の中央部側に配置されている。第２半導体領域は、平面視したときに、凹部の周縁部側に配置されている。素子構造形成工程は、トレンチ形成工程に先立って実施してもよく、トレンチ形成工程と凹部形成工程の間に実施してもよく、凹部形成工程の後に実施してもよい。

本明細書で開示される技術では、下側半導体層の埋込み絶縁層と接する面の一部に形成される凹部内の比誘電率が低く形成されているので、その凹部内の電界強度が高くなり、結果として半導体装置の耐圧が向上する。また、この技術によると、埋込み絶縁層の全体の厚みを厚くする必要がなく、また埋込み絶縁層の一部の厚みを厚くする必要もない。このため、本明細書で開示される技術では、熱膨張差に起因する積層体の破損が抑えられ、製造工程も簡略である。

図１は、本実施例の半導体装置を製造するためのフロー図を示す。 図２は、本実施例の半導体装置の製造過程の断面図を模式的に示す（１）。 図３は、本実施例の半導体装置の製造過程の断面図を模式的に示す（２）。 図４は、本実施例の半導体装置の製造過程の断面図を模式的に示す（３）。 図５は、本実施例の半導体装置の製造過程の断面図を模式的に示す（４）。 図６は、本実施例の半導体装置の製造過程の断面図を模式的に示す（５）。 図７は、本実施例の半導体装置の製造過程の断面図を模式的に示す（６）。 図８は、本実施例の半導体装置の製造過程の断面図を模式的に示す（７）。 図９は、本実施例の半導体装置の製造過程の断面図を模式的に示す（８）。 図１０は、本実施例の半導体装置の製造過程の断面図を模式的に示す（９）。 図１１は、シミュレーションで用いたテーパ型の凹部を有する半導体装置の断面図を模式的に示す。 図１２は、シミュレーションで用いた矩形型の凹部を有する半導体装置の断面図を模式的に示す。 図１３は、テーパ型の凹部を有する半導体装置の耐圧に関するシミュレーション結果を示す。 図１４は、矩形型の凹部を有する半導体装置の耐圧に関するシミュレーション結果を示す。 図１５は、テーパ型の凹部を有する半導体装置の耐圧に関するシミュレーション結果を示す。 図１６は、矩形型の凹部を有する半導体装置の耐圧に関するシミュレーション結果を示す。 図１７は、テーパ型の凹部を有する半導体装置の水平方向における電界強度分布を示す。 図１８は、矩形型の凹部を有する半導体装置の水平方向における電界強度分布を示す。

本願明細書で開示される技術の特徴を整理して記載する。
（第１特徴）凹部の形態は、中央部で深く、周縁部で浅いのが望ましい。中央部と周縁部の間の深さは、中央部から周縁部に向けて連続的に減少してもよく、段階的に変化してもよく、またそれらの組合せであってもよい。より好ましくは、凹部の最も深い部分が、第１半導体領域（例えば、カソード領域、ドレイン領域、コレクタ領域）の下方であるのが望ましい。
（第２特徴）下側半導体層に形成される高速エッチング層は、残部の下側半導体層よりもエッチング速度が速い層である。一例では、高速エッチング層は、残部の下側半導体層よりも結晶欠陥が多量に含まれる層であるのが望ましい。この高速エッチング層は、イオン注入技術を利用して、導電型に影響を与えないイオン、典型的には希ガスイオンを下側半導体層の表層部に注入することで形成するのが望ましい。

以下、図面を参照し、半導体装置１０の製造方法、及び半導体装置１０の特徴を説明する。以下で説明する半導体装置１０は、半導体材料にシリコンが用いられているが、この例に代えて他の半導体材料、例えば、炭化珪素系、窒化ガリウム系、ガリウム砒素系の半導体材料を用いてもよい。

（半導体装置１０の製造方法）
図１に半導体装置１０を製造する方法のフロー図、図２〜図１０にそのフロー図に沿って製造される半導体装置１０の製造過程の断面図を模式的に示す。

まず、図２に示されるように、ｐ型の単結晶シリコンの下側半導体層２０を準備する。次に、イオン注入技術を利用して、その下側半導体層２０の表層部に希ガスイオン（例えばアルゴンイオン）を注入し、下側半導体層２０の表層部に多量の結晶欠陥を形成する。後述するように、多量の結晶欠陥を形成する理由は、下側半導体層２０の表層部のエッチング速度を残部の下側半導体層２０よりも高速化させるためである。このため、以下、この多量の結晶欠陥が形成されている層を高速エッチング層２２と称する。なお、多量の結晶欠陥を有する高速エッチング層２２を形成するのに代えて、下側半導体層２０の表面に多結晶層又はアモルファス層を形成してもよい。この場合、この多結晶層又はアモルファス層が高速エッチング層となり、この多結晶層又はアモルファス層を含めた層が下側半導体層２０と称される。

次に、図３に示されるように、貼り合せ技術を利用して、下側半導体層２０の表面に酸化シリコンの埋込み絶縁層３０とｎ型の単結晶シリコンの上側半導体層４０を接合する。これにより、下側半導体層２０と埋込み絶縁層３０と上側半導体層４０がこの順で積層したＳＯＩ基板５０が完成する。

次に、図４に示されるように、上側半導体層４０の表面にマスク５２をパターニングし、イオン注入技術を利用して、上側半導体層４０の表層部の一部にリンを注入する。注入されるリンは、カソード領域４２の形成領域に対応する領域に導入される。

次に、図５に示されるように、上側半導体層４０の表面にマスク５４をパターニングし、イオン注入技術を利用して、上側半導体層４０の表層部の一部にボロンを注入する。注入されるボロンは、アノード領域４４の形成領域に対応する領域に導入される。アノード領域４４は、平面視したときに、カソード領域４２の周囲を一巡するように形成されている。

次に、図６に示されるように、熱処理技術を利用して、上側半導体層４０の表層部に導入されたリン及びボロンを活性化させ、カソード領域４２及びアノード領域４４を形成する。カソード領域４２とアノード領域４４の間の上側半導体層４０の一部がドリフト領域４３となる。これにより、横型ダイオードを構成する素子構造（４２，４３，４４）が上側半導体層４０に形成される。

次に、図７に示されるように、上側半導体層４０の表面にマスク５６をパターニングする。次いで、ＲＩＥ（Reactive Ion Etching）技術を利用して、その開口部から露出する上側半導体層４０と埋込み絶縁層３０を除去し、下側半導体層２０に達するトレンチ６２を形成する。トレンチ６２は、平面視したときに、カソード領域４２の一部と重複する位置関係に形成される。

次に、図８に示されるように、熱酸化技術を利用して、トレンチ６２の内壁に熱酸化膜６４を形成する。

次に、図９に示されるように、ウェットエッチング技術を利用して、トレンチ６２を介してエッチング材（例えばフッ化水素）を導入し、下側半導体層２０の埋込み絶縁層３０の接する面に凹部６６を形成する。このとき、下側半導体層２０の表層部に高速エッチング層２２が形成されており、その高速エッチング層２２は残部の下側半導体層２０よりもエッチング速度が２〜４倍程度高速化されている。このため、形成される凹部６６は、下側半導体層２０の表層部を横方向に広く広がった形態を有することができる。凹部６６の存在範囲は、平面視したときに、カソード領域４２よりもアノード領域４４側に向けて側方に広がっているのが望ましい。より好ましくは、凹部６６の存在範囲は、平面視したときに、カソード領域４２とアノード領域４４の中間点（ドリフト領域４３の中間点）よりもアノード領域４４側に向けて側方に広がっているのが望ましい。さらに好ましくは、凹部６６の存在範囲は、平面視したときに、アノード領域４４とドリフト領域４３の境界にまで達しているのが望ましい。凹部６６の存在範囲が側方に広がっているほど、半導体装置１０の耐圧が向上する。

最後に、図１０に示されるように、蒸着技術を利用して、上側半導体層４０の表面にアルミニウムのカソード電極７２とアノード電極７４を形成する。カソード電極７２はカソード領域４２に接触しており、アノード電極７４はアノード領域４４に接触している。これらの工程を経て、上側半導体層４０に横型ダイオードが形成された半導体装置１０が完成する。

上記の半導体装置１０では、下側半導体層２０の埋込み絶縁層３０に接する面に凹部６６が形成されているので、その凹部６６内の比誘電率（空気であり、約１．０である）が下側半導体層２０の比誘電率（単結晶シリコンであり、約１１．９である）よりも低い。このため、凹部６６に加わる電界強度が高くなる。半導体装置１０では、横型ダイオードが逆バイアス状態のとき、カソード領域４２に高電圧が印加され、アノード領域４４及び下側半導体層２０に低電圧（典型的には接地電圧）が印加される。このため、カソード領域４２と下側半導体層２０の間の厚み方向の電圧は、上側半導体層４０と埋込み絶縁層３０と凹部６６で負担することとなる。半導体装置１０では、凹部６６が形成されており、その凹部６６に加わる電界強度が高いので、相対的に上側半導体層４０に加わる電界強度が小さくなる。通常、半導体装置１０の耐圧は、上側半導体層４０内の電界強度が臨界値を越えたときの電圧に基づいて決定されることが多い。このため、凹部６６内の電界強度が高くなれば、相対的に上側半導体層４０内の電界強度が小さくなり、結果として半導体装置１０の耐圧が向上する。

以下、上記製造方法の特徴及び変形例を列記する。
（１）上記したように、逆バイアス時には、カソード領域４２に高電圧が印加され、アノード領域４４及び下側半導体層２０に低電圧（典型的には接地電圧）が印加される。このため、カソード領域４２とその下方の下側半導体層２０の間の短い距離で大きな電圧を負担しなければならない。上記製造方法によると、カソード領域４２の下方に確実に凹部６６を形成することができる。このため、必要な場所に凹部６６を確実に形成することができるので、歩留まり良く高耐圧な半導体装置１０を製造することができる。
（２）上記製造方法によると、高速エッチング層２２を利用することによって、横方向に広がった凹部６６を形成することができる。例えば、高速エッチング層２２が形成されていない場合、等方性のウェットエッチング技術を利用して横方向に広がった凹部６６を形成しようとすると、その凹部６６の深さも深くなる。凹部６６の深さが深くなると、ＳＯＩ基板５０の剛性が弱くなるという問題がある。一方、上記製造方法では、高速エッチング層２２を利用することによって、深さを浅く抑えながら横方向に広がった形態の凹部６６を形成することができる。
（３）下記のシミュレーショで説明するように、凹部６６が、中央部で深く、周縁部で浅い形態を有していると、凹部６６の深さのバラツキに対して半導体装置１０の耐圧変動が小さいという特徴を有する。上記製造方法では、等方性のウェットエッチング技術を利用して凹部６６を形成しているので、中央部で深く、周縁部で浅い凹部６６を形成することができる。したがって、上記製造方法によって製造される半導体装置１０は、凹部６６の深さのバラツキに対して耐圧変動が小さいという特徴を有する。
（４）上記製造方法では、凹部６６内を空洞としているが、これに代えて、例えば凹部６６内にシリカビーズを充填してもよい。シリカビーズは、例えばインクジェット技術を利用して、揮発性の液体に混合した状態でトレンチ６２から凹部６６内に供給してもよい。凹部６６内にシリカビーズを充填することによって、ＳＯＩ基板５０の剛性を強くすることができる。

（凹部６６の形態に関するシミュレーション検討）
凹部６６の形態が耐圧に及ぼす影響をシミュレーションにより検討した。図１１及び図１２に、シミュレーションに用いた凹部６６の形態を示す。図１１に示される凹部６６は、カソード領域４２とアノード領域４４の間で深さが変化するものであり、カソード領域４２の下方で深く、アノード領域４４の下方で浅い形態を有する（以下、この形態をテーパ型という）。この凹部６６の深さは、カソード領域４２側からアノード領域４４側に向けて連続的に減少する。図１２に示される凹部６６は、カソード領域４２とアノード領域４４の間で深さが一定のものである（以下、この形態を矩形型という）。なお、シミュレーションでは、下側半導体層２０の不純物濃度が３．８×１０¹⁸ｃｍ^-3で固定されており、上側半導体層４０の横方向の長さＬ４０が４０μｍで固定されている。

図１３及び図１４は、埋込み絶縁層３０の厚みＴ３０が４μｍに設定されており、上側半導体層４０の厚みＴ４０が１５μｍに設定されており、図１３がテーパ型の凹部６６を有するときの耐圧を示し、図１４が矩形型の凹部６６を有するときの耐圧を示す。図１５及び図１６は、埋込み絶縁層３０の厚みＴ３０が１μｍに設定されており、上側半導体層４０の厚みＴ４０が７．５μｍに設定されており、図１５がテーパ型の凹部６６を有するときの耐圧を示し、図１６が矩形型の凹部６６を有するときの耐圧を示す。変動パラメータは、凹部６６の最深部の深さＴ６６と上側半導体層４０の不純物濃度である。なお、凹部６６の深さＴ６６が「０」のときは、凹部６６が形成されていない場合を示す。

図１３及び図１５に示されるように、テーパ型の凹部６６を有する半導体装置１０では、上側半導体層４０の不純物濃度が３．５×１０¹⁴ｃｍ^-3、５．０×１０¹⁴ｃｍ^-3、７．０×１０¹⁴ｃｍ^-3のいずれの場合も、テーパ型の凹部６６を形成することで耐圧が向上する。同様に、図１４及び図１６に示されるように、矩形型の凹部６６を有する半導体装置１０でも、上側半導体層４０の不純物濃度が３．５×１０¹⁴ｃｍ^-3、５．０×１０¹⁴ｃｍ^-3、７．０×１０¹⁴ｃｍ^-3のいずれの場合も、矩形型の凹部６６を形成することで耐圧が向上する。

しかしながら、図１４及び図１６に示されるように、矩形型の凹部６６を有する半導体装置１０では、上側半導体層４０の不純物濃度が高い（５．０×１０¹⁴ｃｍ^-3、７．０×１０¹⁴ｃｍ^-3）ときに、凹部６６の深さＴ６６が大きくなると耐圧が急激に低下することが分かる。一方、図１３及び図１５に示されるように、テーパ型の凹部６６を有する半導体装置１０では、凹部６６の深さＴ６６が大きくなっても耐圧が比較的に維持されていることが分かる。

これらの結果を整理すると、テーパ型の凹部６６を有する半導体装置１０は、凹部６６の深さＴ６６の変動に対して耐圧変動が小さい傾向を示す。特に、上側半導体層４０の不純物濃度が高い場合、テーパ型の凹部６６を有する半導体装置１０は、矩形型の凹部６６を有する半導体装置１０よりも、凹部６６の深さＴ６６の変動に対して耐圧変動が小さい傾向が顕著である。

図１７に、テーパ型の凹部６６を有する半導体装置１０において、上側半導体層４０と埋込み絶縁層３０の接合面近傍における上側半導体層４０の水平方向の電界強度分布を概略して示す。図１８に、矩形型の凹部６６を有する半導体装置１０において、上側半導体層４０と埋込み絶縁層３０の接合面近傍における上側半導体層４０の水平方向の電界強度分布を概略して示す。

図１８に示されるように、矩形型の凹部６６を有する半導体装置１０では、アノード領域４４の直下部分４４Ａ（図１２参照）の電界強度が、カソード領域４２の直下部分４２Ａ（図１２参照）の電界強度に対して顕著に高くなる傾向を示す。このため、矩形型の凹部６６を有する半導体装置１０では、アノード領域４４の直下部分４４Ａに電界強度が集中し易い傾向にある。一方、図１７に示されるように、テーパ型の凹部６６を有する半導体装置１０では、アノード領域４４の直下部分４４Ａ（図１１参照）とカソード領域４２の直下部分４２Ａ（図１１参照）の双方で電界強度が分担され、アノード領域４４の直下部分４４Ａ（図１１参照）の電界集中が緩和されている。アノード領域４４とドリフト領域４３で構成されるｐｎ接合に距離的に近いアノード領域４４の直下部分４４Ａで電界が集中すると、インパクトイオン化現象に起因するブレークダウンが発生し易い。このため、テーパ型の凹部６６を有する半導体装置１０は、アノード領域４４の直下部分４４Ａの電界集中が緩和されているので、凹部６６の深さＴ６６のバラツキに対する耐圧変動が小さく抑えられていると推察される。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
２０：下側半導体層
２２：高速エッチング層
３０：埋込み絶縁層
４０：上側半導体層
４２：カソード領域
４４：アノード領域
５０：ＳＯＩ基板
６６：凹部

Claims (2)

1. 半導体装置を製造する方法であり、
   下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を準備し、上側半導体層と埋込み絶縁層を貫通するトレンチを形成するトレンチ形成工程と、
   前記トレンチを介して等方性エッチング材を供給し、前記下側半導体層の前記埋込み絶縁層と接する面の一部に凹部を形成する凹部形成工程と、
   前記凹部形成工程に先立って、前記下側半導体層の前記埋込み絶縁層と接する面に、エッチング速度を高速化させるための高速エッチング層を形成する高速エッチング層形成工程と、を備える半導体装置の製造方法。
2. 上側半導体層に電流の導通状態と非導通状態を制御する素子構造を形成する素子構造形成工程をさらに備えており、
   前記素子構造は、非導通状態のときに高電圧が印加される第１半導体領域と、非導通状態のときに低電圧が印加される第２半導体領域を有しており、
   前記第１半導体領域は、平面視したときに、前記凹部の中央部側に配置されており、
   前記第２半導体領域は、平面視したときに、前記凹部の周縁部側に配置されている請求項１に記載の半導体装置の製造方法。

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