JP2014057029A - 半導体基板及び半導体素子 - Google Patents

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Abstract

【課題】基板バイアスによるしきい値電圧の制御性向上及びチャネル領域の電位に対するゲート電極の制御性向上に寄与する。
【解決手段】半導体素子の形成に供される半導体基板であって、支持基板１と、支持基板１の一主面に接して形成された埋め込み絶縁膜２と、埋め込み絶縁膜２の支持基板１と反対側に埋め込み絶縁膜２と接して形成され、且つ支持基板１よりも膜厚の薄い半導体層５とを備えている。そして、埋め込み絶縁膜２の半導体層５と接する領域の誘電率が支持基板１と接する領域の誘電率よりも低い。
【選択図】 図１

Description

本発明の実施形態は、支持基板上に埋め込み絶縁膜を介して半導体層が形成された半導体基板、及びこの半導体基板を用いた半導体素子に関する。
半導体集積回路においては、低消費電力化をはかるための低電源電圧化が進められており、その目的のために基板バイアスを印加することによりしきい値電圧を制御する技術がある。この技術において、しきい値電圧の制御のために必要な電圧が回路動作に用いる電圧よりも高いと、回路動作のための電源とは別にしきい値電圧の制御のための新たな電源が必要となる。そこで、より低い基板バイアス電圧でしきい値電圧を有効に制御すること、即ち一定の基板バイアス電圧の下でのしきい値電圧の変動値を大きくすることが求められる。そのためには、支持基板上に埋め込み絶縁膜を介して形成された半導体層の上に形成された素子、即ちＳＯＩ（一般的には Silicon On Insulator であるが、ここでは Semiconductor On Insulator を意味するものとする）構造の素子においては、支持基板と素子形成用半導体層との容量結合を大きくする必要がある。
容量結合を大きくするには、埋め込み絶縁膜を薄く形成することが有効であるが、例えばゲート絶縁膜の薄膜化と比較するとその実現は容易ではない。容量結合を大きくする他の方法としては、埋め込み絶縁膜を従来の酸化シリコンと比べて誘電率の高い材料で形成することが考えられる。しかし、埋め込み絶縁膜を誘電率の高い材料で形成することは、ソース・ドレイン領域とチャネル領域との埋め込み絶縁膜を介した容量結合をも強めることになる。これは、ソース・ドレイン間に形成される電位障壁を低めてしまうＦＩＢＬ（Fringing Induced Barrier Lowering）現象を引き起こし、チャネル領域の電位に対するゲート電極の制御性を低下させる。その結果として、ソース・ドレイン間を流れる電流に対するゲート電極の制御性を低下させてしまうと云う問題があった。
B.-Y. Tsui, et al., in IEEE Trans. Electron Devices, (2004) vol. 51 no. 10, pp.1733-1735 M.-W. Ma, et al., in Japanese Journal of Applied Physics, (2006) vol. 45 no. 9A, pp.6854-6859
発明が解決しようとする課題は、基板バイアスによるしきい値電圧の制御性向上及びチャネル領域の電位に対するゲート電極の制御性向上に寄与し得る、半導体基板及びこの基板を用いた半導体素子を提供することである。
実施形態の半導体基板は、支持基板と、前記支持基板の一主面に接して形成された埋め込み絶縁膜と、前記埋め込み絶縁膜の前記支持基板と反対側に該埋め込み絶縁膜と接して形成され、且つ前記支持基板よりも膜厚の薄い半導体層とを具備している。そして、前記埋め込み絶縁膜の前記半導体層と接する領域の誘電率が前記支持基板と接する領域の誘電率よりも低い。
第１の実施形態に係わる半導体素子の概略構成を示す断面図。 第１の実施形態の半導体素子の製造に用いる半導体基板の製造工程を示す断面図。 第１の実施形態の半導体素子の製造工程を示す断面図。 第１の実施形態の半導体素子の性能を説明するための特性図。 第１の実施形態の半導体素子の性能を説明するための特性図。 第１の実施形態の第１の変形例の製造工程を示す断面図。 第１の実施形態の第２の変形例の製造工程を示す断面図。 第１の実施形態の第３の変形例の製造工程を示す断面図。 第２の実施形態に係わる半導体素子の概略構成を示す断面図。 第２の実施形態の半導体素子の製造に用いる半導体基板の製造工程を示す断面図。 第２の実施形態の半導体素子の製造工程を示す断面図。 第２の実施形態の第１の変形例の製造工程を示す断面図。 第２の実施形態の第２の変形例の製造工程を示す断面図。 第３の実施形態に係わる半導体素子の概略構成を示す断面図。 第３の実施形態の半導体素子の製造に用いる半導体基板の製造工程を示す断面図。 第３の実施形態の半導体素子の製造工程を示す断面図。
以下、実施形態の半導体基板及び半導体素子を、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる半導体素子の概略構成を示す断面図である。
例えばシリコンで形成された支持基板１上に、埋め込み絶縁膜２が形成されている。埋め込み絶縁膜２は、支持基板１側に厚さ１９ｎｍの酸化ハフニウム膜３を形成し、その上に厚さ１ｎｍの酸化シリコン膜４を形成した積層構造となっている。そして、埋め込み絶縁膜２の上には、シリコンからなる半導体層５が形成されている。
半導体層５内には、Ａｓ（砒素）を含むソース領域６とドレイン領域７とが形成され、ソース・ドレイン領域６，７間にＢ（硼素）を含むチャネル領域８が形成されている。チャネル領域８の上には、酸化ハフニウムと酸化シリコンとの積層構造からなるゲート絶縁膜９を介してゲート電極１０が形成されている。そして、ゲート電極１０の両側にはゲート側壁絶縁膜１１が形成されている。
なお、図１において、配線金属、層間絶縁膜等は省略してある。また、図１は素子の構造を分かり易く示すためのものであり、図１における縮尺は正確ではない。また、本発明は、以下の実施形態に限定されるものではなく、種々変更して用いることができる。
本実施形態の半導体素子の製造工程を以下に説明する。最初に、半導体基板の製造工程を図２（ａ）〜（ｄ）を用いて説明する。
まず、図２（ａ）に示すように、シリコン等の支持基板１の上に、化学的気相成長（ＣＶＤ）等の方法により、厚さ１９ｎｍの酸化ハフニウム膜３を形成する。
一方、図２（ｂ）に示すように、シリコン基板１２の上に、熱酸化法等の方法により、厚さ１ｎｍの酸化シリコン膜４を形成する。
次いで、図２（ｃ）に示すように、支持基板１上に形成された酸化ハフニウム膜３とシリコン基板１２上に形成された酸化シリコン膜４とを、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造となり、埋め込み絶縁膜２を形成することになる。
次いで、図２（ｄ）に示すように、機械研磨法等の方法により、シリコン基板１２の一部を除去し、本実施形態の半導体基板を形成する。この工程によりシリコン基板１２は半導体層５となる。
次に、上記の半導体基板を用いた本実施形態の半導体素子の製造工程を、図３（ａ）〜（ｅ）を用いて説明する。
まず、図３（ａ）に示すように、半導体層５にＢを注入した後に、半導体層５の上に熱酸化等の方法により厚さ１ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、ＣＶＤ等の方法により厚さ５ｎｍの酸化ハフニウム膜を形成し、酸化シリコン膜と酸化ハフニウム膜との積層絶縁膜１３を形成する。
次いで、図３（ｂ）に示すように、ＣＶＤ等の方法により、積層絶縁膜１３上に厚さ５０ｎｍのタングステン膜１４を形成する。
次いで、図３（ｃ）に示すように、タングステン膜１４に活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、タングステン膜からなるゲート電極１０を形成する。続いて、積層絶縁膜１３に湿式処理等の処理を施すことにより一部を選択的に除去し、積層絶縁膜からなるゲート絶縁膜９を形成する。
次いで、図３（ｄ）に示すように、ゲート電極１０をマスクに用いて半導体層５内にＡｓを注入することにより、エクステンション領域１５を形成する。
次いで、ゲート電極１０の側部にゲート側壁絶縁膜１１を形成する。具体的には、全面にＣＶＤ等の方法により厚さ２０ｎｍの酸化シリコン膜を形成した後、活性イオンエッチング法等の方法を用いて酸化シリコン膜の一部を選択的に除去することにより、ゲート電極１０の側面にゲート側壁絶縁膜１１を形成する。
続いて、半導体層５にＡｓを注入することにより、エクステンション領域１５と共にソース領域６とドレイン領域７、及びこれらに挟まれたチャネル領域８を形成する。これにより、前記図１に示す構造が得られる。これ以降は、従来技術と同様にして層間絶縁膜形成工程及び配線工程等を経て、ｎ型ＭＯＳトランジスタが完成することになる。
本実施形態においてはｎ型ＭＯＳトランジスタの場合を例に取って説明したが、光蝕刻法やリソグラフィー工程等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば、ｎ型ＭＯＳトランジスタに加えてｐ型ＭＯＳトランジスタをも構築することも可能である。即ち、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有するＣＭＯＳ型の半導体装置を作製することも可能である。
また、本実施形態においては単一のＭＯＳトランジスタのみの形成工程を示したが、これに限らず、電界効果トランジスタ，バイポーラ型トランジスタ，及び単一電子トランジスタ等の能動素子、抵抗体，ダイオード，及びインダクタやキャパシタ等の受動素子、又は半導体記憶素子に適用することもできる。さらに、強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として半導体素子を形成する場合にも用いることができる。また、ＯＥＩＣ（Opt Electrical Integrated Circuit）やＭＥＭＳ（Micro Electro Mechanical System）の一部として半導体素子を形成する場合も同様である。
また、本実施形態においては、ｎ型半導体層を形成するための不純物としてはＡｓを、ｐ型半導体層を形成するための不純物としてはＢを用いたが、ｎ型半導体層を形成するための不純物として他のＶ族不純物を用い、ｐ型半導体層を形成するための不純物として他の III族不純物を用いてもよい。また、III 族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
また、本実施形態においては、ソース・ドレイン領域への不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積又は成長させる等の方法を用いてもよい。イオン注入の方法を用いるとｎ型半導体素子とｐ型半導体素子とを含む相補型の半導体装置の形成が容易であると云う利点があり、不純物を含有する半導体を堆積する、又は固相拡散や気相拡散等の方法を用いて不純物の導入を行うと、高い不純物濃度の実現が容易であると云う利点がある。
また、本実施形態では言及していないが、ソース・ドレイン領域上にストレッサーを形成してもよい。この場合、チャネル領域に歪みを印加すると電流キャリアの移動度が向上するので好ましい。
また、本実施形態においては、素子のしきい値電圧を調節するための不純物導入は行っていないが、ゲート電極形成前のシリコン基板への不純物導入とは別にしきい値電圧調節のための不純物導入を行ってもよい。このようにすると、しきい値電圧を所望の値に設定しやすくなると云う利点が得られる。また、本実施形態のようにすると、工程の簡略化がはかられると云う利点がある。
また、本実施形態においては、素子を形成する半導体層としてシリコンを用いたが、半導体層としてはシリコンに限るものではなく、ゲルマニウム又はシリコンとゲルマニウムとの混晶を用いても良い。ゲルマニウム又はシリコンとゲルマニウムとの混晶は、シリコンに比べて電流キャリアの移動度が高いと云う利点があるので好ましい。また、素子を形成する半導体層として III族元素とＶ族元素との化合物である半導体を用いても良い。そのような化合物もまたシリコンに比べて素子の移動度が高いと云う利点があるので好ましい。特に、ＩｎＡｓ（インジウム砒素）、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＳｂ（インジウムアンチモン）等は、電流キャリアの移動度が特に高いので好ましい。また、チャネル領域に歪みを印加することも移動度の向上がはかられるので好ましい。一方、半導体層としてシリコンを用いると、従来の製造工程をそのまま用いることができるので製造工程の構築が容易であると云う他の利点がある。
また、本実施形態においては、ソース・ドレイン領域の形成をゲート電極又はゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極又はゲート絶縁膜の材質によっては、熱工程を施すことが好ましくない場合がある。そのような場合には、ソース・ドレイン領域への不純物の導入又は活性化の熱工程を、ゲート電極及びゲート絶縁膜の加工に先立って行うことが好ましい。
また、本実施形態においては、ゲート電極はタングステンを用いて形成しているが、他の金属を用いて形成してもよい。単結晶シリコンや非晶質シリコン等の半導体、金属を含む化合物等、又ははそれらの積層等で形成してもよい。半導体を用いてゲート電極を形成するとしきい値電圧の制御が容易であると云う利点があり、また相補型の半導体装置を形成する場合にｎ型半導体素子とｐ型半導体素子との何れに対しても、しきい値電圧を所望の値に設定することが容易であると云う他の利点もまたある。また、金属又は金属を含む化合物でゲート電極を形成すると、ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また、金属でゲート電極を形成すると、酸化反応が進みにくいので、ゲート電極と絶縁膜との界面における準位が抑制される等の界面の制御性が良いと云う利点もある。
また、本実施形態においては、ゲート電極の形成はその材料を堆積した後に異方性エッチングを施すと云う方法を用いて形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
また、本実施形態においては、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、このことは本質的ではない。例えば、ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字のような形であってもよい。この場合には、ゲート抵抗を低減することができると云う利点が得られる。
また、本実施形態においては、シリサイドやジャーマナイド等の工程には言及しなかったが、ソース・ドレイン領域上にシリサイド又はジャーマナイド層等を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積又は成長させる等の方法を用いてもよい。このようにすると、ソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合には、ゲート電極に対してのシリサイドやジャーマナイド化等の工程を施してもよい。その場合に、シリサイドやジャーマナイド化等の工程を施すと、ゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
また、本実施形態においては、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に、ゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイドやジャーマナイド層等を形成する場合等、製造工程の途中でゲート電極を保護する必要がある場合等は、ゲート電極の上部に酸化シリコン、窒化シリコン、又は酸化窒化シリコン等の保護材料を設けることは必須である。
また、本実施形態においては、ゲート絶縁膜として酸化ハフニウム膜と酸化シリコン膜との積層絶縁膜を用いたが、酸化シリコン膜や酸化窒化シリコン膜等の絶縁膜、又はそれらの積層等の他の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散することが抑制されるために、しきい値電圧のバラツキが抑制されると云う利点があるので好ましい。一方、酸化シリコンを用いると、ゲート電極との界面の界面準位及び絶縁膜中の固定電荷が少ないために、素子特性のバラツキが抑制されると云う利点が得られる。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。
昇温を伴わない励起状態の酸素気体に曝すと云う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、まず酸化シリコン膜を形成し、その後に昇温状態又は励起状態の窒素を含む気体に曝すことにより絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと云う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。また、まず窒化シリコン膜を形成し、その後に昇温状態又は励起状態の酸素を含む気体に曝すことにより絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと云う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。
また、ゲート絶縁膜材料として、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、若しくはランタノイド系列の元素等の金属等の酸化物等、これらの元素を初めとする様々な元素を含むシリケート材料等、又はそれらに窒素をも含有させた絶縁膜等、の高誘電体膜を用いても良い。さらに、それらの積層等の他の絶縁膜を用いてもよい。また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法等の方法、蒸着法、スパッタ法、又はエピタキシャル成長法等の他の方法を用いてもよい。
また、本実施形態においては、埋め込み絶縁膜として酸化ハフニウム膜と酸化シリコン膜との積層絶縁膜を用いたが、本実施形態において酸化ハフニウムを用いたのに替えて、Ｈｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、若しくはランタノイド系列の元素等の金属等の酸化物等、これらの元素を初めとする様々な元素を含むシリケート材料等、又はそれらに窒素をも含有させた絶縁膜等、の高誘電体膜を用いても良い。さらに、それらの積層等の他の絶縁膜を用いてもよい。
また、本実施形態において酸化シリコンを用いたのに替えて、窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜、又はそれらの積層等の他の絶縁膜を用いてもよい。酸化シリコンを用いると半導体層との界面の界面準位及び絶縁膜中の固定電荷が少ないために、素子特性のバラツキが抑制されると云う利点が得られる。
また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。さらに、酸化窒化シリコンを用いる場合には、まず酸化シリコン膜を形成し、その後に昇温状態又は励起状態の窒素を含む気体に曝すことにより絶縁膜中に窒素を導入してもよい。又は、まず窒化シリコン膜を形成し、その後に昇温状態又は励起状態の酸素を含む気体に曝すことにより絶縁膜中に酸素を導入してもよい。また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法等の方法、蒸着法、スパッタ法、又はエピタキシャル成長法等の他の方法を用いてもよい。
また、本実施形態においては、ゲート電極形成後の後酸化には言及していないが、ゲート電極の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理や反応性の気体に曝す等の方法を用いてゲート電極の角を丸める処理を行ってもよい。これらの工程が可能な場合には、それによりゲート電極の下端角部の電場が緩和されるので、ゲート絶縁膜の信頼性が向上し、好ましい。
また、本実施形態においては明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると、素子の寄生容量が低減されるので素子の高速動作が得られると云う利点がある。
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成することも可能である。自己整合コンタクトを用いると、素子の面積を低減することができるので、集積度の向上がはかられ、好ましい。
また、本実施形態においては明記していないが、配線のための金属層の形成は、例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は、シリコンを含有するＡｌ等を用いても、Ｃｕ（銅）等の金属を用いてもよい。特に、Ｃｕは抵抗率が低いので好ましい。
次に、本実施形態の構造を持つ素子の特性に関する数値計算の結果を記す。まず、基板バイアスを印加した場合の、ゲート電圧に対するドレイン電流の依存性を図４（ａ）（ｂ）に示す。何れの素子もゲート長は２５ｎｍ、ゲート絶縁膜は厚さ１ｎｍの酸化シリコン、半導体層は厚さ１０ｎｍのシリコンである。埋め込み絶縁膜の比誘電率は、図４（ａ）に示す素子においては酸化シリコンを想定して３．９、図４（ｂ）に示す素子においては酸化ハフニウムを想定して２０とした。埋め込み絶縁膜の厚さは、何れの素子においても酸化膜換算膜厚（膜厚と酸化シリコンの誘電率（３．９）との積をその絶縁膜の誘電率で割った値）を３．９ｎｍとした。即ち、埋め込み絶縁膜の厚さは、図４（ａ）に示す素子においては３．９ｎｍ、図４（ｂ）に示す素子においては２０ｎｍとした。
また、図４（ｃ）に埋め込み絶縁膜の誘電率が３．９、厚さが２０ｎｍの素子の結果を示す。即ち、図４（ａ）に示す素子は図４（ｃ）に示す素子の埋め込み絶縁膜の誘電率を変えずに厚さを３．９ｎｍに薄くした素子、図４（ｂ）に示す素子は図４（ｃ）に示す素子の埋め込み絶縁膜の厚さを変えずに比誘電率を２０にした素子、に相当している。なお、ドレイン電圧は何れにおいても１Ｖである。図４（ａ）（ｂ）を図４（ｃ）と比べると、埋め込み絶縁膜を薄膜化すること及び埋め込み絶縁膜の誘電率を高めることの何れも、しきい値電圧の変動量を増すことに有効であることが分かる。これらの結果は、何れの方法も初めに記した、チャネル領域と支持基板との容量結合が増大することによると解釈される。
次に、図４（ａ）（ｂ）を比べると、埋め込み絶縁膜を誘電率の高い材料に替えることにより、しきい値電圧の変動量が増すと同時にＳファクタ（S-factor：サブスレッショルド領域においてドレイン電流を一桁変化させるために必要なゲート電圧の変化量）が大きくなること、即ち素子のオンとオフとの切り替わりが緩慢となることが分かる。このことは、チャネル領域の電位に対するゲート電極の制御性が低下することを意味する。
これらのことを定量的に観るために、しきい値電圧の基板バイアスに対する依存性を図５（ａ）に示す。ここにおいては、図４（ａ）に示した埋め込み絶縁膜の誘電率が３．９の素子と、図４（ｂ）に示した埋め込み絶縁膜の誘電率が２０の素子とに加えて、誘電率が２０の埋め込み絶縁膜の半導体層側のみ界面層として誘電率３．９の材料に置き換えた素子をも並べて示す。なお、界面層の厚さは１ｎｍの素子と２ｎｍの素子とを示してある。また、界面層を設けた素子においても、埋め込み絶縁膜の酸化膜換算膜厚は図４（ａ）（ｂ）に示した素子と同様に３．９ｎｍとしてある。ここで、しきい値電圧は、素子の幅１μｍ当たりのドレイン電流が１００ｎＡとなるゲート電圧と定義する。それ故、基板バイアスの値によってはしきい値電圧は存在しない。
図５（ａ）を観ると、実線で示す図４（ａ）に示した埋め込み絶縁膜の誘電率が３．９の素子に比べて、長い破線で示す図４（ｂ）に示した埋め込み絶縁膜の誘電率が２０の素子の方がグラフの傾きが大きい、即ちしきい値電圧の基板バイアスに対する依存性が大きいことが分かる。そして、一点鎖線で示す界面層の厚さが１ｎｍの素子及び二点鎖線で示す界面層の厚さが２ｎｍの素子は、図４（ａ）に示した埋め込み絶縁膜の誘電率が３．９の素子と、長い破線で示す図４（ｂ）に示した埋め込み絶縁膜の誘電率が２０の素子との間であることが分かる。
続いて、Ｓファクタの基板バイアスに対する依存性を、図５（ｂ）に示す。図５（ｂ）を観ると、実線で示す図４（ａ）に示した埋め込み絶縁膜の誘電率が３．９の素子に比べて、破線で示す図４（ｂ）に示した埋め込み絶縁膜の誘電率が２０の素子の方がＳファクタが著しく大きいことが分かる。そして、一点鎖線で示す界面層の厚さが１ｎｍの素子及び二点鎖線で示す界面層の厚さが２ｎｍの素子においては、Ｓファクタの増大が有効に抑制されていることが分かる。
基板バイアスに伴うしきい値電圧の変動とＳファクタとの振る舞いの関係を観るために、しきい値電圧が上記の全ての素子において存在する基板バイアス範囲（−０．６Ｖ〜０．２Ｖ）における、しきい値電圧を基板バイアスで微分した値の平均値と、Ｓファクタの平均値との関係を図５（ｃ）に示す。図５（ｃ）においては、実線で上記の素子の結果を示すと共に、埋め込み絶縁膜の支持基板側の１ｎｍ〜２ｎｍに比誘電率３．９の領域を設けた素子の結果をも点線で併せて示す。図５（ｃ）を観ると、埋め込み絶縁膜において低誘電率の領域を半導体層側に設けた場合と、支持基板側に設けた場合とを、基板バイアスに対するしきい値電圧の変動量の等しい場合に比較すると、低誘電率の領域を半導体層側に設けた場合においてＳファクタが低い値に抑えられていることが分かる。即ち、低誘電率の領域を半導体層側に設けることは本質的である。それ故、本実施形態の構造の素子においてはＳファクタの増大を抑制しつつ、且つしきい値電圧の基板バイアス依存性の増大がはかられることが分かる。
このように本実施形態によれば、埋め込み絶縁膜２に誘電率の高い材料を用いることにより支持基板１と素子形成半導体層５との容量結合を増大させ、基板バイアスによるしきい値電圧の制御性の向上をはかることができる。そして、埋め込み絶縁膜２の素子形成半導体層５側に誘電率の低い材料を用いることにより、埋め込み絶縁膜２を介したチャネル領域８とソース・ドレイン領域６，７との容量結合を低減してＦＩＢＬの抑制をはかり、チャネル領域８の電位に対するゲート電極１０の制御性の向上をはかることができる。これらの結果として、従来技術においては不可避であった二律背反の関係にあった二事項の両立をはかることができる。さらに、そのことの結果として、低消費電力の高性能の半導体素子が形成され、その素子を用いることにより高性能の半導体装置（高性能・低消費電力ＣＭＯＳ等）を実現することが可能となる。
（第１の実施形態の変形例１）
本実施形態の半導体素子の製造に用いる半導体基板の製造工程の第１の変形例を、図６（ａ）（ｂ）を用いて説明する。
前記図２（ａ）に示す工程に引き続き図６（ａ）に示すように、支持基板１上の酸化ハフニウム膜３の上に、例えばＣＶＤ等の方法により厚さ１ｎｍの酸化シリコン膜４を形成する。
次いで、図６（ｂ）に示すように、酸化シリコン膜４の上にシリコン基板１２を、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造を成す埋め込み絶縁膜２となる。
これ以後は、図２（ｄ）以降に示す工程と同様である。
本変形例においては、埋め込み絶縁膜２は酸化ハフニウム膜３と酸化シリコン膜４との積層としたが、このように複数種類の膜を順次成膜するのではなく、例えばＣＶＤ法に用いる材料ガスを切り替える等の方法により連続的に成膜してもよい。また、例えばＣＶＤ法に用いる材料ガスを連続的に変える等の方法により膜厚方向に誘電率の連続的に変化する埋め込み絶縁膜を成膜してもよい。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第１の実施形態の変形例２）
本実施形態の半導体素子の製造に用いる半導体基板の製造工程の第２の変形例を、図７（ａ）（ｂ）を用いて説明する。
前記図２（ｂ）に示す工程に引き続き図７（ａ）に示すように、シリコン基板１２上の酸化シリコン膜４の上に、例えばＣＶＤ等の方法により厚さ１９ｎｍの酸化ハフニウム膜３を形成する。
次いで、図７（ｂ）に示すように、酸化ハフニウム膜３の上に、例えば加熱等の方法により支持基板１を貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造を成す埋め込み絶縁膜２となる。
これ以後は、図２（ｄ）以降に示す工程と同様である。
本変形例においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（第１の実施形態の変形例３）
本実施形態の半導体素子の製造に用いる半導体基板の製造工程の第３の変形例を、図８（ａ）〜（ｃ）を用いて説明する。
前記図２（ｂ）に示す工程に引き続き図８（ａ）に示すように、イオン注入等の方法によりシリコン基板１２に水素イオン１６を注入する。この水素イオン１６の注入により、イオン注入した領域に欠陥が導入され、この部分でシリコン基板１２が割れやすくなる。
続いて、図８（ｂ）に示すように、支持基板１の上に形成された酸化ハフニウム膜３とシリコン基板１２の上に形成された酸化シリコン膜４とを、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは、積層構造を成す埋め込み絶縁膜２となる。
次いで、図８（ｃ）に示すように、例えば昇温等の方法によりシリコン基板１２の一部を除去する。具体的には、イオン注入した領域を境界としてシリコン基板１２の上部を除去する。その後、例えば機械研磨法等によりシリコン基板１２の表面を研磨して平坦化することにより、本実施形態の半導体基板を形成する。この工程により、シリコン基板１２は半導体層５となる。
本変形例においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（第２の実施形態）
図９は、第２の実施形態に係わる半導体素子の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
第１の実施形態と同様に、例えばシリコンで形成された支持基板１上に、酸化ハフニウム膜３及び酸化シリコン膜４の積層構造の埋め込み絶縁膜２が形成され、その上に、ゲルマニウムよりなる半導体層２５が形成されている。
半導体層２５内には、Ａｓを含むソース領域６とドレイン領域７とが形成され、その間にＢを含むチャネル領域８が形成されている。チャネル領域８の上には、酸化ハフニウムと酸化シリコンとの積層構造からなるゲート絶縁膜９を介してゲート電極１０が形成されている。そして、ゲート電極１０の両側にはゲート側壁絶縁膜１１が形成されている。
なお、図９において、配線金属、層間絶縁膜等は省略してある。また、図９は素子の構造を分かり易く示すためのものであり、図９における縮尺は正確ではない。また、本発明は、以下の実施形態に限定されるものではなく、種々変更して用いることができる。
本実施形態の半導体素子の製造工程を、図１０及び図１１を用いて説明する。
まず、図１０（ａ）に示すように、支持基板１上に、例えばＣＶＤ等の方法により厚さ１９ｎｍの酸化ハフニウム膜３を形成する。続いて、図１０（ｂ）に示すように、酸化ハフニウム膜３の上に、例えばＣＶＤ等の方法により厚さ１ｎｍの酸化シリコン膜４を形成する。ここまでは、前記図６（ａ）に示す工程と同じである。
次いで、図１０（ｃ）に示すように、支持基板１の上に形成された酸化ハフニウム膜３と酸化シリコン膜４との上にゲルマニウム基板２０を、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造を成す埋め込み絶縁膜２となる。
次いで、図１０（ｄ）に示すように、例えば機械研磨法等の方法によりゲルマニウム基板２０の一部を除去し、本実施形態の半導体基板を形成する。この工程により、ゲルマニウム基板２０は半導体層２５となる。
次いで、上記の半導体基板を用い、図１１（ａ）に示すように、半導体層２５にＢを注入した後に、半導体層２５の上に例えばＣＶＤ等の方法により厚さ１ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、例えばＣＶＤ等の方法により厚さ５ｎｍの酸化ハフニウム膜を形成し、酸化シリコン膜と酸化ハフニウム膜との積層絶縁膜１３を形成する。
次いで、図１１（ｂ）に示すように、例えばＣＶＤ等の方法により厚さ５０ｎｍのタングステン膜１４を形成する。
次いで、図１１（ｃ）に示すように、タングステン膜１４に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、タングステン膜からなるゲート電極１０を形成する。続いて、積層絶縁膜１３に例えば湿式処理等の処理を施すことにより一部を選択的に除去し、積層絶縁膜からなるゲート絶縁膜９を形成する。
次いで、図１１（ｄ）に示すように、ゲート電極１０をマスクに用いて半導体層２５内にＡｓを注入することにより、エクステンション領域１５を形成する。
次いで、例えばＣＶＤ等の方法により厚さ２０ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、例えば活性イオンエッチング法等の方法を用いることにより該酸化シリコン膜の一部を選択的に除去し、ゲート側壁絶縁膜１１を形成する。
引き続いて、半導体層２５にＡｓを注入することにより、前記エクステンション領域１５と共にソース領域６とドレイン領域７、及びこれらに挟まれたチャネル領域８を形成する。これにより、前記図９に示す構造が得られる。これ以降は、従来技術と同様にして層間絶縁膜形成工程及び配線工程等を経て、ｎ型ＭＯＳトランジスタが完成することになる。
第１の実施形態においては素子を形成する半導体層５としてシリコンを用いたのに対し、本実施形態においては素子を形成する半導体層２５としてゲルマニウムを用いた。半導体層２５としてはゲルマニウムに限るものではなく、シリコンとゲルマニウムとの混晶を用いても良い。ゲルマニウム又はシリコンとゲルマニウムとの混晶は、シリコンに比べて電流キャリアの移動度が高いと云う利点があるので好ましい。
本実施形態においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（第２の実施形態の変形例１）
本実施形態の半導体素子の製造に用いる半導体基板の製造工程の第１の変形例を、図１２を用いて説明する。
前記図１０（ｂ）に示す工程に引き続き図１２（ａ）に示すように、例えばエピタキシャル成長法等の方法によりシリコン基板１２上に、格子歪みが緩和されたシリコンとゲルマニウムとの混晶層２２を形成する。
次いで、図１２（ｂ）に示すように、例えばエピタキシャル成長法等の方法によりシリコンとゲルマニウムとの混晶層２２上に格子整合させてゲルマニウム層２５を形成する。
続いて、図１２（ｃ）に示すように、支持基板１の上に形成された酸化ハフニウム膜３と酸化シリコン膜４との上に、シリコン基板１２の上に形成されたシリコンとゲルマニウムとの混晶層２２とゲルマニウム層２５とを、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造を成す埋め込み絶縁膜２となる。
引き続いて、例えば機械研磨法等の方法によりシリコン基板１２を除去し、更にシリコンとゲルマニウムとの混晶層２２を除去する。ここで、シリコン基板１２及び混晶層２２の除去に続きゲルマニウム層２５の一部を除去しても良い。
本変形例においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（第２の実施形態の変形例２）
本実施形態の半導体素子の製造に用いる半導体基板の製造工程の第２の変形例を、図１３を用いて説明する。
前記図１０（ｂ）に示す工程に引き続き図１３（ａ）に示すように、支持基板１の上に形成された酸化ハフニウム膜３と酸化シリコン膜４との上に、シリコンとゲルマニウムとの混晶基板２３を、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは積層構造を成す埋め込み絶縁膜２となる。
次いで、図１３（ｂ）に示すように、例えば機械研磨法等の方法によりシリコンとゲルマニウムとの混晶基板２３の一部を除去し、本実施形態の半導体基板を形成する。この工程により、シリコンとゲルマニウムとの混晶基板２３は半導体層２４となる。
続いて、図１３（ｃ）に示すように、例えば熱酸化等の方法により半導体層２４の一部を酸化し、形成された酸化層（図示せず）を例えば湿式処理等の方法により除去することにより、半導体層２４を薄膜化する。このような酸化濃縮工程により、半導体層２４中のゲルマニウム濃度は高くなり、高濃度のゲルマニウムを含む半導体層又はゲルマニウム層２５が形成されることになる。
本変形例においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（第３の実施形態）
図１４は、第３の実施形態に係わる半導体素子の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
第１の実施形態と同様に、例えばシリコンで形成された支持基板１上に、酸化ハフニウム膜３及び酸化シリコン膜４の積層構造の埋め込み絶縁膜２が形成され、その上に、Ｉｎ（インジウム）とＧａ（ガリウム）とＡｓとの混晶よりなる半導体層３５が形成されている。
半導体層３５の内には、シリコンを含むソース領域６とドレイン領域７とが形成され、その間にＺｎ（亜鉛）を含むチャネル領域８が形成されている。チャネル領域８の上には、酸化ハフニウムと酸化アルミニウムとの積層よりなるゲート絶縁膜３９を介してゲート電極１０が形成されている。そして、ゲート電極１０の両側にはゲート側壁絶縁膜１１が形成されている。
なお、配線金属、層間絶縁膜等は省略してある。また、図の縮尺は正確ではない。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いることができる。
本実施形態の半導体素子の製造工程を、図１５及び図１６を用いて説明する。
まず、図１５（ａ）に示すように、支持基板１上に、例えばＣＶＤ等の方法により厚さ１９ｎｍの酸化ハフニウム膜３を形成する。続いて、図１５（ｂ）に示すように、酸化ハフニウム膜３の上に例えばＣＶＤ等の方法により厚さ１ｎｍの酸化シリコン膜４を形成する。ここまでは、前記図６（ａ）に示す工程と同じである。
次いで、図１５（ｃ）に示すように、支持基板１の上に形成された酸化ハフニウム膜３と酸化シリコン膜４との上に、ＩｎとＧａとＡｓとの混晶基板３０を、例えば加熱等の方法により貼り合わせる。この工程を経ることにより、酸化ハフニウム膜３と酸化シリコン膜４とは、積層構造を成す埋め込み絶縁膜２となる。
次いで、図１５（ｄ）に示すように、例えば機械研磨法等の方法によりＩｎとＧａとＡｓとの混晶基板３０の一部を除去し、本実施形態の半導体基板を形成する。この工程により、ＩｎとＧａとＡｓとの混晶基板３０は半導体層３５となる。
次いで、上記の半導体基板を用いて、図１６（ａ）に示すように、半導体層３５にＺｎを注入した後に、半導体層３５の上に例えば堆積法等の方法により厚さ２ｎｍの酸化アルミニウム膜（図示せず）を形成する。続いて、例えばＣＶＤ等の方法により厚さ５ｎｍの酸化ハフニウム膜を形成し、酸化アルミニウム膜と酸化ハフニウム膜との積層絶縁膜３３を形成する。
次いで、図１６（ｂ）に示すように、例えばＣＶＤ等の方法により厚さ５０ｎｍのタングステン膜１４を形成する。
次いで、図１６（ｃ）に示すように、タングステン膜１４に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、タングステン膜からなるゲート電極１０を形成する。続いて、積層絶縁膜３３に例えば湿式処理等の処理を施すことにより一部を選択的に除去し、積層絶縁膜からなるゲート絶縁膜３９を形成する。
続いて、図１６（ｄ）に示すように、例えばシリコンを注入することによりエクステンション領域１５を形成する。
次いで、例えばＣＶＤ等の方法により厚さ２０ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、例えば活性イオンエッチング法等の方法を用いることにより該酸化シリコン膜の一部を選択的に除去し、ゲート側壁絶縁膜１１を形成する。
引き続いて、半導体層３５にシリコンを注入することにより、エクステンション領域１５と共にソース領域６とドレイン領域７、及びこれらに挟まれたチャネル領域８を形成する。これにより、前記図１４に示す構造が得られる。これ以降は、従来技術と同様にして層間絶縁膜形成工程及び配線工程等を経て、ｎ型ＭＯＳトランジスタが完成することになる。
本実施形態においては、素子を形成する半導体層としてＩｎとＧａとＡｓとの混晶を用いたが、半導体層としてはこれらの混晶に限るものではなく、他の III族元素とＶ族元素との化合物である半導体を用いても良い。そのような化合物もまたシリコンに比べて素子の移動度が高いと云う利点があるので好ましい。特に、ＩｎＡｓ（インジウム砒素）、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＳｂ（インジウムアンチモン）等は電流キャリアの移動度が特に高いので好ましい。また、チャネル領域に歪みを印加することもまた移動度の向上がはかられるので好ましい。一方、半導体層としてシリコンを用いると従来の製造工程をそのまま用いることができるので、製造工程の構築が容易であると云う他の利点がある。
本実施形態においても、上記実施形態及び上記変形例に記したような種々の変形が可能であり、同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、支持基板としてシリコンを用いたが、必ずしもシリコンに限定されるものではなく、基板バイアスを与えることのできる半導体であればよい。さらに、表面に不純物がドープされた半導体基板であっても良い。また、実施形態に示した各部の材料や膜厚等は一例に過ぎず、仕様に応じて適宜変更可能である。さらに、実施形態に示した製造方法は何ら限定されるものではなく、適宜変更可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…支持基板
２…埋め込み絶縁膜
３…酸化ハフニウム膜
４…酸化シリコン膜
５…シリコン層（半導体層）
６…ソース領域
７…ドレイン領域
８…チャネル領域
９，３９…ゲート絶縁膜
１０…ゲート電極
１１…ゲート側壁絶縁膜
１２…シリコン基板
１３…酸化シリコン膜と酸化ハフニウム膜との積層絶縁膜
１４…タングステン膜
１５…エクステンション領域
１６…水素イオン
２０…ゲルマニウム基板
２２…シリコンとゲルマニウムとの混晶層
２３…シリコンとゲルマニウムの混晶基板
２４…シリコンとゲルマニウムの混晶層
２５…ゲルマニウム層（半導体層）
３０…ＩｎとＧａとＡｓとの混晶基板
３３…酸化アルミニウム膜と酸化ハフニウム膜との積層絶縁膜
３５…ＩｎＧａＡｓ層（半導体層）

Claims (10)

  1. 支持基板と、
    前記支持基板の一主面に接して形成された埋め込み絶縁膜と、
    前記埋め込み絶縁膜の前記支持基板と反対側に該埋め込み絶縁膜と接して形成され、且つ前記支持基板よりも膜厚の薄い半導体層と、
    を具備し、
    前記埋め込み絶縁膜の前記半導体層と接する領域の誘電率が前記支持基板と接する領域の誘電率よりも低いことを特徴とする半導体基板。
  2. 前記埋め込み絶縁膜の前記半導体層と接する領域は酸化シリコンで形成され、
    前記埋め込み絶縁膜の前記支持基板と接する領域は、酸化シリコンの誘電率よりも高い誘電率を有する絶縁材料で形成されていることを特徴とする請求項１に記載の半導体基板。
  3. 前記半導体層は、Ｓｉ，Ｇｅ，又はこれらの少なくとも一方を含む半導体からなることを特徴とする請求項１又は２に記載の半導体基板。
  4. 前記半導体層は、 III族元素とＶ族元素との化合物半導体からなることを特徴とする請求項１又は２に記載の半導体基板。
  5. 支持基板と、
    前記支持基板の一主面に接して形成された埋め込み絶縁膜と、
    前記埋め込み絶縁膜の前記支持基板と反対側に該埋め込み絶縁膜と接して形成され、且つ前記支持基板よりも膜厚の薄い半導体層と、
    前記半導体層の前記埋め込み絶縁膜と反対側に前記半導体層と接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の前記半導体層と反対側に該ゲート絶縁膜と接して形成されたゲート電極と、
    前記半導体層中に前記ゲート電極を挟むように形成されたソース・ドレイン領域と、
    前記半導体層中の前記ソース・ドレイン領域の間に形成されたチャネル領域と、
    を具備し、
    前記埋め込み絶縁膜の前記半導体層と接する領域の誘電率が前記支持基板と接する領域の誘電率よりも低いことを特徴とする半導体素子。
  6. 前記埋め込み絶縁膜の前記半導体層と接する領域は酸化シリコンで形成され、
    前記埋め込み絶縁膜の前記支持基板と接する領域は、酸化シリコンの誘電率よりも高い誘電率を有する絶縁材料で形成されていることを特徴とする請求項５に記載の半導体素子。
  7. 前記チャネル領域は、Ｓｉ，Ｇｅ，又はこれらの少なくとも一方を含む半導体からなることを特徴とする請求項５又は６に記載の半導体素子。
  8. 前記チャネル領域は、III族元素とＶ族元素との化合物半導体からなることを特徴とする請求項５又は６に記載の半導体素子。
  9. 前記チャネル領域は、Ｉｎを含むことを特徴とする請求項８に記載の半導体素子。
  10. 前記チャネル領域に歪みが印加されていることを特徴とする請求項５〜９の何れかに記載の半導体素子。
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