TW201515113A - 藉由單步驟沉積完成閘極包覆 - Google Patents

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Abstract

本發明涉及藉由單步驟沉積實現閘極包覆，當形成包覆電晶體的閘極電極結構的間隔件結構時，常見的問題是由於在第一室中執行第一沉積製程以及在第二室中執行第二後續製程而造成所獲得的間隔件結構的厚度變動。本發明提供一種用於形成具有良好定義的厚度的間隔件的方法。該方法依賴於藉由原子層沉積執行的單個沉積步驟。以不同溫度下執行的兩個階段來執行該沉積。

Description

藉由單步驟沉積完成閘極包覆
本發明通常涉及用以製造積體電路的方法，尤其涉及用以製造具有改進的間隔件的積體電路的方法。
目前，電子電路向越來越複雜的積體電路發展的趨勢要求降低電子裝置的尺寸，以實現越來越高的集成密度。
電晶體是當前積體電路中的主要電路元件。目前，在當前可獲得的複雜積體電路中可設置數億個電晶體，例如微處理器、CPU、存儲晶片等。因此至關重要的是，包括於積體電路中的電晶體的典型尺寸要盡可能地小，以實現高集成密度。
在積體電路的各種製造技術中，MOS(metal-oxide-semiconductor；金屬-氧化物-半導體)技術是目前最有前景的方法，因為它能夠生產在操作速度、功耗以及成本效率方面具有優越特性的裝置。CMOS(complementary metal-oxide-semiconductor；互補金屬-氧化物-半導體)技術 是MOS技術的特定實施，其中，互補電晶體對，亦即成對分組的P通道電晶體和N通道電晶體，用以形成電路元件例如反相器以及其他邏輯閘，從而設計高度複雜的電路元件。在使用CMOS技術製造複雜積體電路期間，數百萬個電晶體，亦即N通道電晶體和P通道電晶體形成在由基板支持的半導體層內定義的主動區中。
目前，在其中形成大多數積體電路的層是由矽製成。矽可以結晶、多晶或非晶的形式提供。可在原始半導體層中引入其他材料，例如摻雜物原子或離子。
MOS電晶體或通常的場效應電晶體(field-effect transistor；FET)，無論是N通道電晶體還是P通道電晶體，包括源極區和汲極區，對該源極區和汲極區使用相同種類的摻雜物高度摻雜。接著，在該源極汲極區之間設置反型或弱摻雜的通道區。通道區的電導率，亦即導電通道的驅動電流能力，可由形成于該通道區附近並藉由薄的絕緣層與該通道區隔開的閘極電極控制。通道區的電導率尤其依賴於載流子的遷移率以及源極汲極區之間沿電晶體寬度方向的距離。該距離也被稱作通道長度。例如，藉由降低通道長度，通道電阻率降低。這樣，藉由降低電晶體通道長度可使電晶體的開關速度增加並獲得較高的驅動電流能力。
不過，可能不會使電晶體的通道長度的降低達到極限而不會引起其他問題。例如，閘極電極與通道之間的電容隨通道長度降低而降低。在此情況下，可藉由 降低閘極與通道之間的絕緣層的厚度來補償此效應。例如，對於約80奈米的閘極長度，高速電晶體元件中可能需要厚度小於2奈米的基於二氧化矽的閘極介電材料。不過，絕緣層如此的薄厚度可能導致因熱載流子植入以及載流子藉由極薄的閘極介電材料的直接穿隧而引起漏電流增加。由於二氧化矽基閘極介電材料的厚度的進一步降低與複雜積體電路的熱功率要求可能日益變得不相容，因此已開發其他替代方法來增加通道區中的載流子遷移率，以提升場效應電晶體的總體性能。
針對隨電晶體通道長度的降低而增加電容的問題，已找到的一種解決方案包括針對閘極電極中的絕緣層選擇適當的材料。當製造典型的閘極尺寸低於50奈米的電晶體時，“高k/金屬閘極”(high-k/metal gate；HKMG)技術如今已成為新的製造標準。依據HKMG製造流程，包括於閘極電極中的絕緣層由高k材料組成。這與傳統的氧化物/多晶矽(poly/SiON)方法相反，在該傳統方法中，閘極電極絕緣層通常由氧化物組成，較佳地，針對矽基裝置，閘極電極絕緣層由二氧化矽或氮氧化矽組成。高k材料是指介電常數k高於10的材料。在閘極電極中用作絕緣層的高k材料例如為氧化鉭(Ta2O5)、氧化鈦鍶(SrTiO3)、氧化鉿(HfO2)、氧化矽鉿(HfSiO2)、氧化鋯(ZrO2)等。
HKMG能夠增加閘極電極中絕緣層的厚度，因此，即使在電晶體通道長度低至30奈米或更小的情況下，也能顯著降低流過閘極的漏電流。不過，相對傳統 的poly/SiON技術，HKMG的實施帶來新的技術挑戰並需要新的集成方案。
例如，已經發現，當使用氧化鉿(HfO2)作為電晶體閘極中的絕緣層時，該絕緣層材料與該閘極中還具有的多晶矽發生相互作用，從而造成大量的問題，例如電晶體的高閾值電壓。因此，必須找到新的材料來調整閘極電極種類的功函數，以將電晶體閾值電壓調整到想要的水準。為此目的，在高k介電材料與設于該高k介電材料上方的通常為多晶矽的閘極材料之間插入薄的“功函數金屬”層。這樣，藉由改變該金屬層的厚度可調整閾值電壓。這個閘極金屬層通常包括氮化鈦(TiN)膜，可能結合功函數金屬，例如鋁。
目前，為了在半導體製造流程中實施HKMG，存在兩種不同的方案。在被稱作先閘極的第一種方案中，製造流程與傳統poly/SiON方法中的後續製造流程類似。初始執行包括高k介電膜以及功函數金屬層的閘極電極的形成，接著執行電晶體製造的後續階段，例如定義源極汲極區、基板表面的部分的矽化、金屬化等等。另一方面，依據被稱作後閘極或替代閘極的第二種方案，在具有犧牲偽閘極的情況下執行例如摻雜物離子植入、源極汲極區形成以及基板矽化等製造階段。在執行高溫源/汲極區形成以及所有的矽化退火迴圈以後，以真實閘極替代該偽閘極。
因此，該先閘極HKMG方法需要閘極電極 堆疊，以承受例如為活化源極汲極區中植入的摻雜物種類或誘發矽化製程而執行的退火步驟期間所達到的高溫。
而且，在裝置經歷的熱預算期間，氧氣或其他氣態污染物可能擴散進入閘極絕緣層或閘極金屬層。在熱預算期間典型的高溫下，氧氣擴散尤其快。應當避免在裝置製造期間發生氧氣或污染物納入閘極堆疊中，因為已經發現這會以非預期的方式改變閘極結構中所包括的材料的化學及物理特性。這樣，可能無法預先定義要製造的電晶體的關鍵特徵，例如閾值電壓。
在製程期間可能威脅閘極堆疊的完整性的另一因素來自為了圖案化或清洗裝置表面而在閘極形成以後執行的濕式或乾式蝕刻系列。理想地說，閘極堆疊應當不受閘極堆疊形成以後執行的所有圖案化或表面清洗製程的影響。
因此，為了在後續製造階段期間保護敏感閘極材料，將閘極堆疊包覆進在其側壁上形成的介電材料罩中。該保護層也被稱作“間隔件”或“間隔件結構”。該保護層除保護敏感閘極材料外，在向其中形成電晶體的半導體層中植入想要的類型的摻雜物時，該保護層也有利於用作遮罩。在這方面，間隔件結構可形成於後續階段中，以在各植入步驟期間具有適當的形狀及厚度。
尤其，間隔件結構可包括鄰近堆疊側壁形成的包覆部分。接著，在該包覆部分上形成具有第一厚度的第一間隔件部分。該第一部分通常被稱作“間隔件-0”。 藉由使用間隔件-0作為遮罩，可執行第一系列植入。該第一系列可包括為了定義電晶體通道區中的環狀(halo)區以及源極汲極區中的延伸區而執行的植入。隨後，藉由在先前形成的間隔件-0上形成第二部分可擴展該間隔件結構。該第二部分通常被稱作“間隔件-1”。接著，在具有間隔件-0及間隔件-1的情況下可執行第二系列植入，例如用以定義源極汲極區的深區。
依據當前技術，藉由使用兩階段製程來形成閘極包覆部分以及間隔件-0。藉由執行第一沉積步驟在第一溫度下初始形成閘極包覆部分。在沉積閘極包覆部分以後，接著形成間隔件-0，間隔件-0暴露一表面於外部。藉由在第二溫度下執行第二沉積形成間隔件-0，該第二溫度通常高於第一溫度。下面將更廣泛地討論整個製程。
第1a至1g圖顯示依據現有技術在FET製造期間的典型流程的一些態樣。第1a圖顯示在較先進製造階段中半導體結構100的剖示示意圖。如圖所示，半導體結構100包括基板101，例如半導體材料等，在該基板上方形成半導體層102。
半導體層102通常由單晶矽製成。半導體層102被橫向劃分為多個主動區102a。可將這些主動區102a理解為半導體區，在該半導體區之中及上方將形成一個或多個電晶體。出於方便，圖中顯示單個主動區102a，其由隔離區102b例如淺溝槽隔離橫向界定。依據總體裝置要求，當絕緣埋層(未圖示)直接形成於半導體層102下方時， 基板101以及半導體層102，例如初始設為矽材料，可形成絕緣體上矽(SOI；silicon-on-insulator)架構。在其他情況下，當半導體結構100將使用塊體配置時，最初，半導體層102表示基板101的結晶材料的一部分。
半導體結構100包括形成于主動區102a之中及上方的電晶體150。第1a圖顯示形成閘極電極結構160以後的製造階段期間的電晶體150。該電晶體可為場效應電晶體。
閘極結構160包括閘極電極材料162，其可由多晶矽組成。閘極結構160還包括絕緣層161，以將閘極電極材料162與將要形成于主動區102a中的電晶體通道區物理及電性隔離。閘極電極結構160可具有任意適當的幾何配置，例如在長度及寬度方面。例如，閘極長度，亦即第1a圖中電極材料162的水準延伸，可為50奈米或更小。
依據閘極電極結構160的配置，絕緣層161以及閘極電極材料162可以不同的方式形成。
例如，如果閘極電極160為傳統的氧化物/多晶矽閘極電極(例如poly/SiON)，則閘極絕緣層161可由傳統的閘極介電材料形成，例如二氧化矽、氮氧化矽等等，而閘極電極材料162可包括多晶矽。
或者，對於閘極電極結構160可較佳HKMG配置。對於約50奈米或更小的閘極長度通常較佳HKMG。在此情況下，絕緣層161可為現有技術中已知的高k閘極 介電材料的其中一種。例如，上面給出了電晶體閘極中可使用的高k材料的非詳盡清單。
如果已經依據HKMG技術形成閘極電極結構160，則該閘極電極結構還包括閘極金屬層162a，例如氮化鉭等形式，可能結合功函數金屬種類，例如鋁等。閘極金屬層162a通常形成於絕緣層161上方，以調整適當的功函數並因此調整電晶體150的閾值電壓，如上所述。
如上所述，為保護組成閘極電極結構160的堆疊，在閘極堆疊的側壁上形成間隔件結構。初始形成的該間隔件結構具有較小的厚度，且隨後擴展至較大的厚度。
第1b至1d圖顯示製造階段序列，以形成間隔件結構的部分，包括鄰近閘極堆疊的包覆部分以及具有預定厚度的外層。該外層通常被稱作間隔件-0。
如第1b圖所示，在間隔件形成的初始階段期間，執行沉積製程182，以在半導體結構100的表面上形成第一絕緣層144。第一絕緣層144通常包括絕緣材料例如氮化矽(SiN)。層144通常具有3至4奈米之間的厚度，且較佳地具有約3.5奈米的厚度。形成後與閘極結構160接觸的層144適於經圖案化以形成該間隔件結構的包覆部分。
通常藉由原子層沉積(atomic layer deposition；ALD)製程執行沉積製程182以形成第一絕緣層144。在第4a圖所示的隨時間變化的溫度圖表中，以折線 482示意組成沉積182的操作序列。線段482a標示在250℃下將舟推入ALD爐中。接著，在線段482b期間，溫度上升至500℃。隨後，線上482的線段482c期間執行ALD沉積。在第4a圖中使用完整的矩形482dep標示ALD沉積。在執行ALD沉積482dep以後，在500℃下執行舟拉出(boat pull)482pull。
在執行沉積182時，針對舟推入選擇較低溫度250℃且針對ALD選擇500℃，因為它們有效避免沉積室中的殘餘氧氣到達閘極堆疊160。一旦閘極堆疊160被層144包覆，閘極堆疊160就可在後續步驟中承受更高的溫度。
現在請參照第1c圖，其顯示第1b圖中所示階段之後的製造階段期間的半導體結構100。在沉積第一絕緣層144以後，可藉由使用第二沉積製程184沉積第二絕緣層146。第二絕緣層146沉積於第一絕緣層144的表面上。通常，第二絕緣層146包括與第一絕緣層144相同的絕緣材料。因此，第二絕緣層146通常由氮化矽組成。層146具有在8至9奈米範圍內的厚度，較佳地，具有約8.5奈米的厚度。形成於第一絕緣層144上的第二絕緣層146適於經圖案化以形成被稱為間隔件-0的間隔件結構的部分。
用以形成第二絕緣層146的沉積製程184通常藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)製程執行。在第4b圖所示的溫度-製程 時間圖表中以折線484示意該沉積製程。線段484a標示在700℃下將舟推入LPCVD爐中。如線段484b所示，接著，溫度上升至750℃。在線段484c期間，藉由在750℃下的LPCVD製程實現使用完整矩形標示的層146的沉積。如線段484d所示，接著，溫度降低至700℃，且最後，在線段484e中，在700℃下執行舟拉出。
在第二絕緣層146的LPCVD期間，750℃的溫度能夠形成具有改進韌度的間隔件-0。尤其，由藉由在選擇溫度下執行LPCVD而生長的絕緣層146形成的間隔件-0在形成後，當間隔件-0暴露於施加至晶圓的典型濕式蝕刻時，間隔件-0證明具有極低的蝕刻速率。
現請參照第1d圖，其顯示在第1c圖所示的製造階段之後的製造階段期間的半導體結構100。在形成第一絕緣層144及第二絕緣層146以後，可圖案化層144及146，以移除不與閘極結構169鄰近的那些部分。尤其，可使用一個或多個乾式或濕式蝕刻來圖案化層144及146。該圖案化步驟導致形成間隔件140，包括鄰近閘極結構160的側壁形成的包覆部分144enc。間隔件結構140的包覆部分144enc是來自圖案化的第一絕緣層144的一部分。在第1d圖所示的製造流程階段中，間隔件結構140還包括外層部分146sp0，其暴露於外部並來自圖案化的第二絕緣層146的一部分。外層部分146sp0構成被稱為間隔件-0的間隔件140的部分。
在形成如第1d圖所示的間隔件結構140以 後，可執行一系列摻雜植入188，以定義延伸區和/或環狀區。植入188可包括環狀植入和/或用以定義源極汲極區151的延伸區151e的植入。第1e圖顯示執行植入188從而形成源極汲極區的延伸區151e以後的電晶體150。延伸區151e決定電晶體150的通道區的長度。
第1f圖顯示在第1e圖所示的製造階段之後的製造階段期間的半導體結構100。在執行環狀和/或延伸區植入以後，可藉由使用高度共形的沉積技術沉積第三絕緣層(未圖示)。該第三絕緣層可經圖案化以形成間隔件結構140的部分148，其被稱為間隔件-1。
藉由形成間隔件-1148擴展間隔件結構140以後，可執行另外的植入步驟(未圖示)，以定義源極汲極區151的深區151d。隨後，對半導體結構100退火，以活化植入的摻雜物並使半導體層的晶格在植入損傷後重結晶。摻雜種類的一定量的擴散可能來自退火製程的施用。將電晶體150的通道區155定義為由延伸區151e界定。第1f圖示意執行活化退火以後的半導體結構100。
第1g圖顯示在第1f圖所示的製造流程之後的下一階段製造流程期間的半導體結構100。在執行活化退火以後，在已經形成閘極電極結構160並創建源極汲極區151以後，在如第1f圖所示的裝置100的表面上沉積難熔金屬層(未圖示)。接著，在300-500℃範圍內的溫度下對該難熔金屬層進行熱處理。作為該熱處理的結果，在閘極電極材料162的上表面之中及其頂部部分形成如第1g圖所 示的金屬矽化物層162b。在沉積該難熔金屬層以前暴露該閘極電極材料162的上表面。類似地，在半導體層102的上表面之中及其頂部部分形成金屬矽化物層153。在沉積該難熔金屬層以前暴露該半導體層102的上表面。
在形成金屬矽化物層153及162b以後，藉由使用已知的沉積技術，例如等離子增強型化學氣相沉積(PECVD)，在半導體結構100的暴露面上沉積應力材料層120。在應力材料層120沉積後可接著執行UV固化製程。該UV固化製程在400-500℃範圍內的溫度下執行，導致應力材料層120的拉伸應力增加。應力材料層120包括介電材料，通常為氮化矽(SiN)，其對於後續製造階段期間形成於半導體結構100上方的介電材料層130具有蝕刻選擇性。因此，應力材料層120還充當蝕刻停止層。
在應力材料層120上沉積層間介電材料層130。介電層130可包括任意適當的介電材料，例如二氧化矽(SiO2)。
介電材料層130及應力材料層120通常作為連續層沉積。隨後，在半導體結構100上執行蝕刻製程，例如反應離子蝕刻(reactive ion etching；RIE)。在結構100的表面上設置適當圖案化的蝕刻遮罩134以後可執行蝕刻。執行蝕刻以形成導孔開口172及174，從而分別暴露與源極汲極區151接觸的金屬矽化物層153的部分以及與閘極電極材料162接觸的金屬矽化物層162b的部分。
在隨後的製造步驟(未圖示)中，使用高導電 性金屬例如鎢來填充導孔開口172及174。這允許自外部電性接觸源極汲極區151以及閘極電極160。
如參照第1b至1d圖所述，藉由執行兩個連續的薄膜沉積形成間隔件結構140的包覆部分144enc以及間隔件-0部分146sp0。更具體而言，執行包括ALD的第一沉積階段182導致形成第一絕緣層144，接著執行包括LPCVD的第二沉積階段184，導致形成第二絕緣層146。
通常，在執行第一沉積182以後，將其中形成有半導體結構100的晶圓自第一沉積室取出並儲存在載體中，例如前開口式統一傳送盒(front opening universal pod；FOUP)。在一可變時間量以後，接著將承載該晶圓的載體傳送至將要執行第二沉積184的室並載入其中。
這種方法並不令人滿意，因為LPCVD 184在時間上與ALD 182隔開一可變的時間間隔，該時間間隔被稱為“q-time”。ALD 182與LPCVD 184之間的等待時間的量級在約1小時至100小時的範圍內。一般來說，這兩個沉積步驟之間的等待時間可依據在方法步驟以及第二LPCVD沉積步驟中的工具可用性而變化。
已經發現，在環狀及延伸植入以前的間隔件結構140的厚度嚴重依賴於ALD 182與LPCVD 184之間的q-time流逝。第3圖顯示在一系列實驗中所獲得的間隔件結構的厚度隨q-time變化的圖表。該厚度是第1c圖中所示的第一絕緣層144與第二絕緣層146的厚度之和。圓形、三角形以及星形分別表示q-time小於6小時、在6-48小時 範圍內以及大於48小時的情況下所獲得的資料點。
第3圖清楚顯示間隔件厚度隨q-time的增加而趨向於降低。q-time越短，該降低越明顯。
上述兩階段沉積製程的另一個缺點在於載體或外殼例如FOUP，其中，在第一沉積182與第二沉積184之間儲存的晶圓通常沒有密封。這樣，晶圓暴露於空氣中導致藉由ALD形成的第一絕緣層144的表面氧化。第一絕緣層144的表面氧化引起在氧化表面上的後續LPCVD生長延遲。這導致這兩個沉積層及間隔件結構的總體厚度進一步降低。
已經發現，為了能夠在半導體層102的預定區中進行精確的環狀和/或延伸植入，形成具有良好定義的可重複的厚度的間隔件結構140至關重要。不過，在當前的生產線上可能無法獲得良好定義的不變的q-time。因此，隨q-time增加的厚度降低的效果極其不合需要。
可能想到的一種解決方案是增加第一沉積階段182中所包括的ALD的迴圈數，以在單個步驟中獲得與第1c圖中所示的層144及146的厚度之和對應的總的間隔件厚度。以此方式，可徹底省略第二沉積階段184中所包括的LPCVD。不過，可能不會採用這種解決方案，因為藉由ALD獲得的間隔件對濕式蝕刻的耐性通常次於藉由LPCVD製程獲得的間隔件的耐性。尤其，在間隔件包括氮化矽的情況下，與由LPCVD生長的氮相比，由ALD生長的氮證明具有較高的濕式蝕刻速率，特別是當ALD執行于 較低溫度時。
為解決間隔件結構的厚度變化依賴於q-time的問題，還可建議一種間隔件形成製程，其中，可在同一裝置中執行包括ALD及LPCVD製程的兩個生長階段。例如，可建議具有兩個反應室的裝置，具有組合的載入區。這兩個室的其中第一個室可用於ALD階段，且第二個室可用於LPCVD。不幸的是，當前無法獲得這樣一個裝置。
另一個選擇是組合製程，包括在單個製程室中執行ALD以及後續的LPCVD。不過，現有的ALD裝置可能不能用於執行氮化物的LPCVD，以及現有的LPCVD裝置可能不能用於執行氮化物的ALD。
因此，針對上述缺點及問題，本發明的目的在於提供一種形成具有不變的、可預測的以及可重複的厚度的間隔件結構的方法。
下面提供本發明的簡要總結，以提供本發明的一些實施態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
本發明基於下述發明思想：用以形成間隔件結構的包覆部分以及間隔件-0的傳統兩步驟沉積可由在兩個不同溫度下執行的單個原子層沉積有利替代。
基於該思想，本發明提供一種形成電晶體結構的方法。該方法包括在半導體層的主動區上形成閘極結構以及執行原子層沉積製程以沉積一層，該層適於形成為該閘極結構的側壁上的間隔件結構，其中，執行該原子層沉積製程的該步驟包括在第一溫度下執行第一沉積階段以及在該第一沉積階段以後，在第二溫度下執行第二沉積階段，該第二溫度高於該第一溫度，其中，在同一沉積室內執行該原子層沉積的該第一及第二沉積階段。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧半導體層
102a‧‧‧主動區
102b‧‧‧隔離區
130‧‧‧介電材料層
134‧‧‧蝕刻遮罩
140‧‧‧間隔件、間隔件結構
144‧‧‧第一絕緣層
144enc‧‧‧包覆部分
146‧‧‧第二絕緣層
146sp0‧‧‧間隔件-0部分、外層部分
148‧‧‧間隔件-1部分
150‧‧‧電晶體
151‧‧‧源極汲極區
151d‧‧‧深區
151e‧‧‧延伸區
153‧‧‧金屬矽化物層
155‧‧‧通道區
160‧‧‧閘極電極結構、閘極堆疊
161‧‧‧絕緣層、閘極絕緣層
162‧‧‧閘極電極材料
162a‧‧‧閘極金屬層
162b‧‧‧金屬矽化物層
172、174‧‧‧導孔開口
182‧‧‧沉積製程、第一沉積階段、ALD
184‧‧‧沉積製程、第二沉積階段、LPCVD
188‧‧‧植入
200‧‧‧半導體結構
201‧‧‧基板、半導體基板
202‧‧‧半導體層
202a‧‧‧主動區
202b‧‧‧隔離結構
220‧‧‧應力材料層
230‧‧‧層間介電層
234‧‧‧遮罩
240‧‧‧間隔件、間隔件結構
2401‧‧‧絕緣材料膜、絕緣層
244‧‧‧第一絕緣層、第一部分
244enc‧‧‧包覆部分
246‧‧‧第二部分
246sp0‧‧‧外層部分、間隔-0部分
248‧‧‧外層部分、間隔-1部分
250‧‧‧電晶體
251‧‧‧源極汲極區
251d‧‧‧深區
251e‧‧‧延伸區
253‧‧‧金屬半導體層
255‧‧‧通道區
260‧‧‧閘極電極結構、閘極堆疊
261‧‧‧閘極絕緣層
262‧‧‧閘極電極材料
262a‧‧‧閘極金屬層
262b‧‧‧金屬半導體層
272、274‧‧‧導孔開口
286‧‧‧沉積製程
286a‧‧‧第一階段
286b‧‧‧第二階段
288‧‧‧植入
482、484、486‧‧‧折線
482a、482b、482c、484a、484b、484c、484d、484e、486a、486b、486c、486d、486e、486f、486g‧‧‧線段
482dep‧‧‧矩形
482pull‧‧‧舟拉出
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號代表類似的元件，其中：第1a至1g圖顯示依據現有技術在製造流程的後續階段期間包括電晶體的半導體結構的剖視示意圖；第2a至2f圖顯示依據本發明的方法的實施例在後續製造階段期間半導體結構的剖視示意圖；第3圖顯示在各實驗過程中獲得的間隔件結構的厚度隨第一沉積與第二沉積之間的等待時間變化的圖表；第4a圖顯示依據現有技術的沉積製程中溫度隨時間變化的圖表；第4b圖顯示依據現有技術的另一沉積製程中溫度隨時間變化的圖表；以及第4c圖顯示依據本發明一實施例的沉積製程中溫度隨時間變化的圖表。
儘管這裏揭露的發明主題容許各種修改及替代形式， 但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裏對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程式。
下面參照附圖說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明並解釋本發明的示例。這裏所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義 的定義方式明確表示於說明書中。
要注意的是，適當的話，用於說明第2a至2f圖以及第4a至3c圖中所示的各種元件的元件符號基本對應上面用於說明第1a至1g圖中所示的相應元件的元件符號，只是將第一個數字從“1”變為“2”或者從“1”變為“4”。例如，半導體結構“100”對應半導體結構“200”，半導體層“102”對應半導體層“202”，閘極結構“160”對應閘極結構“260”，間隔件結構“140”對應閘極結構“240”，離子植入“188”對應離子植入“288”等等。因此，用於識別當前揭露的主題的一些元件的附圖標記可能顯示於第2a至2f圖和/或第4a至4c圖中，但可能沒有在下面的揭露中進行特別說明。在這些情況下，應當理解，在第2a至2f圖中和/或第4a至4c圖中顯示但下面未詳細說明的編號元件與在第1a至1g圖中顯示並在上述相關揭露中說明的與這些元件類似編號的對等物基本對應。
類似地，第4c圖中使用的附圖標記與用於說明第2a至2f圖中顯示的相應元件的元件符號基本對應，只是將第一個數字從“2”變為“4”。例如，沉積製程“286”對應沉積“486”。一般來說，對於在第4a至4c圖顯示但未詳細說明的元件，應當理解，參照第1a至1g圖以及第2a至2f圖針對它們的對應元件所作的說明適用於這些情況，除非特別注明。
而且，應當理解，除非特別指出，下述說 明中可能使用的任意相對位置的或者方向的術語-例如“上方的”、“下方的”、“上”、“相鄰”、“在上方”、“在下方”、“在正上方”、“在正下方”、“頂部”、“底部”、“垂直的”、“水準的”等等-應當相對參照附圖中的元件或元件的顯示，依據該術語的標準及日常意思理解。例如，參照第2a圖中所示的半導體結構200的剖視示意圖，應當理解，閘極電極結構260形成于主動區202a及半導體基板201的“上方”，且半導體層202處於閘極絕緣層261“下方”或“正下方”。類似地，應當注意，第一絕緣層244與閘極電極材料262的側壁“相鄰”，但在特定情況下，在無其他層或結構設於二者之間的實施例中，第一絕緣層244可位於閘極電極材料262的側壁“上”。
第2a至2f圖顯示依據本發明一實施例的半導體結構200及其制法。
第2a圖顯示處於與第1a圖中所示的製造階段對應的製造階段期間的半導體結構200。如圖所示，半導體結構200包括基板201，例如半導體材料等，在該基板201上方形成半導體層202。如上所述，依據裝置要求，基板201及半導體層202可形成SOI架構。或者，半導體層202可作為基板201的一部分形成，因此較佳地，基板201包括單晶半導體。
在一實施例中，半導體層202包括矽。在一特定實施例中，半導體層202包括單晶矽。在半導體層202 中已形成一個或多個主動區202a。出於方便，圖中僅顯示一個主動區202a。主動區202a由隔離結構202b界定。例如，隔離結構202b可實施為淺溝槽隔離。
儘管圖中未顯示，但應當注意，在形成主動區202a以後，可執行一個或多個阱植入，以在主動區202a中定義阱區。阱區為輕摻雜區，包含與電晶體通道區中的主要載流子的極性相反的雜質。例如，如果要在主動區202a之中及頂部上形成N通道電晶體，則藉由阱植入可植入低劑量的P摻雜物。相反，如果要在主動區202a之中及頂部上形成P通道電晶體，則可執行阱植入以向主動區202a中引入低濃度的N摻雜物。
電晶體250已部分形成于主動區202a之中及其上。依據一實施例，電晶體250可為場效應電晶體。依據一更具體的實施例，電晶體250可為金屬-氧化物-半導體場效應電晶體(MOSFET)。
電晶體250包括已形成于主動區202a的表面上的閘極結構260。如上面參照第1a圖所述，閘極結構260包括閘極電極材料262以及閘極絕緣層261。閘極電極材料262通常包括多晶矽。閘極結構260的長度由沿圖中的水準方向的閘極電極材料262的延伸定義。依據一實施例，閘極結構262的長度小於約50奈米。依據一特定實施例，閘極結構262的長度小於約35奈米。閘極絕緣層261可依據用以形成閘極結構260的技術而變化。
依據一實施例，已經依據傳統的poly/SiON 技術形成閘極結構260。依據該實施例，閘極結構260包括氧化物，例如二氧化矽或氮氧化矽。
依據一替代的較佳實施例，已依據HKMG技術形成閘極結構260。依據該實施例，絕緣層261包括至少一高k閘極介電材料。例如，絕緣層261可包括上面在說明如第1a圖所示的閘極電極結構160時提供的非詳盡清單中所包括的高k材料中的其中一種。
還請參照第2a圖，閘極電極結構260還包括設於絕緣層261與閘極電極材料262之間的閘極金屬層262a。閘極金屬層262a較佳地用於HKMG技術中，以將電晶體閾值電壓調整至想要的值。閘極金屬層262a通常包括氮化鉭，可能結合功函數金屬，例如鋁。
如上所述，在半導體裝置製造流程的後續階段期間應當保護閘極堆疊260中所包括的敏感金屬。尤其，應當避免閘極金屬層262a和/或絕緣層261與殘餘氣體組合，該殘餘氣體在製程熱預算期間所達到的高溫下以高速率擴散。尤其，氧氣可能擴散進入閘極金屬層262a並迅速與金屬層反應，從而形成氧化物，影響其化學及物理屬性。在此情況下，在閘極電極結構260的側壁上形成間隔件結構，以保護這些敏感材料。
由於在為了定義電晶體的源極汲極區而執行的植入步驟期間也將該間隔件結構用作遮罩，因此初始形成的該間隔件結構具有較小的厚度，後續在執行第一系列植入後可增加該厚度。更具體而言，在閘極電極結構260 的側壁上或與之相鄰初始形成該間隔件的包覆部分。接著，藉由具有預定厚度的被稱為間隔件-0的該間隔件結構的部分擴展該包覆部分。隨後，執行第一系列植入，包括例如環狀及延伸植入。接著，藉由添加被稱為間隔件-1的外層部分正常擴展該間隔件結構。接著，在具有該擴展的間隔件結構的情況下執行第二系列植入，包括，例如，深植入。
本發明提供一種新穎的方法，以在第一系列植入(亦即環狀及延伸植入)之前形成間隔件結構。換句話說，本發明提供一種新穎而優越的方法，以形成包括包覆部分及間隔件-0的間隔件結構的部分。第2b至2d圖以及第4c圖示意所提出的方法。
請參照第2b及2c圖，本發明所提出的方法依賴於單個沉積步驟286，其用以形成間隔件結構的包覆部分以及間隔件-0。在第4c圖中，構成沉積286的操作序列由溫度-製程時間關係圖中的折線486示意。
沉積286藉由ALD執行，並分為兩個階段。這兩個階段在第2b及2c圖中分別使用元件符號286a及286b表示。沉積製程286的第一階段286a及第二階段286b執行於不同的溫度。第一階段286a及第二階段286b執行於同一沉積室或反應室中。
第2c圖顯示作為沉積製程286a的沉積結果，在半導體層200的表面上形成絕緣材料膜2401。在沉積製程286結束時，藉由沉積286沉積的膜2401包括在第 一沉積階段286a期間沉積的第一部分244以及在第二沉積階段286b期間沉積的第二部分246。
請參照第2b圖，沉積286的第一階段286a導致形成絕緣層2401的第一部分244。在一實施例中，第一部分244包括氮化矽。形成的絕緣層2401的第一部分244與閘極結構260的側壁相鄰。在一實施例中，第一部分244直接形成於閘極結構260的側壁上，而無任何中間層。
以與上面參照第1b圖說明的沉積182類似的方式執行沉積286的第一階段286a。沉積286的第一階段286a及相關操作對應如第4c圖所示的線486的線段486a至486c。
請參照第4c圖，沉積486開始於在250℃下將舟推入將要發生沉積的沉積或反應室，如線段486a所示。接著，溫度漸升至沉積溫度，如線段486b所示。依據一實施例，在該坡道末端以及執行第一沉積階段286a的溫度在450至550℃的範圍內。第4c圖顯示一特定實施例。依據該特定實施例，在約500℃的溫度下執行原子層沉積的第一階段。
在最終溫度到達坡道486b的末端以後，執行第一沉積286a，如線段486c中的完整矩形所示。藉由ALD執行該第一沉積階段，導致形成要沉積的絕緣層2401的第一部分244。較佳地，在由線段486c表示的ALD的第一階段期間沉積氮化矽。依據一實施例，絕緣層2401的第一部分244的厚度在3至4奈米之間。依據一特定實施例， 絕緣層2401的第一部分244具有約3.5奈米的厚度。
較佳地，形成後與閘極結構260接觸的層2401的第一部分244適於經圖案化以形成間隔件結構的包覆部分。這樣，藉由ALD沉積第一部分244時，最好採用約500℃的溫度，因為這個溫度範圍允許形成共形絕緣層，同時避免在沉積期間，殘餘氧氣擴散穿過閘極堆疊260。
請參照第2c圖，在執行沉積製程286的第一階段286a以後，執行沉積286的第二階段286b，從而形成將要藉由沉積286形成的絕緣層2401的第二部分246。在沉積製程286的第二階段286b期間，沉積與第一階段286a相同的材料。因此，依據一較佳實施例，在第二階段286b期間沉積氮化矽。
再請參照第4c圖，沉積製程286的第二階段286b及其相關操作由線段486d至486g表示。如線段486d所示，在線段486c期間執行第一沉積階段以後，再次增加溫度直至使其達到要執行該第二沉積階段的目標值。
要注意的是，在溫度坡道486d期間以及，一般來說，在將第二沉積階段286b與第一沉積階段286a隔開的時間間隔期間，不會從該沉積室中拉出其中形成有半導體結構200的支持(例如晶圓)。接著，在先前執行第一沉積階段286a的同一沉積室中執行第二沉積階段286b。這樣，在沉積286的整個過程期間，避免半導體結 構200的表面暴露於大氣壓空氣中。
依據一實施例，在600至650℃範圍內的溫度下執行第二沉積階段286b。依據第4c圖中所示的較佳實施例，在約630℃的溫度下執行第二沉積階段286b。
依據一實施例，在由線段486d表示的溫度上行坡道期間，藉由氣體流動清洗沉積室中的半導體結構200的表面。依據特定的實施例，用於清洗半導體結構200的該氣體流動由純氮提供。以此方式，在第二沉積階段開始以前可除去在第一沉積階段過程中引入沉積室中的所有未反應氣體。
在溫度坡道486d的末端達到想要的目標溫度以後，執行第二沉積階段286b，如線段486e中的完整矩形所示。藉由ALD執行該第二沉積階段以及第一沉積階段。因此，線段486c及486e中所示的第一及第二沉積階段分別為在兩個不同溫度下執行的單個ALD製程的兩個子步驟。
該第二沉積階段導致形成絕緣層2401的第二部分246。絕緣層2401的第二部分246直接形成於先前沉積的第一部分244的表面上。依據一實施例，絕緣層2401的第二部分246具有在8至9奈米範圍內的厚度。依據一特定實施例，絕緣層2401的第二部分246具有約8.5奈米的厚度。
形成於第一部分244上的絕緣層2401的第二部分246適於經圖案化以形成被稱為間隔件-0的間隔件 結構的部分。由於間隔件-0具有暴露於半導體結構200外部的表面，較佳地，形成間隔件-0以承受在形成間隔件結構以後為了圖案化或清洗半導體結構200的表面而執行的化學蝕刻系列。因此，約630℃的溫度保證了藉由ALD製程獲得的間隔件-0對於濕式或乾式蝕刻的韌度與例如前面參照第1c及4b圖所述藉由傳統LPCVD製程形成的間隔件-0的韌度相當。因此，藉由在稍高於600℃的溫度下執行ALD形成的間隔件-0的品質與在750℃下藉由LPCVD形成的間隔件-0的品質相當。
在實現線段486e所示的ALD的第二階段286b以後，降低溫度，如線段486f所示。依據一實施例，溫度可降低至約600℃的溫度。接著，在溫度下行坡道486f的末端，舟拉出結束第二階段286b。由線段486g表示的舟拉出也結束了沉積製程286。
請參照第2c圖，在執行第二階段286b以後以及在沉積製程286結束時，絕緣層2401包括與閘極電極材料262相鄰形成的第一部分244以及在第一部分244上形成並具有暴露於外部的表面的第二部分246。依據一實施例，藉由沉積製程286形成的絕緣層2401的最終厚度在11至13奈米範圍內。依據一特定實施例，在沉積製程286結束時，絕緣層2401的厚度為約12奈米。
第2d圖基本類似第1d圖，顯示藉由沉積製程286形成的絕緣層2401可經圖案化以獲得具有第一厚度的間隔件結構240。圖案化可包括非等向性、定向蝕刻製 程。例如，可藉由乾式蝕刻實現圖案化。
藉由絕緣層2401的圖案化獲得的間隔件結構240包括與閘極結構的側壁160相鄰形成的包覆部分244enc。間隔件結構240的包覆部分244enc來自絕緣層2401的第一部分244的部分。在第2d圖所示的製造流程階段中，間隔件結構240還包括暴露於外部並來自絕緣層2401的第二部分246的部分的外層部分246sp0。外層部分246sp0形成被稱為間隔件-0的間隔件結構240的部分。
藉由分為兩個階段的單個原子層沉積製程獲得由如第2d圖所示的包括包覆部分244enc及間隔件-0246sp0的間隔件結構240。兩個階段執行於單個沉積室中。
可精確控制第二階段與第一階段之間的時間間隔。一般來說，該時間間隔可在由如第4c圖所示的線段486d期間在第一沉積階段與第二沉積階段之間增加溫度所需的最小時間限定的範圍內任意選擇。依據一實施例，第一與第二沉積階段之間的時間間隔可在10分鐘至1小時的範圍內。以此方式，可以高度的精確度預先設定最終的間隔件結構的厚度。
因此，本發明所提出的方法能夠消除由於不可能精確控制初始執行的ALD與該初始ALD後執行的LPCVD之間的等待時間而引起的間隔件結構的厚度變化的不想要的效果。尤其，藉由使用所揭露的方法獲得的間隔件的厚度可在整個生產過程中保持不變。這樣，可消除間隔件厚度在不同批量之間的變動(run-to-run variation)， 從而實現高度的製程可重複性。
本發明所提出的方法依賴於單個ALD製程，以沉積間隔件結構的包覆部分以及間隔件-0。該ALD以兩個連續階段執行。在保證有效保護閘極堆疊使其不受反應室中的殘餘氣體種類污染的溫度下執行ALD的第一階段期間，沉積該包覆部分。接著，在高於該第一階段的溫度的第二溫度下執行該ALD的第二階段，以獲得間隔件-0。與藉由傳統LPCVD製程形成的間隔件-0相比，該第二溫度經選擇以使自該ALD獲得的該間隔件-0具有同樣高的性能，例如就蝕刻韌度以及低蝕刻率而言。
在同一室內執行該ALD的第一及第二階段。而且，在第二沉積階段與第一沉積階段之間相隔的整個時間間隔期間，其中形成有半導體結構的基板保持於該室內。因此，在第一階段的結束與第二階段的開始之間，藉由第一階段沉積的第一層部分的表面不會暴露於大氣壓空氣中。這樣，可在第一部分的自由表面上直接沉積第二部分，而不會出現中間氧化物或雜質膜。這與現有技術已知的方法相反。在現有技術中，在第一室中首先執行ALD，接著在不同於第一室的第二室中執行LPCVD。在此情況下，如上所述，由於在該ALD與該LPCVD之間，樣本暴露於空氣中，因此會觀察到在該ALD期間生長的膜發生氧化。
因此，本發明建議使用由在同一室中執行的兩階段組成的單個沉積步驟替代在兩個不同室中執行的 傳統兩步驟沉積。使用單個反應室而不是兩個反應室的操作還能夠實現較好的吞吐量以及可製造性，特別是對於大批量生產。
在形成如第2d圖所示的具有第一厚度的間隔件240以後，可執行一系列離子植入288，如第2e圖所示。可執行植入288，以在主動區202a中定義源極汲極區251的延伸區251e和/或環狀區(未圖示)。應當注意，由於間隔件結構249具有精確的預定厚度，因此植入288導致形成具有良好定義的想要的植入分佈。
以參照第1f及1g圖的上述傳統方式繼續該製造流程。
第2f圖顯示在如第2e圖所示以後以及與如第1g圖所示的製造階段對應的製造階段期間的半導體結構200。如第2f圖所示，藉由添加被稱為間隔件-1的外層部分248擴展間隔件結構240。接著，藉由額外的植入步驟系列(未圖示)形成包括於源極汲極區251中的深區251d。隨後，可對半導體結構200退火，以活化植入的摻雜物並使半導體層的晶格在植入損傷後重結晶。這完成了電晶體250的源極汲極區251的形成並定義電晶體250的通道區255為由延伸區251e界定的主動區202a的部分。在執行該活化退火以後，在半導體結構200的表面上沉積難熔金屬層(未圖示)。較佳地，該難熔金屬包括鎳。
在沉積該難熔金屬層以後，實施矽化製程(例如熱處理)，從而在閘極電極260的上邊緣形成金屬半 導體層262b以及對應源/汲極區251形成金屬半導體層253。較佳地，金屬半導體層253及262b為鎳矽化物層，不過它們還可包含其他種類。
如第2f圖所示，在形成矽化物層253及262b以後，在半導體結構200的表面上沉積應力材料層220。隨後，在400至500℃範圍內的溫度下實施UV固化製程。
接著，在應力材料層220上沉積層間介電層230。接著，例如藉由圖案化遮罩234實施蝕刻製程，以形成導孔開口272及274。開口272暴露與源極汲極區251接觸的金屬半導體層253的預定部分。另一方面，導孔開口274暴露與閘極電極材料262接觸的金屬半導體層262b的預定部分。
最後，可使用金屬，例如鎢，填充導孔開口272及274，以形成與電晶體250的源極汲極區以及閘極電極材料的電性接觸。
因此，本發明提供一種形成具有良好定義的厚度及形狀的間隔件結構的方法。尤其，在延伸和/或環狀植入之前可以高度的精確性預先選擇間隔件結構的厚度。本發明所揭露的方法尤其有利於應用於HKMG技術，特別是在先閘極的HKMG方法中。本發明的方法可較佳地應用于先進半導體製造技術，例如32奈米技術、22奈米技術以及22奈米以下技術。
由於本領域的技術人員借助這裏的教導可以很容易地以不同但等同的方式修改並實施本發明，因此 上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並不限於這裏所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，申請專利範圍規定本發明的保護範圍。
200‧‧‧半導體結構
201‧‧‧基板、半導體基板
202‧‧‧半導體層
202b‧‧‧隔離結構
220‧‧‧應力材料層
230‧‧‧層間介電層
234‧‧‧遮罩
248‧‧‧外層部分、間隔-1部分
251‧‧‧源極汲極區
251d‧‧‧深區
251e‧‧‧延伸區
253‧‧‧金屬半導體層
255‧‧‧通道區
262‧‧‧閘極電極材料
262b‧‧‧金屬半導體層
272、274‧‧‧導孔開口

Claims (20)

  1. 一種形成電晶體結構的方法，包括：在半導體層的主動區上形成閘極結構；以及執行原子層沉積以沉積絕緣層，該絕緣層適於形成為該閘極結構的側壁上的間隔件結構；其中，執行該原子層沉積的該步驟包括：在第一溫度下執行第一沉積階段；以及在該第一沉積階段後，在第二溫度下執行第二沉積階段，該第二溫度高於該第一溫度；其中，在同一沉積室內執行該原子層沉積的該第一及第二沉積階段。
  2. 如申請專利範圍第1項所述之方法，其中，該絕緣層經沉積以與該間隔件結構的該側壁接觸。
  3. 如申請專利範圍第1項所述之方法，還包括：在執行該原子層沉積的該第一階段前，將該電晶體結構插入該沉積室內；以及將該電晶體結構保持於該沉積室內，直至完成該原子層沉積的該第二階段後。
  4. 如申請專利範圍第1項所述之方法，其中，在約500℃的溫度下執行該原子層沉積的該第一沉積階段。
  5. 如申請專利範圍第1項所述之方法，其中，在約600至650℃範圍內的溫度下執行該原子層沉積的該第二沉積階段。
  6. 如申請專利範圍第1項所述之方法，其中，藉由該原 子層沉積所沉積的該絕緣層包括氮化矽(Si3N4)。
  7. 如申請專利範圍第1項所述之方法，其中，在該原子層沉積的該第一沉積階段期間所沉積的該絕緣層的部分具有在3至4奈米範圍內的厚度。
  8. 如申請專利範圍第1項所述之方法，其中，藉由該原子層沉積的該第二沉積階段所沉積的該絕緣層的部分具有在8至9奈米範圍內的厚度。
  9. 如申請專利範圍第1項所述之方法，其中，在執行該原子層沉積後，該絕緣層的厚度在11至13奈米範圍內。
  10. 如申請專利範圍第1項所述之方法，其中，該原子層沉積的該第一沉積階段與該第二沉積階段之間的時間間隔在10分鐘至1小時範圍內。
  11. 如申請專利範圍第1項所述之方法，在執行該第一沉積階段後以及在開始該原子層沉積的該第二沉積階段前，還包括清洗該電晶體結構的表面。
  12. 如申請專利範圍第11項所述之方法，其中，藉由氮氣體流動執行該清洗步驟。
  13. 如申請專利範圍第1項所述之方法，還包括在該原子層沉積後處理該沉積層，以形成該間隔件結構。
  14. 如申請專利範圍第13項所述之方法，其中，處理該沉積層的該步驟包括非等向性蝕刻。
  15. 如申請專利範圍第13項所述之方法，還包括在該半導體層的該主動區上執行一個或多個摻雜物離子植入，在形成該間隔件結構後執行該一個或多個離子植入。
  16. 如申請專利範圍第13項所述之方法，還包括：在該間隔件結構上沉積第二層；以及處理該第二層，以獲得擴展間隔件結構。
  17. 如申請專利範圍第16項所述之方法，還包括：在該擴展間隔件結構存在的情況下執行一個或多個摻雜物離子植入；以及在預定溫度下對該半導體層退火。
  18. 如申請專利範圍第1項所述之方法，其中，該半導體層包括晶體矽。
  19. 如申請專利範圍第1項所述之方法，其中，該電晶體包括場效應電晶體。
  20. 如申請專利範圍第1項所述之方法，其中，該閘極結構依據高k金屬閘極技術形成。
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