DE102008016437B3 - Verfahren zur Einkapselung eines Gatestapels mit großem ε durch Bilden einer Beschichtung bei zwei unterschiedlichen Prozesstemperaturen - Google Patents
Verfahren zur Einkapselung eines Gatestapels mit großem ε durch Bilden einer Beschichtung bei zwei unterschiedlichen Prozesstemperaturen Download PDFInfo
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
Description
- Gebiet der vorliegenden Offenbarung
- Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung modernster integrierter Schaltungen mit Transistorelementen, die Gatestrukturen mit hoher Kapazität, einschließlich eines Gatedielektrikums mit großem ε mit erhöhter Permittivität im Vergleich zu Gatedielektrika, etwa Siliziumdioxid und Siliziumnitrid, aufweisen.
- Beschreibung des Stands der Technik
- Die Herstellung moderner integrierter Schaltungen, etwa CPU's, Speicherbauelemente, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien eingesetzt, wobei für viele Arten an komplexen Schaltungen mit Feldeffekttransistoren die MOS-Technologie aktuell die vielversprechendste Lösunge auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, z. B. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wir die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotier stoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – vom Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Da somit die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmen, wird das Verringern der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die dadurch bewirkte Erhöhung des Gatewiderstands – zu einem wesentlichen Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
- Gegenwärtig beruhen der größte Teil der integrierten Schaltungen auf Silizium auf Grund der im Wesentlichen unbegrenzten Verfügbarkeit, der gut verstandenen Eigenschaften des Siliziums und der dazugehörigen Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher ist und bleibt Silizium vermutlich das Material der Wahl für künftige Schaltungsgenerationen, die für die Massenproduktion ausgelegt sind. Ein Grund für die dominierende Bedeutung von Silizium bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise bei Ausheizzyklen erforderlich sind, um Dotierstoffe zu aktivieren und Kristallschäden auszuheilen, ohne dass die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
- Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder einem anderen metallenthaltendem Material aufgebaut ist, von dem Siliziumkanalgebiet trennt. Durch das stetige Verbessern des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets stetig verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorverhalten durch die Spannung gesteuert wird, die an die Gateelektrode angelegt wird, um die Oberfläche des Kanalgebiets mit einer ausreichend hohen Ladungsträgerdichte zu invertieren, um den gewünschten Durchlassstrom bei einer gegebenen Versorgungsspannung zu ermöglichen, ist ein gewisses Maß an kapazitiver Kopplung, die durch den durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildeten Kondensator vermittelt wird, erforderlich. Es zeigt sich, dass die Verringerung der Kanallänge eine erhöhte kapazitive Kopplung erforderlich macht, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwerstspannung von der Kanallänge führen. Aggressiv größenreduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer reduzierten Schwellwertspannung zeigen eine exponentielle Zunahme des Leckstromes, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid, das eine Dicke von ungefähr 1,2 nm aufweist. Obwohl Transistorelemente mit hoher Schaltgeschwindigkeit einen extrem kurzen Kanal aufweisen und vorzugsweise für Hochgeschwindigkeitsanwendungen eingesetzt werden, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen gedacht sind, etwa für Speichertransistorelemente, kann der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch das sehr dünne Siliziumdioxid der Gateisolationsschicht hervorgerufen wird, Werte für eine Oxiddicke im Bereich von 1 bis 2 nm erreichen, die mit den Erfordernissen für Schaltungen mit hohem Leistungsvermögen nicht immer kompatibel sind.
- Daher wird das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten in Erwägung gezogen, insbesondere für sehr dünne Siliziumdioxidgateschichten. Mögliche alternative Materialien sind Materialien, die eine deutlich größere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung ermöglicht, wie sie durch eine sehr dünne Siliziumdioxidschicht erreicht würde. Üblicherweise wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven Kopplung mittels Siliziumdioxid erforderlich ist, als eine kapazitive Äquivalentdicke (CET) bezeichnet. Somit erscheint es auf den ersten Blick, dass das einfache Ersetzen des Siliziumdioxids durch Materialien mit großem ε eine naheliegende Entwicklung ist, um eine Kapazitätsäquivalentdicke im Bereich von 1 nm oder weniger zu erreichen.
- Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit großer Permittivität zu ersetzen, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2), HfSiO, Zirkonoxid (ZrO2) und dergleichen.
- Des weiteren kann das Transistorverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, um damit das für gewöhnlich verwendete Polysiliziummaterial zu setzen, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum aufweicht, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität auf der Grundlage der gleichen Dicke wie eine Siliziumdioxidschicht sorgt, während zusätzlich die Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits kann ein nicht-Polysilizium-Material, etwa Titannitrid, und dergleichen gebildet werden, um mit dem dielektrischen Material mit großem ε in Kontakt zu sein, um damit das Vorhandensein einer Verarmungszone im Wesentlichen zu vermeiden. Da typischerweise eine geringe Schwellwertspannung des Transistors, die die Spannung repräsentiert, bei der sich der leitende Kanal in dem Kanalgebiet ausbildet, gewünscht ist, um hohe Durchlassströme zu erreichen, erfordert typischerweise die Steuerbarkeit für den entsprechenden Kanal ausgeprägte laterale Dotierstoffprofile und Dotierstoffgradienten, zumindest in der Nähe der pn-Übergänge. Daher werden sogenannte Halo-Gebiete durch Ionenimplantation hergestellt, um damit eine Dotierstoffsorte einzuführen, deren Leitfähigkeit der Leitfähigkeitsart des verbleibenden Kanals und des Halbleitergebiets entspricht, um damit den resultierenden Dotierstoffgradienten am pn-Übergang nach der Ausbildung entsprechender Erweiterungs- und tiefer Drain- und Sourcegebiete zu „verstärken”. Auf diese Weise bestimmt die Schwellwertspannung des Transistors wesentlich die Steuerbarkeit des Kanals, wobei eine merkliche Variabilität der Schwellwertspannung bei geringen Gatelängen beobachtet werden kann. Somit wird durch Vorsehen eines geeigneten Halo-Implantationsgebietes die Steuerbarkeit des Kanalgebiets verbessert, wodurch auch die Variabilität der Schwellwertspannung verringert wird, die ansonsten als Schwellwertvariabilität bezeichnet wird, und wodurch auch deutliche Schwankungen des Transistorleistungsverhaltens bei einer sich ändernden Gatelänge verringert werden. Da die Schwellwertspannung der Transistoren merklich durch die Austrittsarbeit metallenthaltenden Gatematerials bestimmt ist, muss eine geeignete Einstellung der effektiven Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt sein.
- Nach dem Bilden anspruchsvoller Gatestrukturen mit einem Dielektrikum mit großem ε und einem metallbasierten Gatematerial sind jedoch Hochtemperaturbehandlungen erforderlich, die zu einer Verschiebung der Austrittsarbeit und einer Verringerung der Permittivität des Gatedielektrikums führen können, was auch mit einer Zunahme einer Schichtdicke einhergehen kann, wodurch viele Vorteile des Dielektrikums mit großem ε in Verbindung mit dem Metallmaterial aufgehoben werden. Es wird angenommen, dass die Beeinträchtigung des Metallgates mit großem ε im Wesentlichen durch den Einbau von Sauerstoff und eine entsprechende Sauerstoffdiffusion innerhalb des dielektrischen Materials mit großem ε hervorgerufen wird, wobei die Sauerstoffdiffusion durch Sauerstoff gespeist wird, der in der Umgebung und in den benachbarten Materialien enthalten ist, etwa in Form von Siliziumdioxid und dergleichen, was mit dem Dielektrikum mit großem ε während der Bearbeitung der Bauelemente in Kontakt kommen kann. Da beispielsweise Oxide auf Basis von Hafnium und Zirkon auf Grund der großem Affinität zu Sauerstoff selbst bei einer moderat hohen Temperatur aufwachsen, kann eine deutliche Modifizierung der Eigenschaften des dielektrischen Materials mit großem ε beobachtet werden, beispielsweise eine größere Schichtdicke und damit eine geringere Dielektrizitätskonstante, was noch ausgeprägter ist bei höheren Temperaturen von ungefähr 950 bis 1300°C, wie sie typischerweise während der Aktivierungsbehandlungen und dergleichen auftreten.
- Zusätzlich zu einer deutlichen Modifizierung der dielektrischen Materialien mit großem ε kann auch die Austrittsarbeit des Metalls in dem Gatestapel in Richtung der Mitte der Bandlücke verschoben werden, wodurch die Schwellwertspannung entsprechender Transistoren modifiziert wird. Auf Grund der hohen Sauerstoffaffinität des dielektrischen Materials mit großem ε wird gewöhnlich der Gatestapel nach dem Strukturierungsprozess eingekapselt, um einen Kontakt mit Sauerstoff, der in der Prozessumgebung und in benachbarten Materialien enthalten sein kann, etwa in Siliziumdioxid und dergleichen, zu vermeiden oder zumindest deutlich zu unterdrücken, um damit die Stabilität des dielektrischen Materials mit großem ε und der jeweiligen Metalle in dem Gatestapel zu verbessern. Zu diesem Zweck hat sich Siliziumnitrid als vielversprechendes Material auf Grund seiner Sauerstoffblockiereigenschaften erwiesen. Somit wird in einem typischen konventionellen Prozessablauf eine Siliziumnitridbeschichtung mit einer Dicke im Bereich von 1 nm bis 5 nm auf freigelegten Oberflächenbereichen des strukturierten Gatestapels mit großem ε vorgesehen, wobei geeignete Abscheidetechniken eingesetzt werden, um nicht in unerwünschter Weise die Bauteileigenschaften und/oder die nachfolgenden Fertigungsschritte zu beeinflussen. D. h., gut etablierte chemische Dampfabscheideprozesse mit geringem Druck (LPCVD) für Siliziumnitrid erfordern Temperaturen von ungefähr 750°C und darüber, um damit den gewünschten thermisch aktivierten Abscheidemechanismus zu ermöglichen. Bei diesen moderat hohen Prozesstemperaturen, denen die empfindlichen Gatestapel vor dem eigentlichen Abscheideprozess ausgesetzt werden, kann jedoch eine deutliche Oxidation auf Grund verbleibender Sauerstoffreste auftreten und auch eine unerwünschte Ammoniaknitrierung der freigelegten Oberflächen kann stattfinden, was zu nicht gleichmäßigen Materialeigenschaften der freigelegten Oberflächenbereiche führen kann. Aus diesen Gründen werden typische Prozesstemperaturen bei ungefähr 500°C und weniger zur Herstellung des Siliziumnitridmaterials angewendet, was auf der Grundlage moderner CVD-Techniken, etwa ALD (Atomlagenabscheidung) oder anderer zyklischer Abscheidetechniken bewerkstelligt werden kann, in denen die Vorstufenmaterialien als eine Sequenz aus Schichten vorgesehen werden, wobei beide Vorstufenmaterialien ein im Wesentlichen selbstbegrenzendes Abscheideverhalten ermöglichen, wie dies in Fall von ALD-Strategien der Fall ist, wodurch ein hohes Maß an Steuerbarkeit und konformen Abscheideverhalten jedoch zu Lasten moderat langer Prozesszeiten ermöglicht wird. In anderen Techniken bietet eine der Vorstufenschichten kein selbstbegrenzendes Abscheideverhalten, wobei jedoch für verbessertes konformes Abscheideverhalten und Steuerbarkeit auf Grund der moderat langen Prozesszeiten gesorgt wird. Eine entsprechende Abscheidetechnik, in der zwei oder mehr Vorstufenschichten sequenziell aufgebracht werden, ohne dass jedoch ein selbstbegrenzendes Verhalten erforderlich ist, wird hierin als eine „Mehrschichtabscheidung” bezeichnet. Somit ermöglichen es diese Abscheideverfhren, eine konforme und dünne Siliziumnitridschicht mit einem hohen Maß an Steuerbarkeit aufzubringen. Es kann auch eine plasmaunterstützte chemische Dampfabscheidung (PECVD) bei Temperaturen von ungefähr 400°C bis 500°C angewendet werden, wodurch hohe Abscheideraten bei geringen Prozesstemperaturen erreicht werden, wobei jedoch die Steuerung der Schichtdicke in diesem Bereich der Dicke schwierig ist, wodurch die PCEVD-Technik wenig attraktiv ist, um Gatestapel mit großem ε einzukapseln. Obwohl die anspruchsvolle Mehrschichtabscheidelösung und die ALD-Technik für eine gute Steuerbarkeit der Schichtdicke sorgen, ist die Ätzselektivität der entsprechenden Siliziumnitridmaterialien im Hinblick auf nasschemische Ätzchemien zum Ätzen von Siliziumdioxid, das häufig während der Halbleiterfertigung eingesetzt wird, moderat gering auf Grund der moderat geringen Abscheidetemperatur. In ähnlicher Weise zeigt plasmaunterstütztes CVD-Siliziumnitrid eine geringere Ätzselektivität in Bezug auf nasschemisches Ätzen von Siliziumdioxidmaterial.
- Die Patentschrift
US 6 228 721 B1 offenbart die Herstellung von Metalloxidstrukturen, die als Gateoxide dienen, auf Halbleitersubstraten. Die Metalloxidstrukturen werden durch lokales Oxidieren einer Metallschicht gebildet, wobei eine strukturierte Siliziumnitridschicht als Sauerstoffblockiermaterial dient. - Die Patentschrift
US 6 281 075 B1 offenbart ein Verfahren zum Steuern des Wachstums eines Oxides für schwebende Gates eines Flashspeichers mittels einer Sauerstoffbarriere. - Auf Grund der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Verfahren und Bauelemente bereitzustellen, die die Auswirkungen eines oder mehrerer der oben erkannten Probleme vermeiden oder zumindest reduzieren.
- Überblick über die vorliegende Offenbarung
- Im Allgemeinen betrifft der hierin offenbarte Gegenstand eine Abscheidesequenz zum Einkapseln eines dielektrischen Materials mit großem ε in einem Gatestapel moderner Halbleiterbauelemente, wobei die Abscheidesequenz so gestaltet ist, dass eine gute Steuerbarkeit in Verbindung mit einer gleichmäßigen Schichtdicke bereitgestellt werden, wobei auch die Gesamtdurchlaufzeit im Vergleich zu konventionellen Mehrschichtabscheide- oder ALD-Lösungen verringert wird, und dennoch verbesserte Materialeigenschaften im Hinblick auf das Ätzverhalten des Siliziumnitridmaterials erreicht werden. Zu diesem Zweck beinhaltet das Abscheiden des sauerstoffblockierenden Materials einen ersten Abscheideprozess, der auf der Grundlage einer Abscheidetechnik ausgeführt wird, die für erhöhte Steuerbarkeit sorgt, während auch die Prozesstemperatur auf einem moderat geringen Wert gehalten wird, um damit eine Sauerstoffaufnahme und andere unerwünschte Oberflächenreaktionen freigelegter Oberflächenbereiche des Halbleiterbauelements im Wesentlichen zu vermeiden. Ferner wird ein zweiter Bereich des sauerstoffblockierenden Materials mittels einer anderen Abscheidetechnik aufgebracht, die auf Grundlage einer modert hohen Prozesstemperatur ausgeführt wird, um damit verbesserte Materialeigenschaften im Hinblick auf den Ätzwiderstand und dergleichen zu schaffen, wobei auch für eine erhöhte Abscheiderate gesorgt wird, während eine unerwünschte Wechselwirkung mit empfindlichen Bauteilbereichen durch das zuvor aufgebrachte Beschichtungsmaterial vermieden wird. Folglich können gut Gesamtmaterialeigenschaften erreicht werden bei einer reduzierten Gesamtprozesszeit, wobei dennoch die Steuerbarkeit und die Schichtdickengleichmäßigkeit im Vergleich zu konventionellen Mehrschichtabscheide- und ALD-Lösungen beibehalten wird.
- Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Gatestapels über einer Halbleiterschicht, wobei der Gatestapel ein dielektrisches Material mit großem ε und ein metallenthaltendes Material, das auf dem dielektrischen Material mit großem ε gebildet ist, aufweist. Das Verfahren umfasst ferner das Bilden einer ersten sauerstoffblockierenden Schicht auf freigelegten Oberflächenbereichen des Gatestapels in einer ersten Abscheideumgebung bei einer ersten Prozesstemperatur. Des weiteren umfasst das Bilden einer zweiten sauerstoffblockierenden Schicht auf der ersten sauerstoffblockierenden Schicht in einer zweiten Abscheideumgebung bei einer zweiten Prozesstemperatur, die höher als die erste Prozesstemperatur ist.
- Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Beschichtung durch aufeinanderfolgendes Abscheiden mindestens einer Vorstufenschicht und einer zweiten Vorstufenschicht auf freigelegten Oberflächen eines Gateelektrodenstapels eines Halbleiterbauelements, um ein sauerstoffblockierendes Material zu bilden, wobei der Gateelektrodenstapel ein dielektrisches Material mit großem ε aufweist. Das Verfahren umfasst ferner das Abscheiden einer zweiten Beschichtung des sauerstoffblockierenden Materials auf der ersten Beschichtung.
- Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Gateelektrodenstruktur, die über einem Halbleitergebiet ausgebildet ist und eine Gateisolierschicht mit großem ε aufweist. Das Halbleiterbauelement umfasst ferner eine Abstandshalterstruktur, die an Seitenwänden der Gateelektrodenstruktur ausgebildet ist, wobei die Abstandshalterstruktur eine erste Siliziumnitridbeschichtung aufweist, die mit einem Teil der Gateisolationsschicht mit großem ε in Kontakt ist, und ferner eine zweite Siliziumnitridbeschichtung aufweist, die auf der ersten Siliziumnitridbeschichtung ausgebildet ist. Die erste und die zweite Siliziumnitridbeschichtung unterscheiden sich zumindest im Ätzverhalten im Hinblick auf eine vordefinierte nasschemische Ätzchemie.
- Kurze Beschreibung der Zeichnungen
- Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
-
1a und1b schematisch Querschnittsansichten eines Gatestapels mit großem ε eines Halbleiterbauelements während einer Fertigungssequenz zeigen, um ein sauerstoffblockierendes Material, etwa Siliziumnitrid, gemäß anschaulicher Ausführungsformen zu bilden; -
1c schematisch einen Prozessreaktor zeigt, um mehrere Substrate in einer ersten Abscheidesequenz auf der Grundlage einer moderat geringen Prozesstemperatur gemäß anschaulicher Ausführungsformen zu bearbeiten; -
1d bis1f schematisch Querschnittsansichten des Halbleiterbauelements aus1a in weiter fortgeschrittenen Fertigungsstadien zeigen, um ein sauerstoffblockierendes Material auf der Grundlage zweier unterschiedlicher Prozesstemperaturen gemäß anschaulicher Ausführungsformen zu bilden; -
1g und1h schematisch Ansichten zeigen, die den Verlauf der Prozesstemperatur für eine kombinierte Abscheidesequenz auf der Grundlage zweier unterschiedlicher Prozesstemperaturen gemäß anschaulicher Ausführungsformen zeigen; und -
1i und1j schematisch Querschnittsansichten eines Halbeleiterbauelements in einer fortgeschrittenen Fertigungsphase gemäß anschaulicher Ausführungsformen zeigen. - Detaillierte Beschreibung
- Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
- Im Allgemeinen betrifft der hierin offenbarte Gegenstand das Abscheiden eines Beschichtungsmaterials zur Verringerung des Einbaus von Sauerstoff in dielektrische Materialien mit großem ε moderner Metallgatestapel, wobei auch unerwünschte Oberflächenreaktionen des Halbleiterbauelements während der Abscheidung des Beschichtungsmaterials verringert werden. Zu diesem Zweck wird das sauerstoffblockierende Material, etwa Siliziumnitrid, zumindest in zwei Schritten abgeschieden, wobei zwei unterschiedliche Prozesstemperaturen angewendet werden, d. h. eine geringere Temperatur, um im Wesentlichen eine Oxidation und einen Sauerstoffeinbau von bzw. in freigelegten Oberflächenbereichen zu vermeiden und auch eine unerwünschte Oberflächenwechselwirkung beispielsweise in Bezug auf Ammoniak und andere reaktive Komponenten zu unterdrücken, die während des Abscheideprozesses vorhanden sein können, und eine zweite höhere Abscheidetemperatur zum Bereitstellen der gewünschten Materialeigenschaften im Hinblick auf die Ätzwiderstandsfähigkeit und dergleichen. In einigen hierin offenbarten anschaulichen Aspekten beinhaltet die erste Abscheidesequenz moderne Abscheidetechniken auf der Grundlage der Mehrschichtabscheidung, ALD und dergleichen, wobei eine dünne Beschichtung mit einer Dicke von ungefähr 0,2 nm bis 2,0 nm gebildet wird, wodurch die Gesamtprozesszeit auf einen moderat geringen Wert gehalten wird, da in einem nachfolgenden Prozessschritt ein Beschichtungsmaterial über dem passivierten Halbleiterbauelement auf der Grundlage eines Abscheiderezepts aufgebracht werden kann, das größere Abscheideraten in Verbindung mit guten Materialeigenschaften ermöglicht, etwa mittels eines thermisch aktivierten CVD-Prozesses, der auf der Grundlage von Prozesstemperaturen von ungefähr 700°C und höher ausgeführt werden kann. In einigen anschaulichen Ausführungsformen werden die unterschiedlichen Abscheiderezepte in dem gleichen Prozessreaktor ausgeführt, wobei ein geeignetes Temperaturprofil angewendet wird, um die zweite höhere Prozesstemperatur einzurichten, ohne dass unerwünschte Transportaktivitäten erforderlich sind. Somit bietet die hierin offenbarte Prozesssequenz bessere Prozessbedingungen für den thermisch aktivierten CVD-Prozess, da empfindliche Bauteiloberflächen durch die zuvor gebildete Beschichtung geschützt sind, die auch als eine geeignete „Saatschicht” dienen kann, um damit „Inkubationswirkung” zu reduzieren, wie sie typischerweise in LPCVD- oder PECVD-Prozessen beobachtet werden kann, insbesondere, wenn eine Schicht mit moderat geringer Dicke zu bilden ist.
- Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
-
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements100 mit einem Substrat101 , über welchem eine Halbleiterschicht102 ausgebildet ist. Das Substrat101 repräsentiert ein beliebiges geeignetes Trägermaterial, um darüber die Halbleiterschicht102 zu bilden, die in Form eines beliebigen geeigneten Halbleitermaterials, etwa Silizium, Germanium, Silizium/Germanium, und dergleichen vorgesehen wird. Des weiteren umfasst das Halbleiterbauelement100 einen Gatestapel110 , der eine Gateisolationsschicht111 aus einem dielektrischen Material mit großem ε aufweist. D. h., die Gateisolationsschicht111 umfasst, wie zuvor erläutert ist, ein Material mit einer größeren dielektrischen Konstante, beispielsweise 10,0 oder größer, wobei ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher im Weiteren als dielektrisches Material mit großem ε bezeichnet wird. Beispielsweise enthält die Gateisolationsschicht111 eines oder mehrere der zuvor genannten dielektrischen Materialien mit großem ε. Des weiteren weist der Gatestapel110 ein metallenthaltendes Material112 auf, beispielsweise in Form von Titan, einer Titanlegierung und dergleichen, wobei dies von den gesamten Bauteilerfordernissen abhängt. Wie zuvor erläutert ist, besitzt das metallenthaltene Material112 eine geeignete Austrittsarbeit, wie sie zum Erzeugen einer gewünschten Schwellwertspannung eines Transistorbauelements erforderlich ist, das auf der Grundlage des Gatestapels110 hergestellt wird. Ferner weist in einigen konventionellen Vorgehensweisen der Gatestapel110 zumindest in der gezeigten Fertigungsphase ein Polysiliziummaterial113 auf, wodurch ein hohes Maß an Kompatibilität mit konventionellen Lösungen erreicht wird, in denen die Gateelektrode aus Polysiliziummaterial aufgebaut ist. In der gezeigten Fertigungsphase enthält der Gatestapel110 mehrere freigelegte Oberflächenbereiche, etwa die Oberflächen111s ,112s ,113s , wobei zumindest die Oberfläche111s in Bezug auf den Einbau von Sauerstoff im Hinblick auf die Gesamteigenschaften der Gateisolationsschicht111 und der Austrittsarbeit des Materials112 empfindlich ist, wie dies zuvor erläutert ist. Ferner kann auf die Oberfläche112s einen sehr empfindlichen Oberflächenbereich repräsentieren, für den ein direkter Kontakt mit Sauerstoff zu einer deutlichen Änderung der gesamten Bauteileigenschaften führen kann. - Das in
1a gezeigte Halbleiterbauelement100 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, die das Abscheiden eines dielektrischen Materials mit großem ε, eines metallenthaltenden Materials und Polysilizium in Verbindung mit anderen Materialschichten, etwa ARC-(antireflektierende)Materialien, und dergleichen beinhalten, wie dies für die Strukturierung des Gatestapels110 erforderlich ist. Zu diesem Zweck werden geeignete Lithographie- und Ätztechniken eingesetzt, um den Stapel110 gemäß den Entwurfsregeln zu erhalten, wobei eine Gatelänge, d. h. die horizontale Erstreckung des Gatestapels110 , etwa 40 nm oder weniger betragen kann. -
1b zeigt schematisch das Halbleiterbauelement100 in einem weiter fortgeschrittenen Herstellungsstadium. Wie zuvor erläutert ist, können die freigelegten Oberflächenbereiche des Gatestapels110 passiviert werden, wobei gemäß den hierin offenbarten Prinzipien ein Abscheideprozess angewendet wird, in welchem eine unerwünschte Oxidation und andere unerwünschte Oberflächenreaktionen deutlich unterdrückt werden, indem eine Prozesstemperatur während des Abscheidens eines Beschichtungsmaterials bei ungefähr 550°C und weniger gehalten wird, beispielsweise bei ungefähr 500°C und weniger. Zu diesem Zweck wird ein erster Abscheideprozess120 angewendet, in welchem ein erster Abscheideschritt120a zur Ausbildung einer ersten Teilschicht121a führt, die die erste Art an Vorstufenmaterial enthält, die für die Herstellung des sauerstoffblockierenden Materials erforderlich ist. Zu diesem Zweck wird der Abscheideschritt120a in einer Abscheideumgebung mit einem ersten Vorstufenmaterial ausgeführt, das in Form von Ammoniak (NH3) berreitgestellt werden kann, wenn beispielsweise Siliziumnitrid auf Grundlage von Ammoniak und einer siliziumenthaltenden Gaskomponente gebildet wird, etwa von Silan, Hexachlorid-Disilan und dergleichen. Ammoniakgas wird in eine reaktive Komponente in Form von NH2 bei einer Prozesstemperatur von ungefähr 500°C umgewandelt, die dann in Form der Schicht121a auf den freigelegten Oberflächenbereichen des Bauelements100 anhaftet. Beispielsweise bilden sich auf freigelegten Siliziumoberflächen entsprechende Si-NH-Bindungen aus, bis die gesamte freigelegte Oberfläche bedeckt ist, wobei dieser Prozess selbstbegrenzend ist, wodurch eine gute Prozesssteuerung erreicht wird. -
1c zeigt schematisch einen Prozessreaktor150 , der ausgebildet ist, die entsprechende Gasumgebung für den Schritt120a und für einen oder mehrere weitere Abscheideschritte des Abscheideprozesses120 zu erzeugen. Beispielsweise repräsentiert der Prozessreaktor150 einen Ofen, der in geeigneter Weise ausgebildet ist, eine breite Spanne an Prozesstemperaturen einzurichten, um damit in einer anschaulichen Ausführungsform einen in-situ-Prozess zu ermöglichen, in welchem der Abscheideprozess120 in dem Reaktor150 ausgeführt wird, woraufhin sich ein weiterer Abscheideprozess anschließt, der bei einer höheren Prozesstemperatur auszuführen ist, wie dies nachfolgend detaillierter erläutert ist. Der Prozessreaktor150 ist in der gezeigten Ausführungsform ausgebildet, gleichzeitig mehrere Substrate zu bearbeiten, wobei abhängig von der Gesamtgestaltung mehrere Temperatur zonen150a , ...,150c vorgesehen sein können, wobei jede Temperaturzone eine individuelle Anpassung der lokalen Prozesstemperatur ermöglicht. In dieser Hinsicht ist die Prozesstemperatur als die Temperatur der jeweiligen Temperaturzonen zu verstehen, d. h. entsprechender Heizelemente, während Objekte, die in den Temperaturzonen angeordnet sind, etwa die zu bearbeitenden Substrate, nicht notwendigerweise die gleiche Temperatur besitzen, wobei dies davon abhängt, ob der thermische Gleichgewichtszustand im Wesentlichen erreicht ist. - Beispielsweise wird nach dem Einladen von Substraten in dem Prozessreaktor
150 und dem Auswählen einer gewünschten Prozesstemperatur, d. h. dem Einrichten einer gewünschten Temperatur an den Heizelementen der einzelnen Temperaturzonen150a , ...,150c , besitzen die Substrate nicht notwendigerweise die gleiche Temperatur, sofern nicht eine entsprechende Temperaturstabilisierungsphase abgelaufen ist, während welcher die Substrattemperatur sich zunehmend der Temperatur der entsprechenden Heizelemente annähert. Somit wird in einigen anschaulichen Ausführungsformen die Prozesstemperatur auf einen geeigneten moderat geringen Wert von beispielsweise 550°C und weniger eingestellt, wodurch eine unerwünschte Oxidation oder Ammoniaknitrierung vor dem Einführen von Vorstufenmaterialien im Wesentlichen vermieden wird, und es wird eine im Wesentlichen inerte Umgebung während einer entsprechenden Temperaturstabilisierungsphase geschaffen. Beim Einführen einer geeigneten Gaskomponente, etwa Ammoniak und dergleichen, wird ein entsprechender Gasdurchfluss eingerichtet, der zum Abscheiden der Teilschicht121 führt, selbst wenn ein gewisses Maß an Durchflussungleichmäßigkeiten in dem Reaktor150 während des Betriebs vorhanden ist. Danach wird das erste Vorstufengas aus dem Reaktor150 entfernt, was durch Spülen des Reaktors150 mit einem geeigneten Trägergas, etwa Argon, Stickstoff und dergleichen, ermöglicht wird, während die Prozesstemperatur im Wesentlichen beibehalten wird. -
1d zeigt schematisch das Halbleiterbauelement100 in einer weiter fortgeschrittenen Phase des Abscheideprozesses120 , d. h. während eines zweiten Abscheideschritts120b , in welchem ein zweites Vorstufenmaterial in dem Reaktor150 , beispielsweise in Form von Silan oder einer ähnlichen siliziumenthaltenden Komponente, eingeführt wird, die sich dann auf der zuvor gebildeten Schicht121a , die aus Stickstoff und Wasserstoff aufgebaut ist, absetzt, um damit eine zweite Teilschicht121b zu bilden. Abhängig von den gesamten Prozessbedingungen, etwa der Temperatur, der Konzentration reaktiver Gase und dergleichen, ist das Abscheiden der Schicht121d selbstbegrenzend oder kann auf der Grundlage der Prozesszeit gesteuert werden und dergleichen. Abhängig von der gewünschten Schichtdicke werden die Schritte120a ,120b wiederholt, beispielsweise mit dazwischengeschobenen Spülschritten, um die Gesamtdicke der resultierenden Siliziumnitridschicht, die als Schicht121 bezeichnet wird, aufeinanderfolgend zu vergrößern. Beispielsweise kann eine Dicke von 0,2 nm auf der Grundlage einer Prozesszeit von ungefähr 30 Minuten für die Schritte120a ,120b erreicht werden. Somit kann für eine Dicke im Bereich von ungefähr 0,2 nm bis 2,0 nm abhängig von den gesamten Bauteilerfordernissen eine Prozesszeit von ungefähr 30 Minuten bis 5 Stunden angewendet werden. -
1e zeigt schematisch das Halbleiterbauelement100 , wobei die Schicht121 eine gewünschte Dicke von beispielsweise 0,2 nm bis 2,0 nm aufweist, wodurch die freigelegten Oberflächenbereiche des Bauelements100 und insbesondere des Gatestapels110 geeignet passiviert werden. Während des vorhergehenden Abscheideprozesses120 wird eine unerwünschte Wechselwirkung der entsprechenden Abscheideumgebung mit den freigelegten Oberflächenbereichen unterdrückt, wobei die Gesamteigenschaften der Gateisolationsschicht111 und des metallenthaltenden Materials112 im Wesentlichen beibehalten werden. -
1f zeigt schematisch das Halbleiterbauelement100 während eines weiteren Abscheideprozesses130 , der auf der Grundlage einer moderat hohen Abscheidetemperatur ausgeführt wird, wie sie für thermisch aktivierte CVD-Rezepte zum Abscheiden eines Siliziumnitridmaterials erforderlich ist. Z. B. wird eine Prozesstemperatur von 700°C und höher, beispielsweise ungefähr 740° bis 780°C während des Abscheidens von Siliziumnitridmaterial eingerichtet, um eine zweite Beschichtung131 mit einer geeigneten Dicke von 1 bis mehrere Nanometer in Abhängigkeit von den gesamten Bauteilerfordernissen zu bilden. Während des CVD-Prozesses130 können moderat hohe Abscheiderate von beispielsweise ungefähr 1,6 nm pro Minute erreicht werden, was deutlich höher ist im Vergleich zu Abscheidetechniken, die eine Vielzahl von Abscheidezyklen erfordern, wie dies beispielsweise zuvor mit Bezug zu der ersten Beschichtung121 erläutert ist. Folglich führt die Kombination der Schicht121 und der Schicht131 zu einer Beschichtung135 , um den Gatestapel110 einzukapseln, wobei diese Beschichtung überlegene Materialeigenschaften im Vergleich zu konventionellen Lösungen unter Anwendung von Mehrschichtabscheidung oder ALD-Abscheidung auf Grund der moderat hohen Außentemperatur wie die Schicht131 aufweist, wodurch eine verbesserte Ätzwiderstandsfähigkeit im Hinblick auf nasschemische Ätzrezepte erreicht wird, wie sie zum Ätzen von Siliziumdioxid in einer späteren Fertigungsphase angewendet werden. Des weiteren führt die Schicht121 zu Oberflächenpassivierung des Stapels110 und anderer freiliegender Oberflächenbereiche des Bauelements100 während des Abscheideprozesses130 , was für eine gewünschte Gesamtdicke der Schicht135 im Bereich von 1 bis mehrere Nanometer zu einer deutlich geringeren Gesamtprozesszeit auf Grund der hohen Abscheiderate des Prozesses130 führt, wie dies zuvor erläutert ist. In einigen anschaulichen Ausführungsformen wird die Sequenz der Abscheideprozesse120 und130 als ein in-situ-Prozess ausgeführt, wie dies detaillierter mit Bezug zu den1g und1h beschrieben ist. -
1g zeigt schematisch den Verlauf der Prozesstemperatur, beispielsweise des Reaktors150 (siehe1c ), wenn die Abscheideprozesse120 und130 in dem Reaktor150 ausgeführt werden. Zu diesem Zweck werden eines oder mehrere der Substrate101 in den Reaktor150 eingeladen und es wird ein Hochlaufprozess und ein Temperaturstabilisierungsschritt gemäß einem Zeitintervall A ausgeführt. Beispielsweise wird eine geeignete moderat geringe Temperatur von beispielsweise ungefähr 500°C eingestellt. Während des Zeitintervalls B wird der Abscheideprozess120 ausgeführt, indem die Schritte120a ,120b wiederholt ausgeführt werden, wie dies zuvor beschrieben ist, wobei dies von der gewünschten Schichtdicke der Schicht121 abhängt. Somit beinhaltet die Periode B das abwechselnde Zuführen entsprechender Vorstufenmaterialien und dazwischenliegende Spülschritte, wie dies auch oben dargestellt ist. Danach wird die Prozesstemperatur auf der Grundlage einer gewünschten Rate während einer Phase C erhöht, nach der eine weitere Temperaturstabilisierungsphase D folgen kann, in der die Substrate101 im Wesentlichen in einem thermischen Gleichgewichtszustand gebracht werden, um eine Substrattemperatur zu erreichen, die im Wesentlichen der gewünschten Prozesstemperatur entspricht. Wie beispielsweise in1g gezeigt ist, wird eine gewünschte Prozesstemperatur innerhalb eines Bereiches von ungefähr 740°C bis 780°C ausgewählt. Es sollte ferner beachtet werden, dass individuell eingestellte Prozesstemperaturen für die diversen Temperaturzonen150a , ...,150c ausgewählt werden, wie dies zuvor erläutert ist, da eine Variation an Prozessgaskonzentration in den diversen Temperaturzonen vorherrschen kann, was zu unterschiedlichen Abscheideraten führen kann, sofern dies nicht durch geeignetes Einstellen der individuellen Prozesstemperatur kompensiert wird. D. h., typischerweise ist für einen thermisch aktivierten Abscheideprozess die Abscheiderate eine Funktion der lokalen reaktiven Gaskonzent ration und der Temperatur. Somit kann eine geringere Konzentration kompensiert werden, indem lokal für eine erhöhte Temperatur gesorgt wird, während dennoch die Temperatur innerhalb eines spezifizierten zulässigen Bereichs gehalten wird, wie er durch den Bereich 740° bis 780°C als Beispiel angegeben ist. Es sollte beachtet werden, dass andere Prozessreaktoren oder Prozesskammern verwendet werden können, in denen weniger ausgeprägte Schwankungen der lokalen Abscheidebedingungen auftreten. Beispielsweise kann ein Reaktor mit einer einzelnen Temperaturzone verwendet werden, wobei selbst Prozesskammern verwendet werden können, in denen eine geringere Anzahl an Substraten bearbeitet wird oder wobei ein einzelnes Substrat bearbeitet wird, wenn eine entsprechende Strategie mit dem Gesamtdurchsatz des betrachteten Fertigungsablaufs kompatibel ist. Beispielsweise kann eine parallele Bearbeitung mehrer Substrate auf Grundlage mehrerer individuell steuerbarer Prozesskammern bewerkstelligt werden. - Somit kann nach dem Temperaturstabilisierungsschritt D die eigentliche Abscheidung initiiert werden, indem die Vorstufenmaterialien für den Prozess
130 während des Intervalls E eingeführt werden, dessen Länge in Kombination mit den gesamten Prozessbedingungen die gewünschte Dicke der Schicht131 bestimmt. Anschließend wird ein weiterer Spülschritt F ausgeführt, in welchem die Prozesstemperatur beibehalten wird und danach wird die Prozesstemperatur entsprechend einer spezifizierten Rate während des Intervalls G abgesenkt, woraufhin die Substrate aus dem Reaktor150 ausgeladen werden. -
1h zeigt schematisch den Verlauf der Prozesstemperatur während der in-situ-Sequenz der Abscheideprozesse120 ,130 gemäß weiterer anschaulicher Ausführungsformen, in denen eine verbesserte Schichtdickengleichmäßigkeit über die Substrate hinweg erreicht wird, indem Ungleichmäßigkeiten der Abscheiderate während des Prozesses130 über einzelne Substrate hinweg verringert werden. Wie zuvor erläutert ist, ist während des Prozesses130 die lokale Abscheiderate von der lokalen Vorstufenkonzentration und der geringen Temperatur an oder in der Nähe der Substratoberfläche abhängig. In einem komplexen Prozessreaktor, wie er beispielsweise in1c gezeigt ist, kann die Konzentration der Vorstufenmaterialien über den Durchmesser der Substrate hinweg auf Grund eines Gasflusses vom Rand zum Zentrum der Substrate hinweg variieren, so dass eine geringere Vorstufenkonzentration im Substratmittelpunkt anzutreffen ist. Folglich kann für Substrate, die im Wesentlichen im thermischen Gleichgewichtszustand sind, eine im Wesentlichen konstante Oberflächentemperatur erreicht werden, die im Wesentlichen der Prozesstemperatur ent spricht, auf Grund der geringeren Vorstufenkonzentration kann eine geringere Abscheiderate in der Mitte der Substrate beobachtet werden. Um die Vorabscheidetemperatur lokal in der Mitte des Substrats zu erhöhen, kann ein Temperturgradient während des Abscheideintervalls E erzeugt werden, indem ein Temperaturprofil vor dem eigentlichen Abscheideintervall E auf der Grundlage einer Vorabscheidetemperatur erzeugt wird, die höher ist als die Prozesstemperatur während des Intervalls E. Folglich kann nach den Prozessintervallen A und B, die im Wesentlichen den Intervallen entsprechen, wie sie mit Bezug zu1g erläutert sind, ein Hochlaufintervall C modifiziert werden, um zumindest eine Vorabscheidetemperatur zu erreichen, die oberhalb des gewünschten Prozesstemperaturbereichs liegt. Beispielsweise kann während der Hochlaufphase C eine Temperatur von ungefähr 10°C bis 50°C oberhalb des gewünschten Prozesstemperaturbereichs während der Abscheidung E eingestellt werden. Folglich kann während einer Phase D die Vorabscheidetemperatur über der Prozesstemperatur gehalten werden, wodurch eine Temperatur an den Mittelpunkten der Substrate erreicht werden kann, die überhalb der tatsächlichen Prozesstemperatur während der Phase E liegt. Wenn die Prozesstemperatur auf den gewünschten Wert, beispielsweise des zuvor spezifizierten Bereichs abgesenkt ist, kann die Abscheidung initiiert werden, indem die Vorstufengase eingeführt werden, wie dies zuvor erläutert ist. Auf Grund der erhöhten Temperatur der Substratoberflächen und auf Grund der Tatsache, dass die Randgebiete der Substrate schneller auf das Absenken der Prozesstemperatur reagieren, kann ein Temperturgradient vom Substratmittelpunkt zum Substratrand erzeugt werden und kann in einer mehr oder weniger ausgeprägten Weise während der Abscheidephase E beibehalten werden. Folglich kann die durch den Gasfluss hervorgerufene Verarmung der Vorstufenmaterialien im Mittelpunkt der Substrate durch die erhöhte Oberflächentempertur kompensiert werden. Daher kann eine verbesserte Gleichmäßigkeit über das Substrat hinweg im Hinblick auf die Dicke der Schicht131 verwirklicht werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor mit Bezug zu1g beschrieben ist. -
1i zeigt schematisch das Halbleiterbauelement100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiteres Beschichtungsmaterial140 , beispielsweise aus Siliziumdioxid, auf dem sauerstoffblockierenden Material135 gebildet ist. Die Beschichtung140 wird beispielsweise als ein Ätzstoppmaterial vorgesehen, das für die weitere Bearbeitung des Bauelements100 erforderlich ist, beispielsweise im Hinblick auf das Bilden von Seitenwandabstandshaltern141 , wie dies durch die gestrichelten Linien angegeben ist. Z. B. können die Abstandshalter141 auf Grundlage eines Siliziumnitridmaterials gemäß gut etab lierter Prozessrezepte hergestellt werden, wobei ein nachfolgender selektiver Ätzprozess ausgeführt wird, in welchem die Beschichtung140 als ein Ätzstoppmaterial dient. Anschließend wird die Beschichtung140 auf der Grundlage gut etablierter nasschemischer Ätzrezepte entfernt, etwa durch Flusssäure und dergleichen, wobei das Material135 als effizientes Ätzstoppmaterial dient, wobei insbesondere die Beschichtung131 für eine hohe Ätzwiderstandsfähigkeit im Hinblick auf nasschemische Ätzrezepte auf Grund der Materialeigenschaften sorgt, die durch den Hochtemperaturabscheideschritt130 erreicht wurden. In anderen Fällen müssen während der weiteren Bearbeitung des Bauelements100 andere siliziumdioxidbasierte Schichten abgeschieden werden und auf der Grundlage nasschemischer Ätzrezepte entfernt werden, wobei auch andere Reinigungsprozesse ausgeführt werden, in denen reaktive nasschemische Rezepte eingesetzt werden, bei denen die Beschichtung131 verbesserte Ätzstoppeigenschaften bereitstellt. - Die Abstandshalter
141 können beispielsweise für die weitere Strukturierung des Bauelements100 eingesetzt werden, wenn beispielsweise entsprechende Aussparungen in der Halbleiterschicht102 zu bilden sind, um etwa ein verformtes Halbleitermaterial epitaktisch aufzuwachsen, wie dies in modernsten Transistorbauelementen der Fall ist, um die lokale Ladungsträgerbeweglichkeit unterhalb des Gatestapels110 einzustellen. In anderen Fällen werden entsprechende Abstandshalterelemente verwendet, um Drain- und Sourcegebiete zu bilden, wie dies zuvor erläutert ist. -
1j zeigt schematisch das Halbleiterbauelement100 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem Drain- und Sourcegebiete161 in der Halbleiterschicht102 gebildet sind, wobei die Drain- und Sourcegebiete161 Metallsilizidgebiete162 in Abhängigkeit von der gesamten Bauteilkonfiguration aufweisen können. Ferner kann ein entsprechendes Metallsilizidgebiet162 auch in dem Gatestapel110 vorgesehen sein, während in anderen Fällen das Metallsilizid weggelassen wird und/oder das Polysiliziummaterial teilweise oder vollständig abhängig von der gesamten Prozessstrategie entfernt worden ist. Eine Seitenwandabstandshalterstruktur160 ist an Seitenwänden des Gatestapels110 ausgebildet, wobei die Struktur160 die erste Beschichtung121 und die zweite Beschichtung131 aufweist, die sich in ihren Materialeigenschaften beispielsweise in Bezug auf ihre Ätzwiderstandsfähigkeit hinsichtlich nasschemischer Ätzrezepte, etwa das Ätzrezept142 , unterscheiden, wie dies zuvor erläutert ist. Des weiteren umfasst die Abstandshalterstruktur160 ein Abstandshalterelement163 , das als ein Siliziumnitridmaterial vorge sehen sein kann, und das eine weitere Beschichtung164 aufweisen kann, beispielsweise in Form eines Siliziumdioxidmaterials. - Das in
1j gezeigte Halbleiterbauelement100 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei die überlegenen Materialeigenschaften des sauerstoffblockierenden Materials135 für die Integrität des Gatestapels110 während diverser nasschemischer Ätzprozesse sorgen. - Es gilt also: Die Kombination eines Abscheideprozesses auf der Grundlage einer moderat geringen Prozesstemperatur und eines DVD-Prozesses bei geringem Druck auf Grundlage einer moderat hohen Prozesstemperatur bietet eine erhöhte Integrität eines Gatestapels mit einem dielektrischen Material mit großem ε, wobei ebenfalls für eine verbesserte Ätzwiderstandsfähigkeit während der weiteren Bearbeitung des Bauelements gesorgt ist. Des weiteren kann eine geringere Prozessdurchlaufzeit im Vergleich zu konventionellen ALD-basierten Lösungen oder Lösungen auf Basis von Mehrschichtabscheidungen auf Grund der deutlich erhöhten Abscheiderate des CVD-Prozesses zur Herstellung des äußeren Anteils eines sauerstoffblockierenden Materials, etwa von Siliziumnitrid, erreicht werden.
Claims (20)
- Verfahren mit: Bilden eines Gatestapels über einer Halbleiterschicht, wobei der Gatestapel ein dielektrisches Material mit großem ε und ein metallenthaltendes Material, das auf dem dielektrischen Material mit großem ε gebildet ist, aufweist; Bilden einer ersten sauerstoffblockierenden Schicht auf freigelegten Oberflächenbereichen des Gatestapels in einer ersten Abscheideumgebung bei einer ersten Prozesstemperatur; und Bilden einer zweiten sauerstoffblockierenden Schicht auf der ersten sauerstoffblockierenden Schicht in einer zweiten Abscheideumgebung bei einer zweiten Prozesstemperatur, die höher ist als die erste Prozesstemperatur.
- Verfahren nach Anspruch 1, wobei die erste sauerstoffblockierende Schicht aus Siliziumnitrid aufgebaut ist.
- Verfahren nach Anspruch 2, wobei die zweite sauerstoffblockierende Schicht aus Siliziumnitrid aufgebaut ist.
- Verfahren nach Anspruch 1, wobei Bilden der ersten sauerstoffblockierenden Schicht umfasst: Abscheiden einer ersten Teilschicht mit einem ersten Vorstufenmaterial und Abscheiden einer zweiten Teilschicht mit einem zweiten Vorstufenmaterial, und wobei das erste und das zweite Vorstufenmaterial reagieren, um zumindest einen Teil der ersten sauerstoffblockierenden Schicht zu bilden.
- Verfahren nach Anspruch 4, wobei die erste Prozesstemperatur ungefähr 550°C oder weniger beträgt.
- Verfahren nach Anspruch 4, wobei Bilden der zweiten sauerstoffblockierenden Schicht umfasst: Ausführen eines thermisch aktivierten chemischen Dampfabscheideprozesses.
- Verfahren nach Anspruch 6, wobei die zweite Prozesstemperatur ungefähr 700°C oder mehr beträgt.
- Verfahren nach Anspruch 1, wobei die erste und die zweite Abscheideumgebung in dem gleichen Prozessreaktor eingerichtet werden.
- Verfahren nach Anspruch 8, wobei Einrichten der zweiten Abscheideumgebung umfasst: Unterbrechen der Zufuhr von ersten Vorstufenmaterialien nach dem Bilden der ersten sauerstoffblockierenden Schicht auf der Grundlage der ersten Vorstufenmaterialien, Aufheizen des Prozessreaktors bei einer spezifizierten Rate bis zu einer Vorabscheidetemperatur, die der zweiten Prozesstemperatur entspricht, Halten der Vorabscheidetemperatur für eine spezifizierte Stabilisierungsphase und Zuführen zweiter Vorstufenmaterialien, um die zweite sauerstoffblockierende Schicht zu bilden.
- Verfahren nach Anspruch 8, wobei Einrichten der zweiten Abscheideumgebung umfasst: Unterbrechen der Zufuhr erster Vorstufenmaterialien nach dem Bilden der ersten sauerstoffbockierenden Schicht auf der Grundlage der ersten Vorstufenmaterialien, Aufheizen des Prozessreaktors mit einer spezifizierten Rate bis zu einer Vorabscheidetemperatur, die höher ist als die zweite Prozesstemperatur, Beibehalten der Vorabscheidetemperatur über der zweiten Prozesstemperatur für eine spezifizierte Überheizperiode und Zuführen zweiter Vorstufenmaterialien bei der zweiten Prozesstemperatur, um die zweite sauerstoffblockierende Schicht zu bilden.
- Verfahren mit: Bilden einer ersten Beschichtung durch aufeinanderfolgendes Abscheiden zumindest einer ersten Vorstufenschicht und einer zweiten Vorstufenschicht auf freigelegten Oberflächen eines Gateelektrodenstapels eines Halbleiterbauelements, um ein sauerstoffblockierendes Material zu bilden, wobei der Gateelektrodenstapel ein dielektrisches Material mit großem ε aufweist; und Abscheiden einer zweiten Beschichtung des sauerstoffblockierenden Materials auf der ersten Beschichtung.
- Verfahren nach Anspruch 11, wobei die erste Beschichtung bei einer ersten Prozesstemperatur gebildet wird und die zweite Beschichtung bei einer zweiten Prozesstemperatur abgeschieden wird, die höher ist als die erste Prozesstemperatur.
- Verfahren nach Anspruch 12, wobei die erste Prozesstemperatur ungefähr 550°C oder weniger beträgt.
- Verfahren nach Anspruch 13, wobei die zweite Prozesstemperatur ungefähr 700°C oder mehr beträgt.
- Verfahren nach Anspruch 11, wobei eine Dicke der ersten Beschichtung ungefähr 2,0 nm oder weniger beträgt.
- Verfahren nach Anspruch 15, wobei eine Dicke der zweiten Beschichtung größer ist als die Dicke der ersten Beschichtung.
- Verfahren nach Anspruch 11, das ferner umfasst: Erzeugen einer Vorabscheidetemperatur, die höher ist als die zweite Prozesstemperatur, bevor die zweite Beschichtung abgeschieden wird.
- Verfahren nach Anspruch 11, wobei die erste und die zweite Beschichtung aus Siliziumnitrid aufgebaut sind.
- Halbleiterbauelement mit: einer Gateelektrodenstruktur, die über einem Halbleitergebiet ausgebildet ist und eine Gateisolationsschicht mit großem ε aufweist; einer Abstandshalterstruktur, die an Seitenwänden der Gateelektrodenstruktur gebildet ist, wobei die Abstandshalterstruktur eine erste Siliziumnitridbeschichtung aufweist, die mit einem Teil der Gateisolationsschicht mit großem ε in Kontakt ist, und eine zweite Siliziumnitridbeschichtung aufweist, die auf der ersten Siliziumnitridbeschichtung ausgebildet ist, und wobei die erste und die zweite Siliziumnitridbeschichtung sich zumindest im Ätzverhalten in Bezug auf eine vordefinierte nasschemische Ätzchemie unterscheiden.
- Halbleiterbauelement nach Anspruch 19, wobei die erste Siliziumnitridbeschichtung eine Dicke von ungefähr 2,0 nm oder weniger aufweist.
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228721B1 (en) * | 2000-06-26 | 2001-05-08 | Advanced Micro Devices, Inc. | Fabrication of metal oxide structures with different thicknesses on a semiconductor substrate |
US6281075B1 (en) * | 1999-01-27 | 2001-08-28 | Sandisk Corporation | Method of controlling of floating gate oxide growth by use of an oxygen barrier |
Family Cites Families (3)
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281075B1 (en) * | 1999-01-27 | 2001-08-28 | Sandisk Corporation | Method of controlling of floating gate oxide growth by use of an oxygen barrier |
US6228721B1 (en) * | 2000-06-26 | 2001-05-08 | Advanced Micro Devices, Inc. | Fabrication of metal oxide structures with different thicknesses on a semiconductor substrate |
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Legal Events
Date | Code | Title | Description |
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8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY Effective date: 20110426 Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY Effective date: 20110426 Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY Effective date: 20110426 Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY Effective date: 20110426 |
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R081 | Change of applicant/patentee |
Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY Effective date: 20120125 Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY Effective date: 20120125 Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY Effective date: 20120125 Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY Effective date: 20120125 |
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R082 | Change of representative |
Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE Effective date: 20120125 Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE Effective date: 20120125 |
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