CN104299911A - 通过单步骤沉积实现栅极包覆 - Google Patents

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Abstract

本发明涉及通过单步骤沉积实现栅极包覆，当形成包覆晶体管的栅极电极结构的间隙壁结构时，常见的问题是由于在第一室中执行第一沉积制程以及在第二室中执行第二后续制程而造成所获得的间隙壁结构的厚度变动。本发明提供一种用于形成具有良好定义的厚度的间隙壁的方法。该方法依赖于通过原子层沉积执行的单个沉积步骤。以不同温度下执行的两个阶段来执行该沉积。

Description

通过单步骤沉积实现栅极包覆
技术领域
本发明通常涉及用以制造集成电路的方法，尤其涉及用以制造具有改进的间隙壁的集成电路的方法。
背景技术
目前，电子电路向越来越复杂的集成电路发展的趋势要求降低电子装置的尺寸，以实现越来越高的集成密度。
晶体管是当前集成电路中的主要电路组件。目前，在当前可获得的复杂集成电路中可设置数亿个晶体管，例如微处理器、CPU、存储芯片等。因此至关重要的是，包括于集成电路中的晶体管的典型尺寸要尽可能地小，以实现高集成密度。
在集成电路的各种制造技术中，MOS(metal-oxide-semiconductor；金属-氧化物-半导体)技术是目前最有前景的方法，因为它能够生产在操作速度、功耗以及成本效率方面具有优越特性的装置。CMOS(complementarymetal-oxide-semiconductor；互补金属-氧化物-半导体)技术是MOS技术的特定实施，其中，互补晶体管对，亦即成对分组的P沟道晶体管和N沟道晶体管，用以形成电路组件例如反相器以及其它逻辑门，从而设计高度复杂的电路组件。在使用CMOS技术制造复杂集成电路期间，数百万个晶体管，亦即N沟道晶体管和P沟道晶体管形成在由衬底支持的半导体层内定义的主动区中。
目前，在其中形成大多数集成电路的层是由硅制成。硅可以结晶、多晶或非晶的形式提供。可在原始半导体层中引入其它材料，例如掺杂物原子或离子。
MOS晶体管或通常的场效应晶体管(field-effect transistor；FET)，无论是N沟道晶体管还是P沟道晶体管，包括源区和漏区，对该源区和漏区使用相同种类的掺杂物高度掺杂。接着，在该源漏区之间设置反型或弱掺杂的沟道区。沟道区的电导率，亦即导电沟道的驱动电流能力，可由形成于该沟道区附近并通过薄的绝缘层与该沟道区隔开的栅极电极控制。沟道区的电导率尤其依赖于载流子的迁移率以及源漏区之间沿晶体管宽度方向的距离。该距离也被称作沟道长度。例如，通过降低沟道长度，沟道电阻率降低。这样，通过降低晶体管沟道长度可使晶体管的开关速度增加并获得较高的驱动电流能力。
不过，可能不会使晶体管的沟道长度的降低达到极限而不会引起其它问题。例如，栅极电极与沟道之间的电容随沟道长度降低而降低。在此情况下，可通过降低栅极与沟道之间的绝缘层的厚度来补偿此效应。例如，对于约80纳米的栅极长度，高速晶体管组件中可能需要厚度小于2纳米的基于二氧化硅的栅极介电材料。不过，绝缘层如此的薄厚度可能导致因热载流子注入以及载流子通过极薄的栅极介电材料的直接隧穿而引起漏电流增加。由于二氧化硅基栅极介电材料的厚度的进一步降低与复杂集成电路的热功率要求可能日益变得不兼容，因此已开发其它替代方法来增加沟道区中的载流子迁移率，以提升场效应晶体管的总体性能。
针对随晶体管沟道长度的降低而增加电容的问题，已找到的一种解决方案包括针对栅极电极中的绝缘层选择适当的材料。当制造典型的栅极尺寸低于50纳米的晶体管时，“高k/金属栅极”(high-k/metal gate；HKMG)技术如今已成为新的制造标准。依据HKMG制造流程，包括于栅极电极中的绝缘层由高k材料组成。这与传统的氧化物/多晶硅(poly/SiON)方法相反，在该传统方法中，栅极电极绝缘层通常由氧化物组成，较佳地，针对硅基装置，栅极电极绝缘层由二氧化硅或氮氧化硅组成。高k材料是指介电常数k高于10的材料。在栅极电极中用作绝缘层的高k材料例如为氧化钽(Ta2O5)、氧化钛锶(SrTiO3)、氧化铪(HfO2)、氧化硅铪(HfSiO2)、氧化锆(ZrO2)等。
HKMG能够增加栅极电极中绝缘层的厚度，因此，即使在晶体管沟道长度低至30纳米或更小的情况下，也能显着降低流过栅极的漏电流。不过，相对传统的poly/SiON技术，HKMG的实施带来新的技术挑战并需要新的集成方案。
例如，已经发现，当使用氧化铪(HfO2)作为晶体管栅极中的绝缘层时，该绝缘层材料与该栅极中还具有的多晶硅发生相互作用，从而造成大量的问题，例如晶体管的高阈值电压。因此，必须找到新的材料来调整栅极电极种类的功函数，以将晶体管阈值电压调整到想要的水平。为此目的，在高k介电材料与设于该高k介电材料上方的通常为多晶硅的栅极材料之间插入薄的“功函数金属”层。这样，通过改变该金属层的厚度可调整阈值电压。这个栅极金属层通常包括氮化钛(TiN)膜，可能结合功函数金属，例如铝。
目前，为了在半导体制造流程中实施HKMG，存在两种不同的方案。在被称作先栅极的第一种方案中，制造流程与传统poly/SiON方法中的后续制造流程类似。初始执行包括高k介电膜以及功函数金属层的栅极电极的形成，接着执行晶体管制造的后续阶段，例如定义源漏区、衬底表面的部分的硅化、金属化等等。另一方面，依据被称作后栅极或替代栅极的第二种方案，在具有牺牲伪栅极的情况下执行例如掺杂物离子注入、源漏区形成以及衬底硅化等制造阶段。在执行高温源/漏区形成以及所有的硅化退火循环以后，以真实栅极替代该伪栅极。
因此，该先栅极HKMG方法需要栅极电极堆迭，以承受例如为活化源漏区中注入的掺杂物种类或诱发硅化制程而执行的退火步骤期间所达到的高温。
而且，在装置经历的热预算期间，氧气或其它气态污染物可能扩散进入栅极绝缘层或栅极金属层。在热预算期间典型的高温下，氧气扩散尤其快。应当避免在装置制造期间发生氧气或污染物纳入栅极堆迭中，因为已经发现这会以非预期的方式改变栅极结构中所包括的材料的化学及物理特性。这样，可能无法预先定义要制造的晶体管的关键特征，例如阈值电压。
在制程期间可能威胁栅极堆迭的完整性的另一因素来自为了图案化或清洗装置表面而在栅极形成以后执行的湿式或干式蚀刻系列。理想地说，栅极堆迭应当不受栅极堆迭形成以后执行的所有图案化或表面清洗制程的影响。
因此，为了在后续制造阶段期间保护敏感栅极材料，将栅极堆迭包覆进在其侧壁上形成的介电材料罩中。该保护层也被称作“间隙壁”或“间隙壁结构”。该保护层除保护敏感栅极材料外，在向其中形成晶体管的半导体层中注入想要的类型的掺杂物时，该保护层也有利于用作掩膜。在这方面，间隙壁结构可形成于后续阶段中，以在各注入步骤期间具有适当的形状及厚度。
尤其，间隙壁结构可包括邻近堆迭侧壁形成的包覆部分。接着，在该包覆部分上形成具有第一厚度的第一间隙壁部分。该第一部分通常被称作“间隙壁-0”。通过使用间隙壁-0作为掩膜，可执行第一系列注入。该第一系列可包括为了定义晶体管沟道区中的环状(halo)区以及源漏区中的延伸区而执行的注入。随后，通过在先前形成的间隙壁-0上形成第二部分可扩展该间隙壁结构。该第二部分通常被称作“间隙壁-1”。接着，在具有间隙壁-0及间隙壁-1的情况下可执行第二系列注入，例如用以定义源漏区的深区。
依据当前技术，通过使用两阶段制程来形成栅极包覆部分以及间隙壁-0。通过执行第一沉积步骤在第一温度下初始形成栅极包覆部分。在沉积栅极包覆部分以后，接着形成间隙壁-0，间隙壁-0暴露一表面于外部。通过在第二温度下执行第二沉积形成间隙壁-0，该第二温度通常高于第一温度。下面将更广泛地讨论整个制程。
图1a至1g显示依据现有技术在FET制造期间的典型流程的一些态样。图1a显示在较先进制造阶段中半导体结构100的剖示示意图。如图所示，半导体结构100包括衬底101，例如半导体材料等，在该衬底上方形成半导体层102。
半导体层102通常由单晶硅制成。半导体层102被横向划分为多个主动区102a。可将这些主动区102a理解为半导体区，在该半导体区之中及上方将形成一个或多个晶体管。出于方便，图中显示单个主动区102a，其由隔离区102b例如浅沟槽隔离横向界定。依据总体装置要求，当绝缘埋层(未图示)直接形成于半导体层102下方时，衬底101以及半导体层102，例如初始设为硅材料，可形成绝缘体上硅(SOI；silicon-on-insulator)架构。在其它情况下，当半导体结构100将使用块体配置时，最初，半导体层102表示衬底101的结晶材料的一部分。
半导体结构100包括形成于主动区102a之中及上方的晶体管150。图1a显示形成栅极电极结构160以后的制造阶段期间的晶体管150。该晶体管可为场效应晶体管。
栅极结构160包括栅极电极材料162，其可由多晶硅组成。栅极结构160还包括绝缘层161，以将栅极电极材料162与将要形成于主动区102a中的晶体管沟道区物理及电性隔离。栅极电极结构160可具有任意适当的几何配置，例如在长度及宽度方面。例如，栅极长度，亦即图1a中电极材料162的水平延伸，可为50纳米或更小。
依据栅极电极结构160的配置，绝缘层161以及栅极电极材料162可以不同的方式形成。
例如，如果栅极电极160为传统的氧化物/多晶硅栅极电极(例如poly/SiON)，则栅极绝缘层161可由传统的栅极介电材料形成，例如二氧化硅、氮氧化硅等等，而栅极电极材料162可包括多晶硅。
或者，对于栅极电极结构160可优选HKMG配置。对于约50纳米或更小的栅极长度通常优选HKMG。在此情况下，绝缘层161可为现有技术中已知的高k栅极介电材料的其中一种。例如，上面给出了晶体管栅极中可使用的高k材料的非详尽清单。
如果已经依据HKMG技术形成栅极电极结构160，则该栅极电极结构还包括栅极金属层162a，例如氮化钽等形式，可能结合功函数金属种类，例如铝等。栅极金属层162a通常形成于绝缘层161上方，以调整适当的功函数并因此调整晶体管150的阈值电压，如上所述。
如上所述，为保护组成栅极电极结构160的堆迭，在栅极堆迭的侧壁上形成间隙壁结构。初始形成的该间隙壁结构具有较小的厚度，且随后扩展至较大的厚度。
图1b至1d显示制造阶段序列，以形成间隙壁结构的部分，包括邻近栅极堆迭的包覆部分以及具有预定厚度的外层。该外层通常被称作间隙壁-0。
如图1b所示，在间隙壁形成的初始阶段期间，执行沉积制程182，以在半导体结构100的表面上形成第一绝缘层144。第一绝缘层144通常包括绝缘材料例如氮化硅(SiN)。层144通常具有3至4纳米之间的厚度，且较佳地具有约3.5纳米的厚度。形成后与栅极结构160接触的层144适于经图案化以形成该间隙壁结构的包覆部分。
通常通过原子层沉积(atomic layer deposition；ALD)制程执行沉积制程182以形成第一绝缘层144。在图4a所示的随时间变化的温度图表中，以折线482示意组成沉积182的操作序列。线段482a标示在250℃下将舟推入ALD炉中。接着，在线段482b期间，温度上升至500℃。随后，在线482的线段482c期间执行ALD沉积。在图4a中使用完整的矩形482dep标示ALD沉积。在执行ALD沉积482dep以后，在500℃下执行舟拉出482pull。
在执行沉积182时，针对舟推入选择较低温度250℃且针对ALD选择500℃，因为它们有效避免沉积室中的残余氧气到达栅极堆迭160。一旦栅极堆迭160被层144包覆，栅极堆迭160就可在后续步骤中承受更高的温度。
现在请参照图1c，其显示图1b中所示阶段之后的制造阶段期间的半导体结构100。在沉积第一绝缘层144以后，可通过使用第二沉积制程184沉积第二绝缘层146。第二绝缘层146沉积于第一绝缘层144的表面上。通常，第二绝缘层146包括与第一绝缘层144相同的绝缘材料。因此，第二绝缘层146通常由氮化硅组成。层146具有在8至9纳米范围内的厚度，较佳地，具有约8.5纳米的厚度。形成于第一绝缘层144上的第二绝缘层146适于经图案化以形成被称为间隙壁-0的间隙壁结构的部分。
用以形成第二绝缘层146的沉积制程184通常通过低压化学气相沉积(lowpressure chemical vapor deposition；LPCVD)制程执行。在图4b所示的温度-制程时间图表中以折线484示意该沉积制程。线段484a标示在700℃下将舟推入LPCVD炉中。如线段484b所示，接着，温度上升至750℃。在线段484c期间，通过在750℃下的LPCVD制程实现使用完整矩形标示的层146的沉积。如线段484d所示，接着，温度降低至700℃，且最后，在线段484e中，在700℃下执行舟拉出。
在第二绝缘层146的LPCVD期间，750℃的温度能够形成具有改进韧度的间隙壁-0。尤其，由通过在选择温度下执行LPCVD而生长的绝缘层146形成的间隙壁-0在形成后，当间隙壁-0暴露于施加至晶圆的典型湿式蚀刻时，间隙壁-0证明具有极低的蚀刻速率。
现请参照图1d，其显示在图1c所示的制造阶段之后的制造阶段期间的半导体结构100。在形成第一绝缘层144及第二绝缘层146以后，可图案化层144及146，以移除不与栅极结构169邻近的那些部分。尤其，可使用一个或多个干式或湿式蚀刻来图案化层144及146。该图案化步骤导致形成间隙壁140，包括邻近栅极结构160的侧壁形成的包覆部分144enc。间隙壁结构140的包覆部分144enc是来自图案化的第一绝缘层144的一部分。在图1d所示的制造流程阶段中，间隙壁结构140还包括外层部分146sp0，其暴露于外部并来自图案化的第二绝缘层146的一部分。外层部分146sp0构成被称为间隙壁-0的间隙壁140的部分。
在形成如图1d所示的间隙壁结构140以后，可执行一系列掺杂注入188，以定义延伸区和/或环状区。注入188可包括环状注入和/或用以定义源漏区151的延伸区151e的注入。图1e显示执行注入188从而形成源漏区的延伸区151e以后的晶体管150。延伸区151e决定晶体管150的沟道区的长度。
图1f显示在图1e所示的制造阶段之后的制造阶段期间的半导体结构100。在执行环状和/或延伸区注入以后，可通过使用高度共形的沉积技术沉积第三绝缘层(未图示)。该第三绝缘层可经图案化以形成间隙壁结构140的部分148，其被称为间隙壁-1。
通过形成间隙壁-1148扩展间隙壁结构140以后，可执行另外的注入步骤(未图示)，以定义源漏区151的深区151d。随后，对半导体结构100退火，以活化注入的掺杂物并使半导体层的晶格在注入损伤后重结晶。掺杂种类的一定量的扩散可能来自退火制程的施用。将晶体管150的沟道区155定义为由延伸区151e界定。图1f示意执行活化退火以后的半导体结构100。
图1g显示在图1f所示的制造流程之后的下一阶段制造流程期间的半导体结构100。在执行活化退火以后，在已经形成栅极电极结构160并创建源漏区151以后，在如图1f所示的装置100的表面上沉积难熔金属层(未图示)。接着，在300-500℃范围内的温度下对该难熔金属层进行热处理。作为该热处理的结果，在栅极电极材料162的上表面之中及其顶部部分形成如图1g所示的金属硅化物层162b。在沉积该难熔金属层以前暴露该栅极电极材料162的上表面。类似地，在半导体层102的上表面之中及其顶部部分形成金属硅化物层153。在沉积该难熔金属层以前暴露该半导体层102的上表面。
在形成金属硅化物层153及162b以后，通过使用已知的沉积技术，例如等离子增强型化学气相沉积(PECVD)，在半导体结构100的暴露面上沉积应力材料层120。在应力材料层120沉积后可接着执行UV固化制程。该UV固化制程在400-500℃范围内的温度下执行，导致应力材料层120的拉伸应力增加。应力材料层120包括介电材料，通常为氮化硅(SiN)，其对于后续制造阶段期间形成于半导体结构100上方的介电材料层130具有蚀刻选择性。因此，应力材料层120还充当蚀刻停止层。
在应力材料层120上沉积层间介电材料层130。介电层130可包括任意适当的介电材料，例如二氧化硅(SiO2)。
介电材料层130及应力材料层120通常作为连续层沉积。随后，在半导体结构100上执行蚀刻制程，例如反应离子蚀刻(reactive ion etching；RIE)。在结构100的表面上设置适当图案化的蚀刻掩膜134以后可执行蚀刻。执行蚀刻以形成导孔开口172及174，从而分别暴露与源漏区151接触的金属硅化物层153的部分以及与栅极电极材料162接触的金属硅化物层162b的部分。
在随后的制造步骤(未图示)中，使用高导电性金属例如钨来填充导孔开口172及174。这允许自外部电性接触源漏区151以及栅极电极160。
如参照图1b至1d所述，通过执行两个连续的薄膜沉积形成间隙壁结构140的包覆部分144enc以及间隙壁-0部分146sp0。更具体而言，执行包括ALD的第一沉积阶段182导致形成第一绝缘层144，接着执行包括LPCVD的第二沉积阶段184，导致形成第二绝缘层146。
通常，在执行第一沉积182以后，将其中形成有半导体结构100的晶圆自第一沉积室取出并储存在载体中，例如前开口式统一传送盒(front openinguniversal pod；FOUP)。在一可变时间量以后，接着将承载该晶圆的载体传送至将要执行第二沉积184的室并载入其中。
这种方法并不令人满意，因为LPCVD184在时间上与ALD182隔开一可变的时间间隔，该时间间隔被称为“q-time”。ALD182与LPCVD184之间的等待时间的量级在约1小时至100小时的范围内。一般来说，这两个沉积步骤之间的等待时间可依据在方法步骤以及第二LPCVD沉积步骤中的工具可用性而变化。
已经发现，在环状及延伸注入以前的间隙壁结构140的厚度严重依赖于ALD182与LPCVD184之间的q-time流逝。图3显示在一系列实验中所获得的间隙壁结构的厚度随q-time变化的图表。该厚度是图1c中所示的第一绝缘层144与第二绝缘层146的厚度之和。圆形、三角形以及星形分别表示q-time小于6小时、在6-48小时范围内以及大于48小时的情况下所获得的数据点。
图3清楚显示间隙壁厚度随q-time的增加而趋向于降低。q-time越短，该降低越明显。
上述两阶段沉积制程的另一个缺点在于载体或外壳例如FOUP，其中，在第一沉积182与第二沉积184之间储存的晶圆通常没有密封。这样，晶圆暴露于空气中导致通过ALD形成的第一绝缘层144的表面氧化。第一绝缘层144的表面氧化引起在氧化表面上的后续LPCVD生长延迟。这导致这两个沉积层及间隙壁结构的总体厚度进一步降低。
已经发现，为了能够在半导体层102的预定区中进行精确的环状和/或延伸注入，形成具有良好定义的可重复的厚度的间隙壁结构140至关重要。不过，在当前的生产线上可能无法获得良好定义的不变的q-time。因此，随q-time增加的厚度降低的效果极其不合需要。
可能想到的一种解决方案是增加第一沉积阶段182中所包括的ALD的循环数，以在单个步骤中获得与图1c中所示的层144及146的厚度之和对应的总的间隙壁厚度。以此方式，可彻底省略第二沉积阶段184中所包括的LPCVD。不过，可能不会采用这种解决方案，因为通过ALD获得的间隙壁对湿式蚀刻的耐性通常次于通过LPCVD制程获得的间隙壁的耐性。尤其，在间隙壁包括氮化硅的情况下，与由LPCVD生长的氮相比，由ALD生长的氮证明具有较高的湿式蚀刻速率，特别是当ALD执行于较低温度时。
为解决间隙壁结构的厚度变化依赖于q-time的问题，还可建议一种间隙壁形成制程，其中，可在同一装置中执行包括ALD及LPCVD制程的两个生长阶段。例如，可建议具有两个反应室的装置，具有组合的载入区。这两个室的其中第一个室可用于ALD阶段，且第二个室可用于LPCVD。不幸的是，当前无法获得这样一个装置。
另一个选择是组合制程，包括在单个制程室中执行ALD以及后续的LPCVD。不过，现有的ALD装置可能不能用于执行氮化物的LPCVD，以及现有的LPCVD装置可能不能用于执行氮化物的ALD。
因此，针对上述缺点及问题，本发明的目的在于提供一种形成具有不变的、可预测的以及可重复的厚度的间隙壁结构的方法。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
本发明基于下述发明思想：用以形成间隙壁结构的包覆部分以及间隙壁-0的传统两步骤沉积可由在两个不同温度下执行的单个原子层沉积有利替代。
基于该思想，本发明提供一种形成晶体管结构的方法。该方法包括在半导体层的主动区上形成栅极结构以及执行原子层沉积制程以沉积一层，该层适于形成为该栅极结构的侧壁上的间隙壁结构，其中，执行该原子层沉积制程的该步骤包括在第一温度下执行第一沉积阶段以及在该第一沉积阶段以后，在第二温度下执行第二沉积阶段，该第二温度高于该第一温度，其中，在同一沉积室内执行该原子层沉积的该第一及第二沉积阶段。
附图说明
结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，其中：
图1a至1g显示依据现有技术在制造流程的后续阶段期间包括晶体管的半导体结构的剖视示意图；
图2a至2f显示依据本发明的方法的实施例在后续制造阶段期间半导体结构的剖视示意图；
图3显示在各实验过程中获得的间隙壁结构的厚度随第一沉积与第二沉积之间的等待时间变化的图表；
图4a显示依据现有技术的沉积制程中温度随时间变化的图表；
图4b显示依据现有技术的另一沉积制程中温度随时间变化的图表；以及
图4c显示依据本发明一实施例的沉积制程中温度随时间变化的图表。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
要注意的是，适当的话，用于说明图2a至2f以及图4a至3c中所示的各种组件的附图标记基本对应上面用于说明图1a至1g中所示的相应组件的附图标记，只是将第一个数字从“1”变为“2”或者从“1”变为“4”。例如，半导体结构“100”对应半导体结构“200”，半导体层“102”对应半导体层“202”，栅极结构“160”对应栅极结构“260”，间隙壁结构“140”对应栅极结构“240”，离子注入“188”对应离子注入“288”等等。因此，用于识别当前揭露的主题的一些组件的附图标记可能显示于图2a至2f和/或图4a至4c中，但可能没有在下面的揭露中进行特别说明。在这些情况下，应当理解，在图2a至2f中和/或图4a至4c中显示但下面未详细说明的编号组件与在图1a至1g中显示并在上述相关揭露中说明的与这些组件类似编号的对等物基本对应。
类似地，图4c中使用的附图标记与用于说明图2a至2f中显示的相应组件的附图标记基本对应，只是将第一个数字从“2”变为“4”。例如，沉积制程“286”对应沉积“486”。一般来说，对于在图4a至4c显示但未详细说明的组件，应当理解，参照图1a至1g以及2a至2f针对它们的对应组件所作的说明适用于这些情况，除非特别注明。
而且，应当理解，除非特别指出，下述说明中可能使用的任意相对位置的或者方向的术语-例如“上方的”、“下方的”、“上”、“相邻”、“在上方”、“在下方”、“在正上方”、“在正下方”、“顶部”、“底部”、“垂直的”、“水平的”等等-应当相对参照附图中的组件或组件的显示，依据该术语的标准及日常意思理解。例如，参照图2a中所示的半导体结构200的剖视示意图，应当理解，栅极电极结构260形成于主动区202a及半导体衬底201的“上方”，且半导体层202处于栅极绝缘层261“下方”或“正下方”。类似地，应当注意，第一绝缘层244与栅极电极材料262的侧壁“相邻”，但在特定情况下，在无其它层或结构设于二者之间的实施例中，第一绝缘层244可位于栅极电极材料262的侧壁“上”。
图2a至2f显示依据本发明一实施例的半导体结构200及其制法。
图2a显示处于与图1a中所示的制造阶段对应的制造阶段期间的半导体结构200。如图所示，半导体结构200包括衬底201，例如半导体材料等，在该衬底201上方形成半导体层202。如上所述，依据装置要求，衬底201及半导体层202可形成SOI架构。或者，半导体层202可作为衬底201的一部分形成，因此较佳地，衬底201包括单晶半导体。
在一实施例中，半导体层202包括硅。在一特定实施例中，半导体层202包括单晶硅。在半导体层202中已形成一个或多个主动区202a。出于方便，图中仅显示一个主动区202a。主动区202a由隔离结构202b界定。例如，隔离结构202b可实施为浅沟槽隔离。
尽管图中未显示，但应当注意，在形成主动区202a以后，可执行一个或多个阱注入，以在主动区202a中定义阱区。阱区为轻掺杂区，包含与晶体管沟道区中的主要载流子的极性相反的杂质。例如，如果要在主动区202a之中及顶部上形成N沟道晶体管，则通过阱注入可注入低剂量的P掺杂物。相反，如果要在主动区202a之中及顶部上形成P沟道晶体管，则可执行阱注入以向主动区202a中引入低浓度的N掺杂物。
晶体管250已部分形成于主动区202a之中及其上。依据一实施例，晶体管250可为场效应晶体管。依据一更具体的实施例，晶体管250可为金属-氧化物-半导体场效应晶体管(MOSFET)。
晶体管250包括已形成于主动区202a的表面上的栅极结构260。如上面参照图1a所述，栅极结构260包括栅极电极材料262以及栅极绝缘层261。栅极电极材料262通常包括多晶硅。栅极结构260的长度由沿图中的水平方向的栅极电极材料262的延伸定义。依据一实施例，栅极结构262的长度小于约50纳米。依据一特定实施例，栅极结构262的长度小于约35纳米。栅极绝缘层261可依据用以形成栅极结构260的技术而变化。
依据一实施例，已经依据传统的poly/SiON技术形成栅极结构260。依据该实施例，栅极结构260包括氧化物，例如二氧化硅或氮氧化硅。
依据一替代的优选实施例，已依据HKMG技术形成栅极结构260。依据该实施例，绝缘层261包括至少一高k栅极介电材料。例如，绝缘层261可包括上面在说明如图1a所示的栅极电极结构160时提供的非详尽清单中所包括的高k材料中的其中一种。
还请参照图2a，栅极电极结构260还包括设于绝缘层261与栅极电极材料262之间的栅极金属层262a。栅极金属层262a较佳地用于HKMG技术中，以将晶体管阈值电压调整至想要的值。栅极金属层262a通常包括氮化钽，可能结合功函数金属，例如铝。
如上所述，在半导体装置制造流程的后续阶段期间应当保护栅极堆迭260中所包括的敏感金属。尤其，应当避免栅极金属层262a和/或绝缘层261与残余气体组合，该残余气体在制程热预算期间所达到的高温下以高速率扩散。尤其，氧气可能扩散进入栅极金属层262a并迅速与金属层反应，从而形成氧化物，影响其化学及物理属性。在此情况下，在栅极电极结构260的侧壁上形成间隙壁结构，以保护这些敏感材料。
由于在为了定义晶体管的源漏区而执行的注入步骤期间也将该间隙壁结构用作掩膜，因此初始形成的该间隙壁结构具有较小的厚度，后续在执行第一系列注入后可增加该厚度。更具体而言，在栅极电极结构260的侧壁上或与之相邻初始形成该间隙壁的包覆部分。接着，通过具有预定厚度的被称为间隙壁-0的该间隙壁结构的部分扩展该包覆部分。随后，执行第一系列注入，包括例如环状及延伸注入。接着，通过添加被称为间隙壁-1的外层部分正常扩展该间隙壁结构。接着，在具有该扩展的间隙壁结构的情况下执行第二系列注入，包括，例如，深注入。
本发明提供一种新颖的方法，以在第一系列注入(亦即环状及延伸注入)之前形成间隙壁结构。换句话说，本发明提供一种新颖而优越的方法，以形成包括包覆部分及间隙壁-0的间隙壁结构的部分。图2b至2d以及4c示意所提出的方法。
请参照图2b及2c，本发明所提出的方法依赖于单个沉积步骤286，其用以形成间隙壁结构的包覆部分以及间隙壁-0。在图4c中，构成沉积286的操作序列由温度-制程时间关系图中的折线486示意。
沉积286通过ALD执行，并分为两个阶段。这两个阶段在图2b及2c中分别使用附图标记286a及286b表示。沉积制程286的第一阶段286a及第二阶段286b执行于不同的温度。第一阶段286a及第二阶段286b执行于同一沉积室或反应室中。
图2c显示作为沉积制程286a的沉积结果，在半导体层200的表面上形成绝缘材料膜240l。在沉积制程286结束时，通过沉积286沉积的膜240l包括在第一沉积阶段286a期间沉积的第一部分244以及在第二沉积阶段286b期间沉积的第二部分246。
请参照图2b，沉积286的第一阶段286a导致形成绝缘层240l的第一部分244。在一实施例中，第一部分244包括氮化硅。形成的绝缘层240l的第一部分244与栅极结构260的侧壁相邻。在一实施例中，第一部分244直接形成于栅极结构260的侧壁上，而无任何中间层。
以与上面参照图1b说明的沉积182类似的方式执行沉积286的第一阶段286a。沉积286的第一阶段286a及相关操作对应如图4c所示的线486的线段486a至486c。
请参照图4c，沉积486开始于在250℃下将舟推入将要发生沉积的沉积或反应室，如线段486a所示。接着，温度渐升至沉积温度，如线段486b所示。依据一实施例，在该坡道末端以及执行第一沉积阶段286a的温度在450至550℃的范围内。图4c显示一特定实施例。依据该特定实施例，在约500℃的温度下执行原子层沉积的第一阶段。
在最终温度到达坡道486b的末端以后，执行第一沉积286a，如线段486c中的完整矩形所示。通过ALD执行该第一沉积阶段，导致形成要沉积的绝缘层240l的第一部分244。较佳地，在由线段486c表示的ALD的第一阶段期间沉积氮化硅。依据一实施例，绝缘层240l的第一部分244的厚度在3至4纳米之间。依据一特定实施例，绝缘层240l的第一部分244具有约3.5纳米的厚度。
较佳地，形成后与栅极结构260接触的层240l的第一部分244适于经图案化以形成间隙壁结构的包覆部分。这样，通过ALD沉积第一部分244时，最好采用约500℃的温度，因为这个温度范围允许形成共形绝缘层，同时避免在沉积期间，残余氧气扩散穿过栅极堆迭260。
请参照图2c，在执行沉积制程286的第一阶段286a以后，执行沉积286的第二阶段286b，从而形成将要通过沉积286形成的绝缘层240l的第二部分246。在沉积制程286的第二阶段286b期间，沉积与第一阶段286a相同的材料。因此，依据一优选实施例，在第二阶段286b期间沉积氮化硅。
再请参照图4c，沉积制程286的第二阶段286b及其相关操作由线段486d至486g表示。如线段486d所示，在线段486c期间执行第一沉积阶段以后，再次增加温度直至使其达到要执行该第二沉积阶段的目标值。
要注意的是，在温度坡道486d期间以及，一般来说，在将第二沉积阶段286b与第一沉积阶段286a隔开的时间间隔期间，不会从该沉积室中拉出其中形成有半导体结构200的支持(例如晶圆)。接着，在先前执行第一沉积阶段286a的同一沉积室中执行第二沉积阶段286b。这样，在沉积286的整个过程期间，避免半导体结构200的表面暴露于大气压空气中。
依据一实施例，在600至650℃范围内的温度下执行第二沉积阶段286b。依据图4c中所示的优选实施例，在约630℃的温度下执行第二沉积阶段286b。
依据一实施例，在由线段486d表示的温度上行坡道期间，通过气体流动清洗沉积室中的半导体结构200的表面。依据特定的实施例，用于清洗半导体结构200的该气体流动由纯氮提供。以此方式，在第二沉积阶段开始以前可除去在第一沉积阶段过程中引入沉积室中的所有未反应气体。
在温度坡道486d的末端达到想要的目标温度以后，执行第二沉积阶段286b，如线段486e中的完整矩形所示。通过ALD执行该第二沉积阶段以及第一沉积阶段。因此，线段486c及486e中所示的第一及第二沉积阶段分别为在两个不同温度下执行的单个ALD制程的两个子步骤。
该第二沉积阶段导致形成绝缘层240l的第二部分246。绝缘层240l的第二部分246直接形成于先前沉积的第一部分244的表面上。依据一实施例，绝缘层240l的第二部分246具有在8至9纳米范围内的厚度。依据一特定实施例，绝缘层240l的第二部分246具有约8.5纳米的厚度。
形成于第一部分244上的绝缘层240l的第二部分246适于经图案化以形成被称为间隙壁-0的间隙壁结构的部分。由于间隙壁-0具有暴露于半导体结构200外部的表面，较佳地，形成间隙壁-0以承受在形成间隙壁结构以后为了图案化或清洗半导体结构200的表面而执行的化学蚀刻系列。因此，约630℃的温度保证了通过ALD制程获得的间隙壁-0对于湿式或干式蚀刻的韧度与例如前面参照图1c及4b所述通过传统LPCVD制程形成的间隙壁-0的韧度相当。因此，通过在稍高于600℃的温度下执行ALD形成的间隙壁-0的质量与在750℃下通过LPCVD形成的间隙壁-0的质量相当。
在实现线段486e所示的ALD的第二阶段286b以后，降低温度，如线段486f所示。依据一实施例，温度可降低至约600℃的温度。接着，在温度下行坡道486f的末端，舟拉出结束第二阶段286b。由线段486g表示的舟拉出也结束了沉积制程286。
请参照图2c，在执行第二阶段286b以后以及在沉积制程286结束时，绝缘层240l包括与栅极电极材料262相邻形成的第一部分244以及在第一部分244上形成并具有暴露于外部的表面的第二部分246。依据一实施例，通过沉积制程286形成的绝缘层240l的最终厚度在11至13纳米范围内。依据一特定实施例，在沉积制程286结束时，绝缘层240l的厚度为约12纳米。
图2d基本类似图1d，显示通过沉积制程286形成的绝缘层240l可经图案化以获得具有第一厚度的间隙壁结构240。图案化可包括非等向性、定向蚀刻制程。例如，可通过干式蚀刻实现图案化。
通过绝缘层240l的图案化获得的间隙壁结构240包括与栅极结构的侧壁160相邻形成的包覆部分244enc。间隙壁结构240的包覆部分244enc来自绝缘层240l的第一部分244的部分。在图2d所示的制造流程阶段中，间隙壁结构240还包括暴露于外部并来自绝缘层240l的第二部分246的部分的外层部分246sp0。外层部分246sp0形成被称为间隙壁-0的间隙壁结构240的部分。
通过分为两个阶段的单个原子层沉积制程获得由如图2d所示的包括包覆部分244enc及间隙壁-0246sp0的间隙壁结构240。两个阶段执行于单个沉积室中。
可精确控制第二阶段与第一阶段之间的时间间隔。一般来说，该时间间隔可在由如图4c所示的线段486d期间在第一沉积阶段与第二沉积阶段之间增加温度所需的最小时间限定的范围内任意选择。依据一实施例，第一与第二沉积阶段之间的时间间隔可在10分钟至1小时的范围内。以此方式，可以高度的精确度预先设定最终的间隙壁结构的厚度。
因此，本发明所提出的方法能够消除由于不可能精确控制初始执行的ALD与该初始ALD后执行的LPCVD之间的等待时间而引起的间隙壁结构的厚度变化的不想要的效果。尤其，通过使用所揭露的方法获得的间隙壁的厚度可在整个生产过程中保持不变。这样，可消除间隙壁厚度在不同批量之间的变动(run-to-runvariation)，从而实现高度的制程可重复性。
本发明所提出的方法依赖于单个ALD制程，以沉积间隙壁结构的包覆部分以及间隙壁-0。该ALD以两个连续阶段执行。在保证有效保护栅极堆迭使其不受反应室中的残余气体种类污染的温度下执行ALD的第一阶段期间，沉积该包覆部分。接着，在高于该第一阶段的温度的第二温度下执行该ALD的第二阶段，以获得间隙壁-0。与通过传统LPCVD制程形成的间隙壁-0相比，该第二温度经选择以使自该ALD获得的该间隙壁-0具有同样高的性能，例如就蚀刻韧度以及低蚀刻率而言。
在同一室内执行该ALD的第一及第二阶段。而且，在第二沉积阶段与第一沉积阶段之间相隔的整个时间间隔期间，其中形成有半导体结构的衬底保持于该室内。因此，在第一阶段的结束与第二阶段的开始之间，通过第一阶段沉积的第一层部分的表面不会暴露于大气压空气中。这样，可在第一部分的自由表面上直接沉积第二部分，而不会出现中间氧化物或杂质膜。这与现有技术已知的方法相反。在现有技术中，在第一室中首先执行ALD，接着在不同于第一室的第二室中执行LPCVD。在此情况下，如上所述，由于在该ALD与该LPCVD之间，样本暴露于空气中，因此会观察到在该ALD期间生长的膜发生氧化。
因此，本发明建议使用由在同一室中执行的两阶段组成的单个沉积步骤替代在两个不同室中执行的传统两步骤沉积。使用单个反应室而不是两个反应室的操作还能够实现较好的吞吐量以及可制造性，特别是对于大批量生产。
在形成如图2d所示的具有第一厚度的间隙壁240以后，可执行一系列离子注入288，如图2e所示。可执行注入288，以在主动区202a中定义源漏区251的延伸区251e和/或环状区(未图示)。应当注意，由于间隙壁结构249具有精确的预定厚度，因此注入288导致形成具有良好定义的想要的注入分布。
以参照图1f及1g的上述传统方式继续该制造流程。
图2f显示在如图2e所示以后以及与如图1g所示的制造阶段对应的制造阶段期间的半导体结构200。如图2f所示，通过添加被称为间隙壁-1的外层部分248扩展间隙壁结构240。接着，通过额外的注入步骤系列(未图示)形成包括于源漏区251中的深区251d。随后，可对半导体结构200退火，以活化注入的掺杂物并使半导体层的晶格在注入损伤后重结晶。这完成了晶体管250的源漏区251的形成并定义晶体管250的沟道区255为由延伸区251e界定的主动区202a的部分。在执行该活化退火以后，在半导体结构200的表面上沉积难熔金属层(未图示)。较佳地，该难熔金属包括镍。
在沉积该难熔金属层以后，实施硅化制程(例如热处理)，从而在栅极电极260的上边缘形成金属半导体层262b以及对应源/漏区251形成金属半导体层253。较佳地，金属半导体层253及262b为镍硅化物层，不过它们还可包含其它种类。
如图2f所示，在形成硅化物层253及262b以后，在半导体结构200的表面上沉积应力材料层220。随后，在400至500℃范围内的温度下实施UV固化制程。
接着，在应力材料层220上沉积层间介电层230。接着，例如通过图案化掩膜234实施蚀刻制程，以形成导孔开口272及274。开口272暴露与源漏区251接触的金属半导体层253的预定部分。另一方面，导孔开口274暴露与栅极电极材料262接触的金属半导体层262b的预定部分。
最后，可使用金属，例如钨，填充导孔开口272及274，以形成与晶体管250的源漏区以及栅极电极材料的电性接触。
因此，本发明提供一种形成具有良好定义的厚度及形状的间隙壁结构的方法。尤其，在延伸和/或环状注入之前可以高度的精确性预先选择间隙壁结构的厚度。本发明所揭露的方法尤其有利于应用于HKMG技术，特别是在先栅极的HKMG方法中。本发明的方法可较佳地应用于先进半导体制造技术，例如32纳米技术、22纳米技术以及22纳米以下技术。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求规定本发明的保护范围。

Claims (20)

1.一种形成晶体管结构的方法，包括：
在半导体层的主动区上形成栅极结构；以及
执行原子层沉积以沉积绝缘层，该绝缘层适于形成为该栅极结构的侧壁上的间隙壁结构；
其中，执行该原子层沉积的该步骤包括：
在第一温度下执行第一沉积阶段；以及
在该第一沉积阶段以后，在第二温度下执行第二沉积阶段，该第二温度高于该第一温度；
其中，在同一沉积室内执行该原子层沉积的该第一及第二沉积阶段。
2.如权利要求1所述的方法，其中，该绝缘层经沉积以与该间隙壁结构的该侧壁接触。
3.如权利要求1所述的方法，还包括：
在执行该原子层沉积的该第一阶段以前，将该晶体管结构插入该沉积室内；以及
将该晶体管结构保持于该沉积室内，直至完成该原子层沉积的该第二阶段以后。
4.如权利要求1所述的方法，其中，在约500℃的温度下执行该原子层沉积的该第一沉积阶段。
5.如权利要求1所述的方法，其中，在约600至650℃范围内的温度下执行该原子层沉积的该第二沉积阶段。
6.如权利要求1所述的方法，其中，通过该原子层沉积所沉积的该绝缘层包括氮化硅(Si3N4)。
7.如权利要求1所述的方法，其中，在该原子层沉积的该第一沉积阶段期间所沉积的该绝缘层的部分的厚度在3至4纳米范围内。
8.如权利要求1所述的方法，其中，通过该原子层沉积的该第二沉积阶段所沉积的该绝缘层的部分的厚度在8至9纳米范围内。
9.如权利要求1所述的方法，其中，在执行该原子层沉积以后，该绝缘层的厚度在11至13纳米范围内。
10.如权利要求1所述的方法，其中，该原子层沉积的该第一沉积阶段与该第二沉积阶段之间的时间间隔在10分钟至1小时范围内。
11.如权利要求1所述的方法，在执行该第一沉积阶段以后且在开始该原子层沉积的该第二沉积阶段以前，还包括清洗该晶体管结构的表面。
12.如权利要求11所述的方法，其中，通过氮气体流动执行该清洗步骤。
13.如权利要求1所述的方法，还包括在该原子层沉积以后处理该沉积层，以形成该间隙壁结构。
14.如权利要求13所述的方法，其中，处理该沉积层的该步骤包括非等向性蚀刻。
15.如权利要求13所述的方法，还包括在该半导体层的该主动区上执行一个或多个掺杂物离子注入，在形成该间隙壁结构以后执行该一个或多个离子注入。
16.如权利要求13所述的方法，还包括：
在该间隙壁结构上沉积第二层；以及
处理该第二层，以获得扩展间隙壁结构。
17.如权利要求16所述的方法，还包括：
在具有该扩展间隙壁结构的情况下执行一个或多个掺杂物离子注入；以及
在预定温度下对该半导体层退火。
18.如权利要求1所述的方法，其中，该半导体层包括晶体硅。
19.如权利要求1所述的方法，其中，该晶体管包括场效应晶体管。
20.如权利要求1所述的方法，其中，依据高k/金属栅极技术形成该栅极结构。
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