CN104517902B - 简化的先栅极hkmg制造流程 - Google Patents

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Abstract

本发明涉及简化的先栅极HKMG制造流程，当依据先栅极HKMG方法形成场效应晶体管时，在硅化步骤以前必须移除形成于栅极电极的顶部上的覆盖层，从而导致在晶体管的栅极电极及源漏极区的表面上形成金属硅化物层。本揭露通过省略该栅极覆盖移除制程来改进该制造流程。金属硅化物仅形成于源漏极区上。接着，通过形成穿过栅极材料的开口使栅极金属层的表面暴露来接触栅极电极。

Description

简化的先栅极HKMG制造流程
技术领域
本发明通常涉及集成电路，尤其涉及包括具有金属层的栅极的晶体管。
背景技术
晶体管是当前电子装置中的主要组件。目前，在当前可获得的复杂集成电路中可设置数亿个晶体管，例如微处理器、CPU、存储芯片等。因此至关重要的是，包括于集成电路中的晶体管的典型尺寸要尽可能地小，以实现高集成密度。
CMOS(complementary metal-oxide-semiconductor；互补金属-氧化物-半导体)技术是最广泛应用的技术之一，其中，互补场效应晶体管(filed effect transistor；FET)，亦即P沟道FET及N沟道FET，用以形成电路元件例如反相器以及其它逻辑门，从而设计高度复杂的电路装置。
晶体管通常形成于由衬底支持的半导体层内所定义的主动区中。目前，在其中形成大多数集成电路的该层由硅制成，硅可设为结晶、多晶或非晶的形式。可在原始半导体层中引入其它材料，例如掺杂物原子或离子。
当制造具有低于50纳米的典型栅极尺寸的晶体管时，“高k/金属栅极”(high-k/metal gate；HKMG)技术如今已成为新的制造标准。依据HKMG制造流程，包括于栅极电极中的绝缘层包括高k材料。这与传统的氧化物/多晶硅(poly/SiON)方法相反，在该传统方法中，栅极电极绝缘层通常包括氧化物，较佳地，针对硅基装置，栅极电极绝缘层包括二氧化硅或氮氧化硅。
目前，为了在半导体制造流程中实施HKMG，存在两种不同的方法。在被称作先栅极的第一种方法中，制造流程与传统poly/SiON方法中的后续制造流程类似。首先执行包括高k介电膜以及功函数金属膜的栅极电极的形成，接着执行晶体管制造的后续阶段，例如定义源漏极区、衬底表面的部分的硅化、金属化等等。另一方面，依据被称作后栅极或替代栅极的第二种方法，在具有牺牲伪栅极的情况下执行例如掺杂物离子注入、源漏极区形成以及衬底硅化等制造阶段。在执行高温源/漏极区形成以及所有的硅化退火循环以后，以真实栅极替代该伪栅极。
HKMG能够增加栅极电极中的绝缘层的厚度，因此，即使在晶体管沟道典型尺寸低至30纳米或更小的情况下，也能显着降低流过栅极的漏电流。不过，相对传统的poly/SiON技术，HKMG的实施带来新的技术挑战并需要新的集成方案。
例如，必须找到新的材料来调整栅极电极种类的功函数，以将晶体管阈值电压调整到想要的水平。
在先栅极HKMG方法中，在硅层的表面上沉积由硅/锗合金(SiGe)构成的薄膜，以将晶体管阈值电压调整至想要的水平。由于该薄膜的部分包括于FET的沟道区中，该SiGe薄膜通常也被称为“沟道SiGe”。
由于外延生长于硅上的外延SiGe经受压缩应力，因此SiGe合金还可用于在P沟道FET的沟道区中引入想要的应力分量。由于众所周知，当沟道区经受压缩应力时，P沟道FET的沟道区中空穴的迁移率增加，因此这是想要的效果。这样，在与沟道区相邻的FET的源漏极区的部分中可形成沟槽。随后可在该些沟槽中外延生长SiGe合金或一般而言的半导体合金。该半导体合金通常也被称为“嵌入式半导体合金”，或者针对SiGe合金的特定情况，被称为“嵌入式SiGe”。
而且，在HKMG技术中，在高k介电材料与位于高k介电材料上方的栅极材料之间插入薄的“功函数金属”层。这样，通过改变该金属层的厚度可调整阈值电压。该栅极金属层可包括，例如钽(Ta)、钨(W)、氮化钛(TiN)或氮化钽(TaN)。
依据先栅极HKMG方法，为形成栅极结构，沉积堆叠层，随后对其适当图案化以获得具有想要的大小及尺寸的栅极结构。这样，所沉积的该堆叠层以形成于栅极材料的顶部上的覆盖层结束。栅极材料通常包括多晶硅。栅极覆盖层通常包括氮化硅(Si3N4)，初始暴露栅极覆盖层并在栅极图案化制程及后续制造阶段期间将栅极覆盖层用作下方层的保护层。为允许多晶硅栅极材料的硅化，通常在形成栅极结构以后且执行硅化制程以前移除该覆盖层。
图1a至1i显示依据现有技术包括FET的半导体结构的制造流程期间的后续阶段。
图1a显示半导体结构100。半导体结构100包括半导体层102，在该半导体层102中已形成主动区102a。主动区102a由隔离区102b横向界定，隔离区102b可例如为浅沟槽隔离。半导体层102由衬底101支持，衬底101可包括任意适当的载体。
在主动区102a的表面上已形成晶体管150的栅极结构160。如图1a所示的栅极结构160依据先栅极HKMG方法形成。这样，组成栅极结构160的堆叠包括形成于主动区102a的表面上的绝缘层161，栅极金属层164，栅极材料162，以及形成于栅极材料162上并暴露上表面于外部的覆盖层166。
形成于主动区102a的表面上的绝缘层161包括高k材料。栅极金属层164形成于绝缘层161与栅极材料162之间，以调整晶体管阈值电压，如上所述。直接形成于栅极金属层164的上表面的栅极材料162通常包括半导体，例如多晶硅。覆盖层166形成于该栅极堆叠的顶部且通常由绝缘的、较强韧的材料组成，例如Si3N4。
图1b显示在形成栅极结构160以后，在栅极结构160的侧壁上形成间隙壁结构163，以保护该栅极堆叠中所包括的敏感材料，例如金属层164的金属。接着，执行数个系列的注入，以在主动区102a中定义晶体管150的源漏极区151。
首先，执行第一系列注入以在主动区102a中定义源漏极区151的延伸区151e及环状区(未图示)。在该第一系列注入期间，间隙壁结构163具有初始厚度，其通常小于最终厚度。
尽管附图中未显示，但在执行环状/延伸注入以后可在源漏极区151内选择性嵌入半导体合金层。该嵌入的半导体合金用以向FET 150的沟道区提供压缩应力分量。这在P沟道FET的情况下尤其有利。
如图1c所示，通常在执行环状/延伸注入以后移除栅极覆盖层166。如图1c所示，通过使用光学平坦化层(optical planarization layer；OPL)170可实现该栅极覆盖层移除。或者，可在半导体结构100的表面上施加牺牲氧化物间隙壁。
通常，在具有OPL 170的情况下通过执行第一蚀刻(未图示)来移除栅极覆盖层166。在移除栅极覆盖层166以后，通过执行如图1d所示的第二蚀刻183移除OPL 170或该氧化物间隙壁。
图1d显示在执行旨在移除该OPL或氧化物间隙壁170的第二蚀刻制程183以后的半导体结构100。蚀刻制程183通常也移除主动区102a的表面部分。因此，相对初始水平，在移除OPL 170以后，主动区102a的表面凹入。这是不希望的，因为通过该蚀刻制程降低了主动区102a的厚度，且如果已在源/漏极区151中嵌入半导体合金，则该半导体合金也被部分移除。
图1e显示该制造流程中的下一阶段，其中，执行另一系列注入以定义源漏极区151的深区151d。在执行这些深区注入以前，间隙壁结构163可被适当扩展，以在该深注入期间充当注入掩膜。在已经执行所有的注入以后，半导体结构100经历退火制程，旨在活化注入的离子并促进注入损伤后的半导体层102的晶格复原。这样，晶体管150的沟道区155被定义于主动区102a中。沟道区155由源漏极区151横向定义。
在该活化退火以后，执行硅化制程，其结果显示于图1f中。在该硅化制程期间，在半导体结构100的暴露面上沉积难熔金属层(未图示)。接着，对半导体结构100施加热处理，以促进该沉积层的金属原子与半导体结构100的暴露表面的硅原子之间的化学反应。
作为该硅化的结果，在源漏极区151上形成金属硅化物层153。而且，在硅化以后，在栅极结构160的顶部上形成金属硅化物层162a，从而与在该难熔金属层沉积以前暴露的栅极材料162形成界面。金属硅化物层162a的形成得益于上述栅极覆盖层移除制程，该栅极覆盖层移除制程导致在该难熔金属层沉积以前栅极材料162(通常为多晶硅)暴露于外部。金属硅化物层153及162a通常包括硅化镍。
如图1g所示，在金属硅化物层153及162a形成以后，在半导体结构100的表面上沉积应力材料层120。接着，在400至500℃范围内的温度下施加UV固化制程。
接着，在应力材料层120上沉积层间介电层130，如图1h所示。随后，例如，在具有图案化掩膜的情况下施加蚀刻制程181，以形成导孔开口172及174，如图1i所示。蚀刻制程181经校准以停止于金属硅化物层153及162a，从而使开口172及174延伸穿过层间介电层130及应力层120。这样，开口172暴露与源漏极区151接触的金属硅化物层153的预定部分。另一方面，导孔开口174暴露与栅极材料162接触的金属硅化物层153的预定部分。
上述方法受数个缺点影响。首先，为允许与栅极材料162接触的金属硅化物层162a的形成，栅极覆盖层166的移除制程是必要的。上面参照图1c所述的制程通常冗长而复杂，因此导致制造时间及成本增加。
该栅极覆盖层移除制程也导致对制造晶体管的层的表面造成不良损伤。如上面参照图1d所述，经执行以移除涂层170的蚀刻制程183可能侵蚀半导体层102的部分，从而不良地引起主动区102a的薄化。如果半导体合金例如SiGe已被嵌入晶体管150的主动区102a中，通过该蚀刻制程，该半导体合金也可能被不良移除。
而且，由于形成于栅极金属层164的顶部上的栅极材料162通常为半导体，例如多晶硅，因此在栅极金属层164与栅极半导体材料162之间的界面处形成肖特基能障(Schottky barrier)。这通过限制电路开关速度不良地劣化AC性能。
解决该肖特基能障问题的方法是形成“完全硅化”的栅极，亦即其中金属硅化物完全取代半导体栅极材料162的栅极，以与栅极金属层164直接形成界面。完全硅化金属栅极的制造方法的例子可在美国专利号6,831,887中找到。
现有技术已知的形成完全硅化栅极的方法使用如上所述在源/漏极区上形成金属硅化物层153以及在栅极的顶部上形成金属硅化物层162a的相同硅化步骤。这样，在未同时增加源/漏金属硅化物层153的厚度的情况下，栅极金属硅化物层162a的厚度无法增加。不过，金属硅化物层153的厚度不能随意增加，因为它与半导体层102的厚度相比，必须相当小。
因此，需要为晶体管结构提供简化的、更加符合成本效益的制造制程，以与栅极电极形成更有效的接触。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
本揭露基于下述新的发明思想：通过省略栅极覆盖移除制程以及在栅极电极中形成开口暴露栅极金属层的表面或直接形成于该栅极金属层上的蚀刻停止层的表面来改进晶体管的制程。基于该思想，本发明提供一种半导体结构。该半导体结构包括：形成于半导体层中的主动区；具有形成于该主动区中的源极区及漏极区的晶体管，该晶体管还包括栅极结构，该栅极结构具有形成于该主动区上的栅极底部，形成于该栅极底部上的栅极材料以及形成于该栅极材料上的栅极覆盖层；以及形成于该晶体管的表面上并具有暴露表面的介电层；其中，该半导体结构包括延伸穿过该介电层、该栅极覆盖层以及该栅极材料的开口，以使该栅极底部的预定表面区域暴露。以这种方式，由于在最终的结构中保留该栅极覆盖层，因此有利于自制造流程中略去移除该覆盖层的冗长制程。而且，由于该开口使栅极电极的底部的表面暴露，因此在栅极电极与接触栅极金属层的金属之间的界面处不会形成肖特基能障。
本发明还提供一种形成半导体结构的方法。该方法包括：在半导体层中形成主动区；形成晶体管的栅极结构，该栅极结构具有形成于该主动区上的栅极底部，形成于该栅极底部上的栅极材料以及形成于该栅极材料上的栅极覆盖层；在该主动区中形成该晶体管的源漏极区；在具有该栅极覆盖层的情况下在该晶体管的表面上形成介电层；以及形成延伸穿过该介电层、该栅极覆盖层以及该栅极材料的开口，以使该栅极底部的预定表面区域暴露。
附图说明
结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，其中：
图1a至1i显示依据现有技术在制造流程的后续阶段期间包括晶体管的半导体结构的剖视示意图；以及
图2a至2g显示依据本发明一实施例在制造流程的后续制造阶段期间半导体结构的剖视示意图。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
应当注意的是，适当的话，用于说明图2a至2g中所示的各种元件的附图标记基本对应上面用于说明图1a至1i中所示的相应元件的附图标记，只是将相应特征的第一个数字由“1”变为“2”。例如，半导体结构100对应半导体结构200，栅极绝缘层161对应栅极绝缘层261，栅极电极160对应栅极电极260等等。因此，用于识别当前揭露的主题的一些元件的附图标记可能显示于图2a至2g中，但可能没有在下面的揭露中进行特别说明。在这些情况下，应当理解，在图2a至2g中显示但下面未详细说明的编号元件与在图1a至1i中显示并在上述相关揭露中说明的与这些元件类似编号的对等物基本对应。
而且，应当理解，除非特别指出，下面的说明中可能使用的任意相对位置的或者方向的术语-例如“上方的”、“下方的”、“上”、“相邻”、“在上方”、“在下方”、“在正上方”、“在正下方”、“顶部”、“底部”、“垂直的”、“水平的”等等-应当相对参照附图中的组件或元件的显示，依据该术语的标准及日常意思理解。例如，参照图2a中所示的半导体结构200的剖视示意图，应当理解，栅极电极结构260形成于主动区202a的“上方”，且栅极金属层264形成于栅极材料262的“下方”。
图2a至2g显示依据本发明一实施例半导体结构制造流程期间的后续阶段。
图2a显示与图1a中所示的现有技术的制造方法基本对应的先进制造阶段期间的半导体结构200的剖视图。
半导体结构200包括半导体层202，在半导体层202中已形成隔离区202b。隔离区202b可包括，例如，浅沟槽隔离。隔离区202b横向定义主动区202a。在半导体层202中可形成多个主动区202a，不过图2a仅显示一个。可能已执行一个或一系列注入，例如阱注入，以提供具有想要的掺杂分布的主动区202a。
依据一实施例，半导体层202包括硅。依据一特定实施例，半导体层202包括单晶硅。
层202附着于衬底201形成。可代表任意适当的载体材料的衬底201与半导体层202可形成SOI(silicon-on-insulator；绝缘体上硅)配置。或者，半导体层202可形成于衬底201的块体中。尽管未显示，但在半导体层202的表面上可能已外延形成半导体合金薄膜，例如沟道SiGe膜。
半导体结构200包括部分形成于半导体层202中及部分形成于半导体层202上的晶体管250。晶体管250可为FET，例如N沟道FET或P沟道FET。例如，晶体管250可与CMOS技术中所使用的一对晶体管中的具有相反极性的第二晶体管(未图示)一起形成。
晶体管250包括栅极结构260，在定义主动区202a后且需要的话，在形成该沟道SiGe膜以后形成于半导体层202的表面上。较佳地，依据HKMG技术形成栅极结构260。依据一特定实施例，依据先栅极HKMG方法执行栅极结构260的形成。
这样，栅极结构260包括包括高k材料的栅极绝缘层261。高k材料是指介电常数“k”高于10的材料。用作栅极材料中的绝缘层的高k材料例如为氧化钽(Ta2O5)、氧化钛锶(SrTiO3)、氧化铪(HfO2)氧化硅铪(HfSiO2)、氧化锆(ZrO2)等。
栅极结构260还包括栅极金属层264，形成于栅极绝缘层261上以允许阈值电压调整。栅极金属层264可包括金属，例如钽(Ta)或钨(W)。较佳地，栅极金属层264包括氮，例如氮化钛(TiN)或氮化钽(TaN)。特定百分比的功函数金属种类，例如铝等，可结合其它材料包括于栅极金属层264中。
依据图2a所示的实施例，在栅极金属层264上形成蚀刻停止层265。蚀刻停止层265由下述蚀刻制程执行时不受影响或受侵蚀程度可忽略的材料形成。如图2f所示的蚀刻281用以形成开口272及274，使晶体管250的预定表面部分暴露，后面将作详细说明。一般来说，蚀刻停止层265的厚度依赖于蚀刻制程281的参数。在一些实施例中，蚀刻停止层265可具有几纳米的厚度。
再次参照图2a，较佳地，蚀刻停止层265包括一种或多种电性导电材料。尤其，较佳地，形成蚀刻停止层265使其欧姆电阻低，从而使蚀刻停止层265的表面与栅极金属层264的表面处于大致相同的电位。有利地，蚀刻停止层265可包括暴露于蚀刻281时蚀刻速率低的金属。在一些实施例中，蚀刻停止层265包括铝。
接着，在蚀刻停止层265上形成栅极材料262。依据附图中未显示的其它实施例，在不具有蚀刻停止层265的情况下，栅极材料262直接形成于栅极金属层264的表面上。通常，栅极材料262包括半导体。在一些实施例中，栅极材料262包括多晶硅。
最后，在栅极材料262的顶部上形成覆盖层266。覆盖层266包括暴露于栅极结构260的外部的上表面。覆盖层266通常包括强韧绝缘体，例如氮化硅(Si3N4)。
依据一实施例，栅极结构260的长度(亦即沿图2a的水平方向的栅极材料262的延伸)小于50纳米。依据一特定实施例，栅极结构260的长度为28纳米或更小。
在形成栅极结构260以后，定义晶体管250的源漏极区251。这通过执行一系列离子注入完成。请参照图2b，在第一注入阶段期间，形成源/漏极区251的环状区(未图示)及延伸区251e。延伸区251e定义晶体管250的沟道区255的长度。
有利地，在栅极结构260的侧壁上可形成具有适当厚度(未图示)的间隙壁结构263，以在环状/延伸注入期间用作注入掩膜。一般来说，该间隙壁结构由介电材料形成。通常，间隙壁结构263包括氮化硅(Si3N4)或二氧化硅(SiO2)。间隙壁结构263也用于保护包括于该栅极堆叠中的敏感材料，例如，包括于栅极金属层264中的材料。
在形成栅极结构260以后，在靠近栅极结构260的主动区102a中可形成沟槽，该沟槽可由半导体合金例如SiGe合金外延填充。例如，在执行该环状/延伸注入以后可嵌入该半导体合金。该半导体合金可嵌入主动区202a中，以向晶体管250的沟道区施加预定的应力。对于P沟道FET，这是想要的，其中，已知压缩应变分量有利于增加沟道区中的空穴的迁移率。
在执行环状/延伸注入以后且需要的话在主动区202a中嵌入半导体合金以后，执行另一注入阶段，以形成源/漏极区251的深区251d。方便地，在环状/延伸注入与深注入之间可能已扩展间隙壁结构263，以在执行深注入时使其充当具有适当厚度的注入掩膜。
依据现有技术已知的方法，在执行该环状/延伸注入以后以及执行该深区注入以前，移除栅极结构260的覆盖层266。相反，依据本发明，在用以定义深区251d的该注入的整个过程中保留覆盖层266。这样，深注入也是在具有覆盖层266的情况下执行的。
在执行环状/延伸注入以及深源/漏注入以后，执行退火步骤，以活化掺杂种类并使半导体层202的晶格在注入损伤后得到恢复。在该退火步骤以后，在源/漏极区251之间的主动区202a中形成沟道区255。
图2b显示该退火步骤以后的半导体结构200。在已经执行所有注入且已经对系统退火以供注入的离子活化以后，仍然具有栅极覆盖层266。
在定义源/漏极区251并执行该活化退火以后，在半导体结构200上执行硅化制程，以形成与源漏极区251电性接触的金属硅化物层。该硅化制程的结果如图2c所示。
在该硅化制程的开始，在半导体结构200的表面上沉积难熔金属层(未图示)。应当注意的是，与已知方法相反，该难熔金属膜的沉积是在具有栅极覆盖层266的情况下执行的。
该难熔金属层可包括，例如，金属，例如镍、钛、钴等。较佳地，该难熔金属层包括镍。该难熔金属层还可包括铂，在一些情况下，铂可促进单硅化镍更均匀地形成。与现有技术的已知方法相反，该难熔金属层的沉积是在具有金属覆盖层266的情况下执行的。
在沉积该难熔金属层以后，对半导体结构200施加热处理，以启动该难熔金属层中的金属原子与接触该金属层的源漏极区251的这些区域中的硅原子之间的化学反应，从而形成基本包括低电阻率的单硅化镍的金属硅化物区。在该热处理后移除包括于该难熔金属层中的未反应金属原子。
如图2c所示，由于该硅化制程，在主动区202a中及顶部上形成金属硅化物层253，以形成与源漏极区251的界面。较佳地，金属硅化物层253包括硅化镍。该难熔金属层的厚度以及该后续的热处理的参数(例如温度及加热时间)经选择以使金属硅化物层253获得想要的厚度。
应当注意的是，在该热处理期间，间隙壁结构263及覆盖层266中的硅原子不参与与该金属层的化学反应，因为它们致力于热稳定二氧化硅或氮化硅层的形成。由于第一硅化制程在具有间隙壁结构263及栅极覆盖层266的情况下执行，因此该硅化制程不会导致形成与栅极材料262形成界面的任意金属硅化物区。这样，可独立于其它系统参数(例如与栅极结构260接触的金属硅化物层的厚度)来调整金属硅化层253的厚度。
在完成该硅化制程以后，在半导体结构200的表面上沉积介电层。依据所揭露的方法，在该硅化制程以后不从栅极结构260移除栅极覆盖层266。这样，在具有栅极覆盖层266的情况下执行该介电层的沉积。
依据图2d至2g所示的实施例，该介电层包括应力材料层220(图2d)以及层间介电层230(图2e)。在附图中未显示的其它实施例中，该介电层可仅包括一层，例如，层间介电层230。在另一未显示的实施例中，该介电层可包括额外的层，例如低k材料层、一个或多个覆盖层、蚀刻停止层等。
如图2d所示，在半导体结构200的表面上沉积应力材料层220。应当注意的是，当沉积应力材料层220时，半导体结构200的暴露表面包括栅极覆盖层266的上表面。应力材料层220通常包括氮化硅。在沉积应力材料层220以后，在400至500℃范围内的温度下施加UV固化制程。
在执行该UV固化制程以后，在应力材料层220上沉积层间介电(interlayerdielectric；ILD)层230，如图2e所示。ILD层230通常包括氧化物。例如，ILD层230包括二氧化硅。于沉积后，较佳地，背面蚀刻并平坦化ILD层230。这可通过使用成熟的技术例如化学机械平坦化(chemical mechanical planarization；CMP)来实现。作为该平坦化制程的结果，ILD层230暴露平坦表面200s于外部，以定义基本水平的平面。
图2f显示在形成由应力层220及ILD层230组成的介电层以后，半导体结构200经历蚀刻制程281，以形成开口272及274，从而允许分别与晶体管250的源/漏极区251及栅极电极260电性接触。较佳地，蚀刻281为非等向性蚀刻。依据一些实施例，蚀刻281包括等离子增强型蚀刻。
在蚀刻制程281期间可使用图案化掩膜234，以在介电层220、230的暴露表面的预定位置中形成开口272及274。通常，在执行蚀刻制程281以后移除掩膜234。
应当注意的是，对于具有极度缩小尺寸的栅极结构260，在想要的位置中形成开口274可能不是一件微不足道的任务。例如，如果栅极结构260具有约28纳米或22纳米的长度，则开口274的宽度不能大于约10纳米。这需要极先进的光刻技术来图案化蚀刻掩膜234。尤其，该光刻技术的精度必须小于5纳米。
蚀刻281经校准以停止于金属硅化物层253的表面，这与现有技术已知的方法类似。不过，与现有技术方法不同，蚀刻制程281蚀刻栅极结构的一部分，以暴露栅极底部260b的表面部分。
蚀刻281的参数经选择以形成延伸穿过ILD层230、应力材料层220以及栅极结构260的上部的开口。更具体而言，依据一些实施例，对蚀刻281执行充足的时间并使用适当的参数，以蚀刻穿过ILD层230、应力材料层220、栅极覆盖层266以及栅极材料262各自的整个厚度。以这种方式，通过蚀刻281形成的开口274使栅极底部260b的上表面暴露于外部。类似地，通过蚀刻281形成的开口272延伸穿过ILD层230以及应力材料层220，以使形成于源/漏极区251的表面上的金属硅化物层253的部分暴露。
依据图2f所示的实施例，蚀刻281经校准以停止于蚀刻停止层265的表面。在这种情况下，通过蚀刻281暴露的栅极底部260b的表面是蚀刻停止层265的表面。依据附图中未显示的另一实施例，蚀刻281经执行而停止于栅极金属层264的表面，从而使栅极金属层264的表面暴露。针对栅极结构260不具有蚀刻停止层265且栅极材料262直接形成于栅极金属层264的情况，该后一实施例较佳。
如图2g所示，在形成开口272及274以后，使用具有高电导率的材料240填充这些开口。材料240通常包括高导电金属。例如，材料240可包括一种或多种金属，例如铝、铜、钨、银、金等。高导电接触材料240也可包括金属合金。
使用金属材料填充开口272及274可例如通过镶嵌(damascene)技术实现。这样，在半导体结构200的表面上首先沉积接触金属膜240。通过成熟的技术例如化学气相沉积(chemical vapor deposition；CVD)可执行该沉积。或者，通过使用电化学技术例如电镀或化学镀可沉积导电膜240。接着，可移除多余的材料240以及需要的话，ILD层230的上部。例如，通过化学机械抛光可实现移除。
图2g显示完成该移除制程以后的半导体结构200。包括于开口272中的接触金属膜240的部分通过金属硅化物层253与源漏极区251电性接触。而且，包括于开口274中的金属膜240的部分与栅极金属层264电性接触。在图2g所示的实施例中，开口274中的金属膜240的部分通过电性导电蚀刻停止层265与栅极金属层264电性接触。在附图未显示的其它实施例中，在不具有蚀刻停止层265的情况下，开口274中的金属膜240的部分与栅极金属层264形成界面。
作为平坦化制程的结果，半导体结构200暴露大体平坦的表面200s，该表面包括金属层240的部分交替ILD层230的部分。更具体而言，暴露表面200s包括暴露包括于开口272中的金属膜240的部分的区域272s。区域272s支持与源漏极区251的电性接触。而且，表面200s包括暴露包括于开口274中的金属膜240的部分的区域274s。区域274s支持与栅极金属层264以及因此与栅极结构260的电性接触。
从上面的说明中显而易见的是，与上面参照图1a至1i所述的传统方法相比，这里提出的制造方法及由此形成的半导体结构200实现了极大的简化以及成本的大幅降低。
在所揭露的方法中省略了移除栅极覆盖层这个昂贵而复杂的制程。这样，包括于最终的半导体结构中的晶体管仍显示在形成栅极结构260时初始形成的栅极覆盖层266的至少部分。这使例如沉积、蚀刻、层移除等制程步骤的数目减少，从而导致制造流程更加方便、更加快速、更符合成本效益。这样，制造成本以及周期时间(上市时间)得以降低。
通过省略栅极覆盖移除制程，半导体结构不必经历旨在移除于移除栅极覆盖层时所使用的光学平坦化层或牺牲氧化层的任意蚀刻制程。这样，参照图1d所述的蚀刻183在所揭露的方法中是不必要的，因此可以有利地省略。
因此，与在栅极覆盖层移除后接着使用蚀刻制程183的传统方法相反，晶体管源漏极区没有被不良侵蚀。这样，可降低源漏极区的寄生电阻，从而允许在给定的电压下使用更高驱动电流。这导致包括该晶体管的半导体装置的改进。
而且，依据所揭露的装置及方法，填充于开口274中的金属240与栅极金属层264直接接触或通过导电蚀刻停止层265接触。在金属240与栅极金属层264之间不存在半导体栅极材料262。这样，这里避免形成依据传统方法在栅极材料与栅极金属层之间的界面处不良形成的肖特基能障。因此，通过在栅极结构中使用金属-金属界面替代金属-半导体界面，可大幅提升装置的AC性能。
所揭露的装置及方法结合HKMG技术可进行特定有利的应用。尤其，这里揭露的发明可有利地应用于先栅极HKMG方法。所揭露的方法及装置可应用于45纳米及以下的所有制造技术。尤其，所揭露的方法及装置可应用于28纳米技术及以下。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求规定本发明的保护范围。

Claims (25)

1.一种半导体结构，包括：
主动区，形成于半导体层中；
晶体管，包括形成于该主动区中的源极区及漏极区，该晶体管还包括栅极结构，该栅极结构包括形成于该主动区上的栅极底部，形成于该栅极底部上与侧壁之间的栅极材料以及形成于该栅极材料上的栅极覆盖层，其中该栅极底部包括形成于该主动区的表面上的绝缘层，形成于该绝缘层上的金属层，以及形成于该金属层上的蚀刻停止层；以及
介电层，形成于该晶体管的表面上并具有暴露的表面；
其中，该半导体结构包括延伸穿过该介电层、该栅极覆盖层以及该栅极材料的开口，以使该栅极底部的预定表面区域暴露。
2.如权利要求1所述的半导体结构，其中，通过该开口暴露的该栅极底部的该表面区域包括该金属层的部分。
3.如权利要求2所述的半导体结构，其中，该绝缘层包括高k材料。
4.如权利要求1所述的半导体结构，其中通过该开口暴露的该栅极底部的该表面区域包括该蚀刻停止层的部分。
5.如权利要求4所述的半导体结构，其中，该绝缘层包括高k材料。
6.如权利要求4所述的半导体结构，其中，该蚀刻停止层包括具有高电导率的材料。
7.如权利要求4所述的半导体结构，其中，该蚀刻停止层包括铝。
8.如权利要求1所述的半导体结构，其中，该介电层包括形成于该晶体管的表面上的应力层以及形成于该应力层上的层间介电层。
9.如权利要求8所述的半导体结构，其中，该应力层包括氮化硅。
10.如权利要求8所述的半导体结构，其中，该层间介电层包括二氧化硅。
11.如权利要求1所述的半导体结构，其中，该栅极覆盖层包括氮化硅。
12.如权利要求1所述的半导体结构，其中，该栅极材料包括多晶硅。
13.如权利要求1所述的半导体结构，其中，该晶体管包括形成于该源极区及漏极区的表面上的金属硅化物层。
14.如权利要求13所述的半导体结构，还包括延伸穿过该介电层的多个开口，以使该金属硅化物层的预定部分暴露。
15.如权利要求1所述的半导体结构，其中，该栅极结构具有50纳米或更小的长度。
16.如权利要求1所述的半导体结构，其中，该开口由接触金属填充。
17.如权利要求1所述的半导体结构，其中，该开口包括钨、铜以及铝的至少其中一种。
18.一种制造半导体结构的方法，包括：
在半导体层中形成主动区；
形成晶体管的栅极结构，该栅极结构包括形成于该主动区上的栅极底部，形成于该栅极底部上与侧壁之间的栅极材料以及形成于该栅极材料上的栅极覆盖层，其中该栅极底部包括形成于该主动区的表面上的绝缘层，形成于该绝缘层上的金属层，以及形成于该金属层上的蚀刻停止层；
在该主动区中形成该晶体管的源漏极区；
在具有该栅极覆盖层的情况下在该晶体管的表面上形成介电层；以及
形成延伸穿过该介电层、该栅极覆盖层以及该栅极材料的开口，以使该栅极底部的预定表面区域暴露。
19.如权利要求18所述的方法，还包括在该源漏极区的表面上形成金属硅化物层，在形成该源漏极区以后且形成该介电层以前形成该金属硅化物层。
20.如权利要求19所述的方法，其中，在具有该栅极覆盖层的情况下形成该金属硅化物层。
21.如权利要求19所述的方法，还包括形成延伸穿过该介电层的多个开口，以暴露该金属硅化物层的预定部分。
22.如权利要求18所述的方法，其中，形成该介电层的步骤包括：
在该晶体管的表面上形成应力材料层；以及
在该应力材料层上形成层间介电材料。
23.如权利要求18所述的方法，其中，依据先栅极HKMG方法形成该栅极结构。
24.如权利要求21所述的方法，还包括使用接触金属填充该多个开口。
25.如权利要求24所述的方法，其中，依据镶嵌技术执行填充该多个开口的步骤。
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