TW201526162A - 簡化的閘極優先高介電常數金屬閘極製造流程 - Google Patents

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Abstract

本發明涉及簡化的閘極優先HKMG製造流程，當依據閘極優先HKMG方法形成場效應電晶體時，在矽化步驟以前必須移除形成於閘極電極的頂部上的覆蓋層，從而導致在電晶體的閘極電極及源極和汲極區的表面上形成金屬矽化物層。本揭露藉由省略該閘極覆蓋移除製程來改進該製造流程。金屬矽化物僅形成於源極和汲極區上。接著，藉由形成穿過閘極材料的開孔使閘極金屬層的表面暴露來接觸閘極電極。

Description

簡化的閘極優先高介電常數金屬閘極製造流程
本發明通常涉及積體電路，尤其涉及包括具有金屬層的閘極的電晶體。
電晶體是當前電子裝置中的主要元件。目前，在當前可獲得的複雜積體電路中可設置數億個電晶體，例如微處理器、CPU、存儲晶片等。因此至關重要的是，包括於積體電路中的電晶體的典型尺寸要盡可能地小，以實現高集成密度。
CMOS(complementary metal-oxide-semiconductor；互補金屬-氧化物-半導體)技術是最廣泛應用的技術之一，其中，互補場效應電晶體(filed effect transistor；FET)，亦即P通道FET及N通道FET，用以形成電路元件例如反相器以及其他邏輯門，從而設計高度複雜的電路裝置。
電晶體通常形成於由基板支持的半導體層內所定義的主動區中。目前，在其中形成大多數積體電路的該層由矽製成，矽可設為結晶、多晶或非晶的形式。可 在原始半導體層中引入其他材料，例如摻雜物原子或離子。
當製造具有低於50奈米的典型閘極尺寸的電晶體時，“高k/金屬閘極”(high-k/metal gate；HKMG)技術如今已成為新的製造標準。依據HKMG製造流程，包括於閘極電極中的絕緣層包括高k材料。這與傳統的氧化物/多晶矽(poly/SiON)方法相反，在該傳統方法中，閘極電極絕緣層通常包括氧化物，較佳地，針對矽基裝置，閘極電極絕緣層包括二氧化矽或氮氧化矽。
目前，為了在半導體製造流程中實施HKMG，存在兩種不同的方法。在被稱作閘極優先的第一種方法中，製造流程與傳統poly/SiON方法中的後續製造流程類似。首先執行包括高k介電膜以及功函數金屬膜的閘極電極的形成，接著執行電晶體製造的後續階段，例如定義源極和汲極區、基板表面的部分的矽化、金屬化等等。另一方面，依據被稱作後閘極或替代閘極的第二種方法，在具有犧牲偽閘極的情況下執行例如摻雜物離子植入、源極和汲極區形成以及基板矽化等製造階段。在執行高溫源/汲極區形成以及所有的矽化退火迴圈以後，以真實閘極替代該偽閘極。
HKMG能夠增加閘極電極中的絕緣層的厚度，因此，即使在電晶體通道典型尺寸低至30奈米或更小的情況下，也能顯著降低流過閘極的漏電流。不過，相對傳統的poly/SiON技術，HKMG的實施帶來新的技術挑戰並需要新的集成方案。
例如，必須找到新的材料來調整閘極電極種類的功函數，以將電晶體閾值電壓調整到想要的水準。
在閘極優先HKMG方法中，在矽層的表面上沉積由矽/鍺合金(SiGe)構成的薄膜，以將電晶體閾值電壓調整至想要的水準。由於該薄膜的部分包括於FET的通道區中，該SiGe薄膜通常也被稱為“通道SiGe”。
由於磊晶生長於矽上的磊晶SiGe經受壓縮應力，因此SiGe合金還可用於在P通道FET的通道區中引入想要的應力分量。由於眾所周知，當通道區經受壓縮應力時，P通道FET的通道區中空穴的遷移率增加，因此這是想要的效果。這樣，在與通道區相鄰的FET的源極和汲極區的部分中可形成溝槽。隨後可在該些溝槽中磊晶生長SiGe合金或一般而言的半導體合金。該半導體合金通常也被稱為“嵌入式半導體合金”，或者針對SiGe合金的特定情況，被稱為“嵌入式SiGe”。
而且，在HKMG技術中，在高k介電材料與位於高k介電材料上方的閘極材料之間插入薄的“功函數金屬”層。這樣，藉由改變該金屬層的厚度可調整閾值電壓。該閘極金屬層可包括，例如鉭(Ta)、鎢(W)、氮化鈦(TiN)或氮化鉭(TaN)。
依據閘極優先HKMG方法，為形成閘極結構，沉積堆疊層，隨後對其適當圖案化以獲得具有想要的大小及尺寸的閘極結構。這樣，所沉積的該堆疊層以形成於閘極材料的頂部上的覆蓋層結束。閘極材料通常包括多 晶矽。閘極覆蓋層通常包括氮化矽(Si3N4)，初始暴露閘極覆蓋層並在閘極圖案化製程及後續製造階段期間將閘極覆蓋層用作下方層的保護層。為允許多晶矽閘極材料的矽化，通常在形成閘極結構以後且執行矽化製程以前移除該覆蓋層。
第1a至1i圖顯示依據現有技術包括FET的半導體結構的製造流程期間的後續階段。
第1a圖顯示半導體結構100。半導體結構100包括半導體層102，在該半導體層102中已形成主動區102a。主動區102a由隔離區102b橫向界定，隔離區102b可例如為淺溝槽隔離。半導體層102由基板101支持，基板101可包括任意適當的載體。
在主動區102a的表面上已形成電晶體150的閘極結構160。如第1a圖所示的閘極結構160依據閘極優先HKMG方法形成。這樣，組成閘極結構160的堆疊包括形成於主動區102a的表面上的絕緣層161，閘極金屬層164，閘極材料162，以及形成於閘極材料162上並暴露上表面於外部的覆蓋層166。
形成於主動區102a的表面上的絕緣層161包括高k材料。閘極金屬層164形成於絕緣層161與閘極材料162之間，以調整電晶體閾值電壓，如上所述。直接形成於閘極金屬層164的上表面的閘極材料162通常包括半導體，例如多晶矽。覆蓋層166形成於該閘極堆疊的頂部且通常由絕緣的、較強韌的材料組成，例如Si3N4。
第1b圖顯示在形成閘極結構160以後，在閘極結構160的側壁上形成間隙壁結構163，以保護該閘極堆疊中所包括的敏感材料，例如金屬層164的金屬。接著，執行數個系列的植入，以在主動區102a中定義電晶體150的源極和汲極區151。
首先，執行第一系列植入以在主動區102a中定義源極和汲極區151的延伸區151e及環狀區(未圖示)。在該第一系列植入期間，間隙壁結構163具有初始厚度，其通常小於最終厚度。
儘管附圖中未顯示，但在執行環狀/延伸植入以後可在源極和汲極區151內選擇性嵌入半導體合金層。該嵌入的半導體合金用以向FET 150的通道區提供壓縮應力分量。這在P通道FET的情況下尤其有利。
如第1c圖所示，通常在執行環狀/延伸植入以後移除閘極覆蓋層166。如第1c圖所示，藉由使用光學平坦化層(optical planarization layer；OPL)170可實現該閘極覆蓋層移除。或者，可在半導體結構100的表面上施加犧牲氧化物間隙壁。
通常，在具有OPL 170的情況下藉由執行第一蝕刻(未圖示)來移除閘極覆蓋層166。在移除閘極覆蓋層166以後，藉由執行如第1d圖所示的第二蝕刻183移除OPL 170或該氧化物間隙壁。
第1d圖顯示在執行旨在移除該OPL或氧化物間隙壁170的第二蝕刻製程183以後的半導體結構100。 蝕刻製程183通常也移除主動區102a的表面部分。因此，相對初始水準，在移除OPL 170以後，主動區102a的表面凹入。這是不希望的，因為藉由該蝕刻製程降低了主動區102a的厚度，且如果已在源/汲極區151中嵌入半導體合金，則該半導體合金也被部分移除。
第1e圖顯示該製造流程中的下一階段，其中，執行另一系列植入以定義源極和汲極區151的深區151d。在執行這些深區植入以前，間隙壁結構163可被適當擴展，以在該深植入期間充當植入遮罩。在已經執行所有的植入以後，半導體結構100經歷退火製程，旨在活化植入的離子並促進植入損傷後的半導體層102的晶格復原。這樣，電晶體150的通道區155被定義於主動區102a中。通道區155由源極和汲極區151橫向定義。
在該活化退火以後，執行矽化製程，其結果顯示於第1f圖中。在該矽化製程期間，在半導體結構100的暴露面上沉積難熔金屬層(未圖示)。接著，對半導體結構100施加熱處理，以促進該沉積層的金屬原子與半導體結構100的暴露表面的矽原子之間的化學反應。
作為該矽化的結果，在源極和汲極區151上形成金屬矽化物層153。而且，在矽化以後，在閘極結構160的頂部上形成金屬矽化物層162a，從而與在該難熔金屬層沉積以前暴露的閘極材料162形成介面。金屬矽化物層162a的形成得益於上述閘極覆蓋層移除製程，該閘極覆蓋層移除製程導致在該難熔金屬層沉積以前閘極材料 162(通常為多晶矽)暴露於外部。金屬矽化物層153及162a通常包括矽化鎳。
如第1g圖所示，在金屬矽化物層153及162a形成以後，在半導體結構100的表面上沉積應力材料層120。接著，在400至500℃範圍內的溫度下施加UV固化製程。
接著，在應力材料層120上沉積層間介電層130，如第1h圖所示。隨後，例如，在具有圖案化遮罩的情況下施加蝕刻製程181，以形成導孔開口172及174，如第1i圖所示。蝕刻製程181經校準以停止於金屬矽化物層153及162a，從而使開口172及174延伸穿過層間介電層130及應力層120。這樣，開口172暴露與源極和汲極區151接觸的金屬矽化物層153的預定部分。另一方面，導孔開口174暴露與閘極材料162接觸的金屬矽化物層153的預定部分。
上述方法受數個缺點影響。首先，為允許與閘極材料162接觸的金屬矽化物層162a的形成，閘極覆蓋層166的移除製程是必要的。上面參照第1c圖所述的製程通常冗長而複雜，因此導致製造時間及成本增加。
該閘極覆蓋層移除製程也導致對製造電晶體的層的表面造成不良損傷。如上面參照第1d圖所述，經執行以移除塗層170的蝕刻製程183可能侵蝕半導體層102的部分，從而不良地引起主動區102a的薄化。如果半導體合金例如SiGe已被嵌入電晶體150的主動區102a中，藉 由該蝕刻製程，該半導體合金也可能被不良移除。
而且，由於形成於閘極金屬層164的頂部上的閘極材料162通常為半導體，例如多晶矽，因此在閘極金屬層164與閘極半導體材料162之間的介面處形成肖特基能障(Schottky barrier)。這藉由限制電路開關速度不良地劣化AC性能。
解決該肖特基能障問題的方法是形成“完全矽化”的閘極，亦即其中金屬矽化物完全取代半導體閘極材料162的閘極，以與閘極金屬層164直接形成介面。完全矽化金屬閘極的製造方法的例子可在美國專利號6,831,887中找到。
現有技術已知的形成完全矽化閘極的方法使用如上所述在源/汲極區上形成金屬矽化物層153以及在閘極的頂部上形成金屬矽化物層162a的相同矽化步驟。這樣，在未同時增加源/汲金屬矽化物層153的厚度的情況下，閘極金屬矽化物層162a的厚度無法增加。不過，金屬矽化物層153的厚度不能隨意增加，因為它與半導體層102的厚度相比，必須相當小。
因此，需要為電晶體結構提供簡化的、更加符合成本效益的製造製程，以與閘極電極形成更有效的接觸。
下面提供本發明的簡要總結，以提供本發明的一些實施態樣的基本理解。本發明內容並非詳盡概述 本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
本揭露基於下述新的發明思想：藉由省略閘極覆蓋移除製程以及在閘極電極中形成開口暴露閘極金屬層的表面或直接形成於該閘極金屬層上的蝕刻停止層的表面來改進電晶體的製程。基於該思想，本發明提供一種半導體結構。該半導體結構包括：形成於半導體層中的主動區；具有形成於該主動區中的源極區和汲極區的電晶體，該電晶體還包括閘極結構，該閘極結構具有形成於該主動區上的閘極底部，形成於該閘極底部上的閘極材料以及形成於該閘極材料上的閘極覆蓋層；以及形成於該電晶體的表面上並具有暴露表面的介電層；其中，該半導體結構包括延伸穿過該介電層、該閘極覆蓋層以及該閘極材料的開口，以使該閘極底部的預定表面區域暴露。以這種方式，由於在最終的結構中保留該閘極覆蓋層，因此有利於自製造流程中略去移除該覆蓋層的冗長製程。而且，由於該開口使閘極電極的底部的表面暴露，因此在閘極電極與接觸閘極金屬層的金屬之間的介面處不會形成肖特基能障。
本發明還提供一種形成半導體結構的方法。該方法包括：在半導體層中形成主動區；形成電晶體的閘極結構，該閘極結構具有形成於該主動區上的閘極底部，形成於該閘極底部上的閘極材料以及形成於該閘極材 料上的閘極覆蓋層；在該主動區中形成該電晶體的源極和汲極區；在具有該閘極覆蓋層的情況下在該電晶體的表面上形成介電層；以及形成延伸穿過該介電層、該閘極覆蓋層以及該閘極材料的開口，以使該閘極底部的預定表面區域暴露。
100、200‧‧‧半導體結構
101、201‧‧‧基板
102、202‧‧‧半導體層
102a、202a‧‧‧主動區
102b、202b‧‧‧隔離區
120、220‧‧‧應力材料層、應力層
130、230‧‧‧層間介電層
150、250‧‧‧電晶體
151‧‧‧源極和汲極區
151d、251d‧‧‧深區
151e、251e‧‧‧延伸區
153、162a、253‧‧‧金屬矽化物層
155、255‧‧‧通道區
160、260‧‧‧閘極結構
161、261‧‧‧絕緣層、閘極絕緣層
162、262‧‧‧閘極材料
163、263‧‧‧間隙壁結構
164、264‧‧‧閘極金屬層
166、266‧‧‧閘極覆蓋層
170‧‧‧光學平坦化層
172、174、272、274‧‧‧開口、開孔
181、281‧‧‧蝕刻製程
183‧‧‧第二蝕刻製程
200s‧‧‧表面
234‧‧‧遮罩
240‧‧‧材料
251‧‧‧汲極區
260b‧‧‧閘極底部
265‧‧‧蝕刻停止層
272s、274s‧‧‧區域
結合附圖參照下面的說明可理解本揭露，這些附圖中類似的元件符號代表類似的元件，其中：第1a至1i圖顯示依據現有技術在製造流程的後續階段期間包括電晶體的半導體結構的剖視示意圖；以及第2a至2g圖顯示依據本發明一實施例在製造流程的後續製造階段期間半導體結構的剖視示意圖。
儘管這裏揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裏對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些 約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程式。
下面參照附圖說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明並解釋本發明的示例。這裏所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
應當注意的是，適當的話，用於說明第2a至2g圖中所示的各種元件的元件符號基本對應上面用於說明第1a至1i圖中所示的相應元件的元件符號，只是將相應特徵的第一個數位由“1”變為“2”。例如，半導體結構100對應半導體結構200，閘極絕緣層161對應閘極絕緣層261，閘極電極160對應閘極電極260等等。因此，用於識別當前揭露的主題的一些元件的元件符號可能顯示於第2a至2g圖中，但可能沒有在下面的揭露中進行特別說明。在這些情況下，應當理解，在第2a至2g圖中顯示但下面未詳細說明的編號元件與在第1a至1i圖中顯示並 在上述相關揭露中說明的與這些元件類似編號的對等物基本對應。
而且，應當理解，除非特別指出，下面的說明中可能使用的任意相對位置的或者方向的術語-例如“上方的”、“下方的”、“上”、“相鄰”、“在上方”、“在下方”、“在正上方”、“在正下方”、“頂部”、“底部”、“垂直的”、“水準的”等等-應當相對參照附圖中的元件或元件的顯示，依據該術語的標準及日常意思理解。例如，參照第2a圖中所示的半導體結構200的剖視示意圖，應當理解，閘極電極結構260形成於主動區202a的“上方”，且閘極金屬層264形成於閘極材料262的“下方”。
第2a至2g圖顯示依據本發明一實施例半導體結構製造流程期間的後續階段。
第2a圖顯示與第1a圖中所示的現有技術的製造方法基本對應的先進製造階段期間的半導體結構200的剖視圖。
半導體結構200包括半導體層202，在半導體層202中已形成隔離區202b。隔離區202b可包括，例如，淺溝槽隔離。隔離區202b橫向定義主動區202a。在半導體層202中可形成多個主動區202a，不過第2a圖僅顯示一個。可能已執行一個或一系列植入，例如阱植入，以提供具有想要的摻雜分佈的主動區202a。
依據一實施例，半導體層202包括矽。依據 一特定實施例，半導體層202包括單晶矽。
層202附著於基板201形成。可代表任意適當的載體材料的基板201與半導體層202可形成SOI(silicon-on-insulator；絕緣體上矽)配置。或者，半導體層202可形成於基板201的塊體中。儘管未顯示，但在半導體層202的表面上可能已磊晶形成半導體合金薄膜，例如通道SiGe膜。
半導體結構200包括部分形成於半導體層202中及部分形成於半導體層202上的電晶體250。電晶體250可為FET，例如N通道FET或P通道FET。例如，電晶體250可與CMOS技術中所使用的一對電晶體中的具有相反極性的第二電晶體(未圖示)一起形成。
電晶體250包括閘極結構260，在定義主動區202a後且需要的話，在形成該通道SiGe膜以後形成於半導體層202的表面上。較佳地，依據HKMG技術形成閘極結構260。依據一特定實施例，依據閘極優先HKMG方法執行閘極結構260的形成。
這樣，閘極結構260包括包括高k材料的閘極絕緣層261。高k材料是指介電常數“k”高於10的材料。用作閘極材料中的絕緣層的高k材料例如為氧化鉭(Ta2O5)、氧化鈦鍶(SrTiO3)、氧化鉿(HfO2)氧化矽鉿(HfSiO2)、氧化鋯(ZrO2)等。
閘極結構260還包括閘極金屬層264，形成於閘極絕緣層261上以允許閾值電壓調整。閘極金屬層264 可包括金屬，例如鉭(Ta)或鎢(W)。較佳地，閘極金屬層264包括氮，例如氮化鈦(TiN)或氮化鉭(TaN)。特定百分比的功函數金屬種類，例如鋁等，可結合其他材料包括於閘極金屬層264中。
依據第2a圖所示的實施例，在閘極金屬層264上形成蝕刻停止層265。蝕刻停止層265由下述蝕刻製程執行時不受影響或受侵蝕程度可忽略的材料形成。如第2f圖所示的蝕刻281用以形成開口272及274，使電晶體250的預定表面部分暴露，後面將作詳細說明。一般來說，蝕刻停止層265的厚度依賴於蝕刻製程281的參數。在一些實施例中，蝕刻停止層265可具有幾奈米的厚度。
再次參照第2a圖，較佳地，蝕刻停止層265包括一種或多種電性導電材料。尤其，較佳地，形成蝕刻停止層265使其歐姆電阻低，從而使蝕刻停止層265的表面與閘極金屬層264的表面處於大致相同的電位。有利地，蝕刻停止層265可包括暴露於蝕刻281時蝕刻速率低的金屬。在一些實施例中，蝕刻停止層265包括鋁。
接著，在蝕刻停止層265上形成閘極材料262。依據附圖中未顯示的其他實施例，在不具有蝕刻停止層265的情況下，閘極材料262直接形成於閘極金屬層264的表面上。通常，閘極材料262包括半導體。在一些實施例中，閘極材料262包括多晶矽。
最後，在閘極材料262的頂部上形成覆蓋層266。覆蓋層266包括暴露於閘極結構260的外部的上表 面。覆蓋層266通常包括強韌絕緣體，例如氮化矽(Si3N4)。
依據一實施例，閘極結構260的長度(亦即沿第2a圖的水準方向的閘極材料262的延伸)小於50奈米。依據一特定實施例，閘極結構260的長度為28奈米或更小。
在形成閘極結構260以後，定義電晶體250的源極和汲極區251。這藉由執行一系列離子植入完成。請參照第2b圖，在第一植入階段期間，形成源/汲極區251的環狀區(未圖示)及延伸區251e。延伸區251e定義電晶體250的通道區255的長度。
有利地，在閘極結構260的側壁上可形成具有適當厚度(未圖示)的間隙壁結構263，以在環狀/延伸植入期間用作植入遮罩。一般來說，該間隙壁結構由介電材料形成。通常，間隙壁結構263包括氮化矽(Si3N4)或二氧化矽(SiO2)。間隙壁結構263也用於保護包括於該閘極堆疊中的敏感材料，例如，包括於閘極金屬層264中的材料。
在形成閘極結構260以後，在靠近閘極結構260的主動區102a中可形成溝槽，該溝槽可由半導體合金例如SiGe合金磊晶填充。例如，在執行該環狀/延伸植入以後可嵌入該半導體合金。該半導體合金可嵌入主動區202a中，以向電晶體250的通道區施加預定的應力。對於P通道FET，這是想要的，其中，已知壓縮應變分量有利於增加通道區中的空穴的遷移率。
在執行環狀/延伸植入以後且需要的話在主 動區202a中嵌入半導體合金以後，執行另一植入階段，以形成源/汲極區251的深區251d。方便地，在環狀/延伸植入與深植入之間可能已擴展間隙壁結構263，以在執行深植入時使其充當具有適當厚度的植入遮罩。
依據現有技術已知的方法，在執行該環狀/延伸植入以後以及執行該深區植入以前，移除閘極結構260的覆蓋層266。相反，依據本發明，在用以定義深區251d的該植入的整個過程中保留覆蓋層266。這樣，深植入也是在具有覆蓋層266的情況下執行的。
在執行環狀/延伸植入以及深源/汲植入以後，執行退火步驟，以活化摻雜種類並使半導體層202的晶格在植入損傷後得到恢復。在該退火步驟以後，在源/汲極區251之間的主動區202a中形成通道區255。
第2b圖顯示該退火步驟以後的半導體結構200。在已經執行所有植入且已經對系統退火以供植入的離子活化以後，仍然具有閘極覆蓋層266。
在定義源/汲極區251並執行該活化退火以後，在半導體結構200上執行矽化製程，以形成與源極和汲極區251電性接觸的金屬矽化物層。該矽化製程的結果如第2c圖所示。
在該矽化製程的開始，在半導體結構200的表面上沉積難熔金屬層(未圖示)。應當注意的是，與已知方法相反，該難熔金屬膜的沉積是在具有閘極覆蓋層266的情況下執行的。
該難熔金屬層可包括，例如，金屬，例如鎳、鈦、鈷等。較佳地，該難熔金屬層包括鎳。該難熔金屬層還可包括鉑，在一些情況下，鉑可促進單矽化鎳更均勻地形成。與現有技術的已知方法相反，該難熔金屬層的沉積是在具有金屬覆蓋層266的情況下執行的。
在沉積該難熔金屬層以後，對半導體結構200施加熱處理，以啟動該難熔金屬層中的金屬原子與接觸該金屬層的源極和汲極區251的這些區域中的矽原子之間的化學反應，從而形成基本包括低電阻率的單矽化鎳的金屬矽化物區。在該熱處理後移除包括於該難熔金屬層中的未反應金屬原子。
如第2c圖所示，由於該矽化製程，在主動區202a中及頂部上形成金屬矽化物層253，以形成與源極和汲極區251的介面。較佳地，金屬矽化物層253包括矽化鎳。該難熔金屬層的厚度以及該後續的熱處理的參數(例如溫度及加熱時間)經選擇以使金屬矽化物層253獲得想要的厚度。
應當注意的是，在該熱處理期間，間隙壁結構263及覆蓋層266中的矽原子不參與與該金屬層的化學反應，因為它們致力於熱穩定二氧化矽或氮化矽層的形成。由於第一矽化製程在具有間隙壁結構263及閘極覆蓋層266的情況下執行，因此該矽化製程不會導致形成與閘極材料262形成介面的任意金屬矽化物區。這樣，可獨立於其他系統參數(例如與閘極結構260接觸的金屬矽化物 層的厚度)來調整金屬矽化層253的厚度。
在完成該矽化製程以後，在半導體結構200的表面上沉積介電層。依據所揭露的方法，在該矽化製程以後不從閘極結構260移除閘極覆蓋層266。這樣，在具有閘極覆蓋層266的情況下執行該介電層的沉積。
依據第2d至2g圖所示的實施例，該介電層包括應力材料層220(第2d圖)以及層間介電層230(第2e圖)。在附圖中未顯示的其他實施例中，該介電層可僅包括一層，例如，層間介電層230。在另一未顯示的實施例中，該介電層可包括額外的層，例如低k材料層、一個或多個覆蓋層、蝕刻停止層等。
如第2d所示，在半導體結構200的表面上沉積應力材料層220。應當注意的是，當沉積應力材料層220時，半導體結構200的暴露表面包括閘極覆蓋層266的上表面。應力材料層220通常包括氮化矽。在沉積應力材料層220以後，在400至500℃範圍內的溫度下施加UV固化製程。
在執行該UV固化製程以後，在應力材料層220上沉積層間介電(interlayer dielectric；ILD)層230，如第2e圖所示。ILD層230通常包括氧化物。例如，ILD層230包括二氧化矽。於沉積後，較佳地，背面蝕刻並平坦化ILD層230。這可藉由使用成熟的技術例如化學機械平坦化(chemical mechanical planarization；CMP)來實現。作為該平坦化製程的結果，ILD層230暴露平坦表面200s於外 部，以定義基本水準的平面。
第2f圖顯示在形成由應力層220及ILD層230組成的介電層以後，半導體結構200經歷蝕刻製程281，以形成開口272及274，從而允許分別與電晶體250的源/汲極區251及閘極電極260電性接觸。較佳地，蝕刻281為非等向性蝕刻。依據一些實施例，蝕刻281包括等離子增強型蝕刻。
在蝕刻製程281期間可使用圖案化遮罩234，以在介電層220、230的暴露表面的預定位置中形成開口272及274。通常，在執行蝕刻製程281以後移除遮罩234。
應當注意的是，對於具有極度縮小尺寸的閘極結構260，在想要的位置中形成開孔274可能不是一件微不足道的任務。例如，如果閘極結構260具有約28奈米或22奈米的長度，則開口274的寬度不能大於約10奈米。這需要極先進的微影技術來圖案化蝕刻遮罩234。尤其，該微影技術的精度必須小於5奈米。
蝕刻281經校準以停止於金屬矽化物層253的表面，這與現有技術已知的方法類似。不過，與現有技術方法不同，蝕刻製程281蝕刻閘極結構的一部分，以暴露閘極底部260b的表面部分。
蝕刻281的參數經選擇以形成延伸穿過ILD層230、應力材料層220以及閘極結構260的上部的開口。更具體而言，依據一些實施例，對蝕刻281執行充足的時 間並使用適當的參數，以蝕刻穿過ILD層230、應力材料層220、閘極覆蓋層266以及閘極材料262各自的整個厚度。以這種方式，藉由蝕刻281形成的開口274使閘極底部260b的上表面暴露於外部。類似地，藉由蝕刻281形成的開口272延伸穿過ILD層230以及應力材料層220，以使形成於源/汲極區251的表面上的金屬矽化物層253的部分暴露。
依據第2f圖所示的實施例，蝕刻281經校準以停止於蝕刻停止層265的表面。在這種情況下，藉由蝕刻281暴露的閘極底部260b的表面是蝕刻停止層265的表面。依據附圖中未顯示的另一實施例，蝕刻281經執行而停止於閘極金屬層264的表面，從而使閘極金屬層264的表面暴露。針對閘極結構260不具有蝕刻停止層265且閘極材料262直接形成於閘極金屬層264的情況，該後一實施例較佳。
如第2g圖所示，在形成開口272及274以後，使用具有高電導率的材料240填充這些開口。材料240通常包括高導電金屬。例如，材料240可包括一種或多種金屬，例如鋁、銅、鎢、銀、金等。高導電接觸材料240也可包括金屬合金。
使用金屬材料填充開口272及274可例如藉由鑲嵌(damascene)技術實現。這樣，在半導體結構200的表面上首先沉積接觸金屬膜240。藉由成熟的技術例如化學氣相沉積(chemical vapor deposition；CVD)可執行該沉 積。或者，藉由使用電化學技術例如電鍍或化學鍍可沉積導電膜240。接著，可移除多餘的材料240以及需要的話，ILD層230的上部。例如，藉由化學機械拋光可實現移除。
第2g圖顯示完成該移除製程以後的半導體結構200。包括於開口272中的接觸金屬膜240的部分藉由金屬矽化物層253與源極和汲極區251電性接觸。而且，包括於開口274中的金屬膜240的部分與閘極金屬層264電性接觸。在第2g圖所示的實施例中，開孔274中的金屬膜240的部分藉由電性導電蝕刻停止層265與閘極金屬層264電性接觸。在附圖未顯示的其他實施例中，在不具有蝕刻停止層265的情況下，開口274中的金屬膜240的部分與閘極金屬層264形成介面。
作為平坦化製程的結果，半導體結構200暴露大體平坦的表面200s，該表面包括金屬層240的部分交替ILD層230的部分。更具體而言，暴露表面200s包括暴露包括於開口272中的金屬膜240的部分的區域272s。區域272s支持與源極和汲極區251的電性接觸。而且，表面200s包括暴露包括於開口274中的金屬膜240的部分的區域274s。區域274s支援與閘極金屬層264以及因此與閘極結構260的電性接觸。
從上面的說明中顯而易見的是，與上面參照第1a至1i圖所述的傳統方法相比，這裏提出的製造方法及由此形成的半導體結構200實現了極大的簡化以及成本的大幅降低。
在所揭露的方法中省略了移除閘極覆蓋層這個昂貴而複雜的製程。這樣，包括於最終的半導體結構中的電晶體仍顯示在形成閘極結構260時初始形成的閘極覆蓋層266的至少部分。這使例如沉積、蝕刻、層移除等製程步驟的數目減少，從而導致製造流程更加方便、更加快速、更符合成本效益。這樣，製造成本以及週期時間(上市時間)得以降低。
藉由省略閘極覆蓋移除製程，半導體結構不必經歷旨在移除於移除閘極覆蓋層時所使用的光學平坦化層或犧牲氧化層的任意蝕刻製程。這樣，參照第1d圖所述的蝕刻183在所揭露的方法中是不必要的，因此可以有利地省略。
因此，與在閘極覆蓋層移除後接著使用蝕刻製程183的傳統方法相反，電晶體源極和汲極區沒有被不良侵蝕。這樣，可降低源極和汲極區的寄生電阻，從而允許在給定的電壓下使用更高驅動電流。這導致包括該電晶體的半導體裝置的改進。
而且，依據所揭露的裝置及方法，填充於開孔274中的金屬240與閘極金屬層264直接接觸或藉由導電蝕刻停止層265接觸。在金屬240與閘極金屬層264之間不存在半導體閘極材料262。這樣，這裏避免形成依據傳統方法在閘極材料與閘極金屬層之間的介面處不良形成的肖特基能障。因此，藉由在閘極結構中使用金屬-金屬介面替代金屬-半導體介面，可大幅提升裝置的AC性能。
所揭露的裝置及方法結合HKMG技術可進行特定有利的應用。尤其，這裏揭露的發明可有利地應用於閘極優先HKMG方法。所揭露的方法及裝置可應用於45奈米及以下的所有製造技術。尤其，所揭露的方法及裝置可應用於28奈米技術及以下。
由於本領域的技術人員借助這裏的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並不限於這裏所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，申請專利範圍規定本發明的保護範圍。
200‧‧‧半導體結構
200s‧‧‧表面
201‧‧‧基板
202‧‧‧半導體層
202a‧‧‧主動區
202b‧‧‧隔離區
230‧‧‧層間介電層
240‧‧‧材料
251‧‧‧汲極區
251d‧‧‧深區
251e‧‧‧延伸區
253‧‧‧金屬矽化物層
255‧‧‧通道區
260b‧‧‧閘極底部
261‧‧‧絕緣層、閘極絕緣層
262‧‧‧閘極材料
263‧‧‧間隙壁結構
264‧‧‧閘極金屬層
265‧‧‧蝕刻停止層
266‧‧‧閘極覆蓋層
272、274‧‧‧開口、開孔
272s、274s‧‧‧區域

Claims (25)

  1. 一種半導體結構，包括：主動區，形成於半導體層中；電晶體，包括形成於該主動區中的源極區和汲極區，該電晶體還包括閘極結構，該閘極結構包括形成於該主動區上的閘極底部、形成於該閘極底部上的閘極材料以及形成於該閘極材料上的閘極覆蓋層；以及介電層，形成於該電晶體的表面上並具有暴露的表面；其中，該半導體結構包括延伸穿過該介電層、該閘極覆蓋層以及該閘極材料的開口，以使該閘極底部的預定表面區域暴露。
  2. 如申請專利範圍第1項所述之半導體結構，其中，該閘極底部包括形成於該主動區的表面上的絕緣層以及形成於該絕緣層上的金屬層，藉由該開口暴露的該閘極底部的該表面區域包括該金屬層的一部分。
  3. 如申請專利範圍第2項所述之半導體結構，其中，該絕緣層包括高k材料。
  4. 如申請專利範圍第1項所述之半導體結構，其中，該閘極底部包括形成於該主動區的表面上的絕緣層、形成於該絕緣層上的金屬層以及形成於該金屬層上的蝕刻停止層，藉由該開口暴露的該閘極底部的該表面區域包括該蝕刻停止層的一部分。
  5. 如申請專利範圍第4項所述之半導體結構，其中，該 絕緣層包括高k材料。
  6. 如申請專利範圍第4項所述之半導體結構，其中，該蝕刻停止層包括具有高電導率的材料。
  7. 如申請專利範圍第4項所述之半導體結構，其中，該蝕刻停止層包括鋁。
  8. 如申請專利範圍第1項所述之半導體結構，其中，該介電層包括形成於該電晶體的該表面上的應力層以及形成於該應力層上的層間介電層。
  9. 如申請專利範圍第8項所述之半導體結構，其中，該應力層包括氮化矽。
  10. 如申請專利範圍第8項所述之半導體結構，其中，該層間介電層包括二氧化矽。
  11. 如申請專利範圍第1項所述之半導體結構，其中，該閘極覆蓋層包括氮化矽。
  12. 如申請專利範圍第1項所述之半導體結構，其中，該閘極材料包括多晶矽。
  13. 如申請專利範圍第1項所述之半導體結構，其中，該電晶體包括形成於該源極和汲極區的表面上的金屬矽化物層。
  14. 如申請專利範圍第13項所述之半導體結構，還包括延伸穿過該介電層的複數個開口，以使該金屬矽化物層的預定部分暴露。
  15. 如申請專利範圍第1項所述之半導體結構，其中，該閘極結構具有50奈米或更小的長度。
  16. 如申請專利範圍第1項所述之半導體結構，其中，該開口由接觸金屬填充。
  17. 如申請專利範圍第1項所述之半導體結構，其中，該開口包括鎢、銅以及鋁的至少其中一種。
  18. 一種製造半導體結構的方法，包括：在半導體層中形成主動區；形成電晶體的閘極結構，該閘極結構包括形成於該主動區上的閘極底部、形成於該閘極底部上的閘極材料以及形成於該閘極材料上的閘極覆蓋層；在該主動區中形成該電晶體的源極和汲極區；在該閘極覆蓋層存在下，在該電晶體的表面上形成介電層；以及形成延伸穿過該介電層、該閘極覆蓋層以及該閘極材料的開口，以使該閘極底部的預定表面區域暴露。
  19. 如申請專利範圍第18項所述之方法，還包括在該源極和汲極區的表面上形成金屬矽化物層，該金屬矽化物層在形成該源極和汲極區之後以及在形成該介電層之前形成。
  20. 如申請專利範圍第19項所述之方法，其中，該金屬矽化物層在該閘極覆蓋層存在下形成。
  21. 如申請專利範圍第19項所述之方法，還包括形成延伸穿過該介電層的複數個開孔，以暴露該金屬矽化物層的預定部分。
  22. 如申請專利範圍第18項所述之方法，其中，形成該介 電層的該步驟包括：在該電晶體的表面上形成應力材料層；以及在該應力材料層上形成層間介電材料。
  23. 如申請專利範圍第18項所述之方法，其中，該閘極結構係依據閘極優先HKMG方法形成。
  24. 如申請專利範圍第21項所述之方法，還包括以接觸金屬填充該複數個開孔。
  25. 如申請專利範圍第24項所述之方法，其中，依據鑲嵌技術執行填充該複數個開孔的該步驟。
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