DE102017113680B4 - Verfahren zum herstellen einer halbleitervorrichtung mit einem ldmos-transistor - Google Patents

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Abstract

Verfahren, das aufweist:Aufbringen einer ersten dielektrischen Schicht (123, 124, 125, 126) auf einer vorderen Oberfläche (113) eines Halbleitersubstrats, das eine LDMOS-Transistorstruktur (112) aufweist;Bilden eines ersten Vias (128, 130) und eines zweiten Vias (131, 132), die jeweils mit einem leitfähigen Material gefüllt sind, in der ersten dielektrischen Schicht (123, 124, 125, 126);Entfernen des leitfähigen Materials des zweiten Vias (130, 132), um eine erste Öffnung (140, 140') zu bilden, während das leitfähige Material in dem ersten Via (128, 130) verbleibt; undBedecken der ersten Öffnung (140, 140') mit einer weiteren dielektrischen Schicht (141), um einen Hohlraum (144, 145) zu bilden und zu versiegeln.

Description

  • Es besteht ein andauernder Bedarf für Festkörperschaltkreise, die dazu ausgelegt sind, bei immer höheren Frequenzen, einschließlich Mikrowellenfrequenzen, zu arbeiten. Wie hier verwendet, soll der Ausdruck „Mikrowelle“ auf Frequenzen von oder oberhalb von 200 Megahertz, zum Beispiel in dem Bereich von 300 MHz bis 3 GHz, verweisen. Verschiedene Transistorstrukturen wurden erschaffen, die dazu in der Lage sind, eine Verstärkung in solchen Frequenzbereichen zu liefern. Ein LDMOS-Transistor (LDMOS: Lateral Diffused Metal Oxide Semiconductor - lateral diffundierter Metall-Oxid-Halbleiter) ist ein Beispiel für eine solche Transistorstruktur.
  • Bei hohen Frequenzen kann eine parasitäre Kopplung zwischen leitfähigen Teilen der Metallisierungsstruktur der Transistorstrukturen die Leistungsfähigkeit begrenzen. Ein Weg, die parasitäre Kopplung zu verringern, besteht darin, ein dielektrisches Material mit einer geringeren dielektrischen Konstante innerhalb einer oder mehrerer Schichten der Metallisierungsstruktur zu verwenden. Solche dielektrischen Materialien können Low-k-Dielektrika genannt werden und weisen typischerweise eine dielektrische Konstante k in dem Bereich von 2,5 bis 4,1 auf. Jedoch können solche Low-k-Dielektrika mechanisch empfindlich und schwieriger zu verarbeiten sein.
  • Daher sind weitere Verbesserungen wünschenswert, um eine parasitäre Kopplung in Halbleitervorrichtungen zur Verwendung bei höheren Frequenzen zu reduzieren.
  • Die US 7 351 669 B2 beschreibt ein Verfahren zum Herstellen eines geschlossenen Hohlraums zwischen zwei Strukturen auf einem Substrat. Hierzu wird ein Graben zwischen den zwei Strukturen teilweise mit einem fließfähigen dielektrischen Material gefüllt. Das Substrat wird dann umgedreht und auf eine Unterlage gesetzt, wobei das dielektrische Material in Dem Graben nach unten fließt und entlang der Unterlage den Graben verschließt, um einen Hohlraum zu bilden.
  • Die DE 10 2013 207 698 A1 beschreibt einen lateralen Transistor, der in einer Halbleiterschicht ausgebildet ist, die oberhalb einer Isolationsschicht angeordnet ist, wobei die Isolationsschicht oberhalb eines Halbleitersubstrat angeordnet ist. Unterhalb eines Kollektors des lateralen Transistors ist in dem Halbleitersubstrat ein Hohlraum gebildet.
  • DE 10 2006 045 214 A1 beschreibt einen LDMOS-Transistor, der in einer Halbleiterschicht oberhalb einer Isolationsschicht ausgebildet ist, wobei die Isolationsschicht auf einem Halbleitersubstrat angeordnet ist.
  • Die US 2015/0348825 A1 beschreibt laterale Transistoren, die in einer Halbleiterschicht eines SOI-Substrats ausgebildet sind. Das SOI-Substrat umfasst außer der Halbleiterschicht ein Halbleitersubstrat und eine zwischen dem Halbleitersubstrat und der Halbleiterschicht angeordnete Isolationsschicht. In der Isolationsschicht des SOI-Substrats sind unterhalb der lateralen Transistoren Hohlräume ausgebildet.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem LDMOS-Transistor, der eine verringerte parasitäre Kopplung aufweist, zur Verfügung zu stellen.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können miteinander kombiniert werden, es sei denn, sie schließen sich gegenseitig aus. Ausführungsbeispiele sind in den Zeichnungen abgebildet und in der folgenden Beschreibung ausführlich beschrieben.
    • 1a veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer Metallisierungsstruktur.
    • 1b veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer Metallisierungsstruktur.
    • 2a veranschaulicht einen Hohlraum, der in einer dielektrischen Schicht einer Metallisierungsstruktur gebildet ist.
    • 2b veranschaulicht einen Hohlraum, der in einer dielektrischen Schicht einer Metallisierungsstruktur gebildet ist.
    • 2c veranschaulicht einen Hohlraum, der in einer dielektrischen Schicht einer Metallisierungsstruktur gebildet ist.
    • 3a veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit einem LDMOS-Transistor und einer Metallisierungsstruktur.
    • 3b veranschaulicht eine Draufsicht auf die Halbleitervorrichtung aus 3a.
    • 4 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer Mehrfachebenenmetallisierungsstruktur.
    • 5a veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden eines Hohlraums in einer Metallisierungsstruktur eines LDMOS-Transistors.
    • 5b veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden eines Hohlraums in einer Metallisierungsstruktur eines LDMOS-Transistors.
    • 6 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer ersten Ebene einer Mehrfachebenenmetallisierungsstruktur.
    • 7 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer ersten Ebene einer Mehrfachebenenmetallisierungsstruktur.
    • 8 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und eines Hohlraums innerhalb einer ersten Ebene einer Mehrstufenmetallisierungsstruktur.
    • 9 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer ersten Ebene einer Mehrfachebenenmetallisierungsstruktur mit einem Drain-Runner.
    • 10 veranschaulicht eine Draufsicht der ersten Ebene der Mehrfachebenenmetallisierungsstruktur aus 9.
    • 11 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer zweiten Ebene einer Mehrfachebenenmetallisierungsstruktur.
    • 12 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und eines Hohlraums innerhalb einer zweiten Ebene einer Mehrstufenmetallisierungsstruktur.
    • 13 veranschaulicht eine Draufsicht der zweiten Ebene der Mehrfachebenenmetallisierungsstruktur aus 12.
    • 14 veranschaulicht eine Halbleitervorrichtung mit einem LDMOS-Transistor und einer Mehrfachebenenmetallisierungsstruktur.
    • 15 veranschaulicht eine Halbleitervorrichtung mit einem leitfähigen, durch ein Substrat gehenden Vias (Durchsubstrat-Vias) .
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw., unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten der Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können.
  • Eine Reihe von Ausführungsbeispielen werden unten erklärt. In diesem Fall werden identische strukturelle Merkmale in den Figuren durch identische oder ähnliche Referenzsymbole identifiziert. In dem Zusammenhang der vorliegenden Beschreibung sollte „lateral“ oder „laterale Richtung“ mit der Bedeutung einer Richtung oder einer Ausdehnung verstanden werden, die allgemein parallel zu der lateralen Ausdehnung eines Halbleitermaterials oder eines Halbleiterträgers verläuft. Die laterale Richtung erstreckt sich dementsprechend allgemein parallel zu diesen Oberflächen oder Seiten. Im Gegensatz dazu wird der Begriff „vertikal“ oder „vertikale Richtung“ mit der Bedeutung einer Richtung verstanden, die allgemein senkrecht zu diesen Oberflächen oder Seiten und dementsprechend zu der lateralen Richtung verläuft. Die vertikale Richtung verläuft daher in der Dickenrichtung des Halbleitermaterials oder des Halbleiterträgers.
  • Wie in dieser Beschreibung eingesetzt, kann, wenn ein Element, wie etwa eine Schicht, ein Gebiet oder ein Substrat, wenn es als „auf“ einem anderen Element vorliegend oder sich „auf“ dieses erstreckend bezeichnet wird, dieses direkt auf dem anderen Element vorliegen oder sich direkt auf dieses erstrecken, oder es können auch dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als „direkt auf“ einem anderen Element vorliegend oder sich „direkt auf“ dieses erstreckend bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie in dieser Beschreibung eingesetzt, kann ein Element, wenn es als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie hier verwendet, können verschiedene Vorrichtungstypen und/oder dotierte Halbleitergebiete als von einem n-Typ oder einem p-Typ identifiziert werden, aber dies dient lediglich für die Zweckmäßigkeit der Beschreibung und ist nicht als beschränkend beabsichtigt und eine solche Identifizierung kann durch die allgemeinere Beschreibung von einen „ersten Leitfähigkeitstyp“ oder einen „zweiten, entgegengesetzten Leitfähigkeitstyp“ aufweisend ersetzt werden, wobei der erste Typ entweder ein n- oder ein p-Typ sein kann und der zweite Typ dann entweder der p- oder der n-Typ ist.
  • Es versteht sich für einen Fachmann, dass die aktive(n) Vorrichtung(en), wie etwa ein LDMOS-Transistor, in Abhängigkeit von der Natur der Vorrichtung(en) auf oder über dem Substrat oder vollständig innerhalb des Substrats oder teilweise innerhalb und teilweise auf oder über dem Substrat gebildet werden kann/können. Entsprechend sollen die Ausdrücke „in dem Substrat“, „in dem Halbleitersubstrat“ und Äquivalente, wie hier mit Bezug auf die aktive(n) Vorrichtung(en) verwendet, alle solche Variationen beinhalten.
  • 1a veranschaulicht eine Halbleitervorrichtung 20 mit einem Halbleitersubstrat 21 mit einer vorderen Oberfläche 22 und einer hinteren Oberfläche 23. Die Halbleitervorrichtung 20 beinhaltet auch einen LDMOS-Transistor 24 in der vorderen Oberfläche 22 und eine Metallisierungsstruktur 25, die auf der vorderen Oberfläche 22 angeordnet ist. Die Metallisierungsstruktur 25 beinhaltet wenigstens einen Hohlraum 27, der in wenigstens einer dielektrischen Schicht 28 angeordnet ist.
  • Der Hohlraum oder die Hohlräume können auf allen Seiten durch dielektrisches Material definiert sein. Wenigstens ein Hohlraum kann in Gebieten der Metallisierungsstruktur mit einem elektrischen Feld, das größer als ein durchschnittliches elektrisches Feld der Halbleitervorrichtung ist, angeordnet sein. Der wenigstens eine Hohlraum kann zwischen einem Drain-Gebiet und einem Gate des LDMOS-Transistors angeordnet sein, so dass eine kapazitive Kopplung reduziert wird.
  • Bei der in 1a veranschaulichten Ausführungsform weist das Halbleitersubstrat 21 einen spezifischen Volumenwiderstand von größer als oder gleich 100 Ohm·cm, d.h. ρ ≥ 100 Ohm·cm, auf und kann ein Einkristallsubstrat, wie etwa ein Siliziumeinkristallsubstrat, beinhalten. Bei dieser Ausführungsform kann das Substrat 21 ein hoch resistives Substrat genannt werden.
  • Falls der spezifische Volumenwiderstand des Halbleitersubstrats gleich oder größer als ein vorbestimmtes Niveau ist, können eine parasitäre Induktives-Element-Substrat-Kopplung und parasitäre Vorrichtungseffekte erheblich reduziert werden. Brauchbar ist das gewünschte vorbestimmte Niveau gleich oder größer als ein spezifischer Widerstand von 100 Ohm·cm, geeignet gleich oder größer als ein spezifischer Widerstand von 500 Ohm·cm, noch geeigneter gleich oder größer als ein spezifischer Widerstand von 1000 Ohm·cm. Wie hier verwendet, verweist der Ausdruck „spezifischer Volumenwiderstand“ auf jene Teile des Substrats, die außerhalb der dotierten Vorrichtungsgebiete des LDMOS-Transistors 24 liegen.
  • Bei anderen Ausführungsformen, wie bei jenen in 1b veranschaulichten, beinhaltet das Halbleitersubstrat 21 eine Schicht 21a, die epitaktisch auf einem stark dotierten Substrat 21b abgeschieden ist. Das stark dotierte Substrat 21b kann ein stark dotierter Siliziumwafer, zum Beispiel p+, sein und die epitaktische Schicht 21a kann dotiertes Silizium, z.B. p, umfassen.
  • Die Metallisierungsstruktur 25 ist auf der vorderen Oberfläche 22 des Halbleitersubstrats 21 angeordnet und kann einen oder mehrere leitfähige Vias 29 beinhalten, die sich durch die Dicke der dielektrischen Schicht 28 erstrecken, um eine leitfähige Schicht, wie etwa einen Runner oder ein Kontaktpad 26, der oder das auf der dielektrischen Schicht 28 angeordnet ist, mit einer Elektrode des LDMOS-Transistors 24 zu koppeln.
  • Die Metallisierungsstruktur 25 kann eine erste dielektrische Schicht, die auf der vorderen Oberfläche angeordnet ist, eine erste leitfähige Schicht, die auf der ersten dielektrischen Schicht angeordnet ist, und wenigstens einen ersten leitfähigen Via 29 umfassen, wobei der wenigstens eine Hohlraum 27 an eine Seitenfläche des wenigstens einen ersten leitfähigen Vias 29 angrenzend angeordnet ist. Bei einer Ausführungsform koppelt der wenigstens eine erste leitfähige Via einen Drain des LDMOS-Transistors elektrisch mit der ersten leitfähigen Schicht.
  • Ein erster Hohlraum kann angrenzend an eine erste Seite des wenigstens einen ersten leitfähigen Vias angeordnet sein und ein zweiter Hohlraum kann an eine zweite Seite des wenigstens einen ersten leitfähigen Vias angeordnet sein, wobei die zweite Seite der ersten Seite gegenüberliegt. Ein Hohlraum, wie etwa der erste Hohlraum, kann sich durch die erste dielektrische Schicht hindurch erstrecken und ist auf einer unteren Oberfläche durch eine zweite dielektrische Schicht und auf einer oberen Oberfläche durch eine dritte dielektrische Schicht begrenzt, wobei die dritte dielektrische Schicht mehrere Öffnungen in Kommunikation mit dem ersten Hohlraum umfasst, wobei die mehreren Öffnungen durch eine vierte dielektrische Schicht bedeckt sind. Die erste dielektrische Schicht kann drei Teilschichten umfassen, wobei die erste Teilschicht BPSG umfasst, die zweite Teilschicht SiN umfasst und die dritte Teilschicht SiOx umfasst und wobei die zweite dielektrische Schicht SiON umfasst, die dritte dielektrische Schicht SiN umfasst und die vierte dielektrische Schicht SiOx umfasst. Der erste Hohlraum kann zwischen einem Drain-seitigen Rand einer Feldplatte und einem Drain-Gebiet des LDMOS-Transistors angeordnet sein.
  • Bei manchen Ausführungsformen kann die Halbleitervorrichtung ferner wenigstens einen dritten Hohlraum in einer fünften dielektrischen Schicht umfassen, die auf der vierten dielektrischen Schicht angeordnet ist. Ein zweiter leitfähiger Via kann bereitgestellt sein, der sich durch die fünfte dielektrische Schicht hindurch erstreckt, wobei der wenigstens eine dritte Hohlraum an eine Seitenfläche des zweiten leitfähigen Vias angrenzend angeordnet ist. Der zweite leitfähige Via und ein Runner, der auf der fünften dielektrischen Schicht angeordnet ist, können einstückig ausgebildet sein.
  • Der Hohlraum 27 kann mit einem Material, wie etwa Luft oder einem dielektrischen Low-k-Material oder einem Vakuum, gefüllt sein, welches eine niedrigere dielektrische Konstante als eine dielektrische Konstante des dielektrischen Materials oder der dielektrischen Materialien ist, das oder die den Hohlraum definieren, zum Beispiel die dielektrische Konstante des Materials der dielektrischen Schicht 28. Der Hohlraum 27 kann verwendet werden, um ein Volumen mit lokal verringerter dielektrischer Konstante innerhalb der Metallisierungsstruktur 25 bereitzustellen.
  • Der wenigstens eine Hohlraum 27 kann in Gebieten der Metallisierungsstruktur 25 mit einem elektrischen Feld, das größer als ein durchschnittliches elektrisches Feld innerhalb der Metallisierungsstruktur 25 ist, angeordnet sein. Der wenigstens eine Hohlraum 27 kann in Gebieten der Metallisierungsstruktur 25 angeordnet sein, um sicherzustellen, dass ein Wert für das elektrische Feld in diesem Gebiet innerhalb der Metallisierungsstruktur 25 unterhalb eines Schwellenwertes verbleibt. Zum Beispiel kann der wenigstens eine Hohlraum 27 zwischen einem Drain und einem Gate des LDMOS-Transistors angeordnet sein, um eine kapazitive Kopplung zu reduzieren.
  • Da der Hohlraum 27 eine niedrigere dielektrische Konstante als das dielektrische Material aufweist, das diesen definiert, kann der Hohlraum auch in der Metallisierungsstruktur 25 positioniert verwendet werden, um eine kapazitive Kopplung zwischen Teilen der leitfähigen Umverdrahtungsstruktur, die mit unterschiedlichen Elektroden des LDMOS-Transistors 24 gekoppelt sind, zu reduzieren, zum Beispiel zwischen der leitfähigen Umverdrahtungsstruktur, die mit der Source gekoppelt ist, und der leitfähigen Umverdrahtungsstruktur, die mit dem Drain gekoppelt ist.
  • 2a, 2b und 2c veranschaulichen Ausführungsformen der internen Struktur der dielektrischen Schicht 28. Die dielektrische Schicht 28 kann zwei oder mehr Teilschichten beinhalten, die so angeordnet sein können, dass sie den Hohlraum 27 auf verschiedene Weisen definieren.
  • Bei der in 2a veranschaulichten Ausführungsform kann die dielektrische Schicht 28 eine erste Teilschicht 30, die die Basis und die Seitenwände des Hohlraums 27' definiert, und eine zweite Teilschicht 31, die auf der ersten Teilschicht 31 angeordnet ist und den Hohlraum 27` bedeckt und versiegelt, beinhalten.
  • Bei der in 2b veranschaulichten Ausführungsform kann die dielektrische Schicht 28 drei Teilschichten beinhalten, eine erste Teilschicht 32, die die Basis des Hohlraums 27" bildet, eine zweite Teilschicht 33, die auf der ersten Teilschicht 32 angeordnet ist und die Seitenwände des Hohlraums 27" bildet, und eine dritte Teilschicht 34, die auf der zweiten Teilschicht 33 angeordnet ist und den Hohlraum 27" bedeckt und versiegelt.
  • Bei der in 2c veranschaulichten Ausführungsform beinhaltet die dielektrische Schicht 28 vier Teilschichten. Eine erste Teilschicht 35 bildet die Basis des Hohlraums 27''', eine zweite und eine dritte Teilschicht 36, 37 bilden die Seitenwände des Hohlraums 27''' und eine vierte Teilschicht 38 bildet die Oberseite oder Kappe des Hohlraums 27'''.
  • Die Teilschichten 30 bis 38 der dielektrischen Schicht können das gleiche dielektrische Material oder unterschiedliche dielektrische Materialien beinhalten. Zum Beispiel können alternative Schichten ein Oxid, wie etwa SiOx oder SiO2, beinhalten und beinhaltet die dazwischenliegende Schicht ein Nitrid, wie etwa SiNx.
  • Bei manchen Ausführungsformen ist der Hohlraum 27 auf allen Seiten durch ein oder mehrere dielektrische Materialien definiert. Bei manchen Ausführungsformen können die Oberseite und/oder die Basis des Hohlraums 27 durch eine Halbleiterschicht oder eine metallische Schicht bereitgestellt sein.
  • Die Struktur des LDMOS-Transistors 24 ist in 3 ausführlicher veranschaulicht, wobei 3a eine Querschnittsansicht veranschaulicht und 3b eine Draufsicht eines Teils des LDMOS-Transistors 24 veranschaulicht. Das Halbleitersubstrat 21 kann ein hoch resistives Substrat sein, wie in 1a veranschaulicht ist, oder kann eine epitaktische Schicht 21a beinhalten, die auf einem stark dotierten Substrat 21b angeordnet ist, wie in 1b veranschaulicht ist.
  • Der LDMOS-Transistor 24 kann mehrere Transistorzellen 40 beinhalten, die jeweils ein dotiertes Source-Gebiet 41, ein dotiertes Drain-Gebiet 42 und ein Gate 43, die auf der vorderen Oberfläche 22 des Halbleitersubstrats 21 angeordnet sind, beinhalten. Das Gate 43 kann lateral zwischen dem Source-Gebiet 41 und dem Drain-Gebiet 42 angeordnet sein. Das Gate 43 kann asymmetrisch zwischen dem Source-Gebiet 41 und dem Drain-Gebiet 42 angeordnet sein, so dass der Abstand zwischen dem Source-Gebiet 41 und dem Gate 43 geringer als der Abstand zwischen dem Gate 43 und dem Drain-Gebiet 42 ist.
  • Der LDMOS-Transistor 24 beinhaltet mehrere Transistorzellen 40, in denen die Anordnung des Source-Gebiets 41 und des Gates 43 von benachbarten Transistorzellen 40 eine symmetrische Anordnung um ein gemeinsames Drain-Gebiet 42 herum aufweist, so dass das Muster von Source-Gate-Drain-Gate-Source-Gate-Drain-Gate-Source gebildet wird. Das Source-Gebiet 41, das Gate 43 und das Drain-Gebiet 42 weisen eine längliche Streifenform auf, wie in der Draufsicht aus 3b gesehen werden kann.
  • Die Metallisierungsstruktur 25 kann getrennte leitfähige Umverdrahtungspfade aufweisen, um die Source-Gebiete 41 der Transistorzellen 40 elektrisch mit einem gemeinsamen Source-Kontaktpad zu koppeln, um die Drain-Gebiete 42 der Transistorzellen 40 elektrisch mit einem gemeinsamen Drain-Pad zu koppeln und um die Gates 43 der Transistorzellen 40 elektrisch mit einem gemeinsamen Gate-Pad zu koppeln.
  • Der LDMOS-Transistor 24 beinhaltet ein Source-Gebiet 41, das stark mit einem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert ist und ein Drain-Gebiet 42, das stark mit dem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert ist. Das Source-Gebiet 41 und das Drain-Gebiet 42 sind an der vorderen Oberfläche 22 des Halbleitersubstrats 21 asymmetrisch um das Gate 43, das auf der vorderen Oberfläche 22 angeordnet ist, herum angeordnet.
  • Ein Driftgebiet 44 erstreckt sich in die vordere Oberfläche 22 unter dem Gate 43 in der Richtung des Drain-Gebiets 42 und kann mit dem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert sein. Das Driftgebiet 44 erstreckt sich weiter in das Halbleitersubstrat II als das Drain-Gebiet 42. Das Driftgebiet 44 ist mit dem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert und weist eine Dotierungsstoffkonzentration auf, die geringer als die Dotierungsstoffkonzentration des Drain-Gebiets 42 und des Source-Gebiets 41 ist.
  • Der LDMOS-Transistor 24 beinhaltet ferner ein Kanalgebiet 45, das mit dem ersten Leitfähigkeitstyp dotiert ist und das sich von dem Driftgebiet 44 unter dem Source-Gebiet 41 und einem Körperkontaktgebiet 46 erstreckt, das mit dem ersten Leitfähigkeitstyp dotiert ist und sich von der vorderen Oberfläche 22 tiefer in das Halbleitersubstrat 21 als das Kanalgebiet 45 erstreckt. Das Driftgebiet 44 erstreckt sich um einen größeren Abstand in das Halbleitersubstrat 11 als ein Kanalgebiet 45. Das Körperkontaktgebiet 46 wird durch eine stark dotierte Wanne des zweiten Leitfähigkeitstyps, zum Beispiel p+, bereitgestellt.
  • Bei manchen Ausführungsformen kann das Halbleitersubstrat 21 Silizium beinhalten, das leicht mit einem ersten Leitfähigkeitstyp, zum Beispiel p--, dotiert ist. Bei Ausführungsformen, bei denen das Halbleitersubstrat 21 ein stark dotiertes Substrat 21b und eine epitaktische Schicht 21a beinhaltet, kann das stark dotierte Substrat 21b p+- und die epitaktische Schicht p--dotiert sein.
  • Wenn das Gate 43 geeignet vorgespannt ist, bildet sich ein leitfähiger Kanal zwischen dem Source-Gebiet 41 und dem Drain-Gebiet 42 aus. Die oben präsentierten beispielhaften Leitfähigkeitstypen sind zum Ausbilden einer n-Kanal-Struktur geeignet, aber eine p-Kanal-Struktur kann durch geeignetes Austauschen des Leitfähigkeitstyps der verschiedenen dotierten Gebiete und geeignetes Modifizieren der Vorspannung an dem Gate 43 ausgebildet werden.
  • Das Source-Gebiet 41 des LDMOS-Transistors 24 kann mit der hinteren Oberfläche 23 des Halbleitersubstrats 21 gekoppelt sein. Der leitfähige Pfad zwischen dem Source-Gebiet 41 und der hinteren Oberfläche 23 kann unterschiedliche Formen aufweisen.
  • Bei manchen Ausführungsformen ist ein leitfähiger Via bereitgestellt, der sich von der vorderen Oberfläche 22 durch das Halbleitersubstrat 21 hindurch zu der hinteren Oberfläche 23 erstreckt. Dieser leitfähige Via kann so positioniert sein, dass der Körperkontakt 46 den oberen Teil des leitfähigen Vias umgibt. Der leitfähige Via kann mit einem Metall, wie etwa Wolfram oder Kupfer, ausgekleidet sein. Bei manchen Ausführungsformen ist die Basis des leitfähigen Vias mit Kupfer mit hoher Reinheit gefüllt und beinhaltet der obere Teil des Vias mit Kupfer mit hoher Reinheit überzogene Seitenwände, die einen Spalt umgeben. Die Oberseite des Vias kann versiegelt sein, um einen Hohlraum oder ein Loch innerhalb des oberen Teils des Durchsubstrat-Vias bereitzustellen. Ein leitfähiger Pfad kann durch eine stark dotierte Sinker-Struktur auch von der vorderen Oberfläche 22 zu der hinteren Oberfläche 23 bereitgestellt sein.
  • Ein oder mehrere Hohlräume 27 können an jede Seite des gemeinsamen Drains 42 von zwei angrenzenden Transistorzellen 40 angrenzend positioniert sein. Mehrere Hohlräume 27 können in einer Reihe angeordnet sein, die an jede Seite des Drains 42 angrenzt, wie in der Draufsicht aus 3b gesehen werden kann. Jeder Hohlraum 27 kann eine längliche Struktur aufweisen, da das Source-Gebiet 41, das Gate 43 und das Drain-Gebiet 42 der LDMOS-Transistorzellen typischerweise die Form von länglichen Streifen aufweisen. Jedoch ist die laterale Form der Hohlräume 27 nicht auf eine rechteckige laterale Form beschränkt und kann eine ovale Form oder eine längliche Form mit abgerundeten Enden aufweisen. Die laterale Form des Hohlraums 27 ist ebenfalls nicht auf eine längliche Form beschränkt und kann zum Beispiel kreisförmig, quadratisch oder hexagonal sein. Die Länge der Hohlräume 27 und der Abstand zwischen benachbarten Hohlräumen können so gewählt sein, dass die dielektrische Schicht 28 geeignete mechanische Eigenschaften aufweist.
  • Eine Halbleitervorrichtung mit einem Substrat, einem LDMOS-Transistor und einer Metallisierungsstruktur kann eine Mehrfachebenenmetallisierungsstruktur beinhalten, die zwei oder mehr dielektrische Schichten und dazwischenliegende leitfähige Schichten beinhaltet. Bei Ausführungsformen, bei denen die Metallisierungsstruktur eine Mehrfachebenenstruktur aufweist, kann wenigstens ein Hohlraum in einer, in zwei, in manchen oder in allen der dielektrischen Schichten angeordnet sein.
  • 4 veranschaulicht eine Halbleitervorrichtung 50 gemäß einer Ausführungsform, die ein Substrat 51 mit einer vorderen Oberfläche 52 und einer hinteren Oberfläche 53, einen LDMOS-Transistor 54, der in der vorderen Oberfläche 52 angeordnet ist, und eine Mehrfachebenenmetallisierungsstruktur 55, die auf der vorderen Oberfläche angeordnet ist, beinhaltet. Das Substrat 51 kann einen Halbleiter, wie etwa einen Siliziumwafer, beinhalten und kann einen spezifischen Volumenwiderstand von mehr als oder gleich 100 Ohm·cm aufweisen oder kann eine epitaktische Schicht auf einem stark dotierten Substrat beinhalten.
  • Eine erste Metallisierungsebene 56 kann eine erste dielektrische Schicht 57, die auf der vorderen Oberfläche 52 des Substrats 51 angeordnet ist, und eine erste Metallschicht 58, die auf der ersten dielektrischen Schicht 57 angeordnet ist, beinhalten. Eine zweite Metallisierungsebene 59 kann eine zweite dielektrische Schicht 60, die auf der ersten Metallschicht 58 angeordnet ist, und eine zweite Metallschicht 61, die auf der zweiten dielektrischen Schicht angeordnet ist, beinhalten. Die Metallisierungsstruktur 55 kann auch eine dritte dielektrische Schicht 62, die auf der zweiten Metallschicht 61 angeordnet ist, und eine dritte Metallschicht 63, die auf der dritten dielektrischen Schicht 62 angeordnet ist, beinhalten. Die dritte Metallschicht 63 kann ein oder mehrere Kontaktpads 64 der Halbleitervorrichtung 50 bereitstellen.
  • Als ein Beispiel kann ein Drain 65 der zwei benachbarten Transistorzellen 66, 66` des LDMOS-Transistors 54 durch einen ersten leitfähigen Via 67, der sich durch die erste dielektrische Schicht 57 erstreckt, einen Teil der ersten Metallschicht 58, der einen Drain-Runner 68 bereitstellt und auf dem ersten leitfähigen Via 67 angeordnet ist, einen zweiten leitfähigen Via 69, der sich durch die zweite dielektrische Schicht 60 erstreckt und auf dem Drain-Runner 68 positioniert ist und sich in einen Teil erstreckt, der einen weiteren Drain-Runner 80 in der zweiten Metallschicht 61 bereitstellt, und einen dritten leitfähigen Via 70, der sich durch die dritte dielektrische Schicht 62 erstreckt und auf dem weiteren Drain-Runner 80 angeordnet ist, elektrisch mit dem Kontaktpad 64 verbunden sein. Das leitfähige Pad 64 kann auf dem dritten leitfähigen Via 70 angeordnet sein. Der erste, zweite und dritte leitfähige Via 67, 69, 70 und der Drain-Runner 68 der ersten Metallschicht 68 und der weitere Drain-Runner 80 der zweiten Metallschicht 61 können in einem Stapel angeordnet sein.
  • Die erste leitfähige Schicht 58 und die zweite Metallschicht 61 beinhalten leitfähige Teile 68, 80, die in einem dielektrischen Material 79 angeordnet sind. Die leitfähigen Teile 68, 80 können eine laterale Ausdehnung aufweisen, die größer als die laterale Ausdehnung des darunterliegenden leitfähigen Vias 67, 69 ist.
  • Die Metallisierungsstruktur 55 kann einen ersten Hohlraum 71, der in der ersten dielektrischen Schicht 57 an eine erste Seite 72 des ersten leitfähigen Vias 67 angrenzend angeordnet ist, und einen zweiten Hohlraum 73, der in der zweiten dielektrischen Schicht 60 an eine erste Seite 74 des zweiten leitfähigen Vias 69 angrenzend angeordnet ist, beinhalten. Der zweite Hohlraum 73 kann sich durch die zweite dielektrische Schicht 60 und das dielektrische Material 79 der zweiten Metallschicht 61 erstrecken.
  • Bei Ausführungsformen, bei denen die Transistorzellen 66, 66` des LDMOS-Transistors 54 symmetrisch um den Drain 65 angeordnet sind, kann die Metallisierungsstruktur 55 einen dritten Hohlraum 75, der in einer ersten dielektrischen Schicht 57 an eine zweite Seite 76 des ersten leitfähigen Vias 67 angrenzend angeordnet ist, wobei die zweite Seite 76 der ersten Seite 72 gegenüberliegt, und einen vierten Hohlraum 77, der sich durch die zweite dielektrische Schicht 60 und die zweite Metallschicht 61 hindurch und an eine zweite Seite 78 des zweiten leitfähigen Vias 69 angrenzend erstreckt, wobei die zweite Seite 78 der ersten Seite 73 gegenüberliegt, beinhalten.
  • Die laterale Ausdehnung der leitfähigen Teile, die die Drain-Runner 68, 80 bereitstellen, kann den minimalen Abstand zwischen dem ersten Hohlraum 71 und dem dritten Hohlraum 75 und dem ersten leitfähigen Via 67 und zwischen dem zweiten Hohlraum 73 und dem vierten Hohlraum 77 und dem zweiten leitfähigen Via 69 bestimmen. Bei der in 4 veranschaulichten Ausführungsform kann das dielektrische Material 79 der ersten leitfähigen Schicht 58 verwendet werden, um den ersten Hohlraum 71 zu bedecken und zu versiegeln. Das dielektrische Material 79 der dritten dielektrischen Schicht 62 kann verwendet werden, um den zweiten Hohlraum 73 abzudecken und zu versiegeln und das dielektrische Material 79 der ersten Metallschicht 58 kann verwendet werden, um die Basis des zweiten Hohlraums 73 bereitzustellen.
  • Die leitfähigen Vias 67, 69, 70 und die leitfähigen Schichten 58, 61 können ein oder mehrere Metalle beinhalten. Bei einer Ausführungsform beinhaltet der erste leitfähige Via 67 Wolfram und können die erste und zweite leitfähige Schicht 58, 61 und der zweite und dritte leitfähige Via 69, 70 Kupfer mit hoher Reinheit beinhalten.
  • Bei manchen Ausführungsformen können die Seitenwände und die Basis der leitfähigen Vias 67, 69, 70 eine oder mehrere weitere Schichten beinhalten, die eine Haftungsvermittlungsfunktion zwischen dem Wolfram oder Kupfer des leitfähigen Vias und den Seitenwänden des Vias, die durch das dielektrische Material gebildet sind, bereitstellen können. Zum Beispiel kann ein Stapel aus Ti, einer TiN-Cu-Keimschicht, Cu auf den Seitenwänden der leitfähigen Vias 69, 70 angeordnet sein. Das Kontaktpad 64 kann Kupfer beinhalten und kann eine äußerste leitfähige Schicht beinhalten, die gut lötbar ist. Bei manchen Ausführungsformen beinhaltet das Kontaktpad 64 eine äußerste Goldschicht oder Aluminiumschicht.
  • Die dielektrischen Schichten 57, 60, 62 und das dielektrische Material 79 der leitfähigen Schichten 58, 60 können unterschiedliche Materialien beinhalten. Bei manchen Ausführungsformen beinhalten die dielektrischen Schichten 57, 60, 62 SiOx oder SiO2 und beinhaltet das dielektrische Material 79 der leitfähigen Schicht 58, 60 ein Nitrid, wie etwa SiNx.
  • Die Hohlräume 71, 75, 73, 77 können innerhalb der Metallisierungsebene 56, 59 in Gebieten hoher elektrischer Feldstärke positioniert sein, um eine kapazitive Kopplung der unterschiedlichen beteiligten Elektrodenstrukturen effektiv zu reduzieren.
  • Für eine Metallisierungsstruktur 55, die Kupfer-Vias mit hoher Reinheit und leitfähige Kupferschichten beinhaltet, können Damascene-Techniken verwendet werden. Bei manchen Ausführungsformen können die Kupferteile der ersten leitfähigen Schicht 58 durch eine Single-Damascene-Technik gebildet werden und können der zweite leitfähige Via 69 und der weitere Drain-Runner 80 unter Verwendung einer Dual-Damascene-Technik gebildet werden, so dass der zweite leitfähige Via 69 und der weitere Drain-Runner 80 in einem einzigen Abscheidungsprozess gebildet werden und einstückig ausgebildet sind.
  • 5a veranschaulicht ein schematisches Flussdiagramm 90 eines Verfahrens zum Herstellen einer Halbleitervorrichtung. In Block 91 wird wenigstens eine dielektrische Schicht auf einer vorderen Oberfläche eines Halbleitersubstrats mit einer LDMOS-Transistorstruktur aufgebracht. In Block 92 wird eine Öffnung in wenigstens einer dielektrischen Schicht gebildet. In Block 93 wird die Öffnung mit einer weiteren dielektrischen Schicht bedeckt, um den Hohlraum zu versiegeln.
  • Der Hohlraum kann mit einem Material gefüllt sein, das eine niedrigere dielektrische Konstante als jene der dielektrischen Schicht, die die Wände des Hohlraums definiert, aufweist. Zum Beispiel kann der Hohlraum Luft oder ein Vakuum beinhalten. Daher kann der Hohlraum verwendet werden, um eine lokalisierte Reduktion der dielektrischen Konstante der dielektrischen Schicht bereitzustellen und um eine parasitäre Kopplung durch geeignete Platzierung innerhalb der Metallisierungsstruktur zu reduzieren.
  • 5b veranschaulicht ein Flussdiagramm 100 eines Verfahrens zum Bilden der Öffnung. Bei dieser Ausführungsform wird in Block 101 eine erste Öffnung in wenigstens einer dielektrischen Schicht gebildet und mit einem Opfermaterial gefüllt. In Block 102 wird eine zweite dielektrische Schicht auf der ersten dielektrischen Schicht gebildet. In Block 103 wird wenigstens eine zweite Öffnung in der zweiten dielektrischen Schicht gebildet, um das Gebiet des leitfähigen Materials innerhalb der ersten Öffnung freizulegen. In Block 104 wird das Opfermaterial durch die zweite Öffnung von der ersten Öffnung entfernt. In Block 105 wird eine weitere Schicht auf die zweite dielektrische Schicht aufgebracht, um die zweite Öffnung zu schließen und zu versiegeln und um dementsprechend den Hohlraum zu versiegeln. Die weitere Schicht kann ein dielektrisches Material sein, wodurch der Hohlraum dementsprechend auf allen Seiten durch dielektrisches Material definiert gebildet wird.
  • Das Opfermaterial kann ein leitfähiges Material sein und kann das gleiche leitfähige Material wie jenes sein, das in die leitfähigen Vias eingefügt ist, die mit einem oder mehreren dotierten Gebieten des LDMOS-Transistors gekoppelt sind.
  • Bei einer Ausführungsform kann das Verfahren zu der gleichen Zeit wie die Bildung der leitfähigen Vias in einem oder mehreren dotierten Gebieten des LDMOS-Transistors ausgeführt werden. Bei dieser Ausführungsform verbleibt das leitfähige Material, das in den leitfähigen Vias angeordnet ist, die mit einer Elektrode des LDMOS-Transistors gekoppelt sind, durch die zweite dielektrische Schicht bedeckt und geschützt, während das Opfermaterial durch die zweiten Öffnungen von den ersten Öffnungen entfernt wird, die mit einem leitfähigen Material gefüllt sind, das nicht mit einer Elektrode des LDMOS-Transistors gekoppelt ist. Die mit Opfermaterial gefüllten ersten Öffnungen können als Dummy-Strukturen oder leitfähige Dummy-Vias bezeichnet werden, da sie keinen Teil der leitfähigen Umverdrahtungsstruktur der Metallisierungsstruktur bilden.
  • Durch Fertigung der Hohlräume, indem erst die Öffnungen in der ersten dielektrischen Schicht mit dem leitfähigen Material gefüllt werden, das in die leitfähigen Vias eingefügt wird, kann die Anzahl an erforderlichen zusätzlichen Schritten minimiert werden, da die zusätzlichen Schritte im Vergleich zu der Fertigung des leitfähigen Vias auf die Bildung der Öffnungen in der dritten dielektrischen Schicht und den Ätzprozess zum Entfernen des leitfähigen Materials begrenzt sind.
  • Die Position der Hohlräume kann so gewählt sein, dass sie eine kapazitive Kopplung zwischen einem oder mehreren leitfähigen Pfaden, die durch die Metallisierungsstruktur für die Elektroden des LDMOS-Transistors bereitgestellt werden, reduziert, um zum Beispiel eine kapazitive Kopplung zwischen den Gate- und den Drain-Elektroden, zwischen den Gate- und SourceElektroden und/oder zwischen den Source- und Drain-Elektroden zu reduzieren. Bei Ausführungsformen, bei denen die Metallisierungsstruktur eine Mehrfachebenenmetallisierungsstruktur ist, können ein oder mehrere Hohlräume in einer oder mehreren Schichten der Mehrfachebenenmetallisierungsstruktur positioniert sein.
  • Die Öffnungen können in der ersten dielektrischen Schicht und in der zweiten dielektrischen Schicht durch Aufbringen einer strukturierten Maske gebildet werden. Die Öffnungen in der zweiten dielektrischen Schicht können lateral kleiner als die laterale Fläche der ersten Öffnung sein. Bei manchen Ausführungsformen sind zwei oder mehr diskrete Öffnungen oberhalb eines einzigen leitfähigen Vias gebildet, der als ein Vorläufer für einen Hohlraum oder als eine Dummy-Struktur fungiert. Die Anzahl, Größe und Anordnung der Öffnungen in der zweiten dielektrischen Schicht können so gewählt sein, dass ein vollständiges Ätzen des leitfähigen Materials innerhalb des zweiten leitfähigen Vias ermöglicht wird, so dass der Hohlraum nur durch das dielektrische Material begrenzt wird und dass die Öffnung zuverlässig durch das Aufbringen einer weiteren dielektrischen Schicht bedeckt werden kann, so dass ein umschlossener und versiegelter Hohlraum gebildet wird. Der Hohlraum kann sich in eine oder mehrere weitere dielektrische Schichten erstrecken, so dass die Seitenwände des Hohlraums durch zwei oder mehr gestapelte dielektrische Schichten gebildet werden.
  • Die leitfähigen Vias, die mit dem LDMOS-Transistor gekoppelt sind, und die leitfähigen Vias, die als Dummy-Strukturen fungieren, können ferner eine oder mehrere zusätzliche Schichten beinhalten, die auf den Seitenwänden und optional auf der Basis der Öffnung angeordnet sind. Die eine oder die mehreren zusätzlichen Schichten können Ti und/oder TiN für einen wolframgefüllten Via oder Ta und/oder TaN für einen Cu-gefüllten Via beinhalten und dienen als Haftungsvermittler und/oder Diffusionsbarrieren.
  • Das leitfähige Material einschließlich beliebiger zusätzlicher Auskleidungsschichten kann durch Ätztechniken, einschließlich reaktiven Ionenätzens und Nassätzens oder einer Kombination von Ätztechniken, von dem zweiten leitfähigen Via entfernt werden.
  • 6 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung 110 mit einem Substrat 111 und einem LDMOS-Transistor 112, der in einer vorderen Oberfläche 113 des Substrats 111 gebildet ist. Das Substrat 111 kann einen Siliziumeinkristall beinhalten und weist einen spezifischen Volumenwiderstand von wenigstens 100 Ohm·cm auf.
  • Der LDMOS-Transistor 112 beinhaltet ein stark dotiertes Source-Gebiet 114, ein stark dotiertes Drain-Gebiet 115 und ein Gate 116, das lateral zwischen dem stark dotierten Source-Gebiet 114 und dem stark dotierten Drain-Gebiet 115 angeordnet ist. Der LDMOS-Transistor 112 beinhaltet außerdem ein dotiertes Driftgebiet 117, das sich von der vorderen Oberfläche 113 in das Substrat 111 und von dem Gate 116 zu dem stark dotierten Drain-Gebiet 115 erstreckt, ein dotiertes Kanal-Gebiet 118, das sich von der vorderen Oberfläche 113 in das Substrat 111 und von dem Gate zu dem stark dotierten Source-Gebiet 114 erstreckt, und ein dotiertes Körperkontaktgebiet 119. Das dotierte Körperkontaktgebiet 119 erstreckt sich von der vorderen Oberfläche 113 weiter in das Substrat 111 als das dotierte Kanal-Gebiet 118.
  • Das stark dotierte Source-Gebiet 114, das stark dotierte Drain-Gebiet 115 und die Driftzone 117 weisen einen ersten Leitfähigkeitstyp auf, zum Beispiel einen n-Typ, der zu dem Leitfähigkeitstyp des Substrats 111 entgegengesetzt ist. Das Kanalgebiet 118 und das Körperkontaktgebiet 111 weisen eine zweite Leitfähigkeit, zum Beispiel einen p-Typ, auf, welche zu dem ersten Leitfähigkeitstyp entgegengesetzt ist.
  • Der LDMOS-Transistor 114 beinhaltet außerdem eine Feldplatte 120, die sich von dem Gate 116 in der Richtung des stark dotierten Drain-Gebiets 115 erstreckt, und eine Gate-Abschirmung 121, die sich von dem Gate 116 in der Richtung des stark dotierten Source-Gebiets 114 erstreckt. Der LDMOS-Transistor 114 beinhaltet außerdem eine dotierte vergrabene Schicht 147, die mit dem Körperkontaktgebiet 111 gekoppelt ist, das sich durch den lateralen Bereich des Substrats hindurch erstreckt. Die dotierte vergrabene Schicht 147 ist beabstandet und in einem Abstand von der vorderen Oberfläche 113 und der hinteren Oberfläche des Substrats 111 und zusammen mit der Feldplatte 120 und dem Driftgebiet 117 bildet sie einen Teil einer RESURF-Struktur für den LDMOS-Transistor 114.
  • Die Halbleitervorrichtung 110 beinhaltet eine Mehrfachebenenmetallisierungsstruktur, die auf der vorderen Oberfläche 113 angeordnet ist und die einen leitenden Pfad von dem stark dotierten Source-Gebiet 114, dem stark dotierten Drain-Gebiet 115 und dem Gate 116 zu einem jeweiligen Kontaktpad an der äußeren Oberfläche der Halbleitervorrichtung 110 bildet.
  • Die erste Ebene der Metallisierung 122 beinhaltet einen Stapel aus vier dielektrischen Schichten, einschließlich einer SiO2-Schicht 123, die auf der vorderen Oberfläche 113 angeordnet ist, einer BPSG-Schicht 124, die auf der SiO2-Schicht 123 angeordnet ist, einer Siliziumnitridschicht 125, die auf der BPSG-Schicht 124 angeordnet ist, einer SiOx-Schicht 126, die auf der Siliziumnitridschicht 125 angeordnet ist, und einer weiteren Siliziumnitridschicht 127, die auf der SiOx-Schicht 126 angeordnet ist.
  • Vias werden durch diesen dielektrischen Mehrschichtstapel gebildet, um einen leitfähigen Via 128, der auf dem stark dotierten Drain-Gebiet 115 angeordnet und mit diesem gekoppelt ist, einen leitfähigen Via 129, der mit dem Gate gekoppelt ist, und einen leitfähigen Via 130, der mit dem stark dotierten Source-Gebiet 114 gekoppelt ist, bereitzustellen. Der elektrische Kontakt zwischen dem leitfähigen Via 129 und dem Gate 116 findet außerhalb der in 6 veranschaulichten Ebene statt.
  • Zwei weitere leitfähige Vias 131, 132 sind angrenzend an gegenüberliegende Seiten 133, 134 des leitfähigen Vias 128, der mit dem stark dotierten Drain-Gebiet 115 gekoppelt ist, positioniert. Die leitfähigen Vias 128, 129, 130, 131, 132 können eine oder mehrere Auskleidungen, wie etwa eine Ti-Schicht und eine TiN-Schicht, beinhalten, welche auf den Seitenwänden und der Basis angeordnet sind. Die leitfähigen Vias 128, 129, 130, 131, 132 sind mit einem leitfähigen Material gefüllt, das bei dieser Ausführungsform Wolfram ist. Die obere Oberfläche 135 kann planarisiert sein, so dass die obere Oberfläche des leitfähigen Materials der Vias 128, 129, 130, 131, 132 und die SiOx-Schicht 126 im Wesentlichen komplanar sind.
  • Die leitfähigen Vias 128, 129, 130, 131, 132 sind in jedem Fall einer von einer Reihe von Vias, die sich in die Ebene der Zeichnung erstreckt.
  • Die leitfähigen Vias 131, 132 werden nun zusätzlichen Prozessen ausgesetzt, um Hohlräume innerhalb des dielektrischen Materials der ersten Metallisierungsebene 122 zu bilden. Die leitfähigen Vias 131, 132 können als Dummy-Strukturen betrachtet werden, da sie keinen Teil der leitfähigen Umverdrahtungsstruktur der Metallisierungsstruktur bilden.
  • Wie in 7 veranschaulicht, wird eine Siliziumnitridschicht 136 auf die SiOx-Schicht 126 aufgetragen und bedeckt sie die leitfähigen Vias 128, 129, 130. Eine Fotolackmaske 139 wird auf die Nitridschicht 136 aufgebracht und so strukturiert, dass Öffnungen 137, 138 oberhalb der leitfähigen Vias 131, 132 gebildet werden. Die Öffnungen 137, 138 sind lateral kleiner als die laterale Fläche der leitfähigen Vias 131, 132 an der Oberfläche 135.
  • Wie in 8 veranschaulicht, wird das leitfähige Material einschließlich der Auskleidungsschichten von den leitfähigen Vias 131, 132 entfernt, zum Beispiel durch Verwenden von Ätztechniken, um zwei Öffnungen 140, 140` durch den dielektrischen Stapel angrenzend an den leitfähigen Via 128, der mit dem stark dotierten Drain-Gebiet 115 gekoppelt ist, und von diesem beabstandet zu produzieren.
  • Wie in 9 veranschaulicht, wird eine dielektrische Schicht 141, die zum Beispiel SiO2 beinhaltet, auf die Siliziumnitridschicht 136 aufgebracht, die die Öffnungen 137, 138 in der Siliziumnitridschicht 136 bedeckt und die Hohlräume 144, 145 innerhalb des dielektrischen Materials der ersten Metallisierungsebene 122 bildet.
  • Die SiO2-Schicht 141 und die Siliziumnitridschicht 136 werden strukturiert, um Öffnungen zu den leitfähigen Vias 128, 130 zu bilden, die jeweils mit dem stark dotierten Drain-Gebiet 115 und dem stark dotierten Source-Gebiet 114 gekoppelt sind.
  • Kupfer mit hoher Reinheit wird abgeschieden und füllt die Öffnungen und ist daher elektrisch mit dem leitfähigen Material innerhalb der Vias 128, 130 gekoppelt. Ein Planarisierungsprozess wird ausgeführt, um diskrete Kupferteile zu produzieren, die innerhalb der thermischen Oxidschicht 141 angeordnet sind. Ein solcher Prozess kann als Single-Damascene-Prozess bezeichnet werden.
  • Vor der Abscheidung des Kupfers mit hoher Reinheit kann ein Tantalnitrid-Tantal-Kupferkeimschicht-Stapel innerhalb der Öffnungen abgeschieden werden und kann das Kupfermaterial, das die Öffnungen füllt, unter Verwendung einer Elektroplattierungstechnik abgeschieden werden. Die Oberfläche kann dann zum Beispiel unter Verwendung von chemischmechanischem Polieren (CMP) planarisiert werden.
  • 10 veranschaulicht eine Draufsicht der Anordnung der Hohlräume 144, 145 und der leitfähigen Verbindung zu dem stark dotierten Drain-Gebiet 115.
  • Wie in der Draufsicht gesehen werden kann, weisen das stark dotierte Drain-Gebiet 115 und der Drain-Runner 146 eine längliche streifenartige Form auf. Der Drain-Runner 146 ist lateral geringfügig breiter als das stark dotierte Drain-Gebiet 115.
  • Mehrere leitfähige Vias 128 sind bereitgestellt, von denen jeder eine laterale Fläche aufweist, die geringer als die laterale Fläche des Drain-Runners 146 ist. Die leitfähigen Vias 128 sind in Intervallen entlang der Länge des stark dotierten Drain-Gebiets 115 und des Drain-Runners 146 angeordnet. Der Drain-Runner 146 ist auf den mehreren Kontakt-Vias 128 angeordnet und elektrisch mit diesen gekoppelt.
  • Mehrere Hohlräume 144, 144` sind in einer Reihe angrenzend an und im Wesentlichen parallel zu der ersten Seite 150 des Drain-Runners 146 und den leitfähigen Vias 128 angeordnet und mehrere Hohlräume 145, 145` sind angrenzend an die gegenüberliegende Seite 151 des Drain-Runners 146 angeordnet. Wie auch in der Draufsicht gesehen werden kann, sind die Öffnungen 143 zu den Hohlräumen 144, 144` und 145, 145` lateral kleiner als die laterale Fläche der Hohlräume 144, 144` und 145, 145`. Der minimale Abstand zwischen den Hohlräumen 144, 145 und der jeweiligen Seite des leitfähigen Vias 128 wird durch die laterale Breite des Drain-Runners 146 bestimmt, da die laterale Breite des Drain-Runners 146 größer als die laterale Breite der leitfähigen Vias 128 ist.
  • 11 veranschaulicht die Halbleitervorrichtung 110 nach der Abscheidung einer zweiten Metallisierungsebene 160, die auf der ersten Metallisierungsebene 122 angeordnet ist. Die zweite Metallisierungsebene 160 kann einen Stapel aus dielektrischen Schichten, einschließlich einer Siliziumnitridschicht 161, die auf der SiO2-Schicht 141 angeordnet ist, einer SiO2-Schicht 162, die auf der Siliziumnitridschicht 161 angeordnet ist, einer Siliziumnitridschicht 163, die auf der SiO2-Schicht 162 angeordnet ist, einer SiO2-Schicht 164, die auf der Siliziumnitridschicht 163 angeordnet ist, einer Siliziumnitridschicht 165, die auf der SiO2-Schicht 164 angeordnet ist, und einer SiO2-Schicht 166, die auf der Siliziumnitridschicht 165 angeordnet ist, beinhalten.
  • Die zweite Metallisierungsebene 160 beinhaltet Metall-Via-Teile 167, die sich durch die Siliziumnitridschicht 161 und die SiO2-Schicht 162 hindurch erstrecken. Die zweite Metallisierungsebene 160 beinhaltet ferner eine leitfähige Umverdrahtungsstruktur, die sich durch die Siliziumnitridschicht 163 und die SiO2-Schicht 164 hindurch erstreckt. In dem Fall der Metallisierungsstruktur 169 für den Drain-Kontakt können mehrere leitfähige Vias 167 bereitgestellt sein, die in Intervallen entlang der Länge des darunterliegenden Drain-Runners 146 beabstandet angeordnet sind. Der Umverdrahtungsteil 168 kann eine längliche im Wesentlichen streifenartige Form aufweisen. Der leitfähige Via 167 und der leitfähige Teil 168 können gefertigt werden, indem Öffnungen in dem Stapel aus dielektrischen Schichten gebildet werden und die Öffnungen unter Verwendung einer Dual-Damascene-Technik gefüllt werden, um sowohl die leitfähigen Vias in den Schichten 161, 162 als auch den leitfähigen Teil 168 in den dielektrischen Schichten 163, 164 unter Verwendung eines einzigen Abscheidungsprozesses zu bilden.
  • Bei Ausführungsformen, bei denen Hohlräume in der zweiten Metallisierungsebene 160 gebildet werden, wie etwa jener in 12 veranschaulichten, können die Hohlräume durch Bilden von Opfermetallteilen oder Dummy-Strukturen 170 innerhalb des Stapels aus dielektrischen Schichten 161, 162, 163, 164 zusammen mit den leitfähigen Vias 167 und der Umverdrahtungsschicht 168 gebildet werden. Die Dummy-Strukturen 170 können eine längliche Form aufweisen und in einer Reihe angeordnet sein, die sich im Wesentlichen parallel zu der Seitenfläche der leitfähigen Struktur des Drain-Kontaktstapels 169 erstreckt.
  • Bei manchen Ausführungsformen kann der Drain-seitige Rand einer Reihe der Dummy-Strukturen 170 oberhalb des Gates positioniert sein.
  • Um das Kupfer von den Dummy-Strukturen 170 zu entfernen, können Öffnungen in der Siliziumnitridschicht 165 und der SiO2-Schicht 166, die die Oberseite der leitfähigen Schicht 168 bedecken, gebildet werden. Eine oder mehrere Öffnungen 171 zu jeder der Dummy-Strukturen 170 können in der Siliziumnitridschicht 165 gebildet werden. Das leitfähige Material, insbesondere Kupfer mit hoher Reinheit der Dummy-Struktur 170, kann durch diese Öffnungen 171 unter Verwendung von Ätzprozessen entfernt werden, um einen Hohlraum 172 zu bilden, der durch das dielektrische Material definiert wird.
  • Wie in 12 veranschaulicht, können die Öffnungen 171 in der Siliziumnitridschicht 165 durch anschließendes Abscheiden einer weiteren Oxidschicht 173 bedeckt werden, um einen abgeschlossenen Hohlraum 172 zu bilden. Eine oder mehrere weitere Öffnungen können auch auf der gegenüberliegenden Seite der Drain-Kontaktstruktur 169 gebildet werden.
  • 13 veranschaulicht eine Draufsicht der zweiten Metallisierungsebene 160 und veranschaulicht den streifenartigen Drain-Runner 168, der auf mehreren leitfähigen Vias 167 angeordnet und elektrisch mit diesen gekoppelt ist. Die Hohlräume 172 und die mehreren Öffnungen 171 sind in einer Reihe angrenzend an gegenüberliegende Längsseiten des Drain-Runners 168 angeordnet und überschneiden sich teilweise mit den Gate-Fingern der darunterliegenden metallischen Schicht. Ein Source-Runner ist angrenzend an jede Reihe von Hohlräumen und ein Gate-Runner angrenzend an die gegenüberliegende Seite des Source-Runners angeordnet.
  • 14 veranschaulicht eine weitere Metallisierungsebene 180 zum Bereitstellen einer leitfähigen Struktur zwischen dem Drain-Metall-Stapel 169 und einem äußeren Kontaktpad 181. Die weitere Metallisierungsebene 180 kann eine oder mehrere dielektrische Schichten 182, 183, einen Metallkontakt 184, der sich durch die dielektrischen Schichten 165, 166 hindurch erstreckt, und einen oder mehrere Durchkontaktierungen 185 beinhalten. Das Kontaktpad 181 kann auch auf der oberen Oberfläche durch Abscheiden einer weiteren Nitridschicht 186, die sich mit manchen oder allen peripheren Gebieten des Metallkontaktpads 181 überschneiden kann, definiert werden.
  • Bei manchen Ausführungsformen, wie etwa jener in 14 veranschaulichten, sind die Hohlräume 144, 145, 172 innerhalb unterschiedlicher Ebenen 122, 160 der Mehrfachebenenmetallisierungsstruktur 155 angeordnet. Jedoch können die Hohlräume in nur einer der Metallisierungsschichten oder mehr als einer der Metallisierungsschichten angeordnet sein. Die Position der Hohlräume kann so gewählt werden, dass ein lokalisiertes Gebiet des dielektrischen Materials der Metallisierungsstruktur 155 mit einer geringeren dielektrischen Konstante an Positionen innerhalb der Metallisierungsstruktur bereitgestellt wird, die zum Reduzieren des maximalen elektrischen Feldes an dieser Position und zum Reduzieren einer kapazitiven Kopplung zwischen zwei oder mehr getrennten leitfähigen Teilen der Umverdrahtungsstrukturen geeignet ist, die zum Beispiel durch die Metallisierungsstruktur zwischen der Source-Umverdrahtungsstruktur und der Drain-Umverdrahtungsstruktur bereitgestellt werden.
  • Das stark dotierte Source-Gebiet 114 des LDMOS-Transistors 112 kann elektrisch mit einer hinteren Oberfläche des Substrats 11 durch einen oder mehrere leitfähige Durchsubstrat-Vias 190 gekoppelt sein, die angrenzend an den LDMOS-Transistor 112 und bei manchen Ausführungsformen zwischen stark dotierten Source-Gebieten 114 von benachbarten LDMOS-Transistorzellen oder -segmenten angeordnet sind. Die rechte Seite eines Teils von einer Reihe von leitfähigen Durchsubstrat-Vias 190, die sich in die Ebene der Zeichnung erstreckt, ist in 6 bis 14 veranschaulicht.
  • 15 veranschaulicht eine alternative Ansicht der Halbleitervorrichtung 110 und des leitfähigen Durchsubstrat-Vias 190. Der leitfähige Durchsubstrat-Via 190 kann nach der Fertigung des LDMOS-Transistors 112 und bevor die Metallisierungsstruktur 120 auf die vordere Oberfläche aufgebracht wird, gefertigt werden.
  • Der leitfähige Durchsubstrat-Via 190 beinhaltet einen Via 191, der in dem Halbleitersubstrat 111 gebildet ist und der sich von der vorderen Oberfläche 113 zu der hinteren Oberfläche 192 erstreckt und der Seitenwände 193 aufweist, die durch das Material des Halbleitersubstrats 111 definiert sind.
  • Eine Mehrschichtauskleidung 194 wird auf die Seitenwände 193 des Blind-Vias 100 abgeschieden. Die Mehrschichtauskleidung 194 kann zum Beispiel auch Haftungs- und/oder Barriereschichten beinhalten. Das leitfähige Material 195, das Kupfer mit hoher Reinheit beinhaltet, wird auf der Mehrschichtauskleidung 101 in dem Via 191 abgeschieden und erstreckt sich weiter über die vordere Oberfläche 113 des Substrats 111 und ist mit dem dotierten Source-Gebiet 114 des LDMOS-Transistors 112 gekoppelt.
  • Das leitfähige Material 195 kann unter Verwendung eines Zweiphasenprozesses abgeschieden werden und beinhaltet zwei Unterteile. Ein erster Unterteil 196 ist in der Basis des Vias 191 angeordnet, welcher die Basis des Vias 191 vollständig füllt, um eine Art einer leitfähigen Stöpselanordnung an der hinteren Oberfläche 192 des Substrats 111 bereitzustellen. Der zweite Unterteil 197 weist die Form einer Schicht auf, die die Seitenwände 193 des Vias 191 und die obere Oberfläche 198 des leitfähigen Stöpsels 196 bedeckt, so dass der zweite Unterteil 197 einen Spalt 199 in dem oberen Teil des Vias 191 umgibt. Der zweite Unterteil 197 kann eine U-förmige Form in dem wieabgeschiedenen Zustand und eine ringförmige Form mit offenem Ende in einem getemperten Zustand aufweisen.
  • Der erste Unterteil 196 und der zweite Unterteil 197 können durch Elektroplattieren gebildet werden. Die Bedingungen, die zum Elektroplattieren des ersten Unterteils 197 und des zweiten Unterteils 197 verwendet werden, können so gewählt werden, dass während einer Abscheidung des ersten Unterteils 196 ein vertikales Wachstum bevorzugt wird und ein laterales Wachstum unterdrückt wird, um das Volumen des Vias 191 an der Basis zu füllen, und dass während des Wachstums des zweiten Unterteils 196 ein laterales Wachstum bevorzugt wird, um eine Auskleidung zu produzieren, die den Spalt 199 ergründet. Der erste Unterteil 196 und der zweite Unterteil 197 können unterschiedliche Mikrostrukturen aufweisen. Zum Beispiel kann der erste Unterteil 196 eine durchschnittliche Korngröße aufweisen, die größer als eine durchschnittliche Korngröße des zweiten Unterteils 197 ist.
  • In anschließenden Verarbeitungsschritten kann das Substrat 111 erhöhten Temperaturen ausgesetzt werden, zum Beispiel während eines anschließenden Temperprozesses. Die erhöhten Temperaturen können ein Kornwachstum innerhalb des ersten Unterteils 196 und des zweiten Unterteils 197 bewirken, so dass die Grenzfläche zwischen der Basis des zweiten Unterteils 196 und dem ersten Unterteil 197 nicht mehr erkennbar ist. Das Gebiet des zweiten Unterteils 197, das auf den Seitenwänden 193 des Vias 191 angeordnet ist, kann von dem ersten Unterteil 196, der den Via 191 füllt, durch einen Unterschied der Mikrostruktur, zum Beispiel eine kleinere durchschnittliche Korngröße, unterscheidbar sein.
  • Die leitfähigen Teile 200 des zweiten Unterteils 197, die auf der vorderen Oberfläche 113 angeordnet sind, können von dem dielektrischen Material im Wesentlichen umgeben werden. Solche Anordnungen und Verfahren sind als Dual-Damascene-Prozesse bekannt, da eine vertikale leitfähige Schicht in dem Via 191 gebildet wird und eine laterale leitfähige Schicht auf der vorderen Oberfläche 113 des Substrats 111 unter Verwendung eines einzigen Abscheidungsprozesses gebildet wird und leitfähige Teile, die in einer dielektrischen Matrix eingebettet sind, gebildet werden.
  • Ein Hohlraum 201 ist in dem oberen Teil des leitfähigen Durchsubstrat-Vias 191 angeordnet. Der Hohlraum 201 kann durch dielektrisches Material definiert sein. Bei manchen Ausführungsformen kleidet ein erstes dielektrisches Material 202 den Spalt 199 aus, der in dem Via 191 durch den zweiten Unterteil 197 und den ersten Unterteil 196 des leitfähigen Materials 195 gebildet ist. Ein zweites dielektrisches Material 203 bedeckt den Spalt 199 und definiert zusammen mit dem ersten dielektrischen Material 202 einen versiegelten und umschlossenen Hohlraum 201.
  • Der leitfähige Durchsubstrat-Via 190 ist teilweise gefüllt und beinhaltet einen definierten dielektrischen Hohlraum 201 in seinem oberen Teil. Der leitfähige Durchsubstrat-Via 190 beinhaltet eine untere geschlossene Metallebene, die durch den leitfähigen Stöpsel 196 bereitgestellt wird, und eine obere Ebene, die durch die dielektrische Schicht 203 gebildet ist, die den Hohlraum 199 versiegelt. Die geschlossene Metallebene an der Unterseite verhindert eine Kontaminierung des Vias während einer Bearbeitung der hinteren Oberfläche 192 des Substrats 111 und der Hohlraum 201 stellt ein Ausdehnungsvolumen bereit.
  • Der leitfähige Durchsubstrat-Via 190 kann gefertigt werden, indem das leitfähige Material 195 in einen Blind-Via eingefügt wird und die hintere Oberfläche des anfänglichen Substrats bearbeitet wird, um Material zu entfernen und die Basis 204 des ersten Unterteils 196 in der hinteren Oberfläche 192 des fertigen Substrats 111 freizulegen, um die Source 114 des LDMOS-Transistors 112 mit der hinteren Oberfläche 191 des Substrats 11 elektrisch zu koppeln. Die endgültige Dicke des Substrats 111, tf, kann etwa 60 µm betragen.
  • Eine oder weitere leitfähige Schichten 205 werden auf der hinteren Oberfläche 191 des Halbleitersubstrats 111 und der Basis 204 des leitfähigen Vias 191 angeordnet. Die leitfähige Schicht 205 ist mit der Source 114 mittels des leitfähigen Materials des ersten Unterteils 196 und des zweiten Unterteils 197 gekoppelt. Die leitfähige Schicht 205 auf der hinteren Oberfläche 191 des Substrats 111 kann verwendet werden, um die Vorrichtung zu montieren und um die Source 114 elektrisch mit einem Die-Pad oder einem Flansch zu koppeln.
  • Die Halbleitervorrichtung, die einen oder mehrere LDMOS-Transistoren gemäß einer beliebigen der hier beschriebenen Ausführungsformen beinhaltet, kann in einem Hochfrequenzleistungsverstärkungsschaltkreis, wie etwa HF-Leistungsverstärkungsschaltkreisen zur Verwendung bei Zellularkommunikationen, die bei Frequenzen in dem Bereich von 700 MHz bis 3,6 GHz arbeiten, bei einer Leistungswandlung in Zellularkommunikationsnetzwerken und bei Verstärkungsschaltkreisen mit Doherty-Konfiguration, verwendet werden.
  • Räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erklären. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu jenen verschiedenen in den Figuren dargestellten Orientierungen einschließen. Ferner werden auch Begriffe wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird auch nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Begriffe auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, die aber zusätzliche Elemente oder Merkmale nicht ausschließen. Es wird beabsichtigt, dass die Artikel „ein“, „eine“ und „der/die/das“ sowohl den Plural als auch den Singular beinhalten, es sei denn, dass der Zusammenhang eindeutig etwas anderes angibt. Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, es sei denn, dass das Gegenteil speziell angegeben wird.

Claims (11)

  1. Verfahren, das aufweist: Aufbringen einer ersten dielektrischen Schicht (123, 124, 125, 126) auf einer vorderen Oberfläche (113) eines Halbleitersubstrats, das eine LDMOS-Transistorstruktur (112) aufweist; Bilden eines ersten Vias (128, 130) und eines zweiten Vias (131, 132), die jeweils mit einem leitfähigen Material gefüllt sind, in der ersten dielektrischen Schicht (123, 124, 125, 126); Entfernen des leitfähigen Materials des zweiten Vias (130, 132), um eine erste Öffnung (140, 140') zu bilden, während das leitfähige Material in dem ersten Via (128, 130) verbleibt; und Bedecken der ersten Öffnung (140, 140') mit einer weiteren dielektrischen Schicht (141), um einen Hohlraum (144, 145) zu bilden und zu versiegeln.
  2. Verfahren nach Anspruch 1, bei dem das Bilden der Öffnung (140, 140') aufweist: Bilden einer zweiten dielektrischen Schicht (136) über der ersten dielektrischen Schicht (123, 124, 125, 126); Bilden einer zweiten Öffnung (137, 138) in der zweiten dielektrischen Schicht (136), um ein Gebiet des leitfähigen Materials des ersten Vias (128, 130) freizulegen; Entfernen des leitfähigen Materials des ersten Vias (128, 130) durch die zweite Öffnung (137, 138) von der ersten Öffnung; und Aufbringen einer weiteren dielektrischen Schicht (141) auf der zweiten dielektrischen Schicht (136), um die zweite Öffnung (137, 138) zu schließen und zu versiegeln und um den Hohlraum (144, 145) zu versiegeln.
  3. Verfahren nach Anspruch 2, wobei die zweite dielektrische Schicht (136) den zweiten Via (131, 132) während des Entfernens des leitfähigen Materials des ersten Vias (128, 130) bedeckt.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei der Hohlraum (144, 145) so gebildet wird, dass er auf allen Seiten durch dielektrisches Material definiert ist.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei der Hohlraum (144, 145) zwischen einem Drain-Gebiet (115) und einem Gate (116) der LDMOS-Transistorstruktur (112) angeordnet ist, um eine kapazitive Kopplung zu reduzieren.
  6. Verfahren nach einem der vorangehenden Ansprüche, das weiterhin aufweist: Herstellen einer ersten leitfähigen Schicht (146), die auf der ersten dielektrischen Schicht (123, 124, 125, 126) angeordnet ist und die elektrisch mit dem ersten Via (128, 130) gekoppelt ist.
  7. Verfahren nach Anspruch 6, wobei der erste Via (128) ein Drain der LDMOS-Transistorstruktur (112) elektrisch mit der ersten leitfähigen Schicht (146) koppelt.
  8. Verfahren nach Anspruch 6 oder 7, wobei ein erster Hohlraum angrenzend an eine erste Seite des ersten Vias (128) gebildet wird und ein zweiter Hohlraum angrenzend an eine zweite Seite des ersten Vias gebildet wird, wobei die zweite Seite der ersten Seite gegenüberliegt.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste dielektrische Schicht eine erste, eine zweite und eine dritte Teilschicht umfasst, wobei die erste Teilschicht (124) BPSG aufweist, die zweite Teilschicht (125) SiN aufweist und die dritte Teilschicht SiOx aufweist, und wobei die erste dielektrische Schicht eine vierte Teilschicht aus SiOx aufweist, auf der die erste Teilschicht (124) angeordnet ist.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei der Hohlraum zwischen einem Drain-seitigen Rand einer Feldplatte und einem Drain-Gebiet (115) des LDMOS-Transistors gebildet wird.
  11. Verfahren nach einem der vorangehenden Ansprüche, bei der das Halbleitersubstrat einen spezifischen Volumenwiderstand von ρ ≥ 100 Ohm·cm aufweist.
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