DE102017113679B4 - Halbleitervorrichtung mit einem LDMOS-Transistor - Google Patents

Halbleitervorrichtung mit einem LDMOS-Transistor Download PDF

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Abstract

Halbleitervorrichtung, die aufweist:ein Halbleitersubstrat (100) mit einem spezifischen Volumenwiderstand ρ ≥ 100 Ohm-cm, einer vorderen Oberfläche (12) und einer hinteren Oberfläche (13);wenigstens einen LDMOS-(Lateral Diffused Metal Oxide Semiconductor)-Transistor (14) in dem Halbleitersubstrat (100); undeine RESURF-Struktur (15), die eine dotierte vergrabene Schicht (16) aufweist, die in dem Halbleitersubstrat (100) angeordnet ist, die zu der vorderen Oberfläche (13) und der hinteren Oberfläche (14) beabstandet ist und die mit einem Kanalgebiet (17) und/oder einem Bodykontaktgebiet (18) des LDMOS-Transistors (14) gekoppelt ist,wobei die vergrabene Schicht (16), das Kanalgebiet (17) und das Bodykontaktgebiet (18) jeweils eine Dotierungsstoffkonzentration eines ersten Leitfähigkeitstyps aufweisen.

Description

  • Es besteht ein andauernder Bedarf hinsichtlich Festkörperschaltkreisen, die dazu ausgelegt sind, bei immer höheren Frequenzen, einschließlich Mikrowellenfrequenzen, zu arbeiten. Wie hier verwendet, soll der Ausdruck „Mikrowelle“ auf Frequenzen von oder oberhalb von 300 MHz, zum Beispiel zwischen 300 MHz und 3 GHz, verweisen. Verschiedene Transistorstrukturen wurden erschaffen, die dazu in der Lage sind, eine Verstärkung in solchen Frequenzbereichen zu liefern. Ein LDMOS-Transistor (LDMOS: Lateral Diffused Metal Oxide Semiconductor - lateral diffundierter MetallOxid-Halbleiter) ist ein Beispiel für eine solche Transistorstruktur.
  • Für Leistungsverstärkerschaltkreise mit schnelleren Schaltgeschwindigkeiten sind LDMOS-Transistoren mit einer hohen Durchbruchspannung und einem niedrigen Ein-Widerstand wünschenswert. Jedoch werden diese Parameter auf eine gegensätzliche Weise beeinflusst. Zum Beispiel wird die Durchbruchspannung durch Erhöhen der Driftlänge verbessert, wird der Ein-Widerstand jedoch erhöht.
  • Die US 2010/0032756 A1 beschreibt eine Halbleitervorrichtung mit einem LDMOS-Transistor, der in einem Halbleiterkörper mit einem p-dotierten Halbleitersubstrat und einer p-dotierten Epitaxieschicht 604 integriert ist. Das Halbleiterbauelement umfasst außerdem eine vergrabene n-dotierte Halbleiterschicht, die an ein n-dotiertes Halbleitergebiet angrenzt. Dieses n-dotierte Halbleitergebiet umgibt ein p-dotiertes Bodygebiet und ein n-dotiertes Draingebiet, wobei innerhalb des Bodygebiets ein n-dotiertes Source-Gebiet und ein p-dotiertes Bodykontaktgebiet angeordnet sind.
  • Die US 2012/0037969 A1 beschreibt eine integrierte Mikrowellenschaltung.
  • Die US 2012/0061758 A1 beschreibt ein Verfahren zum Herstellen eines LDMOS-Transistors und einen LDMOS-Transistor.
  • Es sind weitere Verbesserungen wünschenswert, um Transistorvorrichtungen mit verbesserter Leistungsfähigkeit bei höheren Frequenzen bereitzustellen.
  • Eine Ausführungsform betrifft eine Halbleitervorrichtung gemäß Anspruch 1. Eine weitere Ausführungsform betrifft ein Verfahren gemäß Anspruch 18 zum Herstellen Halbleitervorrichtung. Eine weitere Ausführungsform betrifft eine Halbleitervorrichtung gemäß Anspruch 25.
  • Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können miteinander kombiniert werden, es sei denn, sie schließen sich gegenseitig aus. Ausführungsbeispiele sind in den Zeichnungen abgebildet und in der folgenden Beschreibung ausführlich beschrieben.
    • 1 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 2 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 3 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 4 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 5 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 6 veranschaulicht eine Halbleitervorrichtung einschließlich eines LDMOS-Transistors mit einer RESURF-Struktur.
    • 7 veranschaulicht ein Flussdiagramm eines Verfahrens zum Fertigen eines LDMOS-Transistors mit einer RESURF-Struktur.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw., unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten der Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können.
  • Eine Reihe von Ausführungsbeispielen werden unten erklärt. In diesem Fall werden identische strukturelle Merkmale in den Figuren durch identische oder ähnliche Referenzsymbole identifiziert. In dem Zusammenhang der vorliegenden Beschreibung sollte „lateral“ oder „laterale Richtung“ mit der Bedeutung einer Richtung oder einer Ausdehnung verstanden werden, die allgemein parallel zu der lateralen Ausdehnung eines Halbleitermaterials oder eines Halbleiterträgers verläuft. Die laterale Richtung erstreckt sich dementsprechend allgemein parallel zu diesen Oberflächen oder Seiten. Im Gegensatz dazu wird der Begriff „vertikal“ oder „vertikale Richtung“ mit der Bedeutung einer Richtung verstanden, die allgemein senkrecht zu diesen Oberflächen oder Seiten und dementsprechend zu der lateralen Richtung verläuft. Die vertikale Richtung verläuft daher in der Dickenrichtung des Halbleitermaterials oder des Halbleiterträgers.
  • Wie in dieser Beschreibung eingesetzt, kann, wenn ein Element, wie etwa eine Schicht, ein Gebiet oder ein Substrat, wenn es als „auf“ einem anderen Element vorliegend oder sich „auf“ dieses erstreckend, bezeichnet wird, dieses direkt auf dem anderen Element vorliegen oder sich direkt auf dieses erstrecken, oder es können auch dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als „direkt auf“ einem anderen Element vorliegend oder sich „direkt auf“ dieses erstreckend bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie in dieser Beschreibung eingesetzt, kann ein Element, wenn es als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, keine dazwischenliegenden Elemente vorhanden.
  • Wie hier verwendet, können verschiedene Vorrichtungstypen und/oder dotierte Halbleitergebiete als von einem n-Typ oder einem p-Typ identifiziert werden, aber dies dient lediglich für die Zweckmäßigkeit der Beschreibung und ist nicht als beschränkend beabsichtigt und eine solche Identifizierung kann durch die allgemeinere Beschreibung von einen „ersten Leitfähigkeitstyp“ oder einen „zweiten, entgegengesetzten Leitfähigkeitstyp“ aufweisend ersetzt werden, wobei der erste Typ entweder ein n- oder ein p-Typ sein kann und der zweite Typ dann entweder der p- oder der n-Typ ist.
  • Es versteht sich für einen Fachmann, dass die aktive(n) Vorrichtung(en), wie etwa ein LDMOS-Transistor, in Abhängigkeit von der Natur der Vorrichtung(en) auf oder über dem Substrat oder vollständig innerhalb des Substrats oder teilweise innerhalb und teilweise auf oder über dem Substrat gebildet werden kann/können. Entsprechend sollen die Ausdrücke „in dem Substrat“, „in dem Halbleitersubstrat“ und Äquivalente, wie hier mit Bezug auf die aktive(n) Vorrichtung(en) verwendet, alle solche Variationen beinhalten.
  • 1 veranschaulicht eine Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 beinhaltet ein Halbleitersubstrat 11 mit einer vorderen Oberfläche 12 und einer hinteren Oberfläche 13. Das Halbleitersubstrat 11 weist einen spezifischen Volumenwiderstand, p, auf, der größer als oder gleich 100 Ohm·cm ist. Die Halbleitervorrichtung 10 beinhaltet wenigstens einen LDMOS-Transistor (LDMOS: Laterally Diffused Metal Oxide Semiconductor - lateral diffundierter MetallOxid-Halbleiter) 14 in dem Halbleitersubstrat 11. Die Halbleitervorrichtung 10 beinhaltet ferner eine RESURF-Struktur 15, die eine dotierte vergrabene Schicht 16 beinhaltet, die in dem Halbleitersubstrat 11 angeordnet ist. Die dotierte vergrabene Schicht 16 ist in einem Abstand von der vorderen Oberfläche 12 beabstandet und ist in einem Abstand von der hinteren Oberfläche 13 des Halbleitersubstrats 11 beabstandet. Die dotierte vergrabene Schicht 16 ist mit einem Kanalgebiet 17 und/oder einem Bodykontaktgebiet 18 des LDMOS-Transistors 14 gekoppelt.
  • Eine RESURF-Struktur 15 (Reduced Surface Field Structure - Reduziertes-Oberflächenfeld-Struktur) in einem LDMOS-Transistor dient dazu, das elektrische Feld an der vorderen Oberfläche 12 des Halbleitersubstrats 11 zu reduzieren und einen verbesserten Kompromiss zwischen einer hohen Durchbruchspannung und einem niedrigen Ein-Widerstand zu erreichen.
  • Das Halbleitersubstrat 11 weist einen spezifischen Volumenwiderstand, p, auf, der größer als oder gleich 100 Ohm·cm ist und als hoch resistiv beschrieben werden kann. Bei manchen Ausführungsformen beinhaltet das Halbleitersubstrat 11 Silizium und kann einen Siliziumeinkristall beinhalten.
  • Wenn der spezifische Volumenwiderstand des Halbleitersubstrats gleich oder größer als ein vorbestimmtes Niveau ist, können die mit dem Substrat zusammenhängenden induktiven und kapazitiven parasitären Effekte reduziert werden. Sinnvollerweise ist das gewünschte vorbestimmte Niveau gleich oder größer als ein spezifischer Widerstand von 100 Ohm·cm, geeignet gleich oder größer als ein spezifischer Widerstand von etwa 500 Ohm·cm, noch geeigneter gleich oder größer als ein spezifischer Widerstand von etwa 1000 Ohm·cm. Wie hier verwendet, verweist der Ausdruck „spezifischer Volumenwiderstand“ auf jene Teile des Substrats 60, die außerhalb der Vorrichtungsgebiete, z.B. außerhalb der dotierten Gebiete, des LDMOS-Transistors und einer beliebigen zugehörigen RESURF-Struktur liegen.
  • Die dotierte vergrabene Schicht 16 der RESURF-Struktur 15 ist bereitgestellt, um das elektrische Feld an der vorderen Oberfläche 12 des Halbleitersubstrats 11 und insbesondere das elektrische Feld an der vorderen Oberfläche 12 des Halbleitersubstrats 11 an dem Drain-seitigen Rand 28 des Gates 21 und in einem Gebiet von dem Drain-seitigen Rand 28 des Gates 21 in der Richtung des Drain-Gebiets 20 zu reduzieren. Die dotierte vergrabene Schicht 16 kann auch so konfiguriert sein, dass sie selbstverarmend und über die Source masseverbunden ist. Die dotierte vergrabene Schicht 16 dient dazu, den Drain-zu-Source-Leckverlust zu begrenzen, indem der Drain-Übergang weniger abrupt gemacht wird, und hilft dabei, das Driftgebiet während des Vorspannens des Drain-Übergangs zu verarmen.
  • Wie hier verwendet, bezeichnet der Ausdruck „LDMOS-Transistor“ eine einzige LDMOS-Transistor-Struktur einschließlich einer Source, eines Gates und eines Drains. Eine einzige LDMOS-Transistorstruktur kann auch eine Zelle oder ein Segment genannt werden. Der LDMOS-Transistor 14 beinhaltet ein Source-Gebiet 19, das stark mit einem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert ist und ein Drain-Gebiet 20, das stark mit einem zweiten Leitfähigkeitstyp, zum Beispiel n+, dotiert ist. Das Source-Gebiet 19 und das Drain-Gebiet 20 sind an der vorderen Oberfläche 12 des Halbleitersubstrats 11 asymmetrisch um ein Gate 21 herum, das auf der vorderen Oberfläche 12 angeordnet ist, angeordnet.
  • Ein Driftgebiet 22 erstreckt sich in die vordere Oberfläche 12 von dem Gate 21 in der Richtung des Drain-Gebiets 20 und kann mit dem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert sein. Das Driftgebiet 22 erstreckt sich weiter in das Halbleitersubstrat 11 als das Drain-Gebiet 20. Das Driftgebiet ist mit einem zweiten Leitfähigkeitstyp, zum Beispiel n, dotiert und weist eine Dotierungsstoffkonzentration auf, die geringer als die Dotierungsstoffkonzentration des Drain-Gebiets 20 und des Source-Gebiets 19 ist. Das Driftgebiet 22 erstreckt sich um einen größeren Abstand als das Kanalgebiet 17 in das Halbleitersubstrat 11, ist aber von der dotierten vergrabenen Schicht 16 durch einen Teil des Halbeitersubstrats 11 beabstandet.
  • Der LDMOS-Transistor 14 beinhaltet ferner das Kanalgebiet 17, das sich von dem Driftgebiet 22 unter dem Source-Gebiet 19 und einem Bodykontaktgebiet 18 erstreckt, das mit dem ersten Leitfähigkeitstyp dotiert ist und sich von der vorderen Oberfläche 12 tiefer in das Halbleitersubstrat 11 als das Kanalgebiet 17 erstreckt. Das Bodykontaktgebiet 18 ist durch eine stark dotierte Wanne des zweiten Leitfähigkeitstyps bereitgestellt, welche sich zu der dotierten vergrabenen Schicht 16 erstreckt und mit dieser überlappt.
  • Bei manchen Ausführungsformen kann das Halbleitersubstrat 11 Silizium beinhalten, das schwach mit einem ersten Leitfähigkeitstyp, zum Beispiel p--, dotiert ist. Die vergrabene dotierte Schicht 16 kann mit dem ersten Leitfähigkeitstyp, zum Beispiel p, dotiert sein, die Kanalschicht 17 kann mit dem ersten Leitfähigkeitstyp, zum Beispiel p, dotiert sein und das Bodykontaktgebiet 18 kann stark mit dem ersten Leitfähigkeitstyp, zum Beispiel p+, dotiert sein.
  • Der LDMOS-Transistor 14 ist eine oder eines von mehreren Transistorzellen oder -segmenten, wobei gleiche Elektroden der Transistorzellen durch eine nichtveranschaulichte Metallisierungsstruktur, die auf der vorderen Oberfläche 12 angeordnet ist, elektrisch miteinander verbunden sind, um eine einzige Schaltvorrichtung zu bilden. In einer symmetrischen Struktur ist das Drain-Gebiet 20 um eine Mittellinie 23 herum bereitgestellt und stellt ein gemeinsames Drain-Gebiet 20 für zwei benachbarte Transistorzellen oder -segmente bereit. Jedoch können auch nichtsymmetrische Anordnungen verwendet werden.
  • Das Drain-Gebiet 20 weist sinnvollerweise eine Dotierungskonzentration von wenigstens 5·1019 cm-3, geeignet von wenigstens 1·1020 cm-3 und noch geeigneter von wenigstens 3·1020 cm-3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Das Driftgebiet 22 stößt in einer symmetrischen Struktur lateral an das Drain-Gebiet 20 an und weist eine Dotierungskonzentration auf, die sinnvollerweise in dem Bereich von 1·1016 cm-3 bis 1·1018 cm-3 ist, geeignet in dem Bereich von 7·1016 cm-3 bis 3·1017 cm-3 ist und noch geeigneter in dem Bereich von 1·1017 cm-3 bis 2·1017 cm-3 ist, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Mit Bezug auf die Mittellinie 23 befinden sich Kanalgebiete 17, die wenigstens unter einem Teil des Gates 21 liegen, lateral außerhalb der Driftgebiete 22. Die Kanalgebiete 17 weisen sinnvollerweise eine Dotierungskonzentration in dem Bereich von 1·1017 cm-3 bis 2·1018 cm-3 , geeignet in dem Bereich von 3·1017 cm-3 bis 1·1018 cm-3 und noch geeigneter in dem Bereich von 5·1017 cm-3 bis 9·1017 cm-3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Lateral außerhalb der Kanalgebiete 17 befinden sich Source-Gebiete 19. Die Source-Gebiete 19 weisen sinnvollerweise eine Dotierungskonzentration von wenigstens 5·1019 cm-3, geeignet von wenigstens 1·1020 cm-3 und noch geeigneter von wenigstens 3·1020 cm-3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Lateral außerhalb der Source-Gebiete 19 befinden sich die Bodykontaktgebiete 18. Die Bodykontaktgebiete 18 weisen sinnvollerweise eine Dotierungskonzentration in dem Bereich von 1·1018 cm-3 bis 1·1020 cm-3 , geeignet in dem Bereich von 2·1018 cm-3 bis 7.1019 cm-3 und noch geeigneter in dem Bereich von 5·1018 cm-3 bis 5·1019 cm-3 auf, aber es können auch höhere oder niedrigere Dotierungskonzentrationen verwendet werden. Das Substrat 11 kann eine Dotierungskonzentration in dem Bereich von 1·1017 cm-3 bis 2·1018 cm-3 aufweisen. Die dotierte vergrabene Schicht kann eine Dotierungskonzentration in dem Bereich von 1.1013 cm-3 bis 2·1015 cm-3 aufweisen.
  • Wenn das Gate 21 geeignet vorgespannt ist, bildet sich ein leitfähiger Kanal 17 zwischen dem Source-Gebiet 19 und dem Drain-Gebiet 20 aus. Die oben präsentierten beispielhaften Leitfähigkeitstypen sind zum Ausbilden einer n-Kanal-Struktur geeignet, aber ein Fachmann versteht, dass eine p-Kanal-Struktur durch geeignetes Austauschen des Leitfähigkeitstyps der verschiedenen dotierten Gebiete und geeignetes Modifizieren der Vorspannung an dem Gate 21 ausgebildet werden kann.
  • Das Source-Gebiet 19 des LDMOS-Transistors 14 kann mit der hinteren Oberfläche 13 des Halbleitersubstrats 11 gekoppelt sein. Der leitfähige Pfad zwischen dem Source-Gebiet 19 und der hinteren Oberfläche 13 kann unterschiedliche Formen aufweisen.
  • Bei manchen Ausführungsformen ist ein leitfähiger Via bereitgestellt, der sich von der vorderen Oberfläche 12 durch das Halbleitersubstrat 11 zu der hinteren Oberfläche 13 erstreckt. Der leitfähige Via kann so positioniert sein, dass der Bodykontakt 18 den oberen Teil des leitfähigen Vias umgibt. Der leitfähige Via kann mit einem Metall, wie etwa Wolfram oder Kupfer, ausgekleidet sein. Bei manchen Ausführungsformen ist die Basis des leitfähigen Vias mit Kupfer mit hoher Reinheit gefüllt und beinhaltet der obere Teil des Vias mit Kupfer mit hoher Reinheit überzogene Seitenwände, die einen Spalt umgeben. Die Oberseite des Vias kann versiegelt sein, um einen Hohlraum oder eine Lücke innerhalb des oberen Teils des durch das Substrat gehenden Vias (Durchsubstrat-Vias) bereitzustellen.
  • Eine Kontaktstruktur einschließlich einer oder mehrerer metallischer Schichten kann sich im Wesentlichen über der gesamten hinteren Oberfläche 13 des Halbleitersubstrats 11 erstrecken. Die Kontaktstruktur auf der hinteren Oberfläche 13 kann zum Beispiel durch einen leitfähigen Via elektrisch mit dem Source-Gebiet 19 in der gegenüberliegenden vorderen Oberfläche 12 des Halbleitersubstrats 11 gekoppelt sein.
  • Die dotierte vergrabene Schicht 16, das Kanalgebiet 17, das Bodykontaktgebiet 18, das Driftgebiet 22, das Source-Gebiet 19 und das Drain-Gebiet 20 können durch Ionenimplantation durch die vordere Oberfläche 12 des Halbleitersubstrats 11 unter Verwendung geeignet strukturierter Masken und Dotierungsstoffionen und durch anschließende Diffusion der implantierten Gebiete gebildet werden.
  • Bei manchen Ausführungsformen, wie etwa der in 2 veranschaulichten Ausführungsform, beinhaltet das Source-Gebiet 19 eine Doppelwannenstruktur und beinhaltet das Drain-Gebiet 20 eine Doppelwannenstruktur. Eine zweite Wanne 23 des Drains 20 kann eine stärker dotierte Wanne 24 umgeben, wobei beide Wannen mit dem zweiten Leitfähigkeitstyp dotiert sind.
  • Eine stärker dotierte Wanne 25 des Source-Gebiets 19 kann sich zu der Source-Seite 26 des Gates 21 erstrecken und sich außerhalb der lateralen Ausdehnung des Bodykontaktgebiets 18 erstrecken. Eine schwächer dotierte Wanne 27 des Source-Gebiets 19 erstreckt sich weiter in das Substrat 11 als die stärker dotierte Wanne 25 und um einen Abstand, der etwas geringer als jener des Kanalgebiets 17 ist, und kann vollständig innerhalb des Bodykontaktgebiets 18 positioniert sein. Der Rest des LDMOS-Transistors 14 und der RESURF-Struktur 15 ist der gleiche wie in der in 1 veranschaulichten Ausführungsform.
  • Bei den in 1 und 2 veranschaulichten Ausführungsformen erstreckt sich die dotierte vergrabene Schicht 16 der RESURF-Struktur 15 kontinuierlich durch den lateralen Bereich des Halbleitersubstrats 11 hindurch und kontinuierlich unter dem Source-Gebiet 19, dem Gate 21 und dem Drain-Gebiet 20 des LDMOS-Transistors 14. Die dotierte vergrabene Schicht 16 ist von dem Driftgebiet 22 und dem Kanalgebiet 17 durch einen Teil des Halbleitersubstrats 11 beabstandet. Die dotierte vergrabene Schicht 16 weist eine Dotierungsstoffkonzentration auf, die größer als die Dotierungsstoffkonzentration des Halbleitersubstrats 11 und geringer als die Dotierungsstoffkonzentration des Kanalgebiets 17 ist.
  • Die RESURF-Struktur 15 ist bereitgestellt, um das elektrische Feld an der vorderen Oberfläche 12 des Halbleitersubstrats 11 und insbesondere das elektrische Feld an der vorderen Oberfläche 12 des Halbleitersubstrats 11 an dem Drain-Seiten-Rand 28 des Gates 21 in der Richtung des Drain-Gebiets 20 zu reduzieren. Die RESURF-Struktur 15 kann verwendet werden, um die Durchbruchspannung des Transistors zu reduzieren, während ein niedriger Ein-Widerstand beibehalten wird.
  • Die RESURF-Struktur 15 kann zusätzlich zu der dotierten vergrabenen Schicht 16 weitere Merkmale zum Reduzieren des elektrischen Feldes an der vorderen Oberfläche 12 des Halbleitersubstrats 11 beinhalten. Bei manchen Ausführungsformen beinhaltet die RESURF-Struktur wenigstens eine Feldplatte. Die Feldplatte kann sich von dem Gate 21 zu dem Drain-Gebiet 20 hin erstrecken. Die RESURF-Struktur kann so dimensioniert sein, dass ein elektrisches Feld an der vorderen Oberfläche in einer Richtung zwischen einem Gate und einem Drain-Gebiet weniger als 0,5 MV/cm beträgt. Zum Beispiel können die Abmessungen und die Position der Feldplatte, der dotierten vergrabenen Schicht 16, das Dotierungsniveau und -profil der vergrabenen Schicht 16 und des Driftgebiets 22 so gewählt werden, dass ein elektrisches Feld an der vorderen Oberfläche 12 unterhalb eines gewünschten Schwellenwertes, zum Beispiel 0,5 MV/cm, produziert wird.
  • 3 veranschaulicht eine Halbleitervorrichtung 10 mit einer RESURF-Struktur 15 einschließlich der dotierten vergrabenen Schicht 16 und zusätzlich einer Feldplatte 33. Die Halbleitervorrichtung 10 beinhaltet eine erste dielektrische Schicht 30, zum Beispiel eine TEOS-Schicht, auf der vorderen Oberfläche 12 des Halbleitersubstrats 11. Die erste dielektrische Schicht 30 ist strukturiert und weist eine Öffnung oberhalb des Drain-Kontaktgebiets 23, in welcher ein Drain-Metallkontakt 31 gebildet ist, und eine Öffnung über dem Source-Gebiet 25 auf, in welcher ein Source-Metallkontakt 32 gebildet ist. Die erste dielektrische Schicht 30 bedeckt das Gate 21 und erstreckt sich zwischen dem Source-seitigen Gate-Rand 26 und dem Source-Metallkontakt 32 und zwischen dem Drain-seitigen Gate-Rand 28 und dem Drain-Metallkontakt 31.
  • Die RESURF-Struktur beinhaltet die Feldplatte 33, die auf der ersten dielektrischen Schicht 30 oberhalb des Gates 21 positioniert ist und die sich auf der ersten dielektrischen Schicht 30 in der Richtung des Drain-Metallkontakts 31 erstreckt.
  • Eine zweite dielektrische Schicht 34 ist so abgeschieden, dass sie sich über dem Source-Metallkontakt 32, einem Teil der ersten dielektrischen Schicht 30, der zwischen dem Source-Metallkontakt 32 und der Feldplatte 33 positioniert ist, über dem Gate 21, über der Feldplatte 33, einem Teil der ersten dielektrischen Schicht 30, der sich zwischen der Feldplatte 33 und dem Drain-Metallkontakt 31 erstreckt, und über dem Drain-Metallkontakt 31 erstreckt. Die zweite dielektrische Schicht 34 kann zwei oder mehr Teilschichten, zum Beispiel eine erste Teilschicht aus Siliziumoxinitrid (SiON) und eine zweite Teilschicht aus Siliziumdioxid (SiO2) auf der ersten Teilschicht, beinhalten.
  • Die Gate-Abschirmung 35 ist auf der zweiten dielektrischen Schicht 34 oberhalb des Gates 21 angeordnet und erstreckt sich in der Richtung des Source-Gebiets 19. Die Gate-Abschirmung 35 kann konform auf der zweiten dielektrischen Schicht 34 abgeschieden sein und kann das Gate-seitige Ende der Feldplatte 33 teilweise überlappen.
  • Bei dieser Ausführungsform beinhaltet die RESURF-Struktur 15 die dotierte vergrabene Schicht 16, das schwach dotierte Drain-Gebiet 22 und die Feldplatte 33. 4 veranschaulicht Abmessungen der RESURF-Struktur 15 und der LDMOS-Transistor-Struktur, die optimiert sein können, um das elektrische Feld an der vorderen Oberfläche 12, insbesondere an dem Drain-seitigen Rand 28 des Gates 21, zu reduzieren.
  • Um das elektrische Feld einer gegebenen Transistorstruktur, wie etwa jener in 2 veranschaulichten, an der vorderen Oberfläche 12 und insbesondere an dem Drain-seitigen Rand 28 des Gates 21 zu reduzieren, können die Länge der Feldplatte zwischen dem Drain-seitigen Rand 28 des Gates 21 und dem Drain-seitigen Rand 36 der Feldplatte 33, LFP, die Länge des Gates 21, LG, die Länge der Driftzone zwischen dem Drain-seitigen Rand 28 des Gates 21 und dem Gate-seitigen Rand 37 des Drain-Metallkontakts 31, LDD, die Höhe der Feldplatte oberhalb der Driftzone, DFP, die Tiefe der Driftzone, DLDD, von der vorderen Oberfläche 12 und die Tiefe der dotierten vergrabenen Schicht 16, D, von der vorderen Oberfläche 12 geeignet gewählt und optimiert werden.
  • Geeignete Abmessungen der Transistorstruktur können in Abhängigkeit von der Spannungsklasse der Transistorvorrichtung abweichen. Für eine Spannungsklasse von 28 V bis 30 V kann die Länge LFP in dem Bereich von 0,8 µm bis 1,2 µm liegen, kann die Länge LG in dem Bereich von 0,2 µm bis 0,5 µm liegen, kann die Länge LLDD in dem Bereich von 2,5 µm bis 3,2 µm liegen, kann die Höhe DFP in dem Bereich von 0,1 µm bis 0,2 µm liegen, kann die Tiefe DLDD in dem Bereich von 0,1 µm bis 0,5 µm liegen und kann die Tiefe der dotierten vergrabenen Schicht, D, in dem Bereich von 0,5 µm bis 2,5 µm liegen.
  • Für eine Spannungsklasse von 18 V kann die Länge LFP in dem Bereich von 0,4 µm bis 1,0 µm liegen, kann die Länge LG in dem Bereich von 0,15 µm bis 0,3 µm liegen, kann die Länge LLDD in dem Bereich von 0,8 µm bis 2,5 µm liegen, kann die Höhe DFP in dem Bereich von 0,05 µm bis 0,15 µm liegen, kann die Tiefe DLDD in dem Bereich von 0,1 µm bis 0,5 µm liegen und kann die Tiefe der dotierten vergrabenen Schicht, D, in dem Bereich von 0,3 µm bis 2,0 µm liegen.
  • Für eine Spannungsklasse von 50 V kann die Länge LFP in dem Bereich von 0,8 µm bis 2,0 µm liegen, kann die Länge LG in dem Bereich von 0,3 µm bis 0,8 µm liegen, kann die Länge LLDD in dem Bereich von 3,0 µm bis 8,0 µm liegen, kann die Höhe DFP in dem Bereich von 0,15 µm bis 0,35 µm liegen, kann die Tiefe DLDD in dem Bereich von 0,1 µm bis 1,0 µm liegen und kann die Tiefe der dotierten vergrabenen Schicht, D, in dem Bereich von 0,5 µm bis 3,0 µm liegen.
  • Die Halbleitervorrichtung kann eine Durchbruchspannung von wenigstens 60 Volt aufzeigen, während sie einen Sättigungsstrom von wenigstens 0,15 A/mm unterstützt.
  • Die Halbleitervorrichtung kann ferner einen leitfähigen Via umfassen, der sich von der vorderen Oberfläche zu der hinteren Oberfläche des Substrats erstreckt. Der leitfähige Via kann mit einem Source-Gebiet des LDMOS-Transistors gekoppelt sein. Der leitfähige Via kann sich durch das Bodykontaktgebiet erstrecken. Der leitfähige Via kann einen ersten leitfähigen Teil angrenzend an die hintere Oberfläche, welcher den Via füllt, und einen zweiten leitfähigen Teil, der auf dem ersten Teil angeordnet ist und der die Seitenwände des Vias auskleidet und einen Spalt umgibt, beinhalten.
  • Das Source-Gebiet 19 kann mit der hinteren Oberfläche 13 des Halbleitersubstrats 11 und insbesondere mit einer leitfähigen Schicht 37, die auf der hinteren Oberfläche 13 angeordnet ist, gekoppelt sein. Die leitfähige Schicht 37 kann ein Kontaktpad zum Montieren der Halbleitervorrichtung 10 auf ein Substrat und/oder eine Masseebene eines Packages bereitstellen. Bei manchen Ausführungsformen ist die Verbindung zwischen dem Source-Gebiet 19 und der hinteren Oberfläche 13 des Halbleitersubstrats 11 durch einen leitfähigen Pfad, der wenigstens teilweise innerhalb des Halbleitersubstrats 11 angeordnet ist, bereitgestellt. 5 und 6 veranschaulichen Beispiele für leitfähige Pfade, die verwendet werden können.
  • 5 veranschaulicht eine Ausführungsform, bei der ein Durchsubstrat-Via (TSV: Through Substrat Via) 40 bereitgestellt ist, der sich von der vorderen Oberfläche 12 zu der hinteren Oberfläche 13 des Halbleitersubstrats 11 erstreckt. Der TSV 40 kann ein leitfähiges Material 41, wie etwa Wolfram, beinhalten, das den TSV 40 füllt. Der TSV 40 kann eine äußerste dielektrische Auskleidung beinhalten, um den leitfähigen Pfad, der innerhalb des TSV 40 positioniert ist, elektrisch von den dotierten Gebieten des Halbleitersubstrats 11 zu isolieren. Eine oder mehrere Auskleidungsschichten, die eine Haftungsvermittlung, eine Diffusionsbarriere und/oder eine Keimschicht bereitstellen, sind zwischen dem Material des Halbleitersubstrats 11, das die Seitenwände des TSV 40 definiert, und dem leitfähigen Material 41 angeordnet. Das leitfähige Material 41 kann durch einen Teil einer Metallisierungsstruktur 42, die auf der vorderen Oberfläche 12 des Substrats 11 angeordnet ist, elektrisch mit dem Source-Gebiet 19 gekoppelt sein. Der TSV 40 erstreckt sich durch eine dielektrische Schicht 43, die auf der vorderen Oberfläche 12 angeordnet ist, und ist mit der metallischen Schicht 44 gekoppelt, die auf der dielektrischen Schicht 43 angeordnet ist, welche wiederum mit dem Source-Gebiet 19 durch einen weiteren leitfähigen Via 45 gekoppelt ist, der sich durch die dielektrische Schicht 43 hindurch zu dem Source-Metallkontakt 32 erstreckt. Die metallische Schicht 44 kann Aluminium beinhalten.
  • 6 veranschaulicht eine Struktur für einen Durchsubstrat-Via (TSV: Through Substrat Via) 50 gemäß einer weiteren Ausführungsform, welcher sich von der vorderen Oberfläche 12 zu der hinteren Oberfläche 13 des Halbleitersubstrats 11 erstreckt. Der Einsatz veranschaulicht eine vergrößerte Ansicht des LDMOS-Transistors 14 und der elektrischen Verbindung zu dem TSV 50.
  • Der TSV 50 beinhaltet einen ersten leitfähigen Teil 51 an seiner Basis einschließlich eines leitfähigen Materials, wie etwa Kupfers mit hoher Reinheit. An der Basis füllt das leitfähige Material das Volumen des TSV 50 und bildet einen Teil der hinteren Oberfläche 13, so dass es sich in direktem Kontakt mit der leitfähigen Schicht 37 befindet, die auf der hinteren Oberfläche 13 des Halbleitersubstrats 11 positioniert ist. Der TSV 50 beinhaltet ferner eine konforme leitfähige Schicht 52, die auf den Seitenwänden des Vias und wenigstens auf der Peripherie der oberen Oberfläche des leitfähigen Teils 51 an der Basis des Vias angeordnet ist. Die konforme leitfähige Schicht 52 kann auch Kupfer mit hoher Reinheit beinhalten. Die leitfähige Schicht 52 kann einen Spalt 53 innerhalb des oberen Teils des TSV 50 definieren, der an der Oberseite zum Beispiel durch eine leitfähige Schicht oder eine Halbleiterschicht oder eine dielektrische Schicht 54 versiegelt sein kann, um eine Lücke 55 innerhalb des oberen Teils des TSV 50 zu bilden.
  • Ein oberes Gebiet des TSV 50 ist von dem Bodykontaktgebiet 17 umgeben. Der TSV 50 kann einer von mehreren TSVs sein, die in einer Reihe oder einem Array in Gebieten des Substrats zwischen benachbarten LDMOS-Transistoren angeordnet sind. Der TSV oder die TSVs können mit dem Source-Gebiet der zwei benachbarten LDMOS-Transistoren gekoppelt sein.
  • Die konforme leitfähige Schicht 52 kann sich auch über der vorderen Oberfläche 12 des Halbleitersubstrats 11 erstrecken und kann direkt auf einer leitfähigen Schicht 56, die an einer Position angrenzend an das Source-Gebiet 19 mit dem Source-Metallkontakt 32 gekoppelt ist, angeordnet und elektrisch mit dieser gekoppelt sein.
  • Eine oder mehrere weitere Schichten können auf den Wänden des TSV 50 angeordnet sein, wobei sie als eine Haftungsvermittlungsschicht, eine Diffusionsbarriere und/oder eine Keimschicht fungieren, zum Beispiel können Ti, TiN und eine Cu-Keimschicht unter Verwendung von Physikalische-Gasphasenabscheidung- und/oder Chemische-Gasphasenabscheidung-Techniken abgeschieden werden und können der erste Teil 51 und die konforme leitfähige Schicht 52 durch Elektroabscheidungstechniken abgeschieden werden.
  • Bei dieser Ausführungsform kann die konforme leitfähige Schicht 52 unter Verwendung von Dual-Damascene-Techniken gebildet werden. Die konforme leitfähige Schicht 52 und der leitfähige Teil 51 können unter Verwendung von Elektroplattierungstechniken gebildet werden. Zum Beispiel können die Bedingungen, die zur Elektroabscheidung des ersten leitfähigen Teils 51 verwendet werden, anders als jene sein, die zur Elektroabscheidung der konformen leitfähigen Schicht 52 auf dem ersten leitfähigen Teil 51 verwendet werden.
  • Der erste leitfähige Teil 51 und die konforme leitfähige Schicht 52 können unterschiedliche Mikrostrukturen, zum Beispiel unterschiedliche Korngrößen, aufweisen.
  • 7 veranschaulicht ein Flussdiagramm 80 eines Verfahrens zum Fertigen eines LDMOS-Transistors mit einer RESURF-Struktur einschließlich einer dotierten vergrabenen Schicht gemäß einer oder mehreren der hier beschriebenen Ausführungsformen.
  • In Block 81 beinhaltet das Verfahren Implantieren einer Selbstverarmungsschicht mit einer Dotierungsstoffkonzentration eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats mit einem spezifischen Volumenwiderstand ρ ≥ 100 Ohm·cm, und in Block 82 Bilden eines LDMOS-Transistors in einer vorderen Oberfläche des Substrats, so dass ein Source-Gebiet, ein Kanalgebiet, ein Driftgebiet und ein Drain-Gebiet von der Selbstverarmungsschicht durch einen Teil des Substrats beabstandet sind und sich das Bodykontaktgebiet zu der Selbstverarmungsschicht erstreckt und mit dieser gekoppelt ist.
  • Die Selbstverarmungsschicht kann so implantiert werden, dass sie sich kontinuierlich durch den lateralen Bereich des Substrats hindurch erstreckt. Das Substrat, die Kanalschicht und die Selbstverarmungsschicht sind mit einem ersten Leitfähigkeitstyp dotiert, so dass die Dotierungsstoffkonzentration der Selbstverarmungsschicht größer als eine Dotierungsstoffkonzentration des Substrats und kleiner als eine Dotierungsstoffkonzentration des Kanalgebiets ist. Das Bodykontaktgebiet ist mit dem ersten Leitfähigkeitstyp dotiert und weist eine Dotierungsstoffkonzentration auf, die größer als die Dotierungsstoffkonzentration des Kanalgebiets ist. Die Kanalschicht und das Bodykontaktgebiet können durch Implantation von der vorderen Oberfläche und anschließende Diffusion gebildet werden. Das Driftgebiet kann durch Implantation von der vorderen Oberfläche und anschließende Diffusion gebildet werden.
  • Das Source-Gebiet, das Driftgebiet und das Drain-Gebiet weisen eine Dotierungsstoffkonzentration eines zweiten Leitfähigkeitstyps auf, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Das Source-Gebiet und das Drain-Gebiet sind stärker dotiert als das Driftgebiet. Das Source-Gebiet, das Driftgebiet und das Drain-Gebiet können auch durch Implantation von der vorderen Oberfläche gebildet werden.
  • Nach dem Bilden des LDMOS-Transistors kann das Verfahren weiter zu Block 83 fortfahren und Einbringen eines nicht durchgängigen Vias oder eines Vias mit geschlossenem Ende in die vordere Oberfläche des Substrats, so dass das Bodykontaktgebiet den Via umgibt, bei Block 84 Einbringen von leitfähigem Material in den nicht durchgängigen Via und bei Block 85 elektrisches Koppeln des leitfähigen Materials mit dem Source-Gebiet beinhalten.
  • Bei manchen Ausführungsformen beinhaltet das Einbringen von leitfähigem Material in den Via Einbringen von leitfähigem Material in den Via und Bilden eines ersten Teils an der Basis des Vias, welcher den Via füllt, und Einbringen von leitfähigem Material in einen oberen Teil des Vias, welcher Seitenwände des Vias auskleidet, um einen Spalt zu umgeben. Das Verfahren kann weiter zu Block 86 fortfahren und Entfernen eines Teils der hinteren Oberfläche des Substrats, um das leitfähige Material innerhalb des Vias an der hinteren Oberfläche freizulegen, und bei Block 87 Aufbringen einer leitfähigen Schicht auf die hintere Oberfläche und das leitfähige Material beinhalten.
  • Eine oder mehrere Halbleitervorrichtungen, die einen oder mehrere LDMOS-Transistoren gemäß einer beliebigen der hier beschriebenen Ausführungsformen beinhalten, können in einem Hochfrequenzleistungsverstärkungsschaltkreis, wie etwa HF-Leistungsverstärkungsschaltkreisen zur Verwendung bei Zellularkommunikationen, die bei Frequenzen in dem Bereich von 700 MHz bis 3,6 GHz arbeiten, bei einer Leistungswandlung in Zellularkommunikationsnetzwerken und bei Verstärkungsschaltkreisen mit Doherty-Konfiguration, verwendet werden.
  • Räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erklären. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu jenen verschiedenen in den Figuren dargestellten Orientierungen einschließen. Ferner werden auch Begriffe wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird auch nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Begriffe auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, die aber zusätzliche Elemente oder Merkmale nicht ausschließen. Es wird beabsichtigt, dass die Artikel „ein“, „eine“ und „der/die/das“ sowohl den Plural als auch den Singular beinhalten, es sei denn, dass der Zusammenhang eindeutig etwas Anderes angibt. Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, es sei denn, dass das Gegenteil speziell angegeben wird.

Claims (27)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (100) mit einem spezifischen Volumenwiderstand ρ ≥ 100 Ohm-cm, einer vorderen Oberfläche (12) und einer hinteren Oberfläche (13); wenigstens einen LDMOS-(Lateral Diffused Metal Oxide Semiconductor)-Transistor (14) in dem Halbleitersubstrat (100); und eine RESURF-Struktur (15), die eine dotierte vergrabene Schicht (16) aufweist, die in dem Halbleitersubstrat (100) angeordnet ist, die zu der vorderen Oberfläche (13) und der hinteren Oberfläche (14) beabstandet ist und die mit einem Kanalgebiet (17) und/oder einem Bodykontaktgebiet (18) des LDMOS-Transistors (14) gekoppelt ist, wobei die vergrabene Schicht (16), das Kanalgebiet (17) und das Bodykontaktgebiet (18) jeweils eine Dotierungsstoffkonzentration eines ersten Leitfähigkeitstyps aufweisen.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die dotierte vergrabene Schicht (16) sich kontinuierlich durch einen lateralen Bereich des Halbleitersubstrats (100) hindurch erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, bei der sich die dotierte vergrabene Schicht (16) kontinuierlich unter einem Source-Gebiet (19), einem Gate (21) und einem Drain-Gebiet (20) des LDMOS-Transistors (14) erstreckt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die Dotierungsstoffkonzentration der vergrabenen Schicht (16) größer als eine Dotierungsstoffkonzentration des ersten Leitfähigkeitstyps des Substrats (100) und geringer als eine Dotierungsstoffkonzentration des Kanalgebiets (17) ist.
  5. Halbleitervorrichtung nach Anspruch 4, bei der das Bodykontaktgebiet (18) eine Dotierungsstoffkonzentration des ersten Leitfähigkeitstyps aufweist, die größer als die Dotierungsstoffkonzentration des Kanalgebiets (17) ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, bei der die dotierte vergrabene Schicht (16) selbstverarmend und durch das Source-Gebiet (19) masseverbunden ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der die RESURF-Struktur (15) ferner ein schwach dotiertes Gebiet aufweist, das sich von einem Gate (21) zu einem Drain-Gebiet (20) des LDMOS-Transistors (14) hin erstreckt.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der die RESURF-Struktur (15) ferner wenigstens eine Feldplatte (33) aufweist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der die RESURF-Struktur (15) so dimensioniert ist, dass ein elektrisches Feld an der vorderen Oberfläche (12) in einem Gebiet zwischen einem Gate (21) und einem Drain-Gebiet (20) weniger als 0,5 MV/cm beträgt.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, die ferner eine Feldplatte (33) mit einer Länge, LFP, von 0,8 µm bis 1,2 µm von einem Drain-seitigen Rand eines Gates (21) und einem Gate-seitigen Rand eines Drains (20) und mit einer Höhe, DFP, von 0,1 µm bis 0,2 µm oberhalb einer Driftzone (22) aufweist, wobei das Gate (21) eine Länge, LG, von 0,2 µm bis 0,5 µm aufweist, die Driftzone (22) eine Länge, LLDD, von 2,5 µm bis 3,2 µm von einem Drain-seitigen Rand des Gates (21) zu einem Gate-seitigen Rand eines Drain-Metallkontakts (31) und eine Tiefe, DLDD, von 0,1 µm bis 0,5 µm von der vorderen Oberfläche (12) aufweist und die dotierte vergrabene Schicht (16) eine Tiefe, D, von 0,5 µm bis 2,5 µm von der vorderen Oberfläche (12) aufweist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, die ferner eine Feldplatte (33) mit einer Länge, LFP, von 0,4 µm bis 1,0 µm von einem Drain-seitigen Rand eines Gates (21) und einem Gate-seitigen Rand eines Drains (20) und mit einer Höhe, DFP, von 0,05 µm bis 0,15 µm oberhalb einer Driftzone (22) aufweist, wobei das Gate (21) eine Länge, LG, von 0,15 µm bis 0,3 µm aufweist, die Driftzone (22) eine Länge, LLDD, von 0,8 µm bis 2,5 µm von einem Drain-seitigen Rand des Gates (21) zu einem Gate-seitigen Rand eines Drain-Metallkontakts (31) und eine Tiefe, DLDD, von 0,1 µm bis 0,5 µm von der vorderen Oberfläche (12) aufweist und die dotierte vergrabene Schicht (16) eine Tiefe, D, von 0,3 µm bis 2,0 µm von der vorderen Oberfläche (12) aufweist.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, die ferner eine Feldplatte (33) mit einer Länge, LFP, von 0,8 µm bis 2,0 µm von einem Drain-seitigen Rand eines Gates (21) und einem Gate-seitigen Rand eines Drains (20) und mit einer Höhe, DFP, von 0,15 µm bis 0,35 µm oberhalb einer Driftzone (22) aufweist, wobei das Gate (21) eine Länge, LG, von 0,3 µm bis 0,8 µm aufweist, die Driftzone (22) eine Länge, LLDD, von 3,0 µm bis 8,0 µm von einem Drain-seitigen Rand des Gates (21) zu einem Gate-seitigen Rand eines Drain-Metallkontakts (31) und eine Tiefe, DLDD, von 0,1 µm bis 1,0 µm von der vorderen Oberfläche (12) aufweist und die dotierte vergrabene Schicht (16) eine Tiefe, D, von 0,5 µm bis 3,0 µm von der vorderen Oberfläche (12) aufweist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei die Halbleitervorrichtung eine Durchbruchspannung von wenigstens 60 Volt aufweist, während sie einen Sättigungsstrom von wenigstens 0,15 A/mm unterstützt.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, die ferner einen leitfähigen Via (40) aufweist, der sich von der vorderen Oberfläche (12) zu der hinteren Oberfläche (13) des Substrats (100) erstreckt.
  15. Halbleitervorrichtung nach Anspruch 14, bei der der leitfähige Via (40) mit einem Source-Gebiet (19) des LDMOS-Transistors (14) gekoppelt ist.
  16. Halbleitervorrichtung nach Anspruch 14 oder Anspruch 15, bei der sich der leitfähige Via (40; 50) durch das Bodykontaktgebiet(18) hindurch erstreckt.
  17. Halbleitervorrichtung nach einem der Ansprüche 14 bis 16, bei der der leitfähige Via (50) einen ersten leitfähigen Teil (51) angrenzend an die hintere Oberfläche (12), welcher den Via (50) füllt, und einen zweiten leitfähigen Teil (52), der auf dem ersten Teil (51) angeordnet ist und der die Seitenwände des Vias (50) auskleidet und einen Spalt (53) umgibt, umfasst.
  18. Verfahren, das aufweist: Implantieren einer Selbstverarmungsschicht (16) mit einer Dotierungsstoffkonzentration eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats (100), das einen spezifischen Volumenwiderstand p ≥ 100 Ohm-cm umfasst; und Bilden eines LDMOS-Transistors (14) in einer vorderen Oberfläche (12) des Substrats (100), so dass ein Source-Gebiet (19), ein Kanalgebiet (17), ein Driftgebiet (22) und ein Drain-Gebiet (20) von der Selbstverarmungsschicht (16) durch einen Teil des Substrats (100) beabstandet sind, wobei sich ein Bodykontaktgebiet (18) zu der Selbstverarmungsschicht (16) erstreckt und mit dieser gekoppelt ist, wobei das Kanalgebiet (17) und das Bodykontaktgebiet (18) eine Dotierungsstoffkonzentration des ersten Leitfähigkeitstyps aufweisen.
  19. Verfahren nach Anspruch 18, bei dem sich die Selbstverarmungsschicht (16) kontinuierlich durch einen lateralen Bereich des Substrats (100) hindurch erstreckt.
  20. Verfahren nach Anspruch 18 oder Anspruch 19, bei dem die Dotierungsstoffkonzentration der Selbstverarmungsschicht (16) größer als eine Dotierungsstoffkonzentration des ersten Leitfähigkeitstyps des Substrats (100) und geringer als eine Dotierungskonzentration des Kanalgebiets (17) ist.
  21. Verfahren nach Anspruch 20, bei dem die Dotierungsstoffkonzentration des Bodykontaktgebiets (17) größer als die Dotierungsstoffkonzentration des Kanalgebiets (17) ist.
  22. Verfahren nach einem der Ansprüche 18 bis 21, das ferner aufweist: Einbringen eines Vias (40; 50) in die vordere Oberfläche (12) des Substrats (100), so dass das Bodykontaktgebiet (18) den Via (40; 50) umgibt; Einbringen von leitfähigem Material in den Via; und elektrisches Koppeln des leitfähigen Materials mit dem Source-Gebiet (19).
  23. Verfahren nach Anspruch 22, bei dem das Einbringen des leitfähigen Materials in den Via (50) aufweist: das Einbringen von leitfähigem Material in den Via, um einen ersten Teil (51) an einer Basis des Vias (50) zu bilden, welcher den Via (50) füllt, und das Einbringen von leitfähigem Material in einen oberen Teil des Vias, welcher Seitenwände des Vias (50) auskleidet, um einen zweiten Teil (52) zu bilden, der einen Spalt (53) umgibt.
  24. Verfahren nach Anspruch 22 oder Anspruch 23, das ferner aufweist: Entfernen eines Teils der hinteren Oberfläche des Substrats (100), um das leitfähige Material innerhalb des Vias an der hinteren Oberfläche freizulegen; und Aufbringen einer leitfähigen Schicht (37) auf die hintere Oberfläche (13) und das leitfähige Material.
  25. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (100) mit einem spezifischen Volumenwiderstand p ≥ 100 Ohm-cm, einer vorderen Oberfläche (12) und einer hinteren Oberfläche (13); wenigstens einen LDMOS-Transistor (14) in dem Halbleitersubstrat (100), wobei der LDMOS-Transistor (14) ein Source-Gebiet (19), ein Drain-Gebiet (20), ein Kanalgebiet (17), ein Driftgebiet (22) und ein Bodykontaktgebiet (18) umfasst, wobei das Source-Gebiet (19) mit einer leitfähigen Schicht (37) auf der hinteren Oberfläche (13) des Substrats (100) gekoppelt ist; eine dotierte vergrabene Schicht (16), die in dem Substrat (100) angeordnet ist, die zu der vorderen Oberfläche (12) und der hinteren Oberfläche (13) beabstandet ist und die mit dem Bodykontaktgebiet (18) des LDMOS-Transistors (14) gekoppelt ist; eine Gate-Abschirmung (35), die sich von einem Gate (21) zu dem Source-Gebiet (19) des LDMOS-Transistors (14) hin erstreckt; und eine Feldplatte (33), die sich von dem Gate (21) zu dem Drain-Gebiet (20) des LDMOS-Transistors (14) hin erstreckt.
  26. Halbleitervorrichtung nach Anspruch 25, die ferner einen leitfähigen, durch das Substrat (100) gehenden Via (40; 50) aufweist, der das Source-Gebiet (19) des LDMOS-Transistors (14) elektrisch mit einer leitfähigen Schicht (37) auf der hinteren Oberfläche (13) koppelt.
  27. Halbleitervorrichtung nach Anspruch 26, bei der der leitfähige Via (50) einen ersten leitfähigen Teil (51) angrenzend an die hintere Oberfläche (13), welcher den Via (50) füllt, und einen zweiten leitfähigen Teil (52), der auf dem ersten Teil (51) angeordnet ist und der die Seitenwände des Vias (50) auskleidet und einen Spalt (53) umgibt, umfasst.
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