DE112009003565B4 - Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung - Google Patents

Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung Download PDF

Info

Publication number
DE112009003565B4
DE112009003565B4 DE112009003565.5T DE112009003565T DE112009003565B4 DE 112009003565 B4 DE112009003565 B4 DE 112009003565B4 DE 112009003565 T DE112009003565 T DE 112009003565T DE 112009003565 B4 DE112009003565 B4 DE 112009003565B4
Authority
DE
Germany
Prior art keywords
trench
well region
region
longitudinal end
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112009003565.5T
Other languages
English (en)
Other versions
DE112009003565T5 (de
Inventor
Joseph A. Yedinak
Daniel Calafut
Dean E. Probst
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112009003565T5 publication Critical patent/DE112009003565T5/de
Application granted granted Critical
Publication of DE112009003565B4 publication Critical patent/DE112009003565B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Abstract

Halbleitervorrichtung, umfassend:einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist;eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet;eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist;eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist;einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist;eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände deszweiten Grabens (122) auskleidet;eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist;eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; undein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; undwobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens (122) angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Beispielhafte Leistungshalbleitervorrichtungen umfassen MOSFET-Transistoren mit planarem Gate, MOSFET-Transistoren mit vertikalem Gate, Bipolartransistoren mit isoliertem Gate (IGBTs von insulated-gate bipolar transistors), Gleichrichter und synchrone Gleichrichter. Typische Realisierungen der Graben-Gate-Vielfalt dieser Vorrichtungen umfassen eine Anordnung von in der Oberseite des Halbleiterchips ausgebildeten Gräben bzw. Trenches, wobei jeder Graben, in Abhängigkeit von dem Typ von Leistungsvorrichtung, mit einer Abschirmelektrode und/oder einer Gate-Elektrode gefüllt ist. Die Gräben definieren eine entsprechende Anordnung von Mesas, wobei jede Mesa zwischen benachbarten Gräben angeordnet ist. In Abhängigkeit von der an dem Chip realisierten Vorrichtung sind verschiedene Elektroden und/oder dotierte Gebiete an der Oberseite der Mesa angeordnet. Jede Mesa und ihre benachbarten Gräben realisieren eine kleine Instanz der Vorrichtung, und die kleinen Instanzen sind parallel miteinander gekoppelt, um die gesamte Leistungshalbleitervorrichtung bereitzustellen. Die gesamte Vorrichtung weist einen EIN-Zustand, in dem ein gewünschter Strom durch die Vorrichtung fließt, einen AUS-Zustand, in dem der Stromfluss in der Vorrichtung im Wesentlichen blockiert ist, und einen Durchbruchzustand auf, in dem ein unerwünschter Strom aufgrund dessen fließt, dass eine übermäßige Aus-Zustandsspannung zwischen den stromleitenden Elektroden der Vorrichtung angelegt ist. Die Spannung, bei der ein Durchbruch initiiert wird, wird Durchbruchspannung genannt. Jede Mesa und ihre benachbarten Gräben sind ausgestaltet, um einen gewünschten Satz von EIN-Zustandseigenschaften und Durchbruch Spannung bereitzustellen. Es gibt verschiedene Kompromisse hinsichtlich des Entwurfs der Mesa und der Gräben zwischen dem Erreichen guter EIN-Zustandseigenschaften, einer hohen Durchbruchspannung und verbesserten Schalteigenschaften.
  • Die DE 11 2006 001 516 T5 beschreibt Trench-Gate-FET-Strukturen mit einer Vielzahl von Gräben, in denen jeweils ein Dielektrikum und eine Abschirmelektrode angeordnet ist. Zwischen den Gräben ist ein Body-Bereich angeordnet, der zu den Seitenwänden der Gräben hin einen Heavy-Body-Bereich umfassen kann. Ähnliche Trench-Gate-FET-Strukturen sind in der DE 11 2006 001 318 T5 beschrieben.
  • Die US 2006 / 0 214 221 A1 beschreibt Trench-Gate-MOSFET-Strukturen mit einer Vielzahl von Gräben, in denen jeweils ein Dielektrikum und eine Abschirmelektrode angeordnet ist. Zwischen zwei Gräben kann eine leitende Schicht ein dotiertes DriftGebiet kontaktieren, um eine integrierte Schottky-Diode zu bilden. Ähnliche Trench-Gate-FET-Strukturen mit integrierten Schottky-Dioden sind in der DE 11 2006 000 832 B4 beschrieben.
  • Die DE 103 41 793 A1 beschreibt ein Halbleiterbauelement mit einer Mehrzahl parallel angeordneter Gräben und dazwischenliegenden Mesas. Im Inneren der Gräben sind Gate-Elektroden ausgebildet, die von den Mesas durch ein jeweils an den Wandbereichen der Gräben angeordnetes Gateoxid isoliert sind. In lateralen Endbereichen der jeweiligen Gräben ist ein lateral umfassender oder einbettender Oberflächenbereich oder modifizierter Dotierbereich vorgesehen, in welchem die Dotierungskonzentration oder Dotierkonzentration abgesenkt ausgebildet ist, insbesondere gegenüber einer eigentlichen Dotierkonzentration eines ersten Epitaxiegebiets und/oder in welchem der Leitfähigkeitstyp oder Leitungstyp gegenüber dem eigentlichen Leitfähigkeitstyp oder Leitungstyp entgegengesetzt und insbesondere von geringer Konzentration ausgebildet ist.
  • Ein typischer Leistungshalbleiterchip weist einen aktiven Bereich, in dem sich die Anordnung von Mesas und Gräben, die die Vorrichtung realisieren, befinden, einen Feldabschlussbereich um den aktiven Bereich herum und einen inaktiven Bereich auf, in dem Verbindungen und Kanalstopps vorgesehen sein können. Der Feldabschlussbereich minimiert die elektrischen Felder um den aktiven Bereich herum und soll keinen Strom leiten. Idealerweise sollte die Durchbruchspannung der Vorrichtung durch die mit dem aktiven Bereich in Verbindung stehenden Durchbruchprozesse bestimmt werden. Es gibt jedoch verschiedene Durchbruchprozesse, die bei erheblich geringeren Spannungen in dem Feldabschlussbereich und in dem inaktiven Bereich stattfinden können. Diese Durchbruchprozesse können als passive Durchbruchprozesse bezeichnet werden.
  • In der Technik wurde viel Aufwand betrieben, um Feldabschlussbereiche zu entwerfen, die höhere Durchbruchspannungen aufweisen als der aktive Bereich. Diese Entwürfe des Stands der Technik werden jedoch oftmals diesem Ziel nicht gerecht und erfordern oftmals Kompromisse, die die gesamte Chipfläche und die Kosten des Chips erhöhen.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfinder fanden verschiedene Stellen in grabenbasierten Leistungsvor-richtungen, an denen es wahrscheinlich ist, dass parasitäre Durchbruch-bedingungen zuerst auftreten. Die vorliegende Anmeldung stellt neue und erfinderische Merkmale bereit, die diesen Durchbruchbedingungen entgegenwirken und die Durchbruchspannung erhöhen. Die vorliegende Erfindung ist in den Ansprüchen 1, 8, 13, 17, 19, 21 und 28 definiert. Bevorzugte Ausführungsformen ergeben sich aus den abhängigen Ansprüchen.
  • Die Aspekte der beispielhaften Ausführungsformen der vorliegenden Erfindung, die hierin beschrieben sind, können allein oder in jeder Kombination verwendet werden.
  • Figurenliste
    • 1 zeigt eine Draufsicht eines beispielhaften Halbleiterchips, der mehrere Merkmale umfasst, gemäß der vorliegenden Erfindung.
    • 2 zeigt eine vergrößerte Ansicht der linken oberen Ecke des beispielhaften Halbleiterchips von 1 gemäß der vorliegenden Erfindung.
    • 3 zeigt eine vergrößerte Ansicht eines Abschnitts der linken Seite des beispielhaften Halbleiterchips von 1 gemäß der vorliegenden Erfindung.
    • 4 und 5 zeigen eine erste Querschnittsansicht eines Abschnitts des beispielhaften Halbleiterchips von 1 und eine vergrößerte Ansicht hiervon in 5 gemäß der vorliegenden Erfindung.
    • 6 zeigt eine vergrößerte Querschnittsansicht eines Abschnitts einer Abwandlung des beispielhaften Halbleiterchips von 1 gemäß der vorliegenden Erfindung.
    • 7 - 14 zeigen verschiedene vergrößerte Querschnittsansichten des beispielhaften Halbleiterchips von 1 und mögliche Abwandlungen hiervon gemäß der vorliegenden Erfindung.
    • 15 zeigt eine Draufsicht eines weiteren beispielhaften Halbleiterchips, der mehrere Merkmale umfasst, gemäß der vorliegenden Erfindung.
    • 16 - 19 zeigen verschiedene vergrößerte Querschnittsansichten des beispielhaften Halbleiterchips von 15 und mögliche Abwandlungen hiervon gemäß der vorliegenden Erfindung.
    • 20 zeigt eine Draufsicht eines weiteren beispielhaften Halbleiterchips, der mehrere Merkmale umfasst, gemäß der vorliegenden Erfindung.
    • 21 - 29 zeigen verschiedene vergrößerte Querschnittsansichten des beispielhaften Halbleiterchips von 20 und mögliche Abwandlungen hiervon gemäß der vorliegenden Erfindung.
    • 30 zeigt eine Draufsicht eines weiteren beispielhaften Halbleiterchips, der mehrere Merkmale umfasst, gemäß der vorliegenden Erfindung.
    • 31 zeigt eine vergrößerte Querschnittsansicht des beispielhaften Halbleiterchips von 30 gemäß der vorliegenden Erfindung.
    • 32 - 34 zeigen verschiedene Querschnittsansichten eines beispielhaften Halbleiterchips, der eine Grabenabschirmungs-Schottky-Barrierendiodenvorrichtung umfasst, gemäß der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die Techniken gemäß den vorliegenden Erfindungen werden hierin nachfolgend in Bezug auf die begleitenden Zeichnungen, in denen beispielhafte Ausführungsformen der Erfindung gezeigt sind, ausführlicher beschrieben. Diese Erfindung kann jedoch auf verschiedene Arten ausgeführt sein und sollte nicht als Einschränkung für die hierin ausgeführten Ausführungsformen betrachtet werden. Vielmehr werden diese Ausführungsformen so bereitgestellt, dass diese Offenbarung vollständig und komplett ist und den Schutzumfang der Erfindung einem Fachmann vollständig vermittelt. In den Zeichnungen können die Dicken von Schichten und Gebieten zu Klarheitszwecken übertrieben sein. In der Beschreibung werden die gleichen Bezugszeichen verwendet, um die gleichen Elemente zu bezeichnen. Die Elemente können bei verschiedenen Ausführungsformen verschiedene Beziehungen und verschiedene Positionen aufweisen.
  • Es ist auch zu verstehen, dass, wenn eine Schicht als sich „an“ einer anderen Schicht oder einem anderen Substrat befindend bezeichnet ist, sie sich direkt an der anderen Schicht oder dem anderen Substrat befinden kann oder auch Zwischenschichten vorhanden sein können. Es ist auch zu verstehen, dass, wenn ein Element, wie beispielsweise eine Schicht, ein Gebiet oder ein Substrat, als „an“, „verbunden mit“, „elektrisch verbunden mit“, „gekoppelt mit“ oder „elektrisch gekoppelt mit“ einem anderen Element bezeichnet ist, es sich direkt an dem anderen Element befinden oder direkt mit diesem verbunden oder gekoppelt sein kann, oder ein oder mehrere Zwischenelemente vorhanden sein können. Im Gegensatz dazu sind keine Zwischenelemente oder -schichten vorhanden, wenn ein Element als „direkt an“, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder einer anderen Schicht bezeichnet ist. Es sei dete Ausdruck „und/oder“ umfasst beliebige und alle Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Elemente.
  • Die hierin verwendeten Begriffe dienen lediglich Erläuterungszwecken der vorliegenden Erfindung und sollten nicht als die Bedeutung oder den Schutzumfang der vorliegenden Erfindung einschränkend betrachtet werden. Wie bei dieser Beschreibung verwendet kann eine Singularform, wenn nicht ein bestimmter Fall hinsichtlich des Kontexts definitiv angegeben ist, eine Pluralform umfassen. Die Ausdrücke „umfassen“ und/oder „umfassend“, die bei dieser Beschreibung verwendet werden, definieren weder die erwähnten Formen, Anzahlen, Schritte, Aktionen, Operationen, Organe, Elemente und/oder Gruppen dieser noch schließen sie das Vorhandensein oder den Zusatz einer/ s oder mehrerer anderer verschiedener Formen, Anzahlen, Schritte, Operationen, Organe, Elemente und/oder Gruppen dieser oder den Zusatz dieser aus. Räumlich relative Begriffe, wie beispielsweise „über“, „oberhalb“, „obere(r/s)“, „darunter“, „unter“, „unterhalb“, „untere(r/s)“ und dergleichen können hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element/anderen Elementen oder einem anderen Merkmal/anderen Merkmalen wie in den Figuren dargestellt zu beschreiben. Es ist zu verstehen, dass die räumlich relativen Begriffe zusätzlich zu der in den Figuren gezeigten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen sollen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als „unterhalb“ oder „unter“ oder „darunterliegend unter“ anderer/n Elemente(n) oder Merkmale(n) beschrieben sind, dann „über“ den oder „oberhalb“ der anderen Elemente(n) oder Merkmale(n) ausgerichtet. Somit kann der beispielhafte Begriff „oberhalb“ sowohl eine Ausrichtung oberhalb als auch unterhalb umfassen.
  • Wie hierin verwendet werden Begriffe, wie beispielsweise „erste(r/s)“, „zweite(r/s)“ etc. verwendet, um verschiedene Organe, Komponenten, Gebiete, Schichten und/oder Abschnitte zu beschreiben. Es ist jedoch offensichtlich, dass die Organe, Komponenten, Gebiete, Schichten und/oder Abschnitte nicht durch diese Begriffe definiert sein sollten. Die Begriffe werden lediglich verwendet, um ein Element, eine Komponente, ein Gebiet, eine Schicht oder einen Abschnitt von einem anderen Element, einer anderen Komponente, einem anderen Gebiet, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Somit kann sich ein erstes Organ, eine erste Komponente, ein erstes Gebiet, eine erste Schicht oder ein erster Abschnitt, das, die oder der beschrieben wird, auch auf ein zweites Organ, eine zweite Komponente, ein zweites Gebiet, eine zweite Schicht oder einen zweiten Abschnitt beziehen, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 1 zeigt eine Draufsicht einer beispielhaften Halbleitervorrichtung 100, die mehrere Merkmale umfasst, gemäß der vorliegenden Erfindung. Die Vorrichtung 100 umfasst ein aktives Vorrichtungsgebiet 120, das sich in der Mitte des Chips befindet. Ohne Verlust der Allgemeingültigkeit kann das Vorrichtungsgebiet 120 eine Vorrichtung eines vertikalen Grabenabschirmungs-Leistungs-MOSFET realisieren. Wie es nachstehend ausführlicher beschrieben und gezeigt ist, umfasst die beispielhafte MOSFET-Vorrichtung eine Anordnung von Gräben, die mit einer Anordnung von Mesas ineinandergreifen, isolierte Abschirmelektroden, die in den Böden der Gräben angeordnet sind, isolierte Gate-Elektroden, die in den Gräben über den Abschirmelektroden angeordnet sind, Source-Gebiete, die in den Mesas angeordnet sind, Source-Elektroden, die an den Source-Gebieten angeordnet sind, und eine Drain-Elektrode, die an der Rückseite der Halbleitervorrichtung vorgesehen ist. Die Vorrichtung 100 umfasst ferner eine Source-Metallschicht 110 (auch leitende Schicht 110 genannt), die über dem Vorrichtungsgebiet 120 angeordnet ist und elektrisch mit den Source-Elektroden gekoppelt ist, und ein Source-Pad 111, das über der leitenden Schicht 110 angeordnet ist und elektrisch damit und wiederum mit den Source-Gebieten der Leistungs-MOSFET-Vorrichtung gekoppelt ist. Das Source-Pad 111 ist geeignet, um eine externe Verbindung, wie beispielsweise einen Draht-Bond oder einen Lot-Bump, der ein Source-Potential bereitstellt, aufzunehmen, und kann auf jeder Seite Abmessungen von 150 Mikrometern aufweisen.
  • Auf jeder der linken und rechten Seite des Vorrichtungsgebiets 120 umfasst die Vorrichtung 100 ferner ein Verbindungsgebiet 150, an dem ein elektrischer Kontakt mit der Gate- und der Abschirmelektrode hergestellt wird, die in den Gräben angeordnet sind. In jedem Verbindungsgebiet ist ein Streifen eines leitenden Materials, genannt Gate-Kanal, parallel zu einer Seite des Vorrichtungsgebiets 120 und beabstandet hiervon angeordnet. Der Gate-Kanal stellt einen elektrischen Kontakt mit den Gate-Elektroden in den Gräben her, ist jedoch elektrisch von den Mesas isoliert, die mit den Gräben ineinandergreifen. Jeder Gate-Kanal ist elektrisch mit einem Gate-Pad 112 gekoppelt, das sich am Boden des Chips befindet. Das Gate-Pad 112 ist geeignet, um eine externe Verbindung, wie beispielsweise einen Draht-Bond oder einen Lot-Bump, der ein Gate-Potential bereitstellt, aufzunehmen. In jedem Verbindungsgebiet 150 ist auch ein weiterer Streifen eines leitenden Materials, genannt Abschirmkanal, parallel zu dem Gate-Kanal und beabstandet hiervon angeordnet. Der Abschirmkanal stellt einen elektrischen Kontakt mit den Abschirmelektroden in den Gräben her, ist jedoch elektrisch von Abschnitten der Mesas, über denen er liegt, isoliert. Die Abschirmkanäle sind durch eine Erstreckung der leitenden Source-Schicht an der Oberseite des Chips mit der leitenden Source-Schicht oder mit einem Abschirm-Pad und unter Verwendung einer externen Verbindung elektrisch gekoppelt.
  • Ein Kanalstopp ist an der oder in der Nähe der Peripherie des Chips angeordnet und ist von den Abschirmkanälen und dem oberen Abschnitt des Vorrichtungsgebiets 120 durch eine Lücke beabstandet. Der Kanalstopp ist herkömmlich und kann einen isolierten Metallring umfassen, der über einem Streifen eines dotierten Halbleitergebiets liegt und mit diesem in Kontakt steht, welches einen Ring um die Peripherie des Chips bildet. Es ist wichtig anzumerken, dass der Chip 100 nicht die üblichen Feldabschlussstrukturen umfasst, die normalerweise in dieser Lücke erscheinen würden.
  • 2 zeigt eine vergrößerte Ansicht der oberen linken Ecke des Chips 100, und 3 zeigt eine vergrößerte Ansicht eines Abschnitts entlang der linken Seite des Chips. Die obigen Merkmale sind in diesen Figuren deutlicher zu sehen. 2 und 3 stellen Referenzpunkte für eine Anzahl von Querschnitten des Chips 100 bereit, die nachstehend erläutert werden.
  • 4 ist eine Querschnittsansicht eines Abschnitts des Chips 100, der ein aktives Vorrichtungsgebiet 120 und ein erstes Feldabschlussgebiet umfasst. Der Chip 100 umfasst ein N+-dotiertes Hableitersubstrat 102, eine oder mehrere epitaxial aufgewachsenen n-leitenden Halbeiterschichten 104 („Epitaxiehalbleiterschicht“), die an dem Halbleitersubstrat 102 angeordnet sind, eine Oxidschicht 106, die über der Epitaxiehalbleiterschicht 104 in dem inaktiven und ersten Feldabschlussgebiet angeordnet ist, eine Dielektrikumschicht 107, die über der Oxidschicht 106 angeordnet ist, einen Gate-Kanal, der über der Dielektrikumschicht 107 an dem linken Abschnitt des inaktiven Gebiets angeordnet ist, und eine leitende Schicht 110 (Source-Metallschicht 110), die über der Dielektrikumschicht 107 in dem ersten Feldabschlussgebiet angeordnet ist. Wie es in der Technik bekannt ist, kann ein Halbleitergebiet als Gebiet mit p-Leitfähigkeit (oder „p-leitendes Gebiet“) mit einem p-leitenden Dotiermittel dotiert sein, oder als Gebiet mit n-Leitfähigkeit (oder „n-leitendes Gebiet“) mit einem n-leitenden Dotiermittel dotiert sein. In dem Vorrichtungsgebiet 120 umfasst die Vorrichtung 100 ferner mehrere Gräben 122, die in der Epitaxiehalbleiterschicht angeordnet sind, und mehrere Mesas 130 eines Halbleitermaterials, die mit den Gräben 122 ineinandergreifen. Abschnitte der Dielektrikumschicht 107 bedecken die Oberseiten der Gräben 122, und die Source-Metallschicht 110 erstreckt sich über dem aktiven Vorrichtungsgebiet 120 und stellt einen Kontakt mit den Mesas 130 her. Die Struktur der Gräben 122 und der Mesas 130 wird nachstehend in Bezug auf 5 beschrieben. In dem ersten Abschlussgebiet umfasst die Vorrichtung 100 ferner einen ersten Endgraben 222, eine erste End-Mesa 230, die zwischen dem ersten Endgraben 222 und dem Graben 122 ganz links des Vorrichtungsgebiets 120 angeordnet ist, und eine zweite End-Mesa 238, die links des ersten Endgrabens 222 angeordnet ist.
  • 5 ist eine vergrößerte Querschnittsansicht des ersten Feldabschlussgebiets und des Vorrichtungsgebiets 120, die in 4 gezeigt sind. Jeder Graben 122 weist gegenüberliegende Seitenwände, die mit einer Dielektrikumschicht 123 ausgekleidet sind, eine Abschirmelektrode 124, die zwischen den Seitenwänden in der Nähe des Bodens des Grabens angeordnet ist, eine Dielektrikumschicht 125, die über der Abschirmelektrode 124 angeordnet ist, und eine Gate-Elektrode 126, die über der Dielektrikumschicht und zwischen den Grabenseitenwänden angeordnet ist, auf. Jede Mesa 130 umfasst eine p-leitende Wanne 134, die in der Epitaxiehalbleiterschicht 104 benachbart zu der Oberseite der Schicht 104 angeordnet ist, ein Paar Source-Gebiete 136 (n+-leitend), die in der p-Wanne 134 benachbart zu den beiden benachbarten Gräben 122 und der Oberseite der Epitaxiehalbleiterschicht 104 angeordnet sind, und ein N-Driftgebiet 132, das unter der p-Wanne 134 angeordnet ist. (Eine p-leitende Wanne, ein p-leitendes Gebiet und ein p-dotiertes Gebiet, die hierin beschrieben sind, können in Abhängigkeit vom Kontext der Erläuterung oder vom Kontext des Anspruchs als „Wannengebiet eines ersten Leitfähigkeitstyps“ oder „Wannengebiet eines zweiten Leitfähigkeitstyps“ bezeichnet werden.) In der Mitte der Mesa 130 ist ein kleiner Graben ausgebildet, um der Source-Metallschicht 110 zu ermöglichen, einen elektrischen Kontakt mit den Source-Gebieten 136 und mit der p-Wanne 134 an einem kleinen Gebiet 135 einer gesteigerten p+-Dotierung herzustellen. Ein Elektronenstrom wird vertikal durch die Vorrichtung, von den Source-Gebieten 136 durch ein invertiertes Gebiet der p-Wanne 134 benachbart zu dem Gate-Oxid 123, weiter durch das Driftgebiet 132 und hinunter zu dem N+-Substrat 102 und dem Drain-Kontakt geleitet, wobei die Menge an Strom durch das Potential an den Gate-Elektroden 126 in den Gräben 122 unter normalen Betriebsbedingungen moduliert wird. Die Abschirmelektroden 124 sind elektrisch mit dem Potential der Source-Metallschicht 110 und der Source-Gebiete 136 gekoppelt und schirmen die p-Wanne von hohen elektrischen Feldern ab.
  • Wenn das Potential an der Gate-Elektrode 126 eingestellt ist, um die Vorrichtung in einen Aus-Zustand (z.B. typischerweise ein Potential von etwa null Volt) zu bringen, kann während einer Durchbruchbedingung immer noch ein wesentlicher Strom fließen, wobei das Drain-Potential relativ zu dem Source-Potential sehr hoch ist. Bei der Durchbruchbedingung entwickeln sich hohe elektrische Felder in einem Gebiet in jeder Mesa 130, und dieses hohe elektrische Feld erzeugt Lawinenträger (sowohl Löcher als auch Elektronen). Die Spannung, bei der diese Durchbruchbedingung auftritt, wird Durchbruchspannung genannt. Die Durchbruchspannung der Mesa kann durch Auswählen der Abschirmoxiddicke, der Breite der Mesa und der Dotierung des N-Driftgebiets 132 erhöht werden, um zu bewirken, dass das N-Driftgebiet 132 normalerweise arm an Elektronen ist. Dies bewirkt, dass das elektrische Feld während der Aus-Zustandsbedingungen entlang der Mittellinie der Mesa einheitlicher verteilt ist (z.B. ein Profil des elektrischen Felds mit rechteckiger Form), wodurch das maximale elektrische Feld reduziert wird (und auf diese Weise die Spannung, bei der Lawinenträger erzeugt werden können, erhöht wird). Die Bedingung, unter der das N-Driftgebiet 132 arm an Elektronen ist, wird „Ladungsausgleichsbedingung“ genannt. Die Ladungsausgleichsbedingung kann im Allgemeinen erreicht werden, wenn das Produkt der Mesa-Breite und der Dotierung des N-Driftgebiets 132 in dem Bereich von 1 x 1011 cm-2 bis 1 × 1013 cm-2 liegt.
  • Idealerweise sollte die Durchbruchspannung durch den mit der Mesa 130 in Verbindung stehenden Durchbruchprozess bestimmt werden. In verschiedenen Feldabschlussgebieten der Vorrichtung finden jedoch bei niedrigeren Spannungen verschiedene parasitäre Durchbruchmechanismen statt, und diese setzen die Gesamtdurchbruchspannung der Vorrichtung auf diese Weise auf einen niedrigeren Wert als den, der durch den Durchbruchprozess in der Mesa 130 verursacht wird. Ein solcher potentieller parasitärer Mechanismus kann an dem dünnen Abschnitt der Dielektrikumschicht 123 in dem äußersten Graben eines Vorrichtungsgebiets 120 stattfinden, das mit einem Abschlussgebiet des Stands der Technik entworfen ist. Ohne eine Mesa 130 neben ihr wäre diese dünne Dielektrikumschicht dem Potential der n-leitenden Epitaxieschicht ausgesetzt, die mit dem Drain-Potential gekoppelt ist, und es kann sich ein großes elektrisches Feld über der dünnen Dielektrikumschicht entwickeln, das bewirken kann, dass ein Durchbruch bei einer relativ geringen Spannung stattfindet.
  • Ein Merkmal gemäß der vorliegenden Erfindung berücksichtigt diesen parasitären Durchbruchmechanismus, indem ein Endgraben 222 an jeder Seite der Anordnung von aktiven Gräben 122 des Vorrichtungsgebiets 120 angeordnet wird. Der Graben 222 weist gegenüberliegende Seitenwände, die mit einer Dielektrikumschicht 223 ausgekleidet sind, eine Abschirmelektrode 124, die zwischen den Seitenwänden in der Nähe des Bodens des Grabens angeordnet ist, eine Dielektrikumschicht 125, die über der Abschirmelektrode 124 angeordnet ist, und eine Gate-Elektrode 226 auf, die über der Dielektrikumschicht und zwischen den Grabenseitenwänden angeordnet ist. Im Gegensatz zu der Dielektrikumschicht 123 des Grabens 122 ist die Dielektrikumschicht 223 jedoch entlang der Seitenwand, die der n-leitenden Epitaxieschicht zugewandt ist, dicker als entlang der Seitenwand, die den Gräben 122 des Vorrichtungsgebiets 120 zugewandt ist, gemessen entlang der Tiefe der Gate-Elektrode 226. Das dickere Gebiet ist in der Figur durch das Bezugszeichen 227 angegeben. Das dickere Dielektrikum reduziert das elektrische Feld in der Dielektrikumschicht und erhöht auf diese Weise ihre Durchbruchspannung. Der Graben 222 kann die gleiche Breite wie jeder der Gräben 122 aufweisen, und die Gate-Elektrode 226 kann eine geringere Breite als die Gate-Elektrode 126 aufweisen.
  • Die obigen Gräben 222, 122 und die Mesas 238, 230 und 130 sind in der Draufsicht von 3 in der Nähe der Querschnittslinienangabe für 4 angegeben. Eine ähnliche Anordnung von Gräben und Mesas liegt an der gegenüberliegenden Seite des Vorrichtungsbereichs 120 vor, wie es durch diese Bezugszeichen in der Draufsicht von 2 angegeben ist. Während das Paar von Gräben 222 die Anordnung von Gräben 122 und Mesa 130 auf jeder Seite der Anordnung (z.B. der Oberseite und der Unterseite der Anordnung) begrenzt, umgeben sie die Anordnung nicht und weisen sie keine Abschnitte auf, die die rechte und linke Seite der Anordnung begrenzen. Das heißt, es gibt an den Enden der Gräben 122 und der Mesas 130 keinen senkrechten Abschlussgraben. (Es sei angemerkt, dass die Gräben 122 und die Mesas 130 weiterhin unter dem Gate-Kanal verlaufen.) Bezug nehmend darauf weist die Vorrichtung 100 kein p-dotiertes Gebiet auf, das an den Enden der Gräben 122 angeordnet ist. Jedes dieser Merkmale reduziert die Größe der Feldabschlussbereiche und ermöglicht, dass der aktive Bereich vergrößert wird und/oder die Chipgröße verringert wird. Während die obige Ausgestaltung für ein Vorrichtungsgebiet 120 vorgesehen ist, das eine MOSFET-Vorrichtung bereitstellt, kann sie auch für andere Vorrichtungstypen angewandt werden, wie beispielsweise IGBT-Vorrichtungen und Gleichrichter, und zwar insbesondere für jene Vorrichtungen, bei denen die oben beschriebene Ladungsausgleichsbedingung vorliegt.
  • Wieder auf 5 Bezug nehmend kann, als weiteres Merkmal der vorliegenden Erfindung, die breite Mesa 238 links des Endgrabens 222 optional ein an ihrer Fläche angeordnetes p-leitendes Gebiet 239 neben der Dielektrikumschicht 223 aufweisen. Das p-leitende Gebiet 239 kann direkt von jedem Potential entkoppelt sein und in einem schwimmenden Zustand gelassen werden, oder es kann elektrisch mit der Source-Metallschicht 110 und dem Source-Potential gekoppelt sein (z.B. kann es geerdet sein). In jedem Fall reduziert das Gebiet 239 die elektrischen Felder um die obere rechte Ecke der breiten Mesa 238 herum, um diesen Bereich als Quelle für einen parasitären Durchbruchmechanismus zu beseitigen. Bei einer elektrischen Kopplung mit dem Source-Potential schirmt das p-leitende Gebiet 239 ferner das Dielektrikum 223 von dem Drain-Potential in dem Bereich 227 ab. Das p-leitende Gebiet 239 kann während des gleichen Prozesses wie der, der die p-Wannen 134 herstellt, hergestellt werden.
  • Als weiteres Merkmal der vorliegenden Erfindung kann die Mesa 230 rechts des Endgrabens 222 als p-n-Diode anstatt als MOSFET-Transistor ausgestaltet sein. Hierfür kann sie eine p-Wanne 134 und ein Gebiet 135 einer gesteigerten p+-Dotierung, jedoch keine Source-Gebiete 136, umfassen. Die p-n-Diode ist während normaler Operationen des MOSFET-Transistors des Vorrichtungsgebiets 120 in einem Aus-Zustand vorgespannt. Die Mesa 230 stellt eine zusätzliche Abstandsdistanz zwischen der breiten Mesa 238 und der ersten aktiven Mesa 130 bereit, die dazu dient, das Potential in der breiten Mesa 238 von der ersten aktiven Mesa 130 zu puffern. Dies ermöglicht, dass die elektrischen Eigenschaften der ersten Mesa 130 im Wesentlichen die gleichen sind wie die der inneren Mesas 130.
  • 6 zeigt eine vergrößerte Querschnittsansicht eines Abschnitts einer Abwandlung des beispielhaften Halbleiterchips von 1 gemäß der vorliegenden Erfindung. Die Merkmale in dem vergrößerten Querschnitt von 6 sind die gleichen wie jene, die in dem vergrößerten Querschnitt von 5 gezeigt sind, mit der Hinzufügung eines zusätzlichen Grabens 220, einer Dielektrikumschicht 221 und einer Abschirmelektrode 124. Der Endgraben 220 weist gegenüberliegende Seitenwände, die mit der Dielektrikumschicht 221 ausgekleidet sind, und eine Abschirmelektrode 224 auf, die zwischen den Seitenwänden angeordnet ist, vorzugsweise von der Oberseite der Epitaxiehalbleiterschicht bis zu der Nähe des Bodens des Grabens. Die Abschirmelektrode 224 ist elektrisch mit der Source-Metallschicht 110 gekoppelt oder kann elektrisch schwimmend verbleiben, um ein schwimmendes Potential anzunehmen. Die Abschirmelektrode 224 stellt eine zusätzliche Abschirmung des Drain-Potentials für den Endgraben 222 und die Gate-Elektrode 226 bereit. Eine Mesa 230' ist zwischen den Gräben 220 und 222 definiert. Das p-dotierte Gebiet 239 kann in der Mesa 230' zwischen den Gräben 220 und 222 umfasst oder weggelassen sein. Es kann auch ein p-dotiertes Gebiet 234 verwendet werden, das in der Mesa 230'angeordnet ist und das sich von Graben 222 zu Graben 220 erstreckt. Zusammen mit dem Gebiet 234 kann ein p-dotiertes Gebiet 239' auf der linken Seite des Grabens 220 umfasst sein. Ein Paar von Gräben 220 begrenzt die Anordnung von Gräben 122, 222 und Mesas 130, 230, 230' auf jeder Seite der Anordnung (z.B. der Oberseite und der Unterseite der Anordnung), sie umgeben die Anordnung jedoch nicht und weisen keine Abschnitte auf, die die rechte und linke Seite der Anordnung begrenzen. Dieses Merkmal reduziert die Größe der Feldabschlussbereiche und ermöglicht die Vergrößerung des aktiven Bereichs und/oder die Verringerung der Chipgröße. Während die obige Ausgestaltung für ein Vorrichtungsgebiet 120 vorgesehen ist, das eine MOSFET-Vorrichtung bereitstellt, kann sie auch für andere Vorrichtungstypen angewandt werden, wie beispielsweise IGBT-Vorrichtungen und Gleichrichter, insbesondere jene Vorrichtungen, bei denen die oben beschriebene Ladungsausgleichsbedingung vorliegt.
  • 7 zeigt eine Querschnittsansicht der zuvor genannten Gräben und Mesas in dem Verbindungsbereich 150 direkt benachbart zu dem Vorrichtungsbereich 120 an der in 3 definierten Schnittlinie 7-7. Ein dünner Umfang der Oxidschicht 106 ist über jeder der Mesas 130 und 230 angeordnet, und die Dielektrikumschicht 107 ist über den Gate-Elektroden 126 und 226 sowie auch der darunterliegenden Oxidschicht 106 angeordnet. Der optionale Endgraben 220, die optionale Abschirmelektrode 221 und die optionale Dielektrikumschicht 221 sind gestrichelt gezeigt. Es gibt keine Änderung hinsichtlich der Ausgestaltung des p-dotierten Gebiets 239 in Bezug auf seine benachbarten Elemente in Bezug auf die in 4 und 5 gezeigten Querschnitte.
  • 8 zeigt eine Querschnittsansicht der zuvor genannten Gräben und Mesas in dem Verbindungsbereich 150 unter dem Gate-Kanal an der in 3 definierten Schnittlinie 8-8. Ein dünner Umfang der Oxidschicht 106 ist über jeder der Mesas 130 und 230 angeordnet. Die Oberseiten der Gate-Elektroden 126 und 226 sind durch eine leitende Stufe 126R elektrisch miteinander gekoppelt. Die Stufe 126R ist durch dünne Abschnitte des Oxids 106 elektrisch von den Mesas 130, 230 isoliert. Bei typischen Ausführungsformen sind die Stufe 126R und die Gate-Elektroden 126, 226 aus dem gleichen Material, wie beispielsweise Polysilizium, gebildet. Bei vorherigen Querschnitten ist die Stufe 126R entfernt. Der Metall-Gate-Kanal stellt mit der Stufe 126R einen Kontakt an Stellen über den Gate-Elektroden 126 und 226, die durch Inseln des Dielektrikums 107 getrennt sind, her. Die Inseln können weggelassen werden. Die Gate-Elektroden 126 und 226 enden an dieser Stelle in den Gräben. Der optionale Endgraben 220, die optionale Abschirmelektrode 221 und die optionale Dielektrikumschicht 221 sind gestrichelt gezeigt. Es gibt keine Änderung hinsichtlich der Ausgestaltung des p-dotierten Gebiets 239 in Bezug auf seine benachbarten Elemente in Bezug auf die in 4 und 5 gezeigten Querschnitte.
  • 9 zeigt eine Querschnittsansicht der zuvor genannten Gräben und Mesas in dem Verbindungsbereich 150 zwischen dem Gate-Kanal und dem Abschirmkanal an der in 3 definierten Schnittlinie 9-9. In den Gräben 122 und 222 sind nur die Abschirmelektroden 124 und 224 vorhanden, wobei die Oxidschicht 106 sie und die Mesas 130 und 230 bedeckt.
  • 10 zeigt eine Querschnittsansicht eines Grabens 122 in dem Verbindungsbereich 150 an einer in 3 definierten Schnittlinie 10-10, wobei die Schnittlinie 10-10 zu den Schnittlinien 4-4, 7-7, 8-8 und 9-9 senkrecht ist. Die Gate-Elektrode 126 und die Abschirmelektrode 124 sind in dem Graben angeordnet, wobei die Gate-Elektrode 126 eine Stufe 126R aufweist, die einen elektrischen Kontakt mit dem Gate-Kanal herstellt, und wobei die Abschirmelektrode 124 einen Stufenabschnitt 124R aufweist, der einen elektrischen Kontakt mit dem Abschirmkanal herstellt. Die Dielektrikumschicht 125 ist zwischen der Abschirmelektrode 124 und der Gate-Elektrode 126 entlang ihren horizontal gerichteten Abmessungen angeordnet, eine Dielektrikumschicht 125S ist zwischen den Elektroden 124 und 126 entlang ihren seitlichen Abmessungen angeordnet, und ein Eckenstück 125C eines Dielektrikums ist zwischen der äußeren Ecke der Gate-Elektrode 126 und der inneren Ecke der Abschirmelektrode 124 angeordnet. Die Abschirmelektrode 124 weist eine äußere Ecke, die zu einem Stück 123C eines Dielektrikummaterials benachbart ist, und eine vertikale Seite auf, die zu einer Seitenschicht 123S eines Dielektrikummaterials benachbart ist.
  • Die Krümmungsradiuseffekte erhöhen signifikant die elektrischen Felder in den Gebieten neben den äußeren Ecken der Abschirmelektrode und der Gate-Elektrode 126. Die Dicke des Dielektrikumstücks 123C reicht im Wesentlichen aus, um einen Durchbruch des Dielektrikummaterials zu verhindern. Das Dielektrikumstück 125C und die Dielektrikumseitenschicht 125S um die Gate-Elektrode 126 herum sind relativ dünn und können eine Quelle für einen Durchbruch für den Endgraben 222 (gezeigt in 8) sein. Die Einbeziehung der optionalen Abschirmelektrode 224 und des optionalen Endgrabens 220 schirmt das Dielektrikumstück 125C und die Dielektrikumseitenschicht 125S von dem Drain-Potential ab, das mit der Halbleiterschicht 104 gekoppelt ist, und reduziert auf diese Weise die elektrischen Felder in dem Dielektrikumstück 125C und der Dielektrikumseitenschicht 125S. Ein weiterer möglicher Bereich eines Durchbruchs aufgrund von Krümmungsradiuseffekten, insbesondere bei Hochspannungsvorrichtungen, liegt in der Dielektrikumseitenschicht 123S am Ende des Abschirmstufenabschnitts 124R vor, wie es durch Punkt „A“ in 10 angegeben ist. Dieser potentielle Durchbruch kann erheblich abgeschwächt werden, indem das oberseitige Abschirmkanalmetall (das eine leitende Spur ist) über die Dielektrikumseitenschicht 123S und um eine Distanz L1 über das Ende des Grabens 122 hinaus ausgedehnt wird. Die Distanz L1 kann größer oder gleich der Tiefe des Grabens 122 sein. Bei Niederspannungsvorrichtungsanwendungen ist die Möglichkeit eines Durchbruchs an Stelle „A“ sehr gering, und das oberseitige Abschirmkanalmetall existiert nicht über der Dielektrikumseitenschicht 123S oder über das Ende des Grabens 122 hinaus, wie es in der Figur durch Rand „B“ angegeben ist. Diese Ausgestaltung führt zu einem dünneren Abschirmkanal und einem kleineren Chip.
  • 11 zeigt eine Querschnittsansicht einer Mesa 130 in dem Verbindungsbereich 150 an einer in 3 definierten Schnittlinie 11-11, wobei die Schnittlinie 11-11 senkrecht zu den Schnittlinien 4-4, 7-7, 8-8 und 9-9 ist. Die p-dotierte Wanne 134 und die Stufe 126R für die Gate-Elektroden 126 sind auf der rechten Seite der Figur gezeigt. Typischerweise ist die p-dotierte Wanne 134 elektrisch mit dem Potential der Source und der Abschirmung gekoppelt, sie kann sich jedoch in einigen Fällen, in denen das Gebiet in einem Feldabschlussbereich verwendet wird, in einem schwimmenden Zustand befinden. Die p-dotierte Wanne 134 weist ein Ende auf, das an oder unter der Gate-Stufe 126R (die eine elektrische Spur ist) endet. Als Hinweis sind die Konturen der Gate-Elektrode 126 und der Abschirmelektrode 124 gestrichelt gezeigt. Es besteht die Möglichkeit, dass am Ende der p-dotierten Wanne 134 aufgrund von Krümmungsradiuseffekten ein Durchbruch auftritt. Die Gate-Elektroden 126 und die Abschirmelektroden 124, die auf jeder Seite der p-dotierten Wanne 134 angeordnet sind, verarmen jedoch normalerweise den Abschnitt der n-dotierten Mesa 130, der benachbart zum Ende der Wanne 134 ist, wodurch das Potential und die elektrischen Felder um das Ende der Wanne 134 herum erheblich reduziert werden. Die elektrischen Felder mit reduziertem Umfang sind jedoch um die Enden der Wanne 134 herum weiterhin vorhanden und können sich am Ende der Wanne 134 auf eine radiale Weise (d.h. Krümmungsradiuseffekt) konzentrieren. Bei der in 11 gezeigten Ausgestaltung ist das Ende der Wanne 134 jedoch im Wesentlichen durch die Gate-Stufe 126R abgeschirmt und reduziert es die Krümmungsradiuseffekte am Ende des Gebiets wesentlich. Im Speziellen leitet die leitende Stufe 126R die in der Mesa 130 am Ende der Wanne 134 vorhandenen elektrischen Felder weg vom Ende der Wanne 134 und zu sich selbst hin, wodurch die radiale Konzentration des elektrischen Felds reduziert wird. Diese Abschirmung würde verloren gehen, wenn sich das Ende der Wanne 134 zur linken Seite des unteren des Abschnitts der leitenden Stufe 126R erstrecken würde. Dieser Abschirmungseffekt wird am besten erhalten, wenn das Ende der Wanne 134 von der distalsten Seite (z.B. der linken Seite) des unteren Abschnitts der leitenden Stufe 126R um eine Distanz L2 beabstandet ist, wobei L2 größer oder gleich der Tiefe der Wanne 134 ist. Bei bevorzugten Realisierungen ist L2 größer oder gleich der Tiefe der Wanne 134 plus der Trennungsdistanz zwischen der Wanne 134 und der leitenden Stufe 126R, wobei die Trennungsdistanz für die in der Figur gezeigte Ausgestaltung gleich dem dünnen Abschnitt der Oxidschicht 106 ist.
  • Wie oben erwähnt verarmen die Gate-Elektroden 126 und die Abschirmelektroden 124, die auf jeder Seite der p-dotierten Wanne 134 angeordnet sind, normalerweise den Abschnitt der n-dotierten Mesa 130, der benachbart zum Ende der Wanne 134 ist, wodurch das Potential und die elektrischen Felder um das Ende der Wanne 134 herum erheblich reduziert werden. Um diesen Vorteil zu erreichen, sollte das Ende des p-dotierten Gebiets von den Enden der Abschirmelektroden 124 oder den Enden der Gräben 122 um mindestens eine Distanz L3 wie in 12 gezeigt beabstandet sein. Die Distanz L3 kann gleich der Tiefe des Grabens 122 sein oder kann gleich der Differenz zwischen der Tiefe des Grabens 122 und der Tiefe der Wanne 134 sein. Es ist möglich, dass sich die Wanne 134 über die Gate-Stufe 126R hinaus erstreckt, wie es in 13 gezeigt ist, und es ist weiter möglich, dass das Ende der Wanne 134 unter dem Abschirmkanal (und der Feldplatte) angeordnet ist. Wenn der Abschirmkanal in der Nähe des oder über dem Ende der Wanne 134 angeordnet ist, kann er eine Abschirmung zum Vermindern der Krümmungsradiuseffekte am Ende der Wanne 134 auf die gleiche Weise, auf die die Gate-Stufe 126R eine Abschirmung bereitstellte, wie es zuvor in Bezug auf 11 beschrieben wurde, bereitstellen. Bei Anwendungen mit niedriger und mittlerer Spannung muss der Abschirmkanal jedoch nicht über dem Ende der p-dotierten Wanne 134 angeordnet sein. Während es vorzuziehen ist, dass keine anderen p-dotierten Gebiete zwischen dem Ende der Wanne 134 und den Enden der benachbarten Gräben angeordnet sind, kann ein leichter p-dotiertes Gebiet zwischen dem Ende der Wanne 134 und den Enden der benachbarten Gräben angeordnet sein. Das leichter p-dotierte Gebiet weist eine geringere Dotiermitteldosierung, gemessen über einen Querschnitt der Mesa-Breite, auf als die der Wanne 134. Anders ausgedrückt weist das leichter p-dotierte Gebiet eine geringere integrierte aus dem Dotiermittel resultierende Änderung, gemessen über einen Querschnitt der Mesa-Breite, auf als die der Wanne 134. Bei den obigen Ausgestaltungen ist kein Abschlussgraben notwendig, der senkrecht zu den Enden der Gräben 122 verläuft, wie es bei einer Ausgestaltung des Stands der Technik der Fall wäre. Alle obigen Ausgestaltungen des Endes der p-dotierten Wanne 134 können auf Grabenabschirmungs-Schottky-Barrierendiodenvorrichtungen angewandt werden, wobei die obigen Abstandsdistanzen auf das Ende des Schottky-Metalls, oder wenn ein p-dotiertes Gebiet wie das in 6 gezeigte Gebiet 239' verwendet wird, um den Umfang des Schottky-Metalls herum, angewandt werden. Nachstehend wird in Bezug auf 32 - 34 eine beispielhafte Ausführungsform einer Grabenabschirmungs-Schottky-Barrierendiodenvorrichtung, die diese erfinderischen Aspekte einsetzt, beschrieben.
  • Wieder auf 10 Bezug nehmend ist zu sehen, dass das Abschirmkanalmetall einen elektrischen Kontakt mit einer Oberseite des Stufenabschnitts 124R der Abschirmelektrode 124 auf einem Niveau herstellt, das an oder unterhalb der Oberseite der Epitaxieschicht 104 liegt. Dieses Merkmal ist auch in 14 gezeigt, die ein Querschnitt ist, der senkrecht zu dem Querschnitt von 10 ist. Wie in 14 gezeigt werden die Kontakte von dem Abschirmkanalmetall zu den Stufenabschnitten 124R durch Kontaktöffnungen hergestellt, die durch die Dielektrikumschicht 107 und die Oxidschicht 106 gebildet sind. Diese Ausgestaltung hat die Vorteile eines reduzierten elektrischen Kontaktwiderstands und einer Vereinfachung des Herstellungsprozesses. Bei den herkömmlichen Herstellungsprozessen werden ein Polysiliziumätzmaskierungs- und ein Ätzschritt verwendet, um eine Polysiliziumbusstruktur zwischen dem Abschirmkanalmetall und den Abschirmelektroden 124, 224 zu definieren. Die obige vereinfachte Kontaktstruktur kann jedoch durch Modifizieren einer vorherigen Maske, die in dem Prozess verwendet wird, definiert werden, wie beispielsweise die Maske, die verwendet wird, um die Kontakte von dem Source-Metall zu den Gebieten 135 einer gesteigerten Dotierung und den Source-Gebieten 136, die in 5 gezeigt sind, zu definieren. Dementsprechend können der Maskierungs- und der Ätzschritt, die herkömmlich verwendet werden, um die oben beschriebene Polysiliziumbusstruktur zu definieren, weggelassen werden.
  • Beim Herstellen einer Hochstromkapazitätsvorrichtung können anstatt eines großen Vorrichtungsgebiets 120 mehrere Instanzen des Vorrichtungsgebiets 120 verwendet werden. Die Instanzen des Vorrichtungsgebiets 120 sind parallel elektrisch gekoppelt, und diese Ausgestaltung stellt einen Pfad eines geringen Widerstands zu den Zentren der Abschirmelektroden 124 und den Zentren der Gate-Elektroden 126 im Vergleich zu dem Fall bereit, in dem eine große Instanz von Vorrichtungsgebieten 120 verwendet wird. 15 zeigt eine schematische Draufsicht einer an einem Halbleiterchip angeordneten Halbleitervorrichtung 200. Die Vorrichtung 200 umfasst ein oberes Vorrichtungsgebiet 120A, das über einem unteren Vorrichtungsgebiet 120B angeordnet ist, ein oberes Verbindungsgebiet 150 (wie zuvor beschrieben), das über dem oberen Vorrichtungsgebiet 120A angeordnet ist, ein unteres Verbindungsgebiet 150, das unter dem Vorrichtungsgebiet 120B angeordnet ist, ein mittleres Verbindungsgebiet 250, das zwischen den Vorrichtungsgebieten 120A und 120B angeordnet ist. Die Vorrichtungsgebiete 120A und 120B sind Instanzen des zuvor beschriebenen Vorrichtungsgebiets 120. Es gibt einen Gate-Kanal und einen Abschirmkanal in jedem Verbindungsgebiet 150 und zwei Gate-Kanäle und einen Abschirmkanal in dem mittleren Verbindungsgebiet 250. Die Gate-Kanäle sind durch eine Gate-Versorgung elektrisch mit einem Gate-Pad 212 gekoppelt. Die Source-Metallschicht 110 ist über den Vorrichtungsgebieten 120A und 120B angeordnet und [engl.: „an“] elektrisch mit den Abschirmkanälen und zwei Source-Pads 111 gekoppelt. Mehrere ineinandergreifende Gräben 122' und Mesas 130' sind in der Halbleiterepitaxieschicht und in den Vorrichtungsgebieten 120A, 120B und den Verbindungsgebieten 150, 250 wie durch die gestrichelten Linien auf der rechten Seite der Figur gezeigt angeordnet. In der Figur sind für eine anschauliche Klarheit nur die ersten wenigen Gräben und Mesas gezeigt, die Pfeilsymbole links der Anordnung geben jedoch schematisch an, dass sich die Anordnung von ineinandergreifenden Gräben und Mesas zu den linken Seiten der Vorrichtungsgebiete 120A, 120B und Verbindungsgebiete 150, 250 erstreckt. Die Gräben 122' sind im Wesentlichen die gleichen wie die Gräben 122, außer dass sie kontinuierlich durch die Vorrichtungsgebiete 120A, 120B und die Verbindungsgebiete 150, 250 verlaufen. Die Mesas 130' sind im Wesentlichen die gleichen wie die Mesas 130, außer dass sie kontinuierlich durch die Vorrichtungsgebiete 120A, 120B und die Verbindungsgebiete 150, 250 führen. Eine Kanalstoppstruktur umgibt die Gebiete 120A, 120B, 150 und 250 am Umfang des Chips und ist durch eine Lücke von den Gebieten 120A, 120B, 150 und 250 getrennt. Diese Lücke ist die gleiche wie die in 11 gezeigte und [engl.: „an“] identifizierte Lücke.
  • 16 zeigt eine Querschnittsansicht des Verbindungsgebiets 250 an der in 15 gezeigten Schnittlinie 16-16. Der Querschnitt führt entlang einem Graben 122'. Die Komponenten sind die gleichen wie die oben in Bezug auf 10 beschriebenen Komponenten mit den Ausnahmen, dass auf der linken Seite der Figur ein Spiegelsatz einer Gate-Elektrode 126, einer Gate-Stufe 126R und eines Gate-Kanals vorliegt und dass das Dielektrikumstück 123C und die Dielektrikumseite 123S nicht vorhanden sind und dass der Graben 122', die Dielektrikumschicht 123', die Abschirmelektrode 124' und die Abschirrnstufe 124R' auf die linke Seite gespiegelt sind und entlang dem Querschnitt von links nach rechts verlaufen. Die Gate-Kanäle stellen einen elektrischen Kontakt mit den Gate-Stufen 126R der Gate-Elektroden 126 her, sind jedoch von dem Abschirmmetallkanal und der Abschirmstufe 124R' und der Abschirmelektrode 124' elektrisch isoliert. Das Abschirmkanalmetall stellt einen elektrischen Kontakt mit der Abschirmstufe 124R' und der Abschirmelektrode 124' her und ist elektrisch von den Gate-Kanälen, den Gate-Stufen 124R und den Gate-Elektroden 124 isoliert. Die obige Grabenkonstruktion beseitigt das Ungleichgewicht bei den elektrischen Feldern und Potentialen, das in den Mesa-Gebieten der Vorrichtung 100 auftritt, die sich neben den Grabenunterbrechungen in den Verbindungsgebieten 150 befinden, und beseitigt somit das entsprechende lokale Ladungsungleichgewicht. Diese Konstruktion weicht von Konstruktionen des Stands der Technik ab, die aufwändige Feldabschlussstrukturen in der Mitte des Verbindungsgebiets 250 umfassen würden.
  • 17 zeigt eine Querschnittsansicht des Verbindungsgebiets 250 an der in 15 gezeigten Schnittlinie 17-17. Der Querschnitt verläuft entlang einer Mesa 130'. Die Komponenten sind die gleichen wie die oben in Bezug auf 10 beschriebenen Komponenten mit der Ausnahme, dass ein Spiegelsatz einer p-dotierten Wanne 134, einer Gate-Elektrode 126, einer Gate-Stufe 126R und eines Gate-Kanals auf der linken Seite der Figur vorliegt. Die Konturen der Positionen der Abschirmelektrode 124' und der Gate-Elektroden 126 sind gestrichelt gezeigt. Ähnlich wie bei der Vorrichtung 100 ist jede p-dotierte Wanne 134 typischerweise elektrisch mit dem Potential der Source und der Abschirmung gekoppelt, sie kann sich jedoch in einigen Fällen, in denen das Gebiet in einem Feldabschlussbereich verwendet wird, in einem schwimmenden Zustand befinden. Jede p-dotierte Wanne 134 weist ein Ende auf, das vorzugsweise an oder unter einer jeweiligen leitenden Gate-Stufe 126R (die eine elektrische Spur ist) endet. Es besteht die Möglichkeit, dass ein Durchbruch am Ende jeder p-dotierten Wanne 134 aufgrund von Krümmungsradiuseffekten auftritt. Die Gate-Elektroden 126 und die Abschirmelektroden 124, die an jeder Seite der p-dotierten Wanne 134 angeordnet sind, verarmen jedoch normalerweise den Abschnitt jeder n-dotierten Mesa 130, der benachbart zu dem Ende der Wanne 134 ist, wodurch das Potential und die elektrischen Felder um das Ende der Wanne 134 herum signifikant reduziert werden. Die elektrischen Felder mit reduzierten Umfängen sind jedoch weiterhin um die Enden der Wanne 134 herum vorhanden und können sich am Ende der Wanne 134 auf eine radiale Weise (d.h. Krümmungsradiuseffekt) konzentrieren. Bei der in 17 gezeigten Ausgestaltung sind die Enden der Wanne 134 jedoch im Wesentlichen durch die leitenden Gate-Stufen 126R abgeschirmt und reduziert die Ausgestaltung im Wesentlichen die Krümmungsradiuseffekte an den Gebietsenden (wie zuvor oben für die Vorrichtung 100 in Bezug auf 11 beschrieben). Diese Abschirmung ginge verloren, wenn sich das Ende einer Wanne 134 über die distale Seite des unteren Abschnitts der darüber angeordneten leitenden Stufe 126R hinaus erstrecken würde. Dieser Abschirmungseffekt wird am besten erhalten, wenn sich das Ende der Wanne 134 nicht über die distale Seite des unteren Abschnitts der leitenden Stufe 126R hinaus erstreckt und ferner von der distalsten Seite des unteren Abschnitts der leitenden Stufe 126R durch eine Distanz L2 beabstandet ist, wobei L2 größer oder gleich der Tiefe der Wanne 134 ist. Bei bevorzugten Realisierungen ist L2 größer oder gleich der Tiefe der Wanne 134 plus der Trennungsdistanz zwischen der Wanne 134 und der leitenden Stufe 126R, wobei die Trennungsdistanz für die in der Figur gezeigte Ausgestaltung gleich dem dünnen Abschnitt der Oxidschicht 106 ist.
  • 18 zeigt eine Querschnittsansicht einer Abwandlung 250' des Verbindungsgebiets 250, die eine elektrisch schwimmende p-dotierte Wanne 134C umfasst, die in der Epi-Schicht 104 und unter dem Abschirmkanalmetall angeordnet ist. (Das p-dotierte Gebiet schwimmt dadurch, dass keine direkte elektrische Verbindung zwischen ihm und einer leitenden Schicht hergestellt wird, die geeignet ist, um ein elektrisches Potential von einem externen Schaltkreis aufzunehmen.) Die schwimmende p-dotierte Wanne 134C fungiert als Pufferabschirmung zwischen der Epi-Schicht 104 und dem darüber liegenden Abschnitt der Oxidschicht 106. Der Abschnitt der Oxidschicht 106 zwischen dem Abschirmkanalmetall und der Epi-Schicht 104 kann hohe elektrische Felder erfahren, da das Abschirmkanalmetall für gewöhnlich am Massepotential liegt und der darunterliegende Abschnitt der Epi-Schicht 104 für gewöhnlich am Drain-Potential liegt. Um die Krümmungsradiuseffekte an den Enden der p-dotierten Wanne 134C zu reduzieren, können die Enden in der Nähe der oder unter den Gate-Stufen 126R angeordnet sein.
  • 19 zeigt eine Querschnittsansicht einer weiteren Abwandlung 250" des Verbindungsgebiets 250, die anstelle der beiden in 17 gezeigten Wannen 134 eine kontinuierliche p-dotierte Wanne 134' umfasst. Die kontinuierliche p-dotierte Wanne 134' erstreckt sich von dem Vorrichtungsgebiet 120A zu dem Vorrichtungsgebiet 120B und durch das Verbindungsgebiet 250" und ist elektrisch mit der Source-Metallschicht 110 (und wiederum mit dem Abschirmkanalmetall) gekoppelt. Es gibt keinen Krümmungsradiuseffekt, der mit der kontinuierlichen p-dotierten Wanne 134' in Verbindung steht, da die Wanne 134' keinen Seitenrand und keine Ecke aufweist. Die kontinuierliche p-dotierte Wanne 134' fungiert auch als Pufferabschirmung zwischen der Epi-Schicht 104 und der darüber liegenden Oxidschicht 106. Wie oben angemerkt kann der Abschnitt der Oxidschicht 106 zwischen dem Abschirmkanalmetall und der Epi-Schicht 104 hohe elektrische Felder erfahren, da das Abschirmkanalmetall für gewöhnlich am Massepotential liegt und der darunterliegende Abschnitt der Epi-Schicht 104 für gewöhnlich am Drain-Potential liegt.
  • Bei allen Ausführungsformen, die die Verbindungsgebiete 150, 250, 250' und 250" darstellen, kann angemerkt werden, dass jedes Verbindungsgebiet eine Ausgestaltung eines oder mehrerer Material-Bodies mit benachbarten Abschnitten von Mesas 130, 130' aufweist, was eine inaktive Vorrichtung erzeugt. Ein Material-Body kann ein dotiertes Gebiet, eine Dielektrikumschicht, eine leitende Schicht etc. umfassen. Im Gegensatz dazu weist jedes Vorrichtungsgebiet 120, 120A, 120B eine Ausgestaltung eines oder mehrerer Material-Bodies mit Abschnitten der Mesas 130, 130' auf, was eine aktive Vorrichtung erzeugt.
  • Nun wird eine weitere Ausführungsform in Bezug auf die in 20 dargestellte Halbleitervorrichtung 300 beschrieben und dargestellt. Die Halbleitervorrichtung 300 weist im Wesentlichen den gleichen Grundriss (Draufsicht) wie die in 1 - 3 gezeigte Halbleitervorrichtung 100 auf. 20 ist eine vergrößerte Ansicht eines Abschnitts entlang der linken Seite des Chips der Halbleitervorrichtung 300 ähnlich der vergrößerten Ansicht des linken Abschnitts der in 3 gezeigten Vorrichtung 100. Die Halbleitervorrichtung 300 umfasst im Wesentlichen die gleichen Elemente wie die Vorrichtung 100, angeordnet auf im Wesentlichen die gleiche Weise, und umfasst ferner einen Umfangsgraben 320, der die gesamte Anordnung der zuvor oben beschriebenen Gräben 122, 222 und Mesas 130, 230 umgibt oder zumindest 75 % des Umfangs um die Anordnung herum umgibt. (Es sei angemerkt, dass der Umfangsgraben 320 mit einer oder mehreren Unterbrechungen relativ kleiner Unterbrechungen unterbrochen sein kann, was seine Auswirkungen nicht signifikant beeinflussen kann.). 21 und 22 zeigen Querschnitte des Umfangsgrabens 320 und der Anordnung der Gräben 122, 222 und Mesas 130, 230 entlang dem Boden der Anordnung und an den in 20 gezeigten Schnittlinien 21-21 und 22-22. Der Umfangsgraben 320 umfasst eine Dielektrikumschicht 321, die seine gegenüberliegenden Seitenwände auskleidet, und eine leitende Elektrode 324, die in dem Graben angeordnet ist. Die leitende Elektrode 324 kann elektrisch mit einer leitenden Schicht, wie beispielsweise dem Abschirmkanal, gekoppelt sein, um ein Massepotential aufzunehmen, oder sie kann von jeglicher leitenden Schicht, die ein Potential trägt, entkoppelt sein, wodurch sie an einem schwimmenden Potential liegt. Die Umfangsabschirmung 320 ist von dem Graben 222 um eine Distanz beabstandet, die in der Größenordnung des Abstands zwischen benachbarten Gräben 122 liegt. Zwischen der Umfangsabschirmung 320 und dem Graben 222 ist ein Lückengebiet 330 angeordnet. Mit der Oberseite des Lückengebiets 330 sind keine elektrischen Potentiale durch irgendeine leitende Schicht gekoppelt, und das Potential an dem Lückengebiet 330 schwimmt. Wenn die Umfangsgrabenelektrode 324 an einem schwimmenden Potential liegt, können die Potentiale daran und an dem schwimmenden Lückengebiet 330 schwimmen, um ausgleichende Potentiale in Bezug auf das Drain-Potential einzustellen, und können sie auf diese Weise die Empfindlichkeit hinsichtlich eines Ladungsungleichgewichts in dem Lückengebiet 330 reduzieren. Als Ergebnis wird das Erreichen der Ladungsausgleichsbedingung in dem Lückengebiet 330 einfacher als wenn diese Lückengebiete 330 durch herkömmliche geerdete p-Wannen an einem Source-Potential fest wären. Es werden im Wesentlichen die gleichen Vorteile erreicht, wenn die Umfangsgrabenelektrode 324 mit einem Massepotential gekoppelt ist. Die Breite des Lückengebiets 330 kann kleiner oder gleich 1,25 mal der Breite der Mesa 130 sein, und die Breiten des Lückengebiets 330 entlang den verschiedenen Seiten des Umfangsgrabens 320 können unterschiedlich sein. Beispielsweise kann die Breite des Lückengebiets 330 entlang der linken und rechten vertikalen Seite des Umfangsgrabens 320 (und der Hauptanordnung der Gräben 122 und Mesas 130) kleiner sein als die Breite des Lückengebiets 330 entlang der oberen und unteren horizontalen Seite des Umfangsgrabens 320 (und der Hauptanordnung).
  • 23 und 24 sind Querschnitte, die den Umfangsgraben 320 entlang den Enden der primären Gräben 122 und Mesas 130 und an den in 20 gezeigten Schnittlinien 23-23 und 24-24 zeigen. Die Querschnitte von 23 und 24 sind im Wesentlichen die gleichen wie die Querschnitte von 10 und 11 für die Vorrichtung 100 plus die Hinzufügung des Umfangsgrabens 320 und des Lückengebiets 330. Die Elemente 102 - 107, 120, 122, 123, 123C, 123S, 124, 124R, 125, 125C, 125S, 126, 126R, 134, 150, der Abschirmkanal, der Gate-Kanal und der Kanalstopp weisen die gleichen relativen Beziehungen in Bezug zueinander auf. Wie oben angegeben befindet sich ein möglicher Durchbruchbereich aufgrund von Krümmungsradiuseffekten, insbesondere für Hochspannungsvorrichtungen, in der Dielektrikumseitenschicht 123S am Ende des Abschirmstufenabschnitts 124R, wie es durch Punkt „A“ in 23 angegeben ist (das gleiche galt für 10). Wie zuvor beschrieben kann dieser mögliche Durchbruchbereich signifikant abgeschwächt werden, indem das oberseitige Abschirmkanalmetall (das eine leitende Spur ist) sich über die Dielektrikumseitenschicht 123S und um eine Distanz L1 über das Ende des Grabens 122 hinaus erstreckt. Die Distanz L1 kann größer oder gleich der Tiefe des Grabens 122 sein. Der Umfangsgraben 320 vermindert auch den möglichen Durchbruchbereich durch Wegbewegen der elektrischen Felder von Punkt A. Wie oben angegeben können, wenn die Umfangsgrabenelektrode 324 an einem schwimmenden Potential liegt, die Potentiale daran und an dem schwimmenden Lückengebiet 330 schwimmen, um ausgleichende Potentiale in Bezug auf das Drain-Potential einzustellen und können sie auf diese Weise die Empfindlichkeit hinsichtlich eines Ladungsungleichgewichts in dem Lückengebiet 330 reduzieren. Als Ergebnis wird das Erreichen der Ladungsausgleichsbedingung in dem Lückengebiet 330 einfacher als wenn diese Lückengebiete 330 durch die herkömmlichen geerdeten p-dotierten Wannen am Source-Potential fest wären. Es können im Wesentlichen die gleichen Vorteile erreicht werden, wenn die Umfangsgrabenelektrode 324 mit einem Massepotential gekoppelt ist, was durch ein Kontaktloch 325 eines leitenden Materials erfolgen kann, das zwischen der Abschirmelektrode 324 und dem Abschirmkanalmetall angeordnet ist, wobei das leitende Kontaktloch 325 elektrisch mit sowohl dem Abschirmkanal als auch der Abschirmelektrode 324 gekoppelt ist.
  • Die gleichen obigen Vorteile können im Wesentlichen mit der Verwendung einer schwimmenden p-dotierten Wanne 334 in dem schwimmenden Lückengebiet 330 erreicht werden. Diese Ausführungsform ist durch 25 - 28 dargestellt, welche die gleichen Querschnitte wie 21 - 24 sind, mit der Ausnahme der Hinzufügung der schwimmenden p-dotierten Wanne 334. Mit der Wanne 334 ist keine Massepotentialspannung gekoppelt. 29 zeigt die schwimmende p-dotierte Wanne 334 in dem Abschnitt des Lückengebiets 330, der zwischen dem Graben 222 und dem Umfangsgraben 320 angeordnet ist. Die Wanne 334 erstreckt sich nach links, um zu dem Umfangsgraben 320 benachbart zu sein. Während die Wanne 334 als durchgehender Streifen gezeigt ist, der benachbart zu dem Umfangsgraben 320 angeordnet ist, sei angemerkt, dass die Wanne 334 segmentiert sein kann (in dem kontinuierlichen Streifenlücken aufweist). Die Enden jedes segmentierten Gebiets der Wanne 334 können unter einem Abschirmkanal und anderen leitenden Spuren angeordnet sein, um Krümmungsradiuseffekte zu minimieren.
  • Wie oben angegeben kann der Umfangsgraben 320 kontinuierlich sein und die gesamte Anordnung von Gräben 122, 222 und Mesas 130, 230 umgeben, oder er kann kontinuierlich sein und zumindest 75 % des Umfangs um die Anordnung herum umgeben. Wieder auf 20 Bezug nehmend werden, wenn ein diskontinuierlicher Umfangsgraben 320 verwendet wird, typischerweise Unterbrechungen in dem Graben 320 an den Ecken der Anordnung eingeführt, wobei jede Unterbrechung typischerweise kleiner als zweimal die Breite des Lückengebiets 330, und typischerweise gleich der Breite des Lückengebiets 330, ist. Bei einer Ausführungsform ist der Umfangsgraben, unter Verwendung eines diskontinuierlichen Umfangsgrabens 320, am Ende seiner horizontalen Schenkel an Punkt „D“ in 20 unterbrochen, sodass die horizontalen Schenkel des Umfangsgrabens 320 die gleiche Länge wie die inneren Gräben 122, 222 aufweisen. Die vertikalen Schenkel des Umfangsgrabens 320 können bündig mit den Enden der horizontalen Schenkel enden oder können sich über die Enden der horizontalen Schenkel hinaus erstrecken, wie es durch die gestrichelte Erstreckung eines der vertikalen Schenkel bis zu Punkt „E“ in 20 gezeigt ist. Die letzteren Erstreckungen sind aktuell gegenüber einem bündigen Enden der vertikalen Schenkel mit den Enden der horizontalen Schenkel bevorzugt. Bei einer anderen Ausführungsform, die einen diskontinuierlichen Umfangsgraben 320 verwendet, ist der Umfangsgraben am Ende seiner vertikalen Schenkel an Punkt „F“ in 20 unterbrochen, sodass sich die horizontalen Schenkel des Umfangsgrabens 320 über die Enden der inneren Gräben 122, 222 hinaus erstrecken. Die horizontalen Schenkel des Umfangsgrabens 320 können bündig mit den Enden der vertikalen Schenkel enden oder können sich auf die gleiche Weise wie in der vorherigen Ausführungsform beschrieben über die Enden der vertikalen Schenkel hinaus erstrecken. In jeder der vorherigen beiden Ausführungsformen können die horizontalen Schenkel und die vertikalen Schenkel des Umfangsgrabens 320 elektrisch schwimmen oder geerdet sein. Es ist möglich, die vertikalen Schenkel elektrisch zu erden, während die horizontalen Schenkel elektrisch schwimmen oder umgekehrt. Somit können verschiedene Segmente eines diskontinuierlichen Umfangsgrabens 320 verschiedene elektrische Zustände (z.B. schwimmender Zustand, geerdeter Zustand) aufweisen.
  • Wenn ein Umfangsgraben 320, entweder mit einer geerdeten oder einer schwimmenden Elektrode 324, verwendet wird, kann ein Ladungsungleichgewicht an den Ecken des Umfangsgrabens 320 vorliegen. Der Grund hierfür ist, dass das Lückengebiet 330 zwei Seiten des Umfangsgrabens 320 anstatt einer sieht, wie es in der vergrößerten Draufsicht von 30 gezeigt ist. Die Elektrode 324 des Umfangsgrabens versucht, mehr Ladung zu entleeren als in dem Eckenbereich des Lückengebiets 330 vorhanden ist. Dieses Ladungsungleichgewicht kann durch Verkürzen der Länge des Grabens 222, der zu dem horizontalen Schenkel des Umfangsgrabens 320 benachbart ist, berücksichtigt werden. Dies ist als Vorrichtung 400 dargestellt, die bis auf die Verkürzung des Grabens die gleiche wie Vorrichtung 300 ist. Die Verkürzung des Grabens 222 reduziert den Ladungsabbildungseffekt des Grabens 222 an der Ecke des Lückengebiets 330 und kompensiert auf diese Weise die Überabbildung der Elektrode 324 des Umfangsgrabens. 31 zeigt einen Querschnitt des verkürzten Grabens 222 zusammen mit einer Kontur der unverkürzten Länge für einen Vergleich. Das Ende des Grabens 222 ist weiter von dem Umfangsgraben 320 beabstandet als die Enden der Gräben 122. Die p-Wanne 334 der Vorrichtung 300 kann bei jeder der oben beschriebenen Ausgestaltungen der Vorrichtung 400 zur Vorrichtung 400 hinzugefügt werden. Die p-Wanne 334 für die Vorrichtung 400 kann an einem schwimmenden Potential oder an einem festen Potential (z.B. Massepotential) liegen.
  • Wie es in der Erläuterung der Vorrichtung 100 und 1 - 14 kurz angegeben ist, können einige erfinderische Aspekte der Vorrichtung 100 auf Grabenabschirmungs-Schottky-Barrierendiodenvorrichtungen angewandt werden. Eine Schottky-Diodenvorrichtung kann eine ähnliche Konstruktion wie Vorrichtung 100, wie in 1 - 14 gezeigt, aufweisen und kann die gleichen Komponenten wie die Vorrichtung 100 umfassen, wobei jedoch die Gate-Elektroden 126 und 226, die Gate-Kanäle, die Gate-Pads, die Source-Gebiete 136, die Abschnitte der Dielektrikumschichten 106 und 107, die über den Mesas angeordnet sind, und die Wannengebiete 134 nicht notwendig sind. 32 - 34 zeigen Querschnitte einer beispielhaften Schottky-Diodenvorrichtung 100" gemäß Aspekten der vorliegenden Erfindung. 32 zeigt einen Querschnitt durch das Vorrichtungsgebiet 120 der Vorrichtung 100" ähnlich dem für Vorrichtung 100 in 6 gezeigten Querschnitt. Die Vorrichtung 100" umfasst Gräben 122" und 222", die ähnlich den Gräben 122 bzw. 222 sind, außer dass die Gräben 122" und 222" keine Gate-Elektroden 126 bzw. 226 umfassen müssen und Abschirmelektroden 124" umfassen können, die sich zur Oberseite der Epitaxieschicht 104 oder in die Nähe dieser erstrecken und die größer sind als die Abschirmelektroden 124. (Bei anderen Schottky-Ausführungsformen können die Gate-Elektroden 126 und 226 zusammen mit den Gate-Kanälen verwendet werden, in welchem Fall sie typischerweise mit dem Potential der Source-Metallschicht 110 gekoppelt sind.) Die Vorrichtung 100" umfasst auch den Graben 220, die Mesas 130, 230 und 230', die Dielektrikumschicht 106 und 107 in den Feldabschlussgebieten und die Source-Metallschicht 110 der Vorrichtung 100. Als Unterschied zu der Vorrichtung 100 können die Source-Metallschicht und der Abschirmkanal miteinander verbunden sein, da es keinen Gate-Kanal zwischen ihnen gibt. Die Source-Metallschicht 110 kontaktiert die Oberseiten der Mesas 130, um Schottky-Barrierenkontakte damit bereitzustellen. An den Oberseiten der Mesas 130 kann ein Flächenkompensationsimplantat angeordnet sein, um die elektrischen Eigenschaften (z.B. Barrierenhöhe) der Schottky-Kontakte anzupassen, wie es in der Technik bekannt ist. An der Oberseite der Mesa 230 kann eine p-leitende Wanne 134' angeordnet sein, um eine p-n-Übergangsdiode mit einer höheren Sperrdurchbruchspannung als bei den Schottky-Barrierenvorrichtungen in den Mesas 130 bereitzustellen. Die Wanne 134" kann eine höhere Dotierung als die Wanne 134' aufweisen, sodass das Gebiet 135 einer gesteigerten Dotierung weggelassen werden kann, oder es kann das Gebiet 135 einer gesteigerten Dotierung oder eine Schicht einer gesteigerten Dotierung an der Oberseite der Mesa 230 umfasst sein, um eine gute leitende Verbindung mit der Source-Metallschicht 110 bereitzustellen. Bei einer anderen Realisierung der Vorrichtung 100 kann die Wanne 134" weggelassen werden und können sich die Dielektrikumschichten 107 und/oder 106 über der Oberseite der Mesa 230 erstrecken, um sie elektrisch von der Source-Metallschicht 110 zu isolieren, wodurch sie ähnlich der Mesa 230' wird. Bei jeder der Realisierungen für die Mesa 230 dienen die Mesa 230 und die Gräben 222" und 122" dazu, das elektrische Potential und die Feldmuster wie zuvor für die Vorrichtung 100 beschrieben zu formen, um die Gesamtdurchbruchspannungseigenschaften der Vorrichtung 100" zu verbessern.
  • 33 zeigt einen Querschnitt eines Grabens 122" in dem Verbindungsbereich 150 an einer in 3 definierten Schnittlinie 10-10. Der Querschnitt von 33 ist ähnlich dem in 10 für die Vorrichtung 100 gezeigten Querschnitt. Die Abschirmelektrode 124" ist in dem Graben angeordnet, wobei die Abschirmelektrode 124 einen elektrischen Kontakt mit dem Abschirmkanal und der Source-Metallschicht 110 herstellt. Die Abschirmelektrode 124" weist eine äußere Ecke, die benachbart zu einem Stück 123C eines Dielektrikummaterials angeordnet ist, und eine vertikale Seite auf, die benachbart zu einer Seitenschicht 123S eines Dielektrikummaterials angeordnet ist. Wie zuvor beschrieben erhöhen Krümmungsradiuseffekte die elektrischen Felder in den Gebieten neben den äußeren Ecken der Abschirmelektrode signifikant. Ein möglicher Durchbruchbereich aufgrund von Krümmungsradiuseffekten, insbesondere für Hochspannungsvorrichtungen, liegt in der Dielektrikumseitenschicht 123S am Ende der Abschirmelektrode 124" vor, wie es durch Punkt „A“ in 33 angegeben ist. Dieser potentielle Durchbruch kann signifikant vermindert werden, indem sich das oberseitige Abschirmkanalmetall (das eine leitende Spur ist) über der Dielektrikumseitenschicht 123S und um eine Distanz L1 über das Ende des Grabens 122" hinaus erstreckt. Die Distanz L1 kann größer oder gleich der Tiefe des Grabens 122" sein. Bei Niederspannungsvorrichtungsanwendungen ist die Möglichkeit eines Durchbruchs an Punkt „A“ sehr gering und muss sich das oberseitige Abschirmkanalmetall nicht über der Dielektrikumseitenschicht 123S oder über das Ende des Grabens 122" hinaus erstrecken, wie es durch Rand „B“ in der Figur angegeben ist. Diese Ausgestaltung führt zu einem dünneren Abschirmkanal und einem kleineren Chip.
  • 34 zeigt einen Querschnitt einer Mesa 130 in dem Verbindungsbereich 150 der Vorrichtung 100" an einer in 3 definierten Schnittlinie 11-11. Dieser Querschnitt ist ähnlich den in 11 - 13 für die Vorrichtung 100 gezeigten Querschnitten. Wie in 34 gezeigt bedeckt das Source-Metall 110 einen Abschnitt der Oberseite der Mesa 130 (in der Figur rechts gezeigt), um den Schottky-Barrierenkontakt bereitzustellen. Der Ort der Abschirmelektroden 124" auf jeder Seite der Mesa 130 ist in gestrichelten Konturen gezeigt. Die Dielektrikumschichten 106 und 107 trennen den Abschirmkanal und die Feldplatte von der Mesa. Es besteht die Möglichkeit, dass ein Durchbruch am Endrand der Source-Metallschicht 110 auftritt, an dem sie mit der Mesa 130 in Kontakt steht, und zwar aufgrund von Krümmungsradiuseffekten. Dieser Endrand ist das Ende des Schottky-Barrierenmetalls (d.h. der Teil des Metalls, der eine Schottky-Barriere mit dem Halbleiter bildet) und ist in der Figur als Punkt „C“ angegeben. Die Abschirmelektroden 124", die auf jeder Seite der Mesa 130 angeordnet sind, verarmen normalerweise den Abschnitt der Mesa, der benachbart zum Endrand der Source-Metallschicht 110 ist, wodurch das Potential und die elektrischen Felder um den Endrand herum signifikant reduziert werden. Um diesen Vorteil zu erreichen, sollte der Endrand von den Enden der Abschirmelektroden 124" oder den Enden der Gräben 122" um mindestens eine Distanz L3 beabstandet sein, wie es in 34 gezeigt ist. Die Distanz L3 kann gleich der Tiefe des Grabens 122" sein. Bei dieser Ausgestaltung besteht keine Notwendigkeit einer Anordnung eines p-dotierten Gebiets in der Mesa 130 am Endrand des Schottky-Barrierenmetalls an Punkt C, wie es bei Ausgestaltungen des Stands der Technik der Fall sein kann. Allerdings kann ein p-dotiertes Gebiet in der Mesa 130 in der Nähe des Endrands des Schottky-Barrierenmetalls angeordnet werden, wie es durch die gestrichelte Kontur eines p-dotierten Gebiets 334' angegeben ist. Wenn das p-dotierte Gebiet 334' verwendet wird, sollte es von den Enden der Abschirmelektroden 124" oder den Enden der Gräben 122" um zumindest die obige Distanz L3 beabstandet sein.
  • Wie es in 33 und 34 zu sehen ist, ist an der Oberseite der Schicht 104 senkrecht zu den Enden der Gräben 122" und der Abschirmelektrode 124" kein senkrechter Abschlussgraben angeordnet. Dies ist die gleiche Abschlussausgestaltung wie die oben für die Vorrichtung 100 gezeigte, und dies reduziert die Chipgröße. Wenn es erwünscht ist, kann jedoch ein senkrechter Abschlussgraben oder ein Umfangsgraben zu der Vorrichtung 100" hinzugefügt werden.
  • Während die obigen Ausführungsformen mit n-leitenden Epi-Schichten und p-leitenden dotierten Wannengebieten dargestellt wurden, sei angemerkt, dass die Erfindungen und Ausführungsformen mit p-leitenden Epi-Schichten und n-leitenden dotierten Wannengebieten ausgeführt werden können. Mit anderen Worten können die Erfindungen und Ausführungsformen mit umgekehrten Dotierungspolaritäten der Schichten und Gebiete ausgeführt werden.
  • Während die verschiedenen Ausführungsformen der Erfindungen zumeist im Kontext eines N-Kanal-MOSFET mit abgeschirmtem Gate beschrieben sind, können diese Ausführungsformen in einer Vielzahl von anderen Typen von Vorrichtungen realisiert sein, wie beispielsweise als P-Kanal-MOSFET (d.h. ein Transistor mit einer ähnlichen Struktur wie die der oben beschriebenen MOSFETs, außer, dass der Leitfähigkeitstyp aller Siliziumgebiete umgekehrt ist); als N-Kanal-IGBT mit abgeschirmtem Gate (d.h. ein Transistor mit einer ähnlichen Struktur wie die der oben beschriebenen MOSFETs, außer, dass anstatt des N-leitenden Substrats ein P-leitendes Substrat verwendet wird); als P-Kanal-IGBT mit abgeschirmtem Gate (d.h. ein Transistor mit einer ähnlichen Struktur wie die der oben beschriebenen MOSFETs, jedoch mit Siliziumgebieten von entgegengesetzter Leitfähigkeit, außer dass das Substrat N-leitend gehalten wird); als synchrone Gleichrichter mit abgeschirmtem Gate (d.h. MOSFET mit abgeschirmtem Gate und Schottky, die integriert sind); als TMBS-Gleichrichter und Superjunction-Abwandlungen der obigen Vorrichtungen (d.h. Vorrichtungen mit Spalten von Silizium mit abwechselndem Leitfähigkeitstyp).
  • Eine Angabe von „ein(e)“ und „der/die/das“ soll ein(e) oder mehrere bedeuten, wenn dies nicht ausdrücklich gegenteilig angegeben ist.

Claims (30)

  1. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; und ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und wobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens (122) angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  3. Halbleitervorrichtung nach Anspruch 1, wobei sich der erste Graben (122) bis zu einer ersten Tiefe in das Halbleitergebiet erstreckt, und wobei die erste Distanz (L3) gleich der ersten Tiefe ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei sich der erste Graben (122) bis zu einer ersten Tiefe in das Halbleitergebiet erstreckt, wobei sich das erste Wannengebiet (134) bis zu einer zweiten Tiefe in das Halbleitergebiet erstreckt, wobei die zweite Tiefe kleiner als die erste Tiefe ist, und wobei die erste Distanz (L3) gleich der Differenz zwischen der ersten und der zweiten Tiefe ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitergebiet in einem Halbleiterchip (100) angeordnet ist; wobei die ersten Längsenden des ersten und zweiten Grabens einem ersten Rand des Halbleiterchips (100) zugewandt sind; wobei ein erster Abschnitt des Halbleitergebiets zwischen den ersten Längsenden des ersten und zweiten Grabens und dem ersten Rand des Halbleiterchips (100) angeordnet ist; und wobei der erste Abschnitt keinen in dem Halbleitergebiet angeordneten senkrechten Abschlussgraben aufweist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei die Halbleitervorrichtung ferner eine Feldplatte umfasst, die über dem ersten Ende des ersten Wannengebiets (134) angeordnet ist, wobei die Feldplatte elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei es keine über dem ersten Ende des ersten Wannengebiets (134) angeordnete leitende Schicht gibt, die elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  8. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; und ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und wobei sich der erste Graben (122) bis zu einer ersten Tiefe in das Halbleitergebiet erstreckt, wobei sich das erste Wannengebiet (134) bis zu einer zweiten Tiefe in das Halbleitergebiet erstreckt, wobei die zweite Tiefe kleiner als die erste Tiefe ist, und wobei die erste Distanz (L3) gleich der Differenz zwischen der ersten und der zweiten Tiefe ist; und wobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens angeordnet ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  10. Halbleitervorrichtung nach Anspruch 8, wobei das Halbleitergebiet in einem Halbleiterchip (100) angeordnet ist; wobei die ersten Längsenden des ersten und zweiten Grabens einem ersten Rand des Halbleiterchips (100) zugewandt sind; wobei ein erster Abschnitt des Halbleitergebiets zwischen den ersten Längsende des ersten und zweiten Grabens und dem ersten Rand des Halbleiterchips (100) angeordnet ist; und wobei der erste Abschnitt keinen in dem Halbleitergebiet angeordneten senkrechten Abschlussgraben aufweist.
  11. Halbleitervorrichtung nach Anspruch 8, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei die Halbleitervorrichtung ferner eine Feldplatte umfasst, die über dem ersten Ende des ersten Wannengebiets (134) angeordnet ist, wobei die Feldplatte elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  12. Halbleitervorrichtung nach Anspruch 8, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei es keine über dem ersten Ende des ersten Wannengebiets (134) angeordnete leitende Schicht gibt, die elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  13. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; und ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und wobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens (122) angeordnet ist; wobei das Halbleitergebiet in einem Halbleiterchip (100) angeordnet ist; wobei die ersten Längsenden des ersten und zweiten Grabens einem ersten Rand des Halbleiterchips (100) zugewandt sind; wobei ein erster Abschnitt des Halbleitergebiets zwischen den ersten Längsenden des ersten und zweiten Grabens und dem ersten Rand des Halbleiterchips (100) angeordnet ist; und wobei der erste Abschnitt keinen in dem Halbleitergebiet angeordneten senkrechten Abschlussgraben aufweist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  15. Halbleitervorrichtung nach Anspruch 13, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens um zumindest die erste Distanz (L3) beabstandet ist, und wobei die Halbleitervorrichtung ferner eine Feldplatte umfasst, die über dem ersten Ende des ersten Wannengebiets (134) angeordnet ist, wobei die Feldplatte elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  16. Halbleitervorrichtung nach Anspruch 13, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei es keine über dem ersten Ende des ersten Wannengebiets (134) angeordnete leitende Schicht gibt, die elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  17. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; und ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und wobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens (122) angeordnet ist; und wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei die Halbleitervorrichtung ferner eine Feldplatte umfasst, die über dem ersten Ende des ersten Wannengebiets (134) angeordnet ist, wobei die Feldplatte elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  19. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; und ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und wobei es kein anderes Wannengebiet eines ersten Leitfähigkeitstyps gibt, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens (122) angeordnet ist; und wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei es keine über dem ersten Ende des ersten Wannengebiets (134) angeordnete leitende Schicht gibt, die elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  21. Halbleitervorrichtung, umfassend: einen ersten Graben (122), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122) auskleidet; eine erste Abschirmelektrode (124), die in dem ersten Graben (122) angeordnet ist; eine erste Gate-Elektrode (126), die in dem ersten Graben (122) und getrennt von der ersten Abschirmelektrode (124) angeordnet ist; einen zweiten Graben (122), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122) auskleidet; eine zweite Abschirmelektrode (124), die in dem zweiten Graben (122) angeordnet ist; eine zweite Gate-Elektrode (126), die in dem zweiten Graben (122) und getrennt von der zweiten Abschirmelektrode (124) angeordnet ist; ein erstes Wannengebiet (134) eines ersten Leitfähigkeitstyps, das in dem Halbleitergebiet und zwischen dem ersten und zweiten Graben angeordnet ist, wobei das erste Wannengebiet (134) von dem ersten Längsende des ersten Grabens (122) um zumindest eine erste Distanz (L3) beabstandet ist; und ein zweites Wannengebiet eines ersten Leitfähigkeitstyps, das zwischen dem ersten Wannengebiet (134) und dem ersten Längsende des ersten Grabens angeordnet ist, wobei das zweite Wannengebiet schwächer dotiert ist als das erste Wannengebiet (134).
  22. Halbleitervorrichtung nach Anspruch 21, wobei das erste Wannengebiet (134) elektrisch mit einer leitenden Schicht gekoppelt ist, um ein Potential aufzunehmen.
  23. Halbleitervorrichtung nach Anspruch 21, wobei sich der erste Graben (122) bis zu einer ersten Tiefe in das Halbleitergebiet erstreckt, und wobei die erste Distanz (L3) gleich der ersten Tiefe ist.
  24. Halbleitervorrichtung nach Anspruch 21, wobei sich der erste Graben (122) bis zu einer ersten Tiefe in das Halbleitergebiet erstreckt, wobei sich das erste Wannengebiet (134) bis zu einer zweiten Tiefe in das Halbleitergebiet erstreckt, wobei die zweite Tiefe kleiner als die erste Tiefe ist, und wobei die erste Distanz (L3) gleich der Differenz zwischen der ersten und zweiten Tiefe ist.
  25. Halbleitervorrichtung nach Anspruch 21, wobei das Halbleitergebiet an einem Halbleiterchip (100) angeordnet ist; wobei die ersten Längsenden des ersten und zweiten Grabens einem ersten Rand des Halbleiterchips (100) zugewandt sind; wobei ein erster Abschnitt des Halbleitergebiets zwischen den ersten Längsenden des ersten und zweiten Grabens und dem ersten Rand des Halbleiterchips (100) angeordnet ist; und wobei der erste Abschnitt keinen senkrechten Abschlussgraben aufweist, der an einer ersten Fläche des Halbleitergebiets angeordnet ist.
  26. Halbleitervorrichtung nach Anspruch 21, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122) um zumindest die erste Distanz (L3) beabstandet ist, und wobei die Halbleitervorrichtung ferner eine Feldplatte umfasst, die über dem ersten Ende des ersten Wannengebiets (134) angeordnet ist, wobei die Feldplatte elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  27. Halbleitervorrichtung nach Anspruch 21, wobei das erste Wannengebiet (134) ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens um zumindest die erste Distanz (L3) beabstandet ist, und wobei es keine über dem ersten Ende des ersten Wannengebiets (134) angeordnete leitende Schicht gibt, die elektrisch mit den Abschirmelektroden (124) gekoppelt ist.
  28. Grabenabschirmungs-Schottky-Barrierengleichrichtervorrichtung, umfassend: einen ersten Graben (122"), der sich in ein Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine erste Dielektrikumschicht (123), die gegenüberliegende Seitenwände des ersten Grabens (122") auskleidet; eine erste Abschirmelektrode (124"), die in dem ersten Graben (122") angeordnet ist; einen zweiten Graben (122"), der sich in das Halbleitergebiet erstreckt und ein erstes Längsende und ein zweites Längsende aufweist; eine zweite Dielektrikumschicht (123), die gegenüberliegende Seitenwände des zweiten Grabens (122") auskleidet; eine zweite Abschirmelektrode (124"), die in dem zweiten Graben (122") angeordnet ist; und ein Mesa-Gebiet (130), das durch den ersten und zweiten Graben definiert ist, wobei das Mesa-Gebiet (130) eine Breite, eine Höhe und eine Oberseite aufweist; und einen Schottky-Kontakt, der an der Oberseite des Mesa-Gebiets (130) angeordnet ist, wobei der Schottky-Kontakt ein erstes Ende aufweist, das von dem ersten Längsende des ersten Grabens (122") um zumindest eine erste Distanz (L3) beabstandet ist.
  29. Grabenabschirmungs-Schottky-Barrierengleichrichtervorrichtung nach Anspruch 28, wobei die erste Distanz (L3) gleich der Tiefe des ersten Grabens (122") ist.
  30. Grabenabschirmungs-Schottky-Barrierengleichrichtervorrichtung nach Anspruch 28, wobei ein p-dotiertes Gebiet (334') zwischen den Längsenden der Gräben an einem Endrand (C) des Schottky-Barrierenmetalls angeordnet ist, wobei das p-dotierte Gebiet (334') von den Längsenden der Gräben beabstandet ist.
DE112009003565.5T 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung Expired - Fee Related DE112009003565B4 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12081808P 2008-12-08 2008-12-08
US61/120,818 2008-12-08
US12/417,586 US8174067B2 (en) 2008-12-08 2009-04-02 Trench-based power semiconductor devices with increased breakdown voltage characteristics
US12/417,586 2009-04-02
PCT/US2009/065906 WO2010077502A2 (en) 2008-12-08 2009-11-25 Trench-based power semiconductor devices with increased breakdown voltage characteristics

Publications (2)

Publication Number Publication Date
DE112009003565T5 DE112009003565T5 (de) 2012-09-13
DE112009003565B4 true DE112009003565B4 (de) 2021-04-29

Family

ID=42230113

Family Applications (3)

Application Number Title Priority Date Filing Date
DE112009003514.0T Expired - Fee Related DE112009003514B4 (de) 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung
DE112009003657T Ceased DE112009003657T5 (de) 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigensohafteneiner erhöhten durchbruchspannung
DE112009003565.5T Expired - Fee Related DE112009003565B4 (de) 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung

Family Applications Before (2)

Application Number Title Priority Date Filing Date
DE112009003514.0T Expired - Fee Related DE112009003514B4 (de) 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung
DE112009003657T Ceased DE112009003657T5 (de) 2008-12-08 2009-11-25 Grabenbasierte leistungshalbleitervorrichtungen mit eigensohafteneiner erhöhten durchbruchspannung

Country Status (6)

Country Link
US (7) US8174067B2 (de)
KR (3) KR101737593B1 (de)
CN (3) CN102246307B (de)
DE (3) DE112009003514B4 (de)
TW (3) TWI485847B (de)
WO (3) WO2010077502A2 (de)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866255B2 (en) * 2008-03-12 2014-10-21 Infineon Technologies Austria Ag Semiconductor device with staggered oxide-filled trenches at edge region
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US20100264486A1 (en) * 2009-04-20 2010-10-21 Texas Instruments Incorporated Field plate trench mosfet transistor with graded dielectric liner thickness
US7952141B2 (en) 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
DE102009060072B4 (de) * 2009-12-22 2017-05-11 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
JP2011176077A (ja) * 2010-02-24 2011-09-08 Toshiba Corp 半導体装置
US8431457B2 (en) * 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8367501B2 (en) 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US8394702B2 (en) * 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process
KR101669261B1 (ko) * 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
JP5641995B2 (ja) * 2011-03-23 2014-12-17 株式会社東芝 半導体素子
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US8502313B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Double layer metal (DLM) power MOSFET
US8502314B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Multi-level options for power MOSFETS
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US20120306009A1 (en) * 2011-06-03 2012-12-06 Suku Kim Integration of superjunction mosfet and diode
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US8912621B1 (en) * 2011-07-11 2014-12-16 Diodes Incorporated Trench schottky devices
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
KR101279185B1 (ko) * 2011-08-25 2013-06-27 주식회사 케이이씨 전력 반도체 소자
US8785279B2 (en) * 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
EP2725623B1 (de) * 2011-09-08 2019-10-30 Fuji Electric Co., Ltd. Halbleiterbauelement
JP2013065749A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置
DE102011054372B4 (de) * 2011-10-11 2013-11-21 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitertransistorstruktur
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US20130168765A1 (en) * 2012-01-04 2013-07-04 Vishay General Semiconductor Llc Trench dmos device with improved termination structure for high voltage applications
JP5656889B2 (ja) * 2012-01-24 2015-01-21 三菱電機株式会社 半導体装置及びこれを備えた半導体モジュール
US8697520B2 (en) * 2012-03-02 2014-04-15 Alpha & Omega Semiconductor Incorporationed Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
TWM435722U (en) * 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET
CN103367437B (zh) * 2012-04-03 2017-04-26 朱江 一种沟槽mos半导体装置及其制造方法
US20130285136A1 (en) * 2012-04-25 2013-10-31 Macronix International Co., Ltd. Schottky diode with enhanced breakdown voltage
CN103426738B (zh) 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法
JP6107156B2 (ja) * 2012-05-21 2017-04-05 富士電機株式会社 半導体装置
JP6154583B2 (ja) 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
KR101893615B1 (ko) * 2012-06-15 2018-08-31 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
JP2014063771A (ja) * 2012-09-19 2014-04-10 Toshiba Corp 半導体装置
US9099419B2 (en) 2012-10-09 2015-08-04 Infineon Technologies Ag Test method and test arrangement
US9455205B2 (en) * 2012-10-09 2016-09-27 Infineon Technologies Ag Semiconductor devices and processing methods
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9105713B2 (en) 2012-11-09 2015-08-11 Infineon Technologies Austria Ag Semiconductor device with metal-filled groove in polysilicon gate electrode
CN103824883B (zh) * 2012-11-19 2017-05-03 比亚迪股份有限公司 一种具有终端耐压结构的沟槽mosfet的及其制造方法
US9184284B2 (en) * 2012-12-31 2015-11-10 Infineon Technologies Ag Method for operating field-effect transistor, field-effect transistor and circuit configuration
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
US9018700B2 (en) * 2013-03-14 2015-04-28 Fairchild Semiconductor Corporation Direct-drain trench FET with source and drain isolation
KR101934893B1 (ko) 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
JP6244665B2 (ja) * 2013-05-29 2017-12-13 住友電気工業株式会社 半導体装置
US20140374882A1 (en) * 2013-06-21 2014-12-25 Infineon Technologies Austria Ag Semiconductor Device with Recombination Centers and Method of Manufacturing
US9117902B2 (en) * 2013-08-01 2015-08-25 Chip Integration Tech. Co., Ltd. Dual trench rectifier and method for forming the same
CN103474459B (zh) * 2013-09-06 2016-01-27 北京大学深圳研究生院 隧穿场效应晶体管
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
WO2015078655A1 (en) * 2013-11-29 2015-06-04 Abb Technology Ag Insulated gate bipolar transistor
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
US9343528B2 (en) * 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN103928509B (zh) * 2014-05-04 2016-06-29 常州中明半导体技术有限公司 具有不连续p型基区的沟槽绝缘栅双极型晶体管
CN105097889B (zh) * 2014-05-13 2018-10-16 帅群微电子股份有限公司 半导体元件的终端结构及其制造方法
DE102014112371B4 (de) 2014-08-28 2023-11-23 Infineon Technologies Austria Ag Halbleitervorrichtung und elektronische anordnung mit einer halbleitervorrichtung
WO2016039071A1 (ja) 2014-09-08 2016-03-17 富士電機株式会社 半導体装置及びその製造方法
JP6260711B2 (ja) 2014-09-08 2018-01-17 富士電機株式会社 半導体装置の製造方法
WO2016039074A1 (ja) 2014-09-09 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016039069A1 (ja) 2014-09-11 2016-03-17 富士電機株式会社 半導体装置およびその製造方法
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
US9515178B1 (en) * 2015-09-10 2016-12-06 Freescale Semiconductor, Inc. Shielded trench semiconductor devices and related fabrication methods
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
KR102481427B1 (ko) 2016-01-13 2022-12-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102016103384B4 (de) * 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
US9899343B2 (en) 2016-03-09 2018-02-20 Polar Semiconductor, Llc High voltage tolerant bonding pad structure for trench-based semiconductor devices
US9818828B2 (en) 2016-03-09 2017-11-14 Polar Semiconductor, Llc Termination trench structures for high-voltage split-gate MOS devices
TWI567978B (zh) * 2016-04-21 2017-01-21 帥群微電子股份有限公司 超接面半導體元件
US10381166B2 (en) * 2016-05-25 2019-08-13 Vishay Sprague, Inc. High performance and reliability solid electrolytic tantalum capacitors and screening method
DE102016110645B4 (de) * 2016-06-09 2024-10-17 Infineon Technologies Ag Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor
CN107527800B (zh) * 2016-06-22 2021-05-11 无锡华润上华科技有限公司 沟槽栅极结构及其制造方法
US10032728B2 (en) * 2016-06-30 2018-07-24 Alpha And Omega Semiconductor Incorporated Trench MOSFET device and the preparation method thereof
JP6872951B2 (ja) * 2017-03-30 2021-05-19 エイブリック株式会社 半導体装置及びその製造方法
US10546811B2 (en) * 2017-05-10 2020-01-28 Micron Technology, Inc. Assemblies which include wordlines over gate electrodes
JP6866792B2 (ja) * 2017-07-21 2021-04-28 株式会社デンソー 半導体装置およびその製造方法
US10727326B2 (en) * 2017-08-21 2020-07-28 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors (IGBTs)
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
US10103257B1 (en) 2017-11-10 2018-10-16 Nxp Usa, Inc. Termination design for trench superjunction power MOSFET
US10312363B1 (en) 2018-02-02 2019-06-04 Sanken Electric Co., Ltd. Semiconductor device having improved edge trench, source electrode and gate electrode structures
CN111712926B (zh) * 2018-02-19 2024-02-02 三菱电机株式会社 碳化硅半导体装置
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
DE102018106967B3 (de) * 2018-03-23 2019-05-23 Infineon Technologies Ag SILIZIUMCARBID HALBLEITERBAUELEMENT und Halbleiterdiode
US11004839B1 (en) * 2018-08-13 2021-05-11 Renesas Electronics America Inc. Trench power MOSFET with integrated-schottky in non-active area
CN110838486B (zh) * 2018-08-17 2023-04-07 力智电子股份有限公司 功率晶体管元件
CN111293168B (zh) * 2018-12-10 2023-08-25 深圳尚阳通科技股份有限公司 Igbt器件及其制造方法
CN113228299A (zh) * 2018-12-21 2021-08-06 罗姆股份有限公司 半导体装置
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
JP7319072B2 (ja) * 2019-03-28 2023-08-01 ローム株式会社 半導体装置
US11217689B2 (en) 2019-06-17 2022-01-04 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
JP7310356B2 (ja) * 2019-06-27 2023-07-19 富士電機株式会社 半導体装置
EP3761357A1 (de) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Halbleiterbauelement
US10950699B2 (en) * 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
CN112864150B (zh) * 2019-11-27 2022-04-15 苏州东微半导体股份有限公司 超结功率器件
CN112992682A (zh) * 2019-12-13 2021-06-18 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN111312824B (zh) * 2020-01-09 2022-03-04 安建科技(深圳)有限公司 沟槽型功率半导体器件及其制备方法
JP7446119B2 (ja) * 2020-02-07 2024-03-08 ローム株式会社 半導体装置
US11329150B2 (en) * 2020-04-14 2022-05-10 Nxp Usa, Inc. Termination for trench field plate power MOSFET
US11869948B2 (en) * 2021-02-17 2024-01-09 Wolfspeed, Inc. Power semiconductor device with reduced strain
JP2023147422A (ja) * 2022-03-30 2023-10-13 株式会社 日立パワーデバイス 半導体装置および電力変換装置
CN118173598A (zh) * 2022-12-08 2024-06-11 达尔科技股份有限公司 垂直式半导体功率器件及其制造方法
EP4451333A1 (de) * 2023-04-21 2024-10-23 Diodes Incorporated Halbleiterstruktur und herstellungsverfahren dafür
CN117059669B (zh) * 2023-10-09 2024-02-06 华羿微电子股份有限公司 一种屏蔽栅型mosfet终端结构及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10341793A1 (de) * 2003-09-10 2005-04-21 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US20060214221A1 (en) * 2003-05-20 2006-09-28 Ashok Challa Power semiconductor devices and methods of manufacture
DE112006001318T5 (de) * 2005-05-26 2008-04-17 Fairchild Semiconductor Corp. Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
DE102015212564A1 (de) * 2014-07-21 2016-01-21 Semiconductor Components Industries, Llc Halbleitervorrichtung mit isoliertem Gate, aufweisend eine Schirmungselektrode und Verfahren
DE112006000832B4 (de) * 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben

Family Cites Families (411)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US3660697A (en) 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US3855009A (en) 1973-09-20 1974-12-17 Texas Instruments Inc Ion-implantation and conventional epitaxy to produce dielectrically isolated silicon layers
US4011105A (en) 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
EP0051693B1 (de) 1980-11-12 1985-06-19 Ibm Deutschland Gmbh Elektrisch umschaltbarer Festwertspeicher
US4324038A (en) 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4969028A (en) 1980-12-02 1990-11-06 General Electric Company Gate enhanced rectifier
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS58106870A (ja) 1981-12-18 1983-06-25 Nissan Motor Co Ltd パワ−ｍｏｓｆｅｔ
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4641174A (en) 1983-08-08 1987-02-03 General Electric Company Pinch rectifier
US4639761A (en) 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4568958A (en) 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
FR2581252B1 (fr) 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US5528058A (en) 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US5034785A (en) 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US5607511A (en) 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
DE3752259T2 (de) 1986-12-19 1999-10-14 Applied Materials Bromine-Ätzverfahren für Silizium
US4796070A (en) 1987-01-15 1989-01-03 General Electric Company Lateral charge control semiconductor device and method of fabrication
US5105243A (en) 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
US4745079A (en) 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US4823176A (en) 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US4801986A (en) 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4833516A (en) 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JPH01227468A (ja) 1988-03-08 1989-09-11 Oki Electric Ind Co Ltd 半導体記憶装置
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
US4881105A (en) 1988-06-13 1989-11-14 International Business Machines Corporation Integrated trench-transistor structure and fabrication process
US4961100A (en) 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
US4942445A (en) 1988-07-05 1990-07-17 General Electric Company Lateral depletion mode tyristor
JPH0216763A (ja) 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4876579A (en) 1989-01-26 1989-10-24 Harris Corporation Low top gate resistance JFET structure
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JP2623850B2 (ja) 1989-08-25 1997-06-25 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
EP0450082B1 (de) 1989-08-31 2004-04-28 Denso Corporation Bipolarer transistor mit isolierter steuerelektrode
US5119153A (en) 1989-09-05 1992-06-02 General Electric Company Small cell low contact resistance rugged power field effect devices and method of fabrication
US4982260A (en) 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
US4994883A (en) 1989-10-02 1991-02-19 General Electric Company Field controlled diode (FCD) having MOS trench gates
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5204545A (en) 1989-11-22 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Structure for preventing field concentration in semiconductor device and method of forming the same
US5077228A (en) 1989-12-01 1991-12-31 Texas Instruments Incorporated Process for simultaneous formation of trench contact and vertical transistor gate and structure
JP2590284B2 (ja) 1990-02-28 1997-03-12 株式会社日立製作所 半導体装置及びその製造方法
US5075739A (en) 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
US5134448A (en) 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5215275A (en) 1990-05-30 1993-06-01 Paul Gold Plastic bags roll and method for making same
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5126807A (en) 1990-06-13 1992-06-30 Kabushiki Kaisha Toshiba Vertical MOS transistor and its production method
US5025548A (en) * 1990-06-15 1991-06-25 Justesen Scott F Right-angle drive for vertical milling machine
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
DE69125794T2 (de) 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
US5684320A (en) 1991-01-09 1997-11-04 Fujitsu Limited Semiconductor device having transistor pair
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP2825004B2 (ja) 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2603886B2 (ja) 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5300452A (en) 1991-12-18 1994-04-05 U.S. Philips Corporation Method of manufacturing an optoelectronic semiconductor device
JPH05304297A (ja) 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
JPH05218556A (ja) * 1992-02-04 1993-08-27 Fuji Photo Film Co Ltd 固体レーザー
IT1254799B (it) 1992-02-18 1995-10-11 St Microelectronics Srl Transistore vdmos con migliorate caratteristiche di tenuta di tensione.
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JP2904635B2 (ja) 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH06196723A (ja) 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP2948985B2 (ja) 1992-06-12 1999-09-13 三菱電機株式会社 半導体装置
US5346835A (en) 1992-07-06 1994-09-13 Texas Instruments Incorporated Triple diffused lateral resurf insulated gate field effect transistor compatible with process and method
JPH0637269A (ja) 1992-07-17 1994-02-10 Mitsubishi Electric Corp 接合型電界効果トランジスタ、その接合型電界効果トランジスタを含む半導体記憶装置およびそれらの製造方法
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5281548A (en) 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
GB9216599D0 (en) 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
US5241195A (en) 1992-08-13 1993-08-31 North Carolina State University At Raleigh Merged P-I-N/Schottky power rectifier having extended P-I-N junction
US5300447A (en) 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
JP3167457B2 (ja) 1992-10-22 2001-05-21 株式会社東芝 半導体装置
US5171935A (en) 1992-11-05 1992-12-15 The Ensign-Bickford Company Low-energy blasting initiation system method and surface connection thereof
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
US5275965A (en) 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
JP3417013B2 (ja) 1993-10-18 2003-06-16 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5773871A (en) 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
KR960012585B1 (en) 1993-06-25 1996-09-23 Samsung Electronics Co Ltd Transistor structure and the method for manufacturing the same
US5371396A (en) 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
US5424563A (en) 1993-12-27 1995-06-13 Harris Corporation Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices
EP0661753A1 (de) 1994-01-04 1995-07-05 Motorola, Inc. Halbleiterstruktur mit feldsbegrenzender Zone und Verfahren zur Herstellung
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
JP3481287B2 (ja) 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
JP3125567B2 (ja) 1994-03-28 2001-01-22 富士電機株式会社 絶縁ゲート型サイリスタ
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
DE4417150C2 (de) 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
JPH07326663A (ja) 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離方法
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
DE69525003T2 (de) 1994-08-15 2003-10-09 Siliconix Inc., Santa Clara Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5581100A (en) 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
JPH0895379A (ja) 1994-09-27 1996-04-12 Fujitsu Ltd 現像装置及びこの現像装置を有する静電記録装置
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US6153920A (en) 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
EP0717435A1 (de) 1994-12-01 1996-06-19 AT&T Corp. Verfahren zur Kontrolle der Diffusion eines Dotiermaterials in einer Halbleiterschicht und dadurch hergestellte Halbleiterschicht
US5674766A (en) 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5665996A (en) 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5545915A (en) 1995-01-23 1996-08-13 Delco Electronics Corporation Semiconductor device having field limiting ring and a process therefor
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
EP0726603B1 (de) 1995-02-10 1999-04-21 SILICONIX Incorporated Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5557127A (en) 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
US5828101A (en) 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5554552A (en) 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH08306914A (ja) 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6078090A (en) 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
US5856692A (en) 1995-06-02 1999-01-05 Siliconix Incorporated Voltage-clamped power accumulation-mode MOSFET
EP0746042B1 (de) 1995-06-02 2004-03-31 SILICONIX Incorporated Bidirektional sperrender Graben-Leistungs-MOSFET
US5920108A (en) 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
US5648670A (en) 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
US5777362A (en) 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
GB9512089D0 (en) 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
FR2738394B1 (fr) 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US5879971A (en) 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5705409A (en) 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5679966A (en) 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5973367A (en) 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US5949124A (en) 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
US5780343A (en) 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
DE59707158D1 (de) 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
JP3444081B2 (ja) 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
KR0175277B1 (ko) 1996-02-29 1999-02-01 김광호 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
US5821583A (en) 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
US5814858A (en) 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
JP3575908B2 (ja) 1996-03-28 2004-10-13 株式会社東芝 半導体装置
US5895951A (en) 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
DE19651108C2 (de) 1996-04-11 2000-11-23 Mitsubishi Electric Corp Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
US5602046A (en) 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
US5767004A (en) 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US6236099B1 (en) 1996-04-22 2001-05-22 International Rectifier Corp. Trench MOS device and process for radhard device
US5973368A (en) 1996-06-05 1999-10-26 Pearce; Lawrence G. Monolithic class D amplifier
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JPH09331062A (ja) 1996-06-11 1997-12-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP2043158B1 (de) 1996-07-19 2013-05-15 SILICONIX Incorporated Dmos grabentransistor mit grabenbodenimplantation
US5808340A (en) 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
US5807783A (en) 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
JP2891205B2 (ja) 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
JPH10132871A (ja) 1996-10-29 1998-05-22 Toshiba Corp 半導体装置
US5972741A (en) 1996-10-31 1999-10-26 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US5998822A (en) 1996-11-28 1999-12-07 Nippon Steel Semiconductor Corp. Semiconductor integrated circuit and a method of manufacturing the same
US6110804A (en) 1996-12-02 2000-08-29 Semiconductor Components Industries, Llc Method of fabricating a semiconductor device having a floating field conductor
KR100233832B1 (ko) 1996-12-14 1999-12-01 정선종 반도체 소자의 트랜지스터 및 그 제조방법
US6011298A (en) 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JPH10256550A (ja) 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
KR100218260B1 (ko) 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
KR100225409B1 (ko) 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US5879994A (en) 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US5805494A (en) 1997-04-30 1998-09-08 International Business Machines Corporation Trench capacitor structures
US6110763A (en) 1997-05-22 2000-08-29 Intersil Corporation One mask, power semiconductor device fabrication process
JP3618517B2 (ja) 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US6096608A (en) 1997-06-30 2000-08-01 Siliconix Incorporated Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench
US6110799A (en) 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
US6037628A (en) 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
US5907776A (en) 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
EP0892435A1 (de) 1997-07-14 1999-01-20 STMicroelectronics S.r.l. Integrierter Halbleitertransistor mit Stromüberwachung
JP3502531B2 (ja) 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19740195C2 (de) 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
US6051468A (en) 1997-09-15 2000-04-18 Magepower Semiconductor Corp. Method of forming a semiconductor structure with uniform threshold voltage and punch-through tolerance
JP3315356B2 (ja) 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
KR100249505B1 (ko) 1997-10-28 2000-03-15 정선종 수평형 이중 확산 전력 소자의 제조 방법
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6005271A (en) 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP4192281B2 (ja) 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
US6396102B1 (en) 1998-01-27 2002-05-28 Fairchild Semiconductor Corporation Field coupled power MOSFET bus architecture using trench technology
US6204168B1 (en) 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US5900663A (en) 1998-02-07 1999-05-04 Xemod, Inc. Quasi-mesh gate structure for lateral RF MOS devices
US5949104A (en) 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
US5897343A (en) 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
US5945724A (en) 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
US6137152A (en) 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6150697A (en) 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
US6048772A (en) 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
DE19820223C1 (de) 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
JP4189610B2 (ja) 1998-05-08 2008-12-03 ソニー株式会社 光電変換素子およびその製造方法
US6104054A (en) 1998-05-13 2000-08-15 Texas Instruments Incorporated Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies
US6015727A (en) 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
US6064088A (en) 1998-06-15 2000-05-16 Xemod, Inc. RF power MOSFET device with extended linear region of transconductance characteristic at low drain current
KR100372103B1 (ko) 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US6156611A (en) 1998-07-20 2000-12-05 Motorola, Inc. Method of fabricating vertical FET with sidewall gate electrode
JP2000056281A (ja) 1998-08-07 2000-02-25 Mitsubishi Electric Corp 光変調器とその製造方法
US6316280B1 (en) 1998-09-07 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor devices separated from a wafer
DE19848828C2 (de) 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6194741B1 (en) 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
US6677626B1 (en) 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6156606A (en) 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
US6204097B1 (en) 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US6208185B1 (en) 1999-03-25 2001-03-27 Wisconsin Alumni Research Corporation High performance active gate drive for IGBTs
US6188105B1 (en) 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
TW425701B (en) 1999-04-27 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method of stack-type capacitor
US6433385B1 (en) 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6198127B1 (en) 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6492663B1 (en) 1999-05-20 2002-12-10 Richard A. Blanchard Universal source geometry for MOS-gated power devices
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6242784B1 (en) 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
CN1165112C (zh) * 1999-07-13 2004-09-01 三星电子株式会社 用于多级信道交错器/去交错器的地址生成装置
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6211018B1 (en) 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US6362028B1 (en) * 1999-08-19 2002-03-26 Industrial Technology Research Institute Method for fabricating TFT array and devices formed
US6077733A (en) 1999-09-03 2000-06-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned T-shaped gate through dual damascene
US6252277B1 (en) 1999-09-09 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Embedded polysilicon gate MOSFET
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
GB9926992D0 (en) * 1999-11-15 2000-01-12 Gray Matter Alpha Limited Braking assembly
US6437419B1 (en) 1999-11-29 2002-08-20 Fairchild Semiconductor Corporation Emitter ballast resistor with enhanced body effect to improve the short circuit withstand capability of power devices
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4646284B2 (ja) 2000-02-10 2011-03-09 インターナショナル レクティフィアー コーポレイション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
US6376878B1 (en) 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
GB0003186D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6417554B1 (en) * 2000-04-27 2002-07-09 International Rectifier Corporation Latch free IGBT with schottky gate
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
EP1285466A2 (de) 2000-05-13 2003-02-26 Koninklijke Philips Electronics N.V. Halbleiteranordnung mit graben-gateelektrode und verfahren zu deren herstellung
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6445035B1 (en) 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
JP4963750B2 (ja) 2000-08-10 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6437386B1 (en) 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US6696726B1 (en) 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US6700158B1 (en) 2000-08-18 2004-03-02 Fairchild Semiconductor Corporation Trench corner protection for trench MOSFET
GB0022149D0 (en) 2000-09-09 2000-10-25 Zetex Plc Implantation method
US6680232B2 (en) 2000-09-22 2004-01-20 Fairchild Semiconductor Corporation Trench etch with incremental oxygen flow
JP4750933B2 (ja) 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
JP2002164433A (ja) 2000-11-27 2002-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
US6365942B1 (en) 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
JP3899231B2 (ja) 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US6906352B2 (en) 2001-01-16 2005-06-14 Cree, Inc. Group III nitride LED with undoped cladding layer and multiple quantum well
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6906362B2 (en) 2002-01-22 2005-06-14 Fairchild Semiconductor Corporation Method of isolating the current sense on power devices while maintaining a continuous stripe cell
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP5025071B2 (ja) 2001-02-01 2012-09-12 三菱電機株式会社 半導体装置およびその製造方法
US6734497B2 (en) 2001-02-02 2004-05-11 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor, semiconductor device, method of manufacturing insulated-gate bipolar transistor, and method of manufacturing semiconductor device
WO2002069394A1 (en) 2001-02-27 2002-09-06 Fairchild Semiconductor Corporation Process for depositing and planarizing bpsg for dense trench mosfet application
US6683346B2 (en) 2001-03-09 2004-01-27 Fairchild Semiconductor Corporation Ultra dense trench-gated power-device with the reduced drain-source feedback capacitance and Miller charge
JP4839519B2 (ja) 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
KR100535062B1 (ko) 2001-06-04 2005-12-07 마츠시타 덴끼 산교 가부시키가이샤 고내압 반도체장치
DE10127885B4 (de) 2001-06-08 2009-09-24 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
US6683363B2 (en) 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
GB0120595D0 (en) * 2001-08-24 2001-10-17 Koninkl Philips Electronics Nv A semiconductor rectifier
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
GB0122120D0 (en) 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
US6831329B2 (en) 2001-10-26 2004-12-14 Fairchild Semiconductor Corporation Quick punch through IGBT having gate-controllable DI/DT and reduced EMI during inductive turn off
US6573569B2 (en) 2001-11-06 2003-06-03 Fairchild Semiconductor Corporation Trench MOSFET with low gate charge
US6635535B2 (en) 2001-11-20 2003-10-21 Fairchild Semiconductor Corporation Dense trench MOSFET with decreased etch sensitivity to deposition and etch processing
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
US6798019B2 (en) 2002-01-18 2004-09-28 Fairchild Semiconductor Corporation IGBT with channel resistors
US6777747B2 (en) 2002-01-18 2004-08-17 Fairchild Semiconductor Corporation Thick buffer region design to improve IGBT self-clamped inductive switching (SCIS) energy density and device manufacturability
JP3733338B2 (ja) * 2002-03-11 2006-01-11 富士写真フイルム株式会社 サーマルプリンタ及びサーマルヘッドのクリーニング方法
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP2004146772A (ja) 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
US7091573B2 (en) 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
TWI248136B (en) 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
DE10212149B4 (de) 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
US6780686B2 (en) 2002-03-21 2004-08-24 Advanced Micro Devices, Inc. Doping methods for fully-depleted SOI structures, and device comprising the resulting doped regions
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6653161B1 (en) 2002-05-16 2003-11-25 Intel Corporation Method and apparatus for forming a capacitive structure including single crystal silicon
JP4158453B2 (ja) 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US6867099B2 (en) * 2002-08-27 2005-03-15 Powerchip Semiconductor Corp. Spilt-gate flash memory structure and method of manufacture
JP4086602B2 (ja) 2002-09-17 2008-05-14 株式会社日立製作所 多気筒エンジンの制御装置及び制御方法
US6818947B2 (en) 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
US6825510B2 (en) 2002-09-19 2004-11-30 Fairchild Semiconductor Corporation Termination structure incorporating insulator in a trench
WO2004032244A1 (ja) 2002-10-04 2004-04-15 Shindengen Electric Manufacturing Co., Ltd. 半導体装置、半導体装置の製造方法
US20040065937A1 (en) 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6919598B2 (en) 2003-03-10 2005-07-19 Zia Hossain LDMOS transistor with enhanced termination region for high breakdown voltage with low on-resistance
TW583748B (en) 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US7098520B2 (en) 2003-06-24 2006-08-29 Hynix Semiconductor, Inc. Semiconductor memory device having pick-up structure
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
CN1823421B (zh) 2003-08-20 2010-04-28 株式会社电装 垂直型半导体装置
DE10345347A1 (de) 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US7254342B2 (en) 2003-10-29 2007-08-07 Fujitsu Limited Method and system for transmitting information in an optical communication system with low signal distortion
DE10353387B4 (de) 2003-11-14 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
US6890804B1 (en) 2003-11-21 2005-05-10 Agere Systems, Inc. Metal-oxide-semiconductor device formed in silicon-on-insulator
DE10355588B4 (de) 2003-11-28 2006-06-14 Infineon Technologies Ag MOS-Transistoreinrichtung
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
KR20070029655A (ko) 2003-12-19 2007-03-14 써드 디멘존 세미컨덕터, 인코포레이티드 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법
JP4699692B2 (ja) 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
US7416948B2 (en) 2003-12-30 2008-08-26 Fairchild Semiconductor Corporation Trench FET with improved body to gate alignment
CN103199017B (zh) 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US6995428B2 (en) 2004-02-24 2006-02-07 System General Corp. High voltage LDMOS transistor having an isolated structure
GB0405325D0 (en) 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US20050242411A1 (en) 2004-04-29 2005-11-03 Hsuan Tso [superjunction schottky device and fabrication thereof]
US7355207B2 (en) 2004-05-24 2008-04-08 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
US7180152B2 (en) 2004-07-08 2007-02-20 International Rectifier Corporation Process for resurf diffusion for high voltage MOSFET
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
DE102004052678B3 (de) 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US7382019B2 (en) 2005-04-26 2008-06-03 Fairchild Semiconductor Corporation Trench gate FETs with reduced gate to drain charge
WO2006126164A2 (en) 2005-05-24 2006-11-30 Nxp B.V. Edge termination for semiconductor device
US7553740B2 (en) 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
US7648877B2 (en) 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
DE102005029816A1 (de) 2005-06-27 2006-11-23 Daimlerchrysler Ag Ansteuersystem für eine permanenterregte elektrische Maschine
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
KR20070015309A (ko) 2005-07-30 2007-02-02 페어차일드코리아반도체 주식회사 고전압 반도체소자
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
EP1786036A1 (de) 2005-11-11 2007-05-16 STMicroelectronics S.r.l. Schwebegate-Festwertspeicherzelle und Herstellungsverfahren
JP2007165461A (ja) 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
US7768064B2 (en) 2006-01-05 2010-08-03 Fairchild Semiconductor Corporation Structure and method for improving shielded gate field effect transistors
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US20070181927A1 (en) 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7633119B2 (en) 2006-02-17 2009-12-15 Alpha & Omega Semiconductor, Ltd Shielded gate trench (SGT) MOSFET devices and manufacturing processes
US7595542B2 (en) 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7521773B2 (en) 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
DE102006036347B4 (de) 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
DE102006056809B9 (de) * 2006-12-01 2009-01-15 Infineon Technologies Austria Ag Anschlussstruktur für ein elektronisches Bauelement
US7732842B2 (en) 2006-12-06 2010-06-08 Fairchild Semiconductor Corporation Structure and method for forming a planar schottky contact
US7956411B2 (en) * 2008-01-15 2011-06-07 Fairchild Semiconductor Corporation High aspect ratio trench structures with void-free fill material
US7799646B2 (en) * 2008-04-07 2010-09-21 Alpha & Omega Semiconductor, Ltd Integration of a sense FET into a discrete power MOSFET
US7750412B2 (en) 2008-08-06 2010-07-06 Fairchild Semiconductor Corporation Rectifier with PN clamp regions under trenches
US20100090274A1 (en) * 2008-10-10 2010-04-15 Force Mos Technology Co. Ltd. Trench mosfet with shallow trench contact
US7897462B2 (en) 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
TWI464590B (zh) 2010-09-23 2014-12-11 Quanta Comp Inc 一種具有供電開關之手持式電腦系統
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214221A1 (en) * 2003-05-20 2006-09-28 Ashok Challa Power semiconductor devices and methods of manufacture
DE10341793A1 (de) * 2003-09-10 2005-04-21 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
DE112006000832B4 (de) * 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE112006001318T5 (de) * 2005-05-26 2008-04-17 Fairchild Semiconductor Corp. Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
DE102015212564A1 (de) * 2014-07-21 2016-01-21 Semiconductor Components Industries, Llc Halbleitervorrichtung mit isoliertem Gate, aufweisend eine Schirmungselektrode und Verfahren

Also Published As

Publication number Publication date
US8193581B2 (en) 2012-06-05
CN102246308B (zh) 2014-05-07
US20140042532A1 (en) 2014-02-13
TW201030972A (en) 2010-08-16
US8564024B2 (en) 2013-10-22
US20100140689A1 (en) 2010-06-10
WO2010077503A2 (en) 2010-07-08
US8932924B2 (en) 2015-01-13
KR20110091591A (ko) 2011-08-11
KR101589645B1 (ko) 2016-01-28
CN102246308A (zh) 2011-11-16
US20100140696A1 (en) 2010-06-10
CN102246307A (zh) 2011-11-16
CN102246309B (zh) 2013-11-27
KR101737593B1 (ko) 2017-05-18
US20140042536A1 (en) 2014-02-13
US8563377B2 (en) 2013-10-22
DE112009003514B4 (de) 2021-06-02
TW201029175A (en) 2010-08-01
TWI491037B (zh) 2015-07-01
KR20110096151A (ko) 2011-08-29
US20100140697A1 (en) 2010-06-10
US20150194521A1 (en) 2015-07-09
CN102246307B (zh) 2015-07-15
WO2010077502A3 (en) 2010-08-26
KR20110091590A (ko) 2011-08-11
US8963212B2 (en) 2015-02-24
TWI485847B (zh) 2015-05-21
DE112009003514T5 (de) 2012-06-14
DE112009003657T5 (de) 2012-08-02
CN102246309A (zh) 2011-11-16
TW201029177A (en) 2010-08-01
WO2010077503A3 (en) 2010-08-26
DE112009003565T5 (de) 2012-09-13
TWI520326B (zh) 2016-02-01
US9391193B2 (en) 2016-07-12
WO2010077500A1 (en) 2010-07-08
US8174067B2 (en) 2012-05-08
WO2010077502A2 (en) 2010-07-08
US20120193748A1 (en) 2012-08-02
KR101660935B1 (ko) 2016-09-28

Similar Documents

Publication Publication Date Title
DE112009003565B4 (de) Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung
DE112009004071T5 (de) Grabenbasierte leistungshalbleitervorrichtungen mit eigenschaften einer erhöhten durchbruchspannung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102004052678B3 (de) Leistungs- Trenchtransistor
DE69315239T2 (de) VDMOS-Transistor mit verbesserter Durchbruchsspannungscharakteristik
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE112011101442B4 (de) Halbleitervorrichtung
DE10303335B4 (de) Halbleiterbauteil
DE212019000104U1 (de) SiC-Halbleitervorrichtung
DE102013103219B4 (de) Rückwärts leitender Bipolartransistor mit isoliertem Gate
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE19848828A1 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE102018127797B4 (de) Einen siliziumcarbid-körper enthaltende halbleitervorrichtung
WO2000057481A2 (de) Mos-transistorstruktur mit einer trench-gate-elektrode und einem verringerten spezifischen einschaltwiderstand und verfahren zur herstellung einer mos-transistorstruktur
DE102013112009A1 (de) Superjunction-Halbleitervorrichtung mit einem Zellengebiet und einem Randgebiet
DE102012112332A1 (de) Halbleitervorrichtung mit einer Diode
DE112014006692B4 (de) Halbleiteranordnung
DE112018007114T5 (de) Siliciumcarbid-halbleitereinheit
DE102011056956A1 (de) Halbleitervorrichtung mit Diode
DE112017002113B4 (de) Halbleitereinheit
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement
DE102021108386A1 (de) Isolationsstruktur für igbt-vorrichtungen mit einer integrierten diode
DE10012610C2 (de) Vertikales Hochvolt-Halbleiterbauelement

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R012 Request for examination validly filed
R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee